KR20090107945A - 고체 촬상 장치, 고체 촬상 장치의 제조 방법, 및 전자 기기 - Google Patents

고체 촬상 장치, 고체 촬상 장치의 제조 방법, 및 전자 기기 Download PDF

Info

Publication number
KR20090107945A
KR20090107945A KR1020090030311A KR20090030311A KR20090107945A KR 20090107945 A KR20090107945 A KR 20090107945A KR 1020090030311 A KR1020090030311 A KR 1020090030311A KR 20090030311 A KR20090030311 A KR 20090030311A KR 20090107945 A KR20090107945 A KR 20090107945A
Authority
KR
South Korea
Prior art keywords
isolation region
state imaging
solid
groove
imaging device
Prior art date
Application number
KR1020090030311A
Other languages
English (en)
Inventor
게이지 다타니
다쿠지 마쓰모토
야스시 다테시타
후미히코 고가
다카시 나가노
다카히로 도요시마
데쓰지 야마구치
게이이치 나카자와
나오유키 미야시타
요시히코 나가하마
Original Assignee
소니 가부시끼 가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 소니 가부시끼 가이샤 filed Critical 소니 가부시끼 가이샤
Priority to KR1020090030311A priority Critical patent/KR20090107945A/ko
Publication of KR20090107945A publication Critical patent/KR20090107945A/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H01L27/14601—Structural or functional details thereof
    • H01L27/1463—Pixel isolation structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H01L27/14683—Processes or apparatus peculiar to the manufacture or treatment of these devices or parts thereof
    • H01L27/14689—MOS based technologies
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H01L27/14601—Structural or functional details thereof
    • H01L27/14609—Pixel-elements with integrated switching, control, storage or amplification elements

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Power Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Electromagnetism (AREA)
  • Manufacturing & Machinery (AREA)
  • Solid State Image Pick-Up Elements (AREA)

Abstract

화소부, 주변 회로부, 주변 회로부의 반도체 기판에 STI 구조로 형성되는 제1 소자 분리 영역, 및 화소부의 반도체 기판에 STI 구조로 형성되는 제2 소자 분리 영역을 포함하는 고체 촬상 장치를 제공한다. 제2 소자 분리 영역의 반도체 기판 내에 매립된 부분은 제1 소자 분리 영역의 반도체 기판 내에 매립된 부분보다 얕고, 제2 소자 분리 영역의 표면의 높이는 제1 소자 분리 영역과 같다. 고체 촬상 장치를 제조하는 방법과, 이러한 고체 촬상 장치를 구비한 전자 기기를 제공한다.

Description

고체 촬상 장치, 고체 촬상 장치의 제조 방법, 및 전자 기기{SOLID-STATE IMAGING DEVICE, PRODUCTION METHOD THEREOF, AND ELECTRONIC DEVICE}
본 발명은 고체 촬상 장치와 그 제조 방법, 및 이러한 고체 촬상 장치를 구비한 전자 기기에 관한 것이다.
고체 촬상 장치는, CMOS(complementary metal-oxide semiconductor) 이미지 센서로 대표되는 증폭형 고체 촬상 장치와, CCD(charge-coupled device) 이미지 센서로 대표되는 전하 전송형 고체 촬상 장치로 크게 나눌 수 있다. 이러한 고체 촬상 장치는 디지털 스틸 카메라나 디지털 캠코더 등에 널리 사용되고 있다. 또한, 최근에는 카메라가 부착된 휴대 전화기나 PDA(personal digital assistant) 등의 모바일 기기에 탑재되는 고체 촬상 장치로서, 전원 전압이 낮고 소비 전력이 작은 CMOS 이미지 센서가 많이 사용되고 있다.
CMOS 고체 촬상 장치로서는, 소자 분리 영역으로서, 화소부 및 주변 회로부 모두 동일 구성의 STI(shallow trench isolation) 구조를 사용한 구성이 알려져 있다. 또한, CMOS 고체 촬상 장치에서는, 화소부의 소자 분리 영역으로서 확산층을 사용한 구성도 알려져 있다(일본특허출원 공개번호 2005-347325호 공보 및 일본특 허출원 공개번호 2006-24786호 공보 참조). 도 1은 확산층으로 소자 분리 영역을 구성한 CMOS 고체 촬상 장치의 예를 나타낸다.
도 1에 나타낸 바와 같이, CMOS 고체 촬상 장치(101)는, 반도체 기판(102)에 복수개의 화소가 배열된 화소부(103)와, 화소부(103)의 주변에 로직 회로로 이루어지는 주변 회로부(104)를 포함한다. 화소부(103)에는, 광전 변환 소자로 기능하는 포토 다이오드(PD: 107)와 복수개의 화소 트랜지스터(108)로 각각 이루어지는 복수개의 단위 화소(110)가 2차원으로 배열되어 있다. 도 1에서는 이러한 화소 트랜지스터의 예로서, 소스/드레인 영역(109), 게이트 절연막 및 게이트 전극(도시 안 됨)을 포함하여 형성된 화소 트랜지스터(108)를 설명의 편의를 위해 하나만 나타내고 있다. 화소(110)의 상부에는, 절연막(112)을 통하여 다층의 배선(113)을 형성한 다중 배선층(114)이 형성되어 있고, 그 위에 온칩(on-chip) 컬러 필터(115) 및 온칩 마이크로 렌즈(116)가 형성되어 있다. 도시하고 있지는 않지만, 주변 회로부(104)에도, 층간 절연막을 통하여 다층의 배선을 형성한 다중 배선층이 형성된다.
화소부(103) 내의 소자 분리 영역(121)은 반도체 기판(102) 내에 이온 주입으로 형성한 p＋ 확산층(122)과 그 위에 형성된 실리콘 산화막의 절연층(123)에 의해 구성된다. 절연층(123)은 기판(102)에 일부가 매립되지만, 그 매립 깊이 h1은 50nm 이하로 설정되며, 전체의 두께는 50nm~150nm 정도로 설정되어 있다. 한편, 주변 회로부(104)에는, 소자 분리 영역(125)이 반도체 기판(102)에 홈(126)을 형성하고, 그 홈(126) 내에 실리콘 산화막에 의한 절연층(127)을 매립한 STI 구조로 구 성된다. 절연층(127)의 기판(102) 내에 매립되는 매립 깊이 h2는, 200nm~300nm 정도이며, 기판 표면으로부터 돌출되는 돌출 높이 h3은 화소부(103) 내의 절연층(123)의 돌출 높이 h4보다 충분히 낮다.
그 외에, 일본특허출원 공개번호 2005-191262호 공보에는 화소부의 소자 분리 영역의 예가 개시되어 있으며, 일본특허출원 공개번호 2007-288137호 공보에는 DRAM의 소자 분리 영역의 예가 개시되어 있다.
고체 촬상 장치의 소자 분리 영역으로서, 화소부 및 주변 회로부가 모두 동일 구조의 STI 구조를 사용한 구성에서는, 흰색 점(white spot)이 증가한다는 문제가 있다. 즉, 화소부에서의 STI 소자 분리 영역은, 주변 회로부의 STI 분리 영역과 마찬가지로, 반도체 기판 내에 깊게 형성되므로, 포토 다이오드에 대한 스트레스와 손상의 영향이 증가해서, 흰색 점이 증가하게 된다. 이러한 흰색 점을 억제하기 위해서는, STI 소자 분리 영역의 단부에서의 피닝(pinning)[즉, 정공 축적(hole accumulation)]을 강화하여야 한다. 피닝의 강화, 즉 정공 축적의 강화는, p형의 이온 주입에 의해 행해지므로, 그만큼 포토 다이오드를 구성하는 n형 영역의 면적이 축소되고, 이에 따라 포화 신호량도 감소한다. 따라서, 피닝의 강화는 포화 신호량의 감소와 절충(trade-off)의 관계를 갖는다.
그 개선책으로서 앞서 설명한 구성(도 1의 구성 참조)은, p＋ 확산층(122)과 그 위의 절연층(123)으로 이루어지는 소자 분리 영역(121)을 구성하고 있다. 그러나, 이 경우에는 주변 회로부(104)의 STI 구조로 소자 분리 영역(125)을 형성하는 공정이 추가되어야 한다는 문제가 있다. 또한, 도 2a 및 도 2b에 나타낸 바와 같이, 화소부의 소자 분리 영역(121)에서는 절연층(123)의 돌출 높이 h4가 비교적 크기 때문에, 각 화소 트랜지스터의 게이트 전극(131: 131A, 131B, 131C)의 형성 공정에서, 폴리실리콘의 잔류물(133a)이 생기는 문제가 있다. 즉, 도 2b에 나타낸 바와 같이, 폴리실리콘 막(133)을 전체 면에 형성한 후, 리소그라피 기술 및 에칭 기술을 이용하여 패터닝하는 경우, 단차가 큰 절연층(123)의 측벽에 도전성인 폴리실리콘 잔류물(133a)이 생기기 쉽다. 폴리실리콘 잔류물(133a)이 생기면, 인접하는 게이트 전극(131) 사이가 단락되고 촬상 특성에 결함이 생기는 등의 악영향을 미치게 된다. 도 2a 및 2B에는, 전송 트랜지스터의 게이트 전극(131A), 리셋 트랜지스터의 게이트 전극(131B), 및 증폭 트랜지스터의 게이트 전극(131C)이 도시되어 있으며, n＋ 소스/드레인 영역(134)도 도시되어 있다.
또한, 도 1의 구성에서는, 화소부의 소자 분리 영역을 구성하는 절연층의 경우, 기판보다 돌출 높이 h4가 크기 때문에, 그만큼 포토 다이오드와 온칩 마이크로 렌즈 사이의 거리 L1이 커지게 되어, 집광 효율이 불리하게 되고, 센서 감도가 떨어진다.
본 발명은, 전술한 점을 감안하여, 제조 공정의 단계를 감소시키면서 감도를 포함하는 화소 특성의 향상을 도모한 고체 촬상 장치와 그 제조 방법을 제공한다. 또한, 본 발명은 이러한 고체 촬상 소자를 구비한 전자 기기를 제공한다.
본 발명의 실시예에 관한 고체 촬상 장치는, 화소부, 주변 회로부, 주변 회로부의 반도체 기판에 형성된 STI 구조를 가지는 제1 소자 분리 영역, 및 화소부의 반도체 기판에 형성된 STI 구조를 가지는 제2 소자 분리 영역을 포함한다. 화소부의 제2 소자 분리 영역은, 반도체 기판 내에 매립된 부분이 제1 소자 분리 영역의 반도체 기판 내에 매립된 부분보다 얕고, 표면 높이가 제1 소자 분리 영역과 동일한, STI 구조로 형성된다.
본 발명의 실시예에 의한 고체 촬상 장치에서는, 화소부의 제2 소자 분리 영역의 반도체에 매립된 부분이 주변 회로부의 제1 소자 분리 영역의 반도체 기판에 매립된 부분보다 깊이가 얕게 되어 있기 때문에, 광전 변환 소자에서의 스트레스나 손상의 영향이 억제된다. 화소부의 제2 소자 분리 영역의 표면 높이는 주변 회로부의 제1 소자 분리 영역의 표면 높이와 동일하게 낮도록 했으므로, 소자 분리 영역을 형성한 후 게이트 전극을 형성할 때, 소자 분리 영역의 측벽에 전극 재료 잔류물이 남지 않는다. 화소부의 제2 소자 분리 영역의 표면 높이를 주변 회로부에서의 제1 소자 분리 영역의 표면 높이와 동일하게 함으로써, 제1 및 제2 소자 분리 영역의 STI구조에서의 차이에 기인한 공정 단계의 증가가 최소로 억제된다.
본 발명의 실시예에 의한 고체 촬상 장치에 의하면, 화소부의 제2 소자 분리 영역의 표면 높이는 주변 회로부의 제1 소자 분리 영역의 표면 높이와 동일하게 낮도록 했으므로, 광전 변환부의 표면으로부터 최하층의 배선까지의 층간 절연막의 막 두께가 얇아진다. 따라서, 그만큼, 광전 변환부와 온칩 마이크로 렌즈까지의 거리가 짧아져, 집광 효율이 향상된다. 화소부의 제2 소자 분리 영역의 반도체 기판에 매립된 부분이, 주변 회로부의 제1 소자 분리 영역의 반도체 기판에 매립된 부분보다 얕기 때문에, 광전 변환 소자에 대한 스트레스나 손상의 영향이 억제된다. 화소부의 제2 소자 분리 영역의 표면 높이를 주변 회로부의 제1 소자 분리 영역의 표면 높이와 동일하게 낮게 했으므로, 소자 분리 영역의 형성 후의 게이트 전극의 가공에서, 소자 분리 영역의 측벽에 전극 재료가 남지 않는다.
본 발명의 실시예에 관한 고체 촬상 장치의 제조 방법은, (a) 반도체 기판의 주변 회로부의 소자 분리 영역을 형성해야 할 부분에 제1 홈을 형성하고, 화소부의 소자 분리 영역을 형성해야 할 부분에 제1 홈보다 얕은 제2 홈을 형성하는 공정과, (b) 제1 홈 및 제2 홈 내를 포함하여 절연층을 형성하는 공정과, (c) 절연층을 연마하여, 표면 높이를 동일하게 한 제1 소자 분리 영역 및 제2 소자 분리 영역을 형성하는 공정을 포함한다.
본 발명의 고체 촬상 장치의 제조 방법에서는, 주변 회로부 측의 제1 홈과 이보다 얕은 화소부 측의 제2 홈에 절연층을 형성하고, 절연층의 연마를 동일 공정에서 행하고, 제1 및 제2 소자 분리 영역이 되는 절연층의 표면 높이를 동일하게 한다. 이로써, 제1 및 제2 소자 분리 영역의 STI구조에서의 차이에 기인한 공정 단계의 증가가 최소로 억제된다.
화소부의 제2 소자 분리 영역의 표면 높이를 주변 회로부의 제1 소자 분리 영역의 표면 높이와 동일하게 낮게 했으므로, 소자 분리 영역의 형성 후의 게이트 전극의 가공에서, 소자 분리 영역의 측벽에 전극 재료가 남지 않는다. 화소부 측의 제2 홈을 주변 회로부 측의 제1 홈보다 얕게 형성함으로써, 제2 소자 분리 영역에 의한 광전 변환 소자의 스트레스나 손상의 영향이 억제된다.
본 발명에 관한 전자 기기는, 고체 촬상 장치, 고체 촬상 장치의 광전 변환 소자로 입사하는 입사광을 안내하는 광학계, 및 고체 촬상 장치의 출력 신호를 처리하는 신호 처리 회로를 구비한다.
고체 촬상 장치는, 화소부와, 주변 회로부와, 주변 회로부의 반도체 기판에 형성된 STI 구조를 가지는 제1 소자 분리 영역과, 화소부의 반도체 기판에 형성된 STI 구조를 가지는 제2 소자 분리 영역을 포함한다. 화소부의 제2 소자 분리 영역은, 반도체 기판 내에 매립된 부분이 제1 소자 분리 영역의 반도체 기판 내에 매립된 부분보다 얕고, 표면 높이가 제1 소자 분리 영역과 같은 구성을 가진다.
본 발명의 실시예에 의한 전자 기기에서는, 고체 촬상 장치에서, 화소부의 제2 소자 분리 영역의 표면 높이를 주변 회로부의 제1 소자 분리 영역의 표면 높이와 동일하게 낮게 했으므로, 광전 변환 소자에서의 제2 소자 분리 영역에 의한 스트레스나 손상의 영향을 억제할 수 있다. 화소부에서의 제2 소자 분리 영역의 표면 높이는 주변 회로부에서의 제1 소자 분리 영역의 표면 높이보다 동일하도록 낮게 했으므로, 소자 분리 영역을 형성한 후의 게이트 전극 형성 과정에서, 소자 분리 영역의 측벽에 전극 재료 잔류물이 남지 않는다. 화소부에서의 제2 소자 분리 영역의 표면 높이를 주변 회로부에서의 제1 소자 분리 영역의 표면 높이와 동일하게 함으로써, 제1 및 제2 소자 분리 영역의 STI 구조에서의 차이에 기인한 처리 공정의 단계가 증가하는 것을 최소로 억제할 수 있다.
본 발명의 실시예에 의한 전자 기기에 의하면, 화소부에서의 제2 소자 분리 영역의 표면 높이를 주변 회로부에서의 제1 소자 분리 영역의 표면 높이와 동일하게 낮게 함으로써, 층간 절연막의 막 두께가 얇아져, 집광 효율이 향상된다. 화소부의 제2 소자 분리의 반도체 기판에 매립된 부분이, 주변 회로부의 제1 소자 분리 영역의 반도체 기판에 매립된 부분보다 얕다. 이로써, 제2 소자 분리 영역에 의한 광전 변환 소자로의 스트레스 및 손상의 영향이 억제된다. 화소부의 제2 소자 분리 영역의 표면 높이를 주변 회로부의 제1 소자 분리 영역의 표면 높이와 동일하게 낮도록 했으므로, 소자 분리 영역의 형성 후의 게이트 전극의 가공에서, 소자 분리 영역의 측벽에 전극 재료가 남지 않는다.
본 발명에 의하면, 공정의 단계를 감소시키고, 감도를 포함하는 화소 특성의 향상을 도모할 수 있다.
이하, 도면을 참조하여 본 발명의 실시예를 설명한다. 본 명세서에 개시되고 도면에 도시된 내용은 본 발명 이외의 것을 배제하거나 본 발명을 제한하는 것으로 해석되어서는 안 된다.
본 발명의 실시예에 의한 고체 촬상 장치는 화소부와 주변 회로부에 포함된 소자 분리 영역의 구성에 특징이 있다.
도 3은 본 발명의 실시예가 적용되는 고체 촬상 장치, 즉 CMOS 고체 촬상 소자의 개략적인 구성을 나타낸다. 본 실시예의 고체 촬상 장치(1)는, 반도체 기판(11), 예를 들면 실리콘 기판에 복수개의 광전 변환 소자를 포함하는 화소(2)가 규칙적으로 2차원으로 배열된 화소부(즉, 촬상 영역)(3)와 주변 회로부를 포함하여 이루어진다. 화소(2)는, 광전 변환 소자로 되는, 예를 들면 포토 다이오드와, 복수개의 화소 트랜지스터(즉, MOS 트랜지스터)를 포함하여 이루어진다. 복수개의 화소 트랜지스터는, 예를 들면 전송 트랜지스터, 리셋 트랜지스터, 증폭 트랜지스터 및 선택 트랜지스터의 4개의 트랜지스터로 구성할 수 있다. 그 외에, 화소 트랜지스터는, 예를 들면 선택 트랜지스터를 제외한, 전송 트랜지스터, 리셋 트랜지스터 및 증폭 트랜지스터의 3개의 트랜지스터로 구성할 수도 있다. 이들 단위 화 소의 등가 회로는 통상의 것과 유사하므로, 상세한 설명은 생략한다.
주변 회로부는, 수직 구동 회로(4), 컬럼 신호 처리 회로(5), 수평 구동 회로(6), 출력 회로(7), 및 제어 회로(8) 등을 포함하여 구성된다.
제어 회로(8)는 수직 동기 신호, 수평 동기 신호 및 마스터 클록에 따라, 수직 구동 회로(4), 컬럼 신호 처리 회로(5) 및 수평 구동 회로(6) 등의 동작의 기준으로 되는 클록 신호나 제어 신호를 생성하고, 이들 신호를 수직 구동 회로(4), 컬럼 신호 처리 회로(5) 및 수평 구동 회로(6) 등에 입력한다.
수직 구동 회로(4)는, 예를 들면 시프트 레지스터로 구성되며, 화소부(3)의 각 화소(2)를 행 단위로 순차적으로 수직 방향으로 선택 주사하고, 수직 신호선(9)을 통해 각 화소(2)의 광전 변환 소자로 되는, 예를 들면 포토 다이오드에서 수광량에 따라 생성한 신호 전하에 기초하는 화소 신호를 컬럼 신호 처리 회로(5)에 공급한다.
컬럼 신호 처리 회로(5)는, 화소(2)의 열마다 배치되어 있고, 현재 선택된 열에 대해 화소(2)로부터 출력되는 신호를 화소열마다 블랙 기준 화소(유효 화소 영역의 주위에 형성됨)로부터의 신호에 의해 노이즈 제거 등의 신호 처리를 행한다. 즉, 컬럼 신호 처리 회로(5)는, 화소(2)의 고유한 고정 패턴 노이즈를 제거하기 위한 CDS(correlated double sampling), 신호 증폭, 및 그외 이와 유사한 신호 처리를 행한다. 컬럼 신호 처리 회로(5)의 출력단에는 수평 선택 스위치(도시하지 않음)가 수평 신호선(10)과의 사이에 접속되어 설치된다.
수평 구동 회로(6)는, 예를 들면 시프트 레지스터로 구성되며, 수평 주사 펄 스를 순차적으로 출력함으로써, 각각의 컬럼 신호 처리 회로(5)를 순차적으로 선택하고, 각각의 컬럼 신호 처리 회로(5)로부터의 화소 신호를 수평 신호선(10)에 출력시킨다. 출력 회로(7)는, 각각의 컬럼 신호 처리 회로(5)로부터 수평 신호선(10)을 통해 순차적으로 공급되는 신호에 대하여 신호 처리를 행하여 출력한다.
또한, 본 실시예에서는 표면 조사형의 고체 촬상 소자를 고려하고 있으므로, 화소부(3) 및 주변 회로부가 형성된 기판의 표면 측의 위쪽에, 패시베이션을 위한 층간 절연막을 통하여 다중 배선층이 형성된다. 화소부(3)에서는, 다중 배선층 위에 평탄화막을 통하여 온칩 컬러 필터와, 그 위에 온칩 마이크로 렌즈가 형성된다. 촬상 영역의 화소부 이외의 영역에는 차광막이 형성된다. 더 구체적으로 말하면, 주변 회로부와, 촬상 영역의 포토 다이오드(이른바, 수광부)를 제외한 영역에 차광막이 형성된다. 이 차광막은, 예를 들면 다중 배선층의 최상위 배선층으로 형성할 수 있다.
그리고, 후술하지만, 후면 조사형의 고체 촬상 장치에서는, 광 입사면(이른바, 수광면) 측의 후면 위에는 다중 배선층이 형성되지 않는다. 즉, 다중 배선층은 수광면의 반대 표면 측에 형성된다.
그리고, 본 발명의 실시예에 의한 고체 촬상 장치, 특히 소자 분리 영역의 구성은, 전술한 CMOS 고체 촬상 장치에 적용되는 것이지만, 이 예에 한정하는 것은 아니다.
[고체 촬상 장치의 제1 실시예]
도 4에 본 발명의 제1 실시예에 관한 고체 촬상 장치를 나타낸다. 도 4는, 반도체 기판(22), 예를 들면 실리콘 기판에 형성한 화소부(즉, 촬상 영역)(23)와 주변 회로부(24)의 주요 부분을 나타낸 구성도이다. 본 실시예에 관한 고체 촬상 장치(21)는, 반도체 기판(22)에 복수개의 화소가 배열된 화소부(23)와, 화소부(23)의 주변에 형성된, 예를 들면 로직 회로로 이루어지는 주변 회로부(24)를 포함하여 구성된다.
화소부(23)에는, 광전 변환 소자로 되는 포토 다이오드(PD: photodiode)(26)와 복수개의 화소 트랜지스터(27)로 각각 이루어지는 복수개의 단위 화소(25)가 2차원적으로 배열된다.
도 4에서는 설명의 편의를 위해 복수개의 화소 트랜지스터를 하나의 화소 트랜지스터(27)로 대표해서 나타내고, 소스/드레인 영역(28)과 도시하지 않은 게이트 절연막 및 게이트 전극을 포함하는 화소 트랜지스터(27)가 구성된다. 화소(25)의 상부에는, 층간 절연막(31)을 통하여 다층의 배선(32)을 형성한 다중 배선층(33)이 형성되고, 그 위에 온칩 컬러 필터(34)와 온칩 마이크로 렌즈(35)가 형성된다. 주변 회로부(24)에는, 도시하지 않은, 예를 들면 CMOS 트랜지스터로 이루어지는 로직 회로가 형성되고, 마찬가지로 층간 절연막(31)을 통하여 다층의 배선을 형성한 다중 배선층이 형성된다.
본 실시예의 고체 촬상 장치(21)는, 신호 전하(signal charge)로서 전자(electron)를 사용하고 있다. 포토 다이오드(26)로서는, 도 5에 나타낸 바와 같이, 반도체 기판(22)의 제1 도전형인 p형 반도체 웰 영역(36)에, 제2 도전형(제1 도전형과 반대 특성을 가짐)의 n형의 전하 축적 영역(37), 표면상에 형성되는 절연 막(39), 예를 들면 실리콘 산화막과의 계면 근방에 형성된 암 전류 억제를 위한 p＋반도체 영역[이른바, 정공 축적층(38)]을 포함하여 구성된다.
그리고, 본 실시예에서는, 주변 회로부(24: 도 4)에는, 소자 분리를 위해, 반도체 기판(22)에 미리 수직으로 형성한 홈(41)에 절연층(42)을 매립하여 이루어지는 STI 구조의 제1 소자 분리 영역(43)이 형성된다. 또한, 화소부(23)에서는, 소자 분리를 위해, 마찬가지로 반도체 기판(22)에 미리 수직으로 형성한 홈(44)에 절연층(42)을 매립하여 이루어지는 STI 구조의 제2 소자 분리 영역(45)이 형성된다. 주변 회로부(24)의 제1 소자 분리 영역(43)은, 절연층(42)의 반도체 기판 내에 매립된 부분의 매립 깊이 h5가 200nm~300nm 정도이며, 반도체 기판(22)의 표면으로부터 돌출된 부분의 표면의 높이, 즉 돌출 높이 h6이 0~40nm 정도가 되도록 형성된다. 매립 깊이 h5는, 절연막(39) 아래의 반도체 기판(22)의 표면으로부터의 깊이이다. 또한, 돌출 높이 h6은 절연막(39) 아래의 반도체 기판(22)의 표면으로부터의 돌출 높이이다.
한편, 화소부(23)의 제2 소자 분리 영역(45)은, 절연층(42)의 반도체 기판 내에 매립된 부분의 매립 깊이 h7이, 주변 회로부(24) 측의 매립 깊이 h5보다 얕도록 형성된다. 또한, 이 제2 소자 분리 영역(45)은, 절연층(42)의 반도체 기판(22)의 표면으로부터 돌출하는 부분의 표면의 높이, 즉 돌출 높이 h8이 주변 회로부(24) 측의 돌출 높이 h6과 대략 동일하도록 형성된다. 제2 소자 분리 영역(45)의 돌출 높이 h8은 0nm~40nm 정도로 할 수 있으며, 매립 깊이 h7은 50nm~160nm 정도로 할 수 있고, 전체의 두께 h9는 70nm~200nm 정도로 할 수 있다.
주변 회로부(24) 측에서는, 통상의 MOS 구조로 인한 제약으로 인해, 제1 소자 분리 영역(43)의 돌출 높이 h6으로서 0nm~40nm 정도로 할 필요가 있다. 화소부(23) 측에서는, 이 주변 회로부(24) 측의 돌출 높이 h6에 맞추어, 제2 소자 분리 영역(45)의 돌출 높이 h8을 0nm~40nm 정도가 되도록 설정한다. 그리고, 제2 소자 분리 영역(45)의 전체의 두께 h9는, 화소 특성의 제약에 의해, 전술한 70nm~200nm 정도로 설정할 필요가 있다.
화소부(23)의 제2 소자 분리 영역(45)의 전체 두께 h9는, 소자 분리 특성을 얻을 수 있어서, 절연층(42) 상에 배선이 형성되어도 기생 MOS 트랜지스터가 형성되지 않고, 또한 포토 다이오드(26)에 대하여 스트레스와 손상의 영향을 주지 않을 정도의 충분한 두께이다.
즉, 돌출 높이 h8이 0nm~40nm이면, 후술하는 바와 같이, 폴리실리콘에 의해 게이트 전극을 가공할 때에, 제2 소자 분리 영역(45)의 기판 표면으로부터 돌출된 부분의 측벽에 폴리실리콘이 남지 않는다. 이에 의해, 게이트 전극 사이에서의 단락을 방지할 수 있다. 예를 들어, 높이 h8이 40nm를 초과하면, 돌출부의 측벽에 폴리실리콘 잔류물이 발생하기 쉽다. 또한, 매립 깊이 h7이 50nm보다 얕으면, 소자 분리 영역(45) 상에 배선이 형성된 경우, 기생 MOS 트랜지스터가 형성되기 쉽다. 이와 달리, 높이 h7이 160nm보다 크면, 포토 다이오드(26)에 스트레스나 손상을 주고 쉽고, 흰색 점이 발생하는 요인이 된다. 따라서, 전체 두께 h9가 70nm~200nm의 범위 내이면, 소자 분리 영역(45)으로서의 소자 분리 특성을 얻을 수 있고, 또한 흰색 점의 발생이 억제된다.
여기서, 제1 소자 분리 영역과 제2 소자 분리 영역의 돌출 높이 h6 및 h8은, 제조 가공 정밀도에 기초한 가공 불균일의 범위 내에서 서로 동일한 높이인 것으로 정의한다. 즉, 홈(트렌치) 가공에서의 질화막 마스크의 막 두께는, 일반적으로 200nm 정도의 질화막으로 웨이퍼의 면내 불균일이 ±10% 정도이다. CMP(화학 기계 연마)에 의한 연마에서도, 대략 ±20~30nm의 불균일이 존재한다. 따라서, 화소부(23)와 주변 회로부(24)에서 돌출 높이 h8 및 h6이 동일하도록 해도, 20nm~30nm 정도 불균일이 생길 가능성이 있다. 엄밀하게 관찰하여, 칩 면 내의 임의의 위치에서의 화소부와 주변 회로부를 비교한 경우, 완전히 동일한 돌출 높이가 아니라 해도, 화소부와 주변 회로부에서 양쪽 돌출 높이 h8 및 h6의 차가 30nm 이내이면, 본 발명에서 말하는 "동일한 높이"의 범주에 들어가는 것은 물론이다.
제1 실시예에 관한 고체 촬상 장치(21)에 의하면, 화소부(23)의 제2 소자 분리 영역(45)과 주변 회로부(24)의 제1 소자 분리 영역(43)이 모두 STI 구조로 이루어지며, 반도체 기판(22)의 표면으로부터 각 절연층(42)의 돌출 높이 h6 및 h8이 동일하게 된다. 절연층(42)을 매립하는 공정과 절연층(42)을 평탄화하는 공정은 제조시에 동시에 수행되기 때문에, 이러한 구성에 의해, 제조 공정의 단계를 감소시킬 수 있다.
제1 실시예에 의한 고체 촬상 장치(21)에 의하면, 화소부(23)에서의 제2 소자 분리 영역(45)의 돌출 높이 h8은 주변 회로부(24)에서의 제1 소자 분리 영역(43)의 돌출 높이 h6과 동일하도록, 즉 충분히 낮게 형성되기 때문에, 포토 다이오드(26)와 제1 배선층 사이의 층간 절연층의 막 두께가 얇아진다. 이에 따라, 포 토 다이오드(26)와 온칩 마이크로 렌즈(35) 사이의 거리 L2가, 도 1에서의 거리 L1보다 짧아진다. 그러므로, 포토 다이오드(26)에 대한 집광 효율이 개선되고 감도가 향상된다.
화소부(23)의 제2 소자 분리 영역(45)에서는, 그 기판상의 돌출 높이 h8이 주변 회로부(24)의 제1 소자 분리 영역(43)의 돌출 높이 h6과 동일하게 0nm~40nm 정도로 낮다. 그러므로, 화소 트랜지스터의 게이트 전극의 형성 공정에서, 폴리실리콘막을 패터닝하는 경우, 패터닝이 고정밀도로 행해지고, 제2 소자 분리 영역(45)을 기판보다 돌출시킨 부분의 측벽에 폴리실리콘이 남지 않는다. 따라서, 폴리실리콘 잔류물에 의한 화소 트랜지스터 사이의 단락 불량을 제거할 수 있다.
화소부(23)에서는, 제2 소자 분리 영역(45)이 STI 구조로 형성되고, 제2 소자 분리 영역(45)의 반도체 기판(22) 내에 매립된 부분의 매립 깊이 h7이, 주변 회로부(24)의 STI 구조의 제1 소자 분리 영역(43)의 반도체 기판(22) 내의 매립 깊이 h5보다 얕게 형성된다. 즉, 화소부(23)의 제2 소자 분리 영역(45)의 매립 깊이 h7은 50nm~160nm의 범위로 설정된다. 이 매립 깊이 h7은 포토 다이오드(26)에 대하여 스트레스나 손상을 주지 않는다. 즉, 홈(44)의 깊이가 얕기 때문에, 결함 발생이 억제된다. 그러므로, 제2 소자 분리 영역(45)과 포토 다이오드(26)의 계면에서 흰색 점을 생기게 하는 전자의 발생이 억제된다. 따라서, 제2 소자 분리 영역(45)과의 계면으로부터 포토 다이오드(26)에 전자의 누설이 억제되고, 이에 기초한 포토 다이오드(26)에서의 흰색 점의 발생을 억제할 수 있다.
또한, 화소부(23)의 제2 소자 분리 영역(45)의 전체 두께 h9가 대략 70nm~200nm의 범위를 가지므로, 충분한 소자 분리 특성을 얻을 수 있다. 또한, 제2 소자 분리 영역(45) 상에 배선이 연장되어도, 기생 MOS 트랜지스터가 형성되지 않는다.
또한, 화소부(23)의 제2 소자 분리 영역(45)의 단부(가로방향 단부)에서의 p형 이온 농도가 낮아도, 소자 분리 특성을 보장할 수 있으므로, 도 2a 및 도 2b에 나타낸 종래의 확산층 분리 영역을 가지는 구성에 비해, 전송 트랜지스터의 판독에 대하여 유리하다. 앞서 설명한 p형 영역은, 도시하지 않지만, 화소의 전송 트랜지스터에 인접한 분리 영역에 형성된다.
화소부(23)의 제2 소자 분리 영역(45)의 돌출 높이 h8과 주변 회로부(24)의 제1 소자 분리 영역(43)의 돌출 높이 h6을 동일하게, 즉 충분히 낮게 함으로써, 포토 다이오드(26)와 온칩 마이크로 렌즈(35) 사이의 거리 L2를 도 1에 나타낸 거리 L1보다 작게할 수 있다. 이에 따라, 포토 다이오드(26)에 대한 집광 효율이 개선되고 감도가 향상된다.
화소부(23)의 제2 소자 분리 영역(45)과 주변 회로부(24)의 제1 소자 분리 영역(43)을 모두 STI 구조로서, 그 각각의 절연층(42)의 반도체 기판(22) 표면으로부터의 돌출 높이 h6 및 h8을 동일하게 한 구성으로 하고 있다. 이 구성에 의해, 절연층(42)의 매립 및 평탄화 처리 공정을 동시에 행할 수 있으므로, 공정 단계를 감소시킬 수 있다.
이와 같이, 제1 실시예에 관한 고체 촬상 장치의 구성에 의하면, 제조 프로세스에서의 공정 단계를 감소시킬 수 있고, 센서 감도, 잔상 특성, 포화 신호량, 화소 트랜지스터 사이의 단락 방지 등과 같은 화소 특성을 향상시킬 수 있다. 또한, 폴리실리콘막에 의한 게이트 전극 가공에서, 화소부(23) 측의 제2 소자 분리 영역(45)을 구성하는 절연막(42)의 기판상에 돌출하는 부분의 측벽에 폴리실리콘 잔류물이 생기지 않는다. 이로써, 게이트 전극 가공이 용이하게 되고, 제조 수율을 향상시킬 수 있다.
[고체 촬상 장치의 제2 실시예]
도 6에 본 발명의 제2 실시예에 관한 고체 촬상 장치를 나타낸다. 도 6은 화소부(23)의 포토 다이오드(26) 및 이에 인접하는 제2 소자 분리 영역(45)을 포함하는 주요 부분을 나타낸 단면도이다.
본 실시예에 관한 고체 촬상 장치(48)는, 화소부(23)의 제2 소자 분리 영역(45)에서, 적어도 포토 다이오드(26)와 접하는 영역에 p형 반도체층(49)이 형성된다. 즉, 제2 소자 분리 영역(45)의 절연층(42)의 포토 다이오드(26)에 접하는 측면 및 일부 하면으로 연장되어 형성된다. 그리고, 도면에서 쇄선으로 나타낸 바와 같이, 절연층(42)의 반도체 기판(22)에 매립된 부분의 측면과 하면의 전체 면에 걸쳐서 p형 반도체층(49)을 형성해도 된다. p형 반도체층(49)은, 예를 들면 불순물의 이온 주입으로 형성해도 된다
p형 반도체층(49)의 형성은, STI 구조를 만들 때의 홈 형성 후에, 이온 주입을 행하여 형성할 수도 있고, STI 구조를 형성한 다음에, 절연층(42)의 위에 이온 주입하여 형성할 수도 있다. 절연층(42)을 형성한 후에 이온 주입으로 p형 반도체층(49)을 형성할 때는, 절연층(42)의 깊이가 너무 깊으면, 어느 각도로 이온 주입 을 해도, p형 불순물이 균일하게 분포되기 어려운 경우가 생긴다. 이것을 회피하기 위해, 절연층(42)의 깊이는 얕고, 또한 약간 테이퍼 형태, 즉 아래쪽을 향해 폭이 좁게 되도록 절연층(42)을 형성하는 것이 바람직하다. 그 외의 구성은, 도 3 및 도 4에서 설명한 바와 마찬가지이므로, 중복 설명을 생략한다.
제2 실시예에 관한 고체 촬상 장치(48)에 의하면, 화소부(23)의 제2 소자 분리 영역(45)에서, 절연층(42)과 포토 다이오드(26)의 계면 근방에, p형 반도체층(49)이 형성되므로, 소자 분리 계면에서의 전자 발생을 억제하고, 포토 다이오드(26)에서의 흰색 점의 발생을 억제할 수 있다. 그 외에, 제1 실시예에서 설명한 것과 마찬가지의 효과를 갖는다.
[고체 촬상 장치의 제3 실시예]
도 7에 본 발명의 제3 실시예에 관한 고체 촬상 장치를 나타낸다. 도 7은 화소부(23)의 포토 다이오드(26) 및 이에 인접하는 제2 소자 분리 영역(45)을 포함하는 주요 부분만을 나타낸 단면도이다.
본 실시예에 관한 고체 촬상 장치(51)는, 화소부(23)의 제2 소자 분리 영역(45)에서, 절연층(42)의 아래에 p형 반도체층(52)을 형성하여 확산층 분리를 겸한 구성으로 하고 있다. 도 7에서는, 도 6과 마찬가지로, 적어도 포토 다이오드(26)와 절연층(42)의 계면 근방에 p형 반도체층(49)을 형성하고 있다. 이 p형 반도체층(49)은 생략해도 된다. 그 외의 구성은, 도 4, 도 5 및 도 6에서 설명한 바와 마찬가지이므로, 중복 설명을 생략한다.
제3 실시예에 관한 고체 촬상 장치(51)에 의하면, 화소부(23)의 제2 소자 분 리 영역(45)에 확산층 분리를 제공하기 위해 절연층(42) 아래에 p형 반도체층(52)이 형성되므로, 확산층 분리와 합께, 화소부(23)의 제2 소자 분리 영역(45)의 소자 분리 특성이 더욱 향상된다. 그 외에는, 제1 및 제2 실시예에서 설명한 것과 마찬가지의 효과를 갖는다.
[고체 촬상 장치의 제4 실시예]
도 8에 본 발명의 제4 실시예에 관한 고체 촬상 장치를 나타낸다. 도 8은 화소부(23)의 포토 다이오드(26) 및 이에 인접하는 제2 소자 분리 영역(45)을 포함하는 주요 부분만을 나타낸 단면도이다.
본 실시예에 관한 고체 촬상 장치(54)는, 화소부(23)에서, 앞서 설명한 실시예와 마찬가지로 주변 회로부(24) 측에 비해 얕은 STI 구조의 제2 소자 분리 영역(45)을 형성하고, 또한 포토 다이오드(26)의 일부를 제2 소자 분리 영역(45)의 하면에 깊숙이 삽입되도록 연장되어 구성된다. 제2 소자 분리 영역(45)과 적어도 포토 다이오드(26)의 계면 근방에는, 도 6에 나타낸 것과 마찬가지의 p형 반도체층(49)을 형성할 수 있다. 이 p형 반도체층(49)을 생략한 구성도 가능하다. 또한, 도 7에서 설명한 바와 같이, 제2 소자 분리 영역(45)의 절연층(42) 아래에 확산층 소자 분리에 제공하는 p형 반도체층(52)을 형성할 수도 있다. 그 외의 구성은, 제1 및 제2 실시예에서 설명한 것과 마찬가지이므로, 중복 설명을 생략한다.
제4 실시예에 관한 고체 촬상 장치(54)에 의하면, 포토 다이오드(26)는 그 일부가 제2 소자 분리 영역(45)의 하면에 깊숙이 삽입되도록 연장되어 형성되므로, 포토 다이오드(26)의 면적을 확대할 수 있다. 포토 다이오드의 면적 확대는, 포화 신호량을 증대시키고 감도의 향상에 기여한다. 그 외에는, 제1, 제2 및 제3 실시예에서 설명한 것과 마찬가지의 효과를 갖는다.
[고체 촬상 장치의 제5 실시예]
도 9에 본 발명의 제5 실시예에 관한 고체 촬상 장치를 나타낸다. 도 9는 화소부(23)의 포토 다이오드(26)와, 이에 인접하는 화소 트랜지스터(27) 및 제2 소자 분리 영역(45)을 포함하는 촬상 장치의 주요 부분만을 나타내는 단면도이다. 본 실시예에 의한 고체 촬상 장치(55)에서는, 주변 회로부(24)의 STI 구조를 가진 제1 소자 분리 영역(43)이 반도체 기판(22)에서 수직 방향으로 깊게 형성된다. 또한, 화소부(23)에서 STI 구조를 가진 제2 소자 분리 영역(45)은 반도체 기판(22)에서 수직 방향으로 제1 소자 분리 영역(43)보다 더 얕게 형성된다. 제1 소자 분리 영역(43)의 절연층(42)과 제2 소자 분리 영역(45)의 절연층의 반도체 기판(22)의 표면으로부터의 돌출 높이 h8 및 h6은 동일하다.
본 실시예에서, 특히 절연층(42)으로부터 연장되는 새의 부리 모양의 절연부(42a)가, 반도체 기판(22)의 표면과 접하는 제1 소자 분리 영역(43)와 제2 소자 분리 영역(45)의 일부에 각각 제공된다. 즉, 반도체 기판(22)의 표면과 접하는 제1 소자 분리 영역(43) 및 제2 소자 분리 영역(45)의 절연층(42)의 각각의 숄더부(shoulder portion)가 새의 부리 모양의 절연부(42a)를 형성하고, 반도체 기판(22)의 숄더부는 두꺼운 막 두께를 가진 절연부(42a)에 의해 피복된다. 또한, 절연부(42a)는 새의 부리 모양이기 때문에, 숄더부에서의 절연층(42)의 곡면은 경사가 완만하다.
본 실시예에서, 후술하는 바와 같이, 실리콘 산화막의 절연층(42)이 홈(41, 44) 내에 배치되기 전에, 홈(41, 44)의 열 산화된 측벽 막에서, 홈(41, 44)의 상부와 하부의 코너부가 라운드 처리된다. 또한, 새 부리 모양의 절연부(42a)가 홈(41, 44)의 상부 코너부(소위, 숄더부)에 형성된다.
측벽 막(sidewall film)으로서, 열 산화막(thermally-oxideized film) 이외의 절연막, 예를 들어 플라즈마 산화 처리, 플라즈마 산질화 처리 등의 절연화 처리로 형성되는, 플라즈마 산화막, 플라즈마 산질화막(plasma-oxynitrided film) 등을 사용할 수 있다. 또한, 화소부(23)의 제2 분리부(45)에서, 암 전류(dark current)를 억제하기 위한 불순물 주입 영역, 즉 p형 반도체층(49)이, 반도체 기판(22)과의 계면으로부터 반도체 기판(22) 면의 일부까지 형성된다. 즉, 제2 소자 분리 영역(45)에 매립된 절연층(42)의 바닥면 및 측면으로부터 새 부리 모양의 절연부(42a)에 이르도록, 일부 측면 방향으로 연장된 반도체 기판 표면에 이르는 범위에 p형 반도체층(49)이 형성된다. 화소 트랜지스터(27)에서, 게이트 전극(56)은 제2 소자 분리 영역(45)의 표면으로부터 돌출된 돌출 면에 배치되도록 형성된다. 이 구성의 다른 부분은 제1 실시예와 동일하므로, 중복된 설명은 생략한다.
제5 실시예에 따른 고체 촬상 장치(55)에 의하면, 화소부(23)에서 STI 구조를 가진 제2 소자 분리 영역(45)의 홈(44)의 상부 코너부(숄더부)에, 새 부리 모양의 절연부(42a)가 형성된다. 즉, 새 부리 모양의 절연부(42a)가 도 10에 나타낸 바와 같이 제공되므로, 도 12에 나타낸 통상의 STI 구조의 소자 분리 영역(45)에서 생길 수 있는 디벗(divot)이 억제된다.
화소 트랜지스터(27)에서는, 통상적으로, 게이트 전극(56)의 단부가 소자 분리 영역 상에 배치되어 형성된다. 본 실시예에서는, 홈(44)의 상부 코너부의 절연층(42)의 막 두께 t1이 두껍고, 상부 코너부의 곡률이 완만해서 응력이 완화되기 때문에, 홈(44)의 상부 코너부에의 전계 집중이 완화된다. 전계 집중의 완화는 상부 코너부에서의 임계 전압 Vth를 높이고, 도 11에 나타내는 화소 트랜지스터(27)의 제2 소자 분리 영역(45)과의 경계의 에지부의 기생 채널 성분(57)의 발생을 억제할 수 있다. 기생 채널 성분(57)이 억제되기 때문에, 소스 S와 드레인 D 간의 리크 전류가 억제되며, 랜던 노이즈를 저감시킬 수 있다. 에지부는 중앙부에 비해 상대적으로 산화막 품질이 양호하지 않기 때문에, 랜덤 노이즈를 저감시킬 수 있다. 디벗(59)이 억제되기 때문에, 화소 트랜지스터(27)의 Id(드레인 전류)-Vg(게이트 전류) 특성에서의 험프(hump)를 저감시킬 수 있다.
주변 회로부(24)의 제1 소자 분리 영역(43)의 절연층(42)에서도 화소부(23)의 제2 소자 분리 영역(45)의 절연층(42)과 마찬가지의 구성을 갖기 때문에, 주변 회로부(24)의 MOS 트랜지스터에 대해서도, Id-Vg 특성에서의 험프를 저감시키는 효과가 있다.
또한, 화소부(23)의 제2 소자 분리 영역(45)에서, 홈(44)의 상부 코너부의 곡률이 완만하기 때문에, 상부 코너부에서의 응력이 저감된다. 이에 의해, 화소의 플로팅 확산(FD: floating diffusion)에 기인한 암 전류와 흰색 점을 개선할 수 있다. 플로팅 확산부에서의 접합 리크(junction leak)도 억제된다.
화소부(23)의 STI 구조의 제2 소자 분리 영역(45)에서는, 암 전류와 흰색 점 을 개선하기 위해, STI 구조의 주변에 p형 반도체층(49)을 설치하고 있다. 본 실시예에서는, p형 반도체층(49)이 홈(44)의 측벽으로부터 반도체 기판의 표면 측, 즉 p형 반도체층(49)이 포트 다이오드 또는 화소 트랜지스터 등의 활성 영역 측에 형성된다. 이와 같이, 홈(44)의 상부의 활성 영역 측에도 p형 반도체층(49)을 설치할 수 있기 때문에, 암 전류와 흰색 점을 더 개선할 수 있는 자유도를 높일 수 있다.
홈(44)의 상부의 활성 영역 측에 p형 반도체층(49)이 형성되기 때문에, 화소 트랜지스터에서는, 기생 채널 성분을 더 작게 할 수 있다. 이러한 디벗 개선과 함께 랜덤 노이즈를 제거하는 상승 효과를 갖는다. 그 외에는, 제1 실시예에서 설명한 것과 동일한 효과를 갖는다.
[제조 방법의 제1 실시예]
다음에, 도 13a~도 17j를 참조해서, 본 발명에 관한 고체 촬상 장치의 제조 방법의 제1 실시예를 설명한다. 본 실시예는, 앞서 설명한 도 6에 나타낸 제2 실시예에 관한 고체 촬상 장치의 제조, 특히 소자 분리 영역의 제조에 적용한 경우이다.
먼저, 도 13a에 나타낸 바와 같이, 반도체 기판(22)의 하나의 주요 면 상에 소정의 제1 막 두께를 갖는 절연막(39)이 형성되고, 그 절연막(39) 상에 절연막(39)과 다른 에칭 레이트를 갖는 소정의 제2 막 두께를 갖는 절연막(61)이 형성된다. 절연막(39)으로서는, 예컨대 실리콘 산화막을 이용할 수 있다. 절연막(61)으로서는, 예컨대 막 두께가 100nm 정도인 낮은 압력의 CVD에 의한 실리콘 질화막 을 이용할 수 있다. 절연막(61) 상에 포토 레지스트막을 형성한다. 이 포토 레지스트막을 소정 패턴을 가진 광학 마스크를 통해 노광 및 현상해서, 주변 회로부(24) 측의 소자 분리 영역을 형성할 수 있는 부분에만 개구(62)를 갖는 레지스트 마스크(63)를 형성한다. 화소부(23) 측은 개구가 없는 전면 레지스트 마스크(63)로 피복된다.
다음에, 도 13b에 나타낸 바와 같이, 레지스트 마스크(63)를 통해, 주변 회로부(24) 측의 절연막(61, 39)을 선택적으로 에칭 제거하고, 반도체 기판(22)을 소정의 깊이까지 선택적으로 에칭 제거하여 홈(41)을 형성한다. 이 홈(41)은 앞서 설명한 바와 같이 200nm~300nm 정도의 깊이를 갖는 홈으로서 형성한다.
다음에, 도 14c에 나타낸 바와 같이, 레지스트 마스크(63)를 제거한 후, 새로운 포토 레지스트막을 퇴적한다. 이 포토 레지스트막을 소정 패턴의 광학 마스크를 통해 노광 및 형상하고, 화소부(23) 측 소자 분리 영역을 형성할 부분에만 개구(64)를 갖는 레지스트 마스크(65)를 형성한다. 주변 회로부(24) 측은 개구가 없는 전면 레지스트 마스크(65)로 피복된다.
다음에, 도 14d에 나타낸 바와 같이, 레지스트 마스크(65)를 통해, 화소부(23) 측의 절연막(61, 39)을 선택적으로 에칭 제거하고, 반도체 기판(22)을 소정 깊이까지 선택적으로 에칭 제거해서 홈(44)을 형성한다. 이 홈(44)은, 앞서 설명한 바와 같이, 50nm~160nm 정도의 얕은 깊이의 홈으로서 형성된다. 또한, 실제로는, 최초의 에칭 처리에서 40nm~150nm 정도의 홈으로서 형성되고, 그 후에 가벼운 에칭을 실시함으로써, 최종적인 깊이가 앞서 말한 50nm~160nm가 된다.
다음에, 도 15e에 나타낸 바와 같이, 레지스트 마스크(65)를 제거한다. 그리고, 주변 회로부(24) 측의 깊은 홈(41)을 먼저 형성하고, 그 후에 화소부(23) 측의 얕은 홈(44)을 형성하지만, 반대로 화소부(23) 측의 얕은 홈(44)을 먼저 형성하고, 그 후에 주변 회로부(24) 측의 깊은 홈(41)을 형성해도 된다.
다음에, 예를 들어 도 15f의 공정에서, 홈(44)의 내벽 면에 이온 주입에 의해 p형 반도체층(49)을 형성해도 된다. 이 p형 반도체층(49)은 소자 분리 영역을 완전히 형성한 후에 이온 주입으로 형성해도 된다. 또한, 도 15f의 공정에서 제1의 p형 불순물을 이온 주입하고, 소자 분리 영역을 완전히 형성한 후에 제2의 p형 불순물을 이온 주입하는 2회의 이온 주입으로 p형 반도체층(49)을 형성해도 된다.
이 예에서는, 도 15f에 나타낸 바와 같이, 전면적으로 포토 레지스트막을 퇴적한다. 이 포토 레지스트막을 소정 패턴의 광학 마스크를 통해 노광 및 현상하여, 주변 회로부(24) 측에만 레지스트 마스크(67)를 형성한다. 그리고, 화소부(23) 측의 절연막(61), 예컨대 실리콘 질화막을 하드 마스크로서 이용해서, 화소부(23)에 전면적으로 p형 불순물(60)을 이온 주입한다. p형 불순물(60)은 하드 마스크로 되는 절연막(61)이 형성된 부분의 기판(22)에는 이온 주입되지 않지만, 개구(61a)가 형성된 부분의 기판(22), 즉 그 홈(44)의 내벽 면에 이온 주입된다. 이에 의해, 홈(44)의 내벽면, 즉 내측면 및 바닥면을 포함하는 전체 내벽면에 p형 반도체층(49)을 형성한다. 이 이온 주입은 회전 주입(rotational implantation)에 의해 행해진다. 이온 주입의 다른 방법에 의해 포토 다이오드에 접하는 측의 홈 내면에만 p형 반도체층(49)을 형성해도 된다.
홈(44)을 형성하기 위해, p형 불순물을 이온 주입해서 p형 반도체층(49)을 형성하지만, 이온 주입할 p형 불순물의 농도를 작게 할 가능성이 있어, 단위 면적당 전하 Qs를 향상시킬 수 있는 장점도 있다.
다음에, 도 16g에 나타낸 바와 같이, 레지스트 마스크(67)를 제거한 후, 각각의 홈(41, 44) 내에 매립하도록, 기판상의 전면에 절연층(42)을, 예컨대 CVD법에 의해 퇴적한다. 절연층(42)으로서는, 예컨대 실리콘 산화막을 이용해도 된다.
다음에, 도 16h에 나타낸 바와 같이, 이후 공정의 절연층(42)의 연마에 있어서, 전면적으로 균일하게 연마할 수 있도록, 절연층(42)에 대하여 표면의 요철의 밀도가 조악한 부분을 부분적으로 에칭 제거한다. 표면 요철의 밀도차가 있으면 전면 동시에 연마할 때에 불균일한 마무리가 생긴다. 이 때문에, 요철의 밀도가 조악한 부분이, 도 16h의 공정에서는 부분 에칭된다.
다음에, 도 17i에 나타낸 바와 같이, 절연층(42)의 표면을 평탄 연마한다. 이 경우, 연마는 절연층(61)의 면에서 정지한다. 그 후, 절연층(42)의 돌출 높이 h6 및 h8이 0nm~40nm 정도, 본 실시예에서는 40nm 정도가 되도록 연마한다. 이 시점에서는, 다소 두껍게, 연마 후의 세정 등의 작업을 고려해서 0nm~40nm에 맞춘다. 연마는, 예를 들어 CMP법을 사용해도 된다.
다음에, 도 17j에 나타낸 바와 같이, 절연층(61)을 선택적으로 에칭 제거한다. 이에 의해, 화소부(23) 및 주변 회로부(24)의 각각의 돌출 높이 h6 및 h8이 동일하게(h8 = h6) 하고, 주변 회로부(24)에서는 깊은 STI 구조의 제1 소자 분리 영역(43)이 형성되고, 화소부(23)에서는 제1 소자 분리 영역(43)보다 얕은 STI 구조의 제2 소자 분리 영역(45)이 형성된다.
그 후의 공정에서, 포토 다이오드(26)와 화소 트랜지스터(27)를 형성하고, 그 위에 다중 배선층(33)을 형성한다. 다중 배선층(33) 위에 평탄화막을 통해 온칩 컬러 필터(34)와 온칩 마이크로 렌즈(35)를 형성해서, 의도한 MOS형의 고체 촬상 장치(48)를 형성한다.
포토 다이오드(26)는, 제1 소자 분리 영역(43)과 제2 소자 분리 영역(45)을 형성하는 공정 이전에 형성하는 것으로 해도 된다.
[제조 방법의 제2 실시예]
다음에, 도 18a~도 22를 참조하여, 본 발명에 관한 고체 촬상 장치의 제조 방법의 제2 실시예를 설명한다. 본 실시예는, 앞서 설명한 도 6에 나타낸 제2 실시예에 관한 고체 촬상 장치의 제조, 특히 소자 분리 영역의 제조에 적용한 경우이다.
먼저, 도 18a에 나타낸 바와 같이, 반도체 기판(22)의 주요 표면상에 얇은 소정의 막 두께를 갖는 절연막(39)을 형성하고, 그 절연막(39) 위에, 소정의 막 두께를 갖는 절연막(39)과는 에칭 레이트가 다른 절연막(61)을 형성한다. 절연막(39)으로서는, 예를 들어 실리콘 산화막을 이용할 수 있다. 절연막(61)으로서는, 예를 들어 막 두께가 100nm 정도인 낮은 압력의 CVD법에 의한 실리콘 질화막을 이용할 수 있다. 절연막(61) 위에 포토 레지스트막을 퇴적한다. 이 포토 레지스트막을 소정 패턴의 광학 마스크를 통해 노광 및 현상하고, 화소부(23) 및 주변 회 로부(24) 측의 각각에 소자 분리 영역을 형성하는 부분에 개구(711, 722)를 갖는 레지스트 마스크(73)를 형성한다.
다음에, 도 18b에 나타낸 바와 같이, 레지스트 마스크(73)를 통해, 화소부(23) 측 및 주변 회로부(24) 측의 절연막(61, 39)을 선택적으로 에칭 제거하고, 반도체 기판(22)을 소정 깊이까지 선택적으로 에칭 제거해서 홈(44)과 홈(41a)을 각각 형성한다. 이 홈(44)은 앞서 설명한 바와 같이 대략 50nm~160nm의 범위를 갖는 얕은 홈으로서 형성된다. 또한, 주변 회로부(24) 측의 홈(41a)은, 화소부(23) 측의 홈(44)과 동시에 형성되기 때문에, 홈(44)과 동일한 깊이의 홈으로서 형성된다.
다음에, 도 19c에 나타낸 바와 같이, 레지스트 마스크(73)를 제거한 후, 새로운 포토 레지스트막을 퇴적한다. 이 포토 레지스트막을 소정 패턴의 광학 마스크를 통해 노광 및 현상하고, 화소부(23) 측에만 레지스트 마스크(74)를 형성한다. 즉, 주변 회로부(24) 측에는 레지스트 마스크(74)를 형성하지 않고, 화소부(23) 측의 전역이 레지스트 마스크(74)로 피복된다. 이 레지스트 마스크(74)를 통해 주변 회로부(24) 측의 홈(41a)을 에칭 제거해서 깊은 홈(41)을 형성한다. 이 홈(41)은, 앞서 설명한 바와 같이, 200nm~300nm 정도의 깊이를 갖는 홈으로서 형성된다.
다음에, 도 19d에 나타낸 바와 같이, 레지스트 마스크(74)를 제거한다.
다음에, 예를 들어, 도 20e의 공정에서, 홈(44)의 내벽면에 이온 주입에 의해 p형 반도체층(49)을 형성하도록 해도 된다. 이 p형 반도체층(49)은, 소자 분리 영역을 완전히 형성한 후에 이온 주입에 의해 형성하는 것으로 해도 된다. 도 20e 의 공정에서, 제1의 p형 불순물을 이온 주입하고, 소자 분리 영역을 완전히 형성한 후에 제2의 p형 불순물을 이온 주입하는, 2회의 이온 주입에 의해 p형 반도체층(49)을 형성하는 것으로 해도 된다.
본 실시예에서는, 도 20e에 나타낸 바와 같이, 레지스트 마스크(74)를 제거한 후, 새로운 포토 레지스트막을 퇴적한다. 이 포토 레지스트막을 소정 패턴의 광학 마스크를 통해 노광 및 현상해서, 주변 회로부(24) 측에만 레지스트 마스크(76)를 형성한다. 화소부(23) 측의 절연막(61), 예컨대 실리콘 질화막을 하드 마스크로서 이용하고, 화소부(23)의 전면에 p형 불순물(60)을 이온 주입한다. p형 불순물(60)은 하드 마스크로 되는 절연막(61)이 형성된 부분의 기판(22)에 이온 주입되지 않고, 개구(61a)가 형성된 부분의 기판(22), 즉 그 홈(44)의 내벽 면에 이온 주입된다. 이에 의해, 홈(44)의 내벽면, 즉 내측면 및 바닥면을 포함하는 전체 내벽면에 p형 반도체층(49)을 형성한다. 이 이온 주입은 회전 주입에 의해 행해진다. 이온 주입의 다른 방법에 의해 포토 다이오드에 접하는 측의 홈 내면에만 p형 반도체층(49)을 형성해도 된다.
이후의 도 20f~도 22의 공정은, 앞서 설명한 도 16g~도 17j의 공정과 동일하기 때문에, 도 16g~도 17j에 대응하는 부분은 동일 부호를 붙여서 중복 설명을 생략한다.
이후의 공정에서, 앞서 설명한 것과 마찬가지로, 포토 다이오드(26)와 화소 트랜지스터(27)를 형성하고, 그 위에 다중 배선층(33)을 형성한다. 다중 배선층(33) 위에 평탄화막을 통해 온칩 컬러 필터(34)와 온칩 마이크로 렌즈(35)를 형 성해서 의도한 MOS형의 고체 촬상 장치(48)를 형성한다.
포토 다이오드(26)는, 제1 소자 분리 영역(43)과 제2 소자 분리 영역(45)을 형성하는 공정의 이전에 형성해도 된다.
앞서 설명한 제1 및 제2 실시예에 관한 고체 촬상 장치의 제조 방법에 의하면, 화소부(23) 및 주변 회로부(24) 측의 홈(44) 및 홈(41)을 형성한 후에, 동시 공정으로 절연층(42)의 퇴적과 CMP법에 의한 연마를 행하고, 화소부(23) 및 주변 회로부(24)의 제2 소자 분리 영역(45) 및 제1 소자 분리 영역(43)을 형성한다. 따라서, 제조 프로세스의 공정 단계를 감소시키는 것이 가능하다. 또한, 제2 및 제1 소자 분리 영역(45, 43)의 돌출 높이가 동일하기 때문에, 화소부(23) 측의 제2 소자 분리 영역(45)의 깊이가 주변 회로부(24) 측의 제1 소자 분리 영역(43)보다 얕게 형성되어 있다. 이에 의해, 앞서 설명한 바와 같이, 잔상 특성이나 포화 신호량, 그외의 화소 특성이 향상된 고체 촬상 장치를 제조할 수 있다.
[제조 방법의 제3 실시예]
다음에, 도 21~도 23을 참조해서, 본 발명에 관한 고체 촬상 장치의 제조 방법의 제3 실시예를 설명한다. 제3 실시예는, 앞서 설명한 도 9에 나타낸 제5 실시예에 관한 고체 촬상 장치(55)의 제조, 특히 그 소자 분리 영역의 제조에 적용한 경우이다.
제3 실시예에 관한 제조 방법은, 우선, 도 23a에 나타낸 바와 같이, 앞서 설명한 도 13a~도 15e의 공정, 또는 도 18a~도 19d의 공정을 이용하여, 화소부(23)에 얕은 홈(44)을 형성하고, 주변 회로부(24)에 깊은 홈(41)을 형성한다. 도 23a는, 홈(44, 41)이 형성되어 있지 않은 반도체 기판(22)의 표면에, 예컨대 실리콘 산화막에 의한 얇은 절연막(39)과, 그 위의, 예컨대 실리콘 질화막에 의한 절연막(61)이 형성되어 있는 상태를 나타낸다.
다음에, 도 23b에 나타낸 바와 같이, 절연막(61)의 폭을 선택적으로 좁게 한다. 예를 들어, 가열된 인산(phosphoric acid) 등의 약품을 사용해서 실리콘 질화막에 의한 절연막(61)의 노출 면을 소정의 두께만큼 선택적으로 제거하여, 처음의 폭 d1에서 폭 d2로 좁게 한다. 제거할 폭 d3은, 대략 2nm~15nm로 할 수 있다. 2nm보다 작으면, 본 발명의 효과를 얻을 수 없다. 폭 d3을 크게 하면, 활성층 영역 에지의 게이트 산화막이 두껍게 되는 영역이 증가하고, 트랜지스터의 실효적인 게이트 폭이 좁게 된다. 90nm 세대에서는, 최소 활성층 폭을 120nm 정도로 하는 것이 좋다. 폭 d3을 15nm 이상으로 하면, 최소 실효 활성층 폭은 120 - 15 × 2 = 90nm 정도로 되고, 최소 활성층 폭의 트랜지스터의 구동력을 10% 정도 악화시키게 된다. 이는 속도 성능에 영향을 주기 때문에, d3의 최대량은 15nm 정도로 된다.
다음에, 도 24c에 나타낸 바와 같이, 실리콘 질화막에 의한 절연막(61)을 마스크로 해서 홈(41) 및 홈(44)의 측벽으로부터 기판 표면 측에 걸쳐 열 산화 처리한다. 즉, 홈(41, 44)의 측벽 산화를 행한다. 이 열 산화 처리에서, 홈(41, 44)의 측벽에 열 산화막(71)을 형성한다. 이 열 산화는, 실리콘 질화막에 의한 절연막(61)으로 피복되지 않는 표면에 대한 선택 산화이기 때문에, 도 26에 나타낸 바와 같이, 홈(41, 44)의 상부 코너부에서는 산화막이 부풀어 올라서, 소위 새 분리 모양의 열 산화막(71a)이 된다. 이 새 부리 모양의 열 산화막(71a)은, 도 10에서 나타낸 새 부리 모양의 절연층(42a)에 상당한다. 이 선택 산화에서, 홈(41, 44)의 상부 코너부의 실리콘 반도체 기판(22)과 접하는 열 산화막의 면은 완만한 곡면을 이룬다. 동시에, 홈(41, 44)의 하부 코너부도 완만한 곡면을 이루는 열 산화막으로 된다.
홈(41, 44)의 측벽으로부터 기판 표면에 걸쳐 있는 측벽 막으로서는, 열 산화막 이외에, 플라즈마 산화 처리, 플라즈마 산질화 처리 등의 선택적인 절연화 처리로 형성된다. 플라즈마 산화막이나 플라즈마 산질화막 등으로 해도 된다. 이들 플라즈마 산화나 플라즈마 산질화는, 실리콘 질화막에 의한 절연층(61)을 마스크로 선택해서 행해진다.
다음에, 도 24d에 나타낸 바와 같이, 주변 회로부(24) 측을 레지스트 마스크로 피복한 상태에서, 실리콘 질화막에 의한 절연막(61)을 마스크로 p형 불순물(60)을 이온 주입해서, 화소부(23)의 홈(44)의 내벽 면에 p형 반도체층(49)을 형성한다. 이 p형 반도체층(49)은 도 27에 나타낸 바와 같이, 홈(44)의 내측면 및 바닥면과 함께, 상부 코너부보다 측면 방향으로 연장하도록 형성된다. 즉, 절연막(61)이 피복되지 않은 반도체 기판(22)의 표면까지 연장해서 p형 반도체층(49)을 형성한다. 도 24d의 공정은, 앞서 설명한 도 15f 및 도 20e의 공정에 상당한다.
그 이후의 공정은, 앞서 설명한 도 16g~도 17j, 도 20f~도 21h, 및 도 22의 공정과 동일하다. 그리고, 도 25에 나타낸 바와 같이, 화소부(23) 및 주변 회로부(24)의 각각의 돌출 높이 h8 및 h6이 동일하기 때문에, 주변 회로부(24)에서는 깊은 STI 구조의 제1 소자 분리 영역(43)을 형성하고, 화소부(23)에서는 얕은 STI 구조의 제2 소자 분리 영역(45)을 형성한다. 이 경우, 제1 및 제2 소자 분리 영역(43, 45)에서는 홈(41, 44) 내에 절연층(42)이 매립되어 있지만, 홈(41, 44)의 상부 코너부에 새 부리 모양의 절연부(42a)를 갖는다. 또한, 화소부(23) 측의 제2 소자 분리 영역(45)에서는 제2 소자 분리 영역(45)을 둘러싸고, 일부의 홈(44)의 상부 코너부로부터 측면 방향으로 연장하는 p형 반도체층(49)이 형성된다.
이후의 공정에서, 포토 다이오드(26)와 화소 트랜지스터(27)를 형성하고, 그 위에 다중 배선층(33)을 형성한다. 또한, 다중 배선층(33) 위에 평탄화막을 통해 온칩 컬러 필터(34)와 온칩 마이크로 렌즈(35)를 형성해서 원하는 MOS형의 고체 촬상 장치(55)를 얻는다.
제3 실시예에 관한 고체 촬상 장치의 제조 방법에 의하면, 홈(41, 44)을 형성한 후에, 도 23b의 공정에서 실리콘 질화막에 의한 절연막(61)의 폭을 좁게 하고, 도 24c의 공정에서 홈(41, 44)의 측벽 산화(sidewall oxidation)를 행하고 있다. 즉, 폭을 좁게 한 절연막(61)을 마스크로 해서 홈(41, 44)의 측변 산화를 행하여 산화막(71)을 형성한다. 이러한 선택 산화(selective oxidation)에 의해, 홈 상부의 코너부에서는, 산화막이 부풀어 오른 것과 같은 새 부리 모양의 산화막(71a)이 형성된다. 이 산화막(71a)은, 도 10의 새 부리 모양의 절연막(42a)에 상당한다. 그 후, 홈(41, 44) 을 절연층(42)으로 매립하여 제1 및 제2 소자 분리 영역(43, 45)을 형성하기 때문에, 통상의 STI 구조의 소자 분리 영역에서 생기는 디벗을 감소시킬 수 있다.
디벗을 억제하는 것이 가능하기 때문에, 화소 트랜지스터 또는 주변 회로부 의 MOS 트랜지스터에서, 중앙부의 게이트 산화막보다 막 품질은 열화되지만, 분리 에지부의 절연막의 막 품질을 개선할 수 있다. 디벗을 제거함으로써, 기생 채널 성분을 작게 하고, 랜덤 노이즈를 저감시킬 수 있다.
또한, 측벽 산화는 홈(41, 44)의 상부 및 하부의 코너부를 만곡시킬 수 있다. 홈의 상부 코너부에는 곡률이 완만한 면이 형성된다. 이에 의해, STI 구조의 소자 분리 영역(43, 45)에서의 상부 코너부의 응력을 저감시킬 수 있다. 화소부에서는, 화소의 플로팅 확산(FD)부에 기인한 암 전류와 흰색 점을 개선할 수 있다.
도 24d의 공정에서 암 전류와 흰색 점을 억제하기 위해, 이온 주입으로 p형 반도체층(49)을 형성하지만, 이 경우 p형 반도체층(49)은 홈 측벽으로부터 기판 표면의 측면 방향에 걸쳐 형성된다. 홈(44) 상부의 활성 영역측의 표면에 횡 방향으로 연장하도록, p형 반도체층(49)이 형성되기 때문에, 암 전류와 흰색 점을 개선할 수 있는 자유도를 높일 수 있다.
홈 상부로부터 기판 표면 측으로 연장하도록 p형 반도체층(49)이 형성되기 때문에, 홈 상부의 에지부의 p형 반도체층(49)의 농도가 높게 된다. 이에 의해, 예를 들어 도 11에 나타낸 화소 트랜지스터의 소자 분리 영역에 접하는 에지부의 기생 채널 성분을 더 작게 할 수 있다. 디벗의 개선과 함께, 상승적으로 랜덤 노이즈를 개선할 수 있다.
그 외에도, 제1 및 제2 실시예에 관한 고체 촬상 소자의 제조 방법에서 설명한 것과 동일한 효과를 갖는다.
본 발명의 실시예는 표면 조사형의 고체 촬상 장치와 후면 조사형의 고체 촬 상 장치 중 어느 것에도 적용할 수 있다. CMOS 고체 촬상 장치에서는, 앞서 설명한 바와 같이, 다중 배선층 측으로부터 광 입사하는 표면 조사형과, 다중 배선층의 반대 측의 기판 후면으로부터 광 입사되는 후면 조사형에 적용될 수 있다. 본 발명의 실시예에 의한 고체 촬상 장치는, 앞서 언급한 영역 이미지 센서 외에도, 선형 이미지 센서에도 적용될 수 있다.
[고체 촬상 장치의 제6 실시예]
도 28은 본 발명의 제6 실시예에 따른 고체 촬상 장치를 나타내는 개략도이다. 본 실시예에 따른 고체 촬상 장치는, 화소부의 제2 소자 분리 영역의 돌출 높이 h8을 주변 회로부의 제1 소자 분리 영역의 돌출 높이 h6과 동일하게 낮게 하여, 기판 표면과 다층 배선층 사이의 층간 절연막을 박막화한다. 이와 동시에, 포토 다이오드(26)에 대향하여 도파로(waveguide)를 구성하여 포토 다이오드로의 광의 집광 효율과 감도를 포함하는 화소 특성이 향상되도록 구성한다.
본 실시예에 관한 고체 촬상 장치(55)는, 도 28에 나타낸 바와 같이, 제1 실시예에서 설명한 것과 마찬가지로, 반도체 기판(22)에 복수개의 화소가 배열된 화소부(23)와, 화소부(23)의 주변에 형성된, 예를 들면 로직 회로로 이루어지는 주변 회로(24)를 포함하여 구성된다.
화소부(23)에서는 광전 변환 소자로 되는 포토 다이오드(26)와 화소 트랜지스터(27)를 포함하여 이루어지는 화소(25)가 2차원 배열된다. 포토 다이오드(26)는, 도 5에 나타낸 바와 같이, 제2 도전형인 n형의 전하 축적 영역(37)과 그 표면의 절연막(39), 예를 들면 실리콘 산화막과의 계면 근방에 형성된 암 전류의 억제 를 위한 p＋반도체 영역(38)을 포함하여 구성된다. 포토 다이오드(26)의 표면의, 예를 들면 실리콘 산화막에 의한 절연막(39) 상에는, 반사 방지막이 되는, 예를 들면 실리콘 질화막(40)이 형성된다. 대표적으로 나타낸 화소 트랜지스터(27)는, 소스/드레인 영역(28)과 게이트 절연막(29), 및 예를 들면, 폴리실리콘으로 이루어지는 게이트 전극(30)을 포함하여 형성된다. 그리고, 소스/드레인 영역(28)은, 지면 깊이 방향으로 형성된다. 게이트 전극(30)의 단부는 제2 소자 분리 영역(45) 상에 걸치도록 형성된다.
화소부(23) 및 주변 회로부(24)에서는, 각각 전술한 바와 마찬가지의 STI 구조의 제2 소자 분리 영역(45) 및 제1 소자 분리 영역(43)이 형성된다. 제1 소자 분리 영역(43)은, 제1 홈(41) 내에, 매립 깊이 h5 및 돌출 높이 h6을 가지는 절연층(42)을 매립하여 형성된다. 제2 소자 분리 영역(45)은, 제2 홈(44) 내에, 매립 깊이 h7 및 돌출 높이 h8을 갖는 절연막(42)을 매립하여 형성된다. 소자 분리 영역(43, 45)에서의 돌출 높이 h6과 돌출 높이 h8은, 전술한 바와 같이 동일한 높이로 설정된다. 제2 소자 분리 영역(45)의 매립 깊이 h7은, 제1 소자 분리 영역(43)의 매립 깊이 h5보다 얕도록 설정된다. 전술한 바와 마찬가지로, 제1 소자 분리 영역(43)에서는, 매립 깊이 h5가 200nm~300nm 정도, 돌출 높이 h6이 0~40nm 정도가 될 수 있다. 제2 소자 분리 영역(45)에서는, 매립 깊이 h7이 50nm~160nm 정도, 돌출 높이 h8이 0~40nm 정도, 전체 두께 h9가 70nm~200nm 정도로 될 수 있다.
화소부(23)의 기판상에는, 층간 절연막(31: 311~314)을 통하여 다층의 배선(32: 321~324)을 형성한 다중 배선층(33)이 형성된다. 층간 절연막(31)은, 예를 들면 실리콘 산화막으로 형성할 수 있다. 배선(32)은, 본 예에서는 제1층 배선(321), 제2층 배선(322), 제3층 배선(323), 및 제4층 배선(324)을 포함하여 형성된다. 각 배선(32: 321~324)은, 다마신 프로세스(damascene process)에 의한 탄탈/질화탄탈을 포함하여 이루어지는 배리어 메탈층(157)과 구리(Cu) 배선층(158)을 매립하여 형성된다. 각 배선 사이의 층간 절연막(31) 상, 즉 구리(Cu) 배선층(158) 표면을 포함하는 각 층 사이 절연막(311~314) 상에는, 배선인 구리(Cu)의 확산을 방지하는 제1층~제4층의 배선 확산 방지막(159: 159a, 159b, 159c, 159d)이 형성된다. 배선 확산 방지막(159)은, 예를 들면 SiC, SiN 등의 막으로 형성된다. 본 예에서는, SiC막으로 배선 확산 방지막(159)을 형성하고 있다. 도시하지 않지만, 주변 회로부(24)에서는, 예를 들면 CMOS 트랜지스터로 이루어지는 로직 회로가 형성되고, 마찬가지로 필요한 수의 배선층으로 이루어지는 다중 배선층이 형성된다.
그리고, 본 실시예에서는, 화소부(23)의 각 포토 다이오드(26)의 위쪽으로, 입사광을 효율적으로 포토 다이오드(26)로 안내하기 위한 도파로(156)가 형성된다. 이 도파로(156)는, 다중 배선층(33)의 포토 다이오드(26)에 대응하는 층간 절연막(31)을, 배선 확산 방지막(159)을 포함하여 선택 에칭에 의해 오목한 홈(87)을 형성하고, 이 오목한 홈(87) 내에 제1 코어층(88) 및 제2 코어층(89)을 매립하여 형성된다. 이 경우, 도파로(156)의 포토 다이오드(26)에 대향하는 면(156a)이 최하층의 배선 확산 방지막(159a)에서 종단하도록 형성된다. 즉, 도파로(156)는, 최하층의 배선 확산 방지막(159a)을 관통하지 않고, 최하층의 배선 확산 방지 막(159a)에 도달하도록 형성된다.
또한, 화소부(23)에는, 평탄화막(90), 온칩 컬러 필터(34), 및 온칩 마이크로 렌즈(35)가 형성된다.
또한, 본 실시예에서는, 후술하는 바와 같이, 반도체 기판(22)의 표면으로부터[즉, 포토 다이오드(26)의 표면으로부터] 최하층의 배선 확산 방지막(159a)까지의 절연막(39), 반사 방지막(40) 및 제1층의 층간 절연막(311)을 포함하는 층간 절연막의 막 두께 t1이 얇도록 설정된다. 즉, 막 두께 t1은 청색의 파장의 감도가 높게 될 수 있는 220nm~320nm, 370nm~470nm, 530nm~630nm의 범위로 설정된다. 도 29의 막 두께 t1에 대한 감도 분포도로부터, 220nm~320nm, 370nm~470nm, 530nm~630nm의 각 범위 내이면, 청색의 감도로서 감도 분포의 산과 골의 감도 차이가 1/2 이상인 감도를 얻을 수 있다. 즉, 산의 감도를 x로 하고, 골의 감도를 y로 했을 때, 대략 x＋[(y－x)/2] 이상의 높은 감도를 얻을 수 있다.
그 외의 구성은, 도 4 및 제1 실시예에서 설명한 것과 마찬가지이므로, 중복 설명을 생략한다. 다중 배선층(33) 및 포토 다이오드(26) 표면의 반사 방지막(40) 등의 구성은, 제1 실시예의 구성을 더 상세하게 설명한 것이다.
제6 실시예에 관한 고체 촬상 장치(55)의 구성에 의하면, 화소부(23)에서의 제2 소자 분리 영역(45)의 돌출 높이 h8을, 주변 회로부(24)의 제1 소자 분리 영역(43)의 돌출 높이 h6과 마찬가지로, 즉 40nm 이하로 낮게 형성된다. 이 구성에 의해, 포토 다이오드(26)의 표면으로부터 도파로(156)의 바닥부에 접하는 최하층의 배선 확산 방지막(159a)까지의 층간 절연막(39, 40, 32)의 막 두께 t1을 얇게 할 수 있다.
통상적으로, 층간 절연막(31)은, 층간 절연막의 형성 후의 연마 시에, STI 구조의 소자 분리 영역(45) 상의 폴리실리콘에 의한 게이트 전극이 석출되지 않는 막 두께로 가장 얇은 박막 두께로 제한된다. 본 실시예에서는, 화소부(23)의 제2 소자 분리 영역(45)의 돌출 높이 h8을, 주변 회로부(24)의 제1 소자 분리 영역(43)의 돌출 높이 h6과 동일하게 형성함으로써, 연마시의 막 두께 불균일을 억제할 수 있고, 게이트 전극 위로부터 90nm까지의 막 두께 d1의 연마가 가능해진다. 예를 들면, 돌출 높이 h8을 30nm로 했을 때, 층간 절연막 전체를, 도 30의 제1 비교예보다 70nm 정도 박막화하는 것이 가능하게 된다.
또한, 도 30의 제1 비교예에서는, 주변 회로부(24)의 STI 구조의 소자 분리 영역(43)의 돌출 높이 h3을 30nm로 하고, 화소부(23)의 STI 구조의 소자 분리 영역(45)의 돌출 높이 h4를 80nm로 한 구성을 고려한다. 이 경우, 게이트 전극 상의 층간 절연막을 유지하기 위해, 연마량을 적절하게 억제하여야 한다. 그러므로, 마무리된 층간 절연막의 막 두께 t2는 650nm 정도로 되어, 센서 감도의 최적화를 얻을 수 없다. 그리고, 도 30에서는 비교를 위해, 그 외의 구성이며 도 28에 대응하는 부분에는 동일 부호를 부여하여 설명을 생략한다.
본 실시예에서는, 전술한 막 두께 t1의 층간 절연막의 박막화에 더하여, 포토 다이오드(26)에 대응하여 도파로(156)를 설치한 것에 의해, 포토 다이오드(26)로의 입사광의 집광 효율이 향상되고, 센서 감도, 특히 청색의 감도를 향상시킬 수 있다.
도 29에, 제6 실시예에서의 고체 촬상 장치의 구성으로, 포토 다이오드(26)의 표면(실리콘 표면)으로부터 SiC에 의한 배선 확산 방지막(159a)까지의 층간 절연막 두께 t1에서의, 적색, 녹색 및 청색의 각 색의 감도 변화를 나타낸다. 곡선 R은 적색의 감도 분포, 곡선 G는 녹색의 감도 분포, 곡선 B는 청색의 감도 분포를 나타낸다. Si 표면에는, 실리콘 산화막(39)이 형성되고, 그 위에 실리콘 질화막(40)이 형성되어, 양실리콘 산화막(39) 및 실리콘 질화막(40)의 합계의 막 두께 범위는 대략 70nm이다. 단, 반사 방지 능력과 막 처리(컨택트 홈을 가공할 수 있는 최대 막 두께에 대한 제한)로부터, 산화막(39) 및 질화막(40)의 합계의 막 두께는, 대략 20~120nm의 범위에서 형성해도 된다. 이 경우의 층간 절연막의 굴절률은 1.4~1.5이다.
앞서 간단히 설명한 바와 같이, 도 29의 각 색의 감도 분포를 나타낸 그래프로부터, 막 두께 t1의 범위가 220nm~320nm, 370nm~470nm, 또는 530nm~630nm의 범위에 있을 때, 시감 효율(luminous efficiency)이 낮은 청색의 감도가 상승하고, 센서 감도가 가장 향상된 것을 알 수 있다. 즉, 청색의 감도로서, 감도 분포에서의 산과 골의 감도 차의 1/2 이상의 감도를 얻을 수 있다.
도파로 구조를 가지는 경우, (a) 도파로 내의 매립 재료, 즉 제2 코어층(89)과, (b) 포토 다이오드(26)의 표면으로부터 최하층의 배선 확산 방지막(159a)까지의 사이의 층간 절연막과의 굴절률의 차에 의해 광의 회절이 생기므로(즉, 입사광이 굴절률의 변화에 따라 간섭하고, 절연막 두께에서의 범위에 따라, 광을 약화시키거나 서로 보강하게 하는 것 같은 막 두께 범위가 존재함), 집광 구조로서 최적 인 막 두께 범위가 존재한다. 본 실시예에서는, 최적의 막 두께의 범위로서 220nm~320nm, 370nm~470nm, 또는 530nm~630nm로 설정될 수 있다.
제1 비교예에서는, 화소부 측의 소자 분리 영역의 돌출 높이가 높으므로, 이 소자 분리 영역의 돌출부로 입사한 광이 반사하고, 그만큼 센서 감도의 열화가 생긴다. 그러나, 본 실시예에서는, 화소부 측의 제2 소자 분리 영역의 돌출 높이가 낮기 때문에, 이 돌출부에서의 광의 반사가 감소되어, 센서 감도를 향상시킬 수 있다.
그리고, 산화막(39) 및 질화막(40)의 합계의 막 두께를 대략 20nm~120nm의 범위로 형성할 때, 그 막 두께에 따라, 앞서 설명한 막 두께 t1의 범위 220nm~320nm, 370nm~470nm, 530nm~630nm는 다음과 같이 바뀐다. 산화막 및 질화막(39, 40)의 합계 막 두께가 70nm보다 얇아질(예를 들면, 20nm) 때는, 도 29의 감도의 피크 위치가 70nm 두께에서의 위치에 대하여 좌측[층간 절연막(311)의 막 두께가 두꺼워지는 방향]으로 이동한다. 이때의 편차량은 (dN-70)×(nN-nO)이다. 이것은, 광의 간섭으로 사용되는 일반적인 식, "막 두께"×"굴절률" = "광학 막 두께"로 표현된다.
한편, 산화막 및 질화막(39, 40)의 합계 막 두께가 70nm보다 두꺼워질(예를 들면, 120nm) 때에는, 도 29의 감도의 피크 위치가 70nm일 때에 대하여 우측[층간 절연막(311)의 막 두께가 얇아지는 방향]으로 이동한다. 이때의 편차량은 (70-dN)×(nN-nO)이다. 여기서, dN은 산화막 및 질화막(39, 40)의 합계 막 두께이며, nN은 실리콘 질화막(40)의 굴절률이고, nO은 실리콘 산화막(39)의 굴절률이다.
본 실시예의 소자 분리 영역의 구성에 의하면, 화소부의 소자 분리 영역이 주변 회로부의 소자 분리 영역과 동일한 깊이로 매립된 다른 구성에 비해, 제1 실시예에서 설명한 바와 같이, 포토 다이오드(26)에서의 흰색 점의 발생을 억제할 수 있으며, 또한 센서 감도의 향상을 얻을 수 있다.
도파로를 배선 확산 방지막에서 종단하는 구성으로 함으로써, 도파로의 깊이를 일정하게 할 수 있다.
또한, 화소의 미세화가 진행됨에 따라, 제1 비교예와 같이 화소부 측의 소자 분리 영역의 돌출 높이가 높으면, 층간 절연층을 형성하고 평탄화의 연마를 행해도, 단차가 크기 때문에 일정한 평탄화를 얻기 어렵고, 더욱이 배선 확산 방지막도 평탄화가 이루어지지 않는다. 그 상태로 다중 배선층을 형성한 후에, 다중 배선층에 도파로 형성을 위한 홈을 형성했을 때, 최하층의 배선 확산 방지막에서 종단하는 홈을 정확하게 형성하는 것이 곤란하게 된다. 그러므로, 홈 내에 클래드 재료층 및 코어 재료층을 매립하여 도파로를 형성하려고 해도, 최하층의 배선 확산 방지막에서 종단하도록 한 정상적인 도파로를 형성할 수 없을 것이다.
이에 대하여, 본 실시예에서는, 화소부의 제2 소자 분리 영역의 돌출 높이가 낮기 때문에, 층간 절연막의 평탄 연마가 가능하고, 화소가 미세화되어도 최하층의 배선 확산 방지막에서 종단하는 정상적인 도파로를 형성할 수 있다.
또한, 화소의 미세화가 진행되는 경우, 제1 비교예와 같이 화소부 측의 소자 분리 영역의 돌출 높이가 높으면, 돌출 높이의 사이 부분을 매립하도록 층간 절연막을 형성했을 때, 비어 있는 공간이 생기게 된다. 그러나, 본 실시예에서는, 돌 출 높이가 낮기 때문에, 그와 같은 비어 있는 공간이 생기지 않고, 층간 절연막의 매립 특성이 향상되고, 층간 절연막의 형성을 양호하게 행할 수 있다.
또한, 본 실시예에서는, 칩 내에서의 층간 절연막의 연마에 의한 막 두께의 불균일을 억제함으로써, 화면 중앙과 주변에서의 감도 차이, 이른바 쉐이딩(shading)을 개선하는 효과가 얻어진다.
또한, 제6 실시예에서는, 잔상 특성이나 포화 신호량, 화소 트랜지스터 사이의 단락 방지 등의 화소 특성의 향상, 공정 단계의 삭감, 제조의 수율 향상 등과 같이, 제1 실시예에서 설명한 것과 마찬가지의 효과를 갖는다.
전술한 최적의 막 두께 t1의 범위 220nm~320nm, 370nm~470nm, 530nm~630nm의 설정은, 제6 실시예에 한정되지 않고, 제1 실시예~제4 실시예의 고체 촬상 장치에도 적용할 수 있다.
[고체 촬상 장치의 제7 실시예]
도 31 및 도 32에 본 발명의 제7 실시예에 관한 고체 촬상 장치를 나타낸다. 도 31은 고체 촬상 장치의 주요 부분으로서 촬상 영역에서의 화소의 레이아웃을 나타내는 개략 평면도이다. 도 32는 도 31의 라인 A－A를 따라 절취한 개략 단면도이다.
본 실시예에 관한 고체 촬상 장치(171)는, 하나의 포토 다이오드(PD)(26)와 복수개의 화소 트랜지스터를 포함하여 각각 이루어지는 복수개의 화소(172)가, 규칙성을 가지고 2차원으로 배열된 화소부(23)와 주변 회로부(24)를 구비하여 구성된다. 하나의 화소(172)는, 도 31의 레이아웃으로 나타낸 바와 같이, 본 예에서는, 포토 다이오드(PD)(26)와 복수개의 화소 트랜지스터를 구성하는 전송 트랜지스터 Tr1, 리셋 트랜지스터 Tr2 및 증폭 트랜지스터 Tr3의 3개의 화소 트랜지스터로 구성된다. 전송 트랜지스터 Tr1은, 플로팅 확산(FD)이 되는 소스/드레인 영역(173)과 게이트 절연막을 사이에 두고 형성된 전송 게이트 전극(176)을 포함하여 구성된다. 리셋 트랜지스터 Tr2는, 한 쌍의 소스 및 드레인 영역(173, 174)과 게이트 절연막을 사이에 두고 형성된 리셋 게이트 전극(177)으로 구성된다. 증폭 트랜지스터 Tr3은, 한 쌍의 소스 및 드레인 영역(174, 175)과 게이트 절연막을 사이에 두고 형성된 증폭 게이트 전극(178)을 포함하여 구성된다.
그리고, 본 실시예에서는, 도 31 및 도 32에 나타낸 바와 같이, 포토 다이오드(PD)(26)의 주위에 p형 불순물 영역에 의한 소자 분리 영역(86)이 형성된다. 즉, 포토 다이오드(PD)(26)는 pn접합에 의한 소자 분리 영역(86)으로 분리된다. 한편, 전송 트랜지스터 Tr1, 리셋 트랜지스터 Tr2 및 증폭 트랜지스터 Tr3으로 이루어지는 화소 트랜지스터의 영역은, 전술한 바와 마찬가지의 STI 구조에 의한 제2 소자 분리 영역(45)에 의해 분리된다.
그 외의 구성은, 제6 실시예에서 설명한 것과 마찬가지이므로, 도 32에서, 도 28에 대응하는 부분에는 동일 부호를 부여하여 중복 설명을 생략한다.
제7 실시예에 관한 고체 촬상 장치(171)에 의하면, 포토 다이오드(PD)(26)를 p형 불순물 영역에 의한 소자 분리 영역(86)에 의해, pn접합 분리함으로써, 광의 비네팅이 제거되고, 센서 감도를 더 향상시킬 수 있다. 즉, 포토 다이오드(PD)(26)에 제2 소자 분리 영역(45)의 돌출 부분(돌출 높이 h8)이 존재하지 않으 므로, 이 돌출 부분으로 광의 비네팅이 발생하지 않고, 집광 효율이 더 향상된다. 화소부(23)에서, pn접합 분리 및 STI 소자 분리를 조합한 구성에 의해, 분리 허용도의 향상 및 게이트 기생 용량의 저감이 도모된다.
또한, 본 발명의 제7 실시예에서는, 제6 실시예에서 설명한 것과 마찬가지의 효과를 갖는다.
본 실시예에서는, 하나의 포토 다이오드와 복수개의 화소 트랜지스터로 이루어지는 화소 구성에 적용하였으나, 그 외에, 예를 들면 복수개의 화소를 공유하는 화소 구성에서도 제7 실시 형태와 마찬가지로, 포토 다이오드(PD)의 주위를 pn접합으로 분리하고, 다른 부분을 전술한 것과 마찬가지의 STI 구조에 의한 제2 소자 분리 영역(45)으로 분리하는 구성으로 할 수 있다. 물론, 포토 다이오드의 주위를 pn접합 분리하는 구성은, 제1 실시예~제7 실시예의 고체 촬상 장치에도 적용할 수 있다.
[제조 방법의 제4 실시예]
다음에, 도 33~도 37을 참조하여, 본 발명에 관한 고체 촬상 장치의 제조 방법의 제4 실시예를 설명한다. 본 예에서는, 전술한 도 28에 나타낸 제6 실시예에 관한 고체 촬상 장치의 제조, 특히 그 소자 분리 영역의 제조에 적용한 경우이다.
도면에는, p형 반도체 영역(49)과 p형 반도체 층(52)이 각각 도시되어 있다.
제4 실시예에 의한 제조 방법에서, 도 33에 나타낸 바와 같이, 화소부(23)와 주변 회로부(24)에, 도 13a~15e 또는 도 18a~19d에 나타낸 공정을 사용하여, 화소부(23)에 얕은 홈(44)을 형성하고, 주변 회로부(24)에 깊은 홈(41)을 각각 형성한 다.
그리고, 각각 돌출 높이 h8 및 h6이 동일하게 되도록 하여, 각각의 홈(44) 및 (41) 내에 절연막(42)을 매립하여 STI 구조의 제2 소자 분리 영역(45) 및 제1 소자 분리 영역(43)을 형성한다. 또한, 화소부(23)에, 포토 다이오드(26) 및 화소 트랜지스터(27)를 형성한다. 주변 회로부(24)에는, CMOS 트랜지스터에 의한 로직 회로를 형성한다. 포토 다이오드(26) 표면의 실리콘 산화막에 의한 절연막(39) 상에 실리콘 질화막에 의한 반사 방지막(40)을 형성한다. 그 후, 예를 들면 실리콘 산화막에 의한 제1 층의 층간 절연막(311)을, 예를 들면 CVD법에 의해 형성하고, 막 두께 t1이 되도록, CMP법에 의해 평탄화 연마를 행한다.
다음에, 도 34에 나타낸 바와 같이, 층간 절연막(311)의 소정 위치에 홈(92)을 형성하고, 홈(92) 내에, 예를 들면 탄탈/질화탄탈에 의한 배리어 메탈층(157)을 통하여 Cu 배선층(158)을 매립하여 제1층의 배선(321)을 형성한다. 그 후, 제1층의 배선(321)의 표면을 포함하는 층간 절연막(311)의 전체 면에 배선(321)의 확산을 방지하기 위한, 예를 들면 SiC막 또는 SiN막, 본 예에서는 SiC막에 의한 제1층의 배선 확산 방지막(159a)을 형성한다.
다음에, 도 35에 나타낸 바와 같이, 제1층의 배선 확산 방지막(159a) 상에, 앞서 설명한 것과 마찬가지의 공정을 사용하여, 제2 층의 층간 절연막(312), 홈(92) 내에 배리어 메탈층(157) 및 Cu 배선층(158)을 매립한 제2 층의 배선(322), 제2 층의 배선 확산 방지막(159b)을 형성한다. 또한, 제3 층의 층간 절연막(313), 홈(92) 내에 배리어 메탈층(157) 및 Cu 배선층(158)을 매립한 제3 층의 배선(323), 제3 층의 배선 확산 방지막(159c)을 형성한다. 또한, 제4 층의 층간 절연막(314), 홈(92) 내에 배리어 메탈층(157) 및 Cu 배선층(158)을 매립한 제4 층의 배선(324), 제4 층의 배선 확산 방지막(159d)을 형성한다. 그 위에, 제5 층의 층간 절연막(315)을 형성하여, 다중 배선층(33)을 형성한다.
다음에, 도 36에 나타낸 바와 같이, 다중 배선층(33)의 포토 다이오드(26)에 대응하는 부분을 제1층인 최하층의 배선 확산 방지막(159a)에서 종단하도록 선택 에칭하고, 오목한 홈(87)을 형성한다. 선택 에칭은, 제5층의 층간 절연막(315), 제4층의 배선 확산 방지막(159d) 및 층간 절연막(314), 제3층의 배선 확산 방지막(159c) 및 층간 절연막(313), 제2층의 배선 확산 방지막(159b) 및 층간 절연막(312)에 대하여 행한다.
다음에, 도 37에 나타낸 바와 같이, 오목한 홈(87)의 내벽을 포함하여 제1 코어층(88)을 형성한다. 이어서, 오목한 홈(87) 내를 매립하도록 제1 코어층(88) 상에, 제2 코어층(89)을 형성한다. 제1 코어층(88) 및 제2 코어층(89)은 실리콘 산화막 또는 실리콘 질화막으로 형성된다. 이로써, 제1 코어층(88)과 제2 코어층(89)으로 이루어지는 도파로(156)가, 각 포토 다이오드(26)에 대응하여 최하층의 배선 확산 방지막(159a)에 이르러 형성된다. 제1 코어층(88)을, 제2 코어층(89) 및 다중 배선층(33)의 층간 절연층(31: 312~315) 보다 굴절률이 높은 재료를 사용하면, 광이 도파로의 밖으로 누설되는 것이 어려워져, 감도가 더 향상된다. 하지만, 본 발명은 이에 한정되지 않는다. 제2 코어층(89)을 제1 코어층(88) 보다 굴절율이 높은 재료를 사용하여 도파로를 구성하는 것도 가능하다.
이 이후는, 도시하지 않지만, 평탄화막(90), 온칩 컬러 필터(34) 및 온칩 마이크로 렌즈(35)를 순차적으로 형성하여, 제6 실시예에 관한 고체 촬상 장치(55)를 제조할 수 있다.
제4 실시예에 관한 고체 촬상 장치의 제조 방법에 의하면, 돌출 높이 h6과 h8을 동일하게 해서, 제1 소자 분리 영역(43) 및 제2 소자 분리 영역(45)을 형성함으로써, 제1 층의 층간 절연막(311)을 형성한 후의 CMP법에 따르는 연마 공정에서, 양호한 평탄화 처리할 수 있다. 이로써, 제1층의 층간 절연막(311)의 막 두께를 얇게 하고, 포토 다이오드(26) 표면으로부터 제1층의 배선 확산 방지막(159a)까지의 층간 절연막의 막 두께 t1을 얇게 할 수 있다. 또한, 포토 다이오드(26)에 대향하여 도파로(156)를 형성하고 있다. 이 층간 절연막의 막 두께 t1을 얇게 형성하는 것이 가능하고, 또한 도파로(156)를 형성함으로써, 포토 다이오드(26)로의 입사광의 집광 효율이 향상되고, 센서 감도가 향상된 고체 촬상 장치(55)를 제조할 수 있다.
도파로(156)를 형성하기 위한 오목한 홈(87)의 형성을 제1층의 배선 확산 방지막(159a)에서 종단시켜, 그 이상 오목한 홈(87)을 깊게 형성하지 않기 때문에, 암 전류의 악화를 회피할 수 있다. 또한, 오목한 홈(87)을 배선 확산 방지막(159a)에서 종단시키는 것으로 종단 위치를 일정하게 할 수 있고, 감도의 불균일을 억제할 수 있다.
그 외에, 제1 및 제2 실시예에서 설명한 것과 마찬가지로, 잔상 특성, 포화 신호량, 화소 트랜지스터 사이의 단락 방지 등의 화소 특성을 향상시킨 고체 촬상 장치를 제조할 수 있다. 또한, 화소부(23) 및 주변 회로부(24) 측의 홈(44) 및 홈(41)을 형성한 후, 동시 공정에서 절연층(42)의 퇴적과 CMP법에 따르는 연마를 행하고, 제1 소자 분리 영역(43) 및 제2 소자 분리 영역(45)을 형성하므로, 제조 프로세스의 공정 단계를 감소시킬 수 있다.
[제조 방법의 제5 실시예]
도 38을 참조하여, 본 발명에 관한 고체 촬상 장치의 제조 방법의 제5 실시예를 설명한다. 본 실시예는 전술한 도 31 및 도 32에 나타낸 제7 실시예에 관한 고체 촬상 장치의 제조, 특히 그 화소부의 제조에 적용한 경우이다.
제5 실시예에 관한 제조 방법은, 도 38에 나타낸 바와 같이, 전술한 도 13a~도 15e까지의 공정 또는 도 18a~도 19d까지의 공정을 사용하여, 화소부(23)에 얕은 홈(44)을 형성하고 주변 회로부(24)에 깊은 홈(41)을 형성한다. 그리고, 각각 돌출 높이 h8 및 h6이 동일하게 되도록 하여, 각각의 홈(44) 및 (41) 내에 절연막(42)을 매립하여 STI 구조의 제2 소자 분리 영역(45) 및 제1 소자 분리 영역(43)을 형성한다.
또한, 화소부(23)에, 화소를 구성하는 포토 다이오드(26) 및 화소 트랜지스터(Tr1~Tr3)를 형성한다. 주변 회로부(24)에는, CMOS 트랜지스터에 의한 로직 회로를 형성한다. 또한, 화소부(23)의 포토 다이오드의 주위에 p형 반도체 영역에 의한 소자 분리 영역(86)을 형성한다.
포토 다이오드(26) 표면의 실리콘 산화막에 의한 절연막(39) 상에 실리콘 질화막에 의한 반사 방지막(40)을 형성한다. 그 후, 예를 들면 실리콘 산화막에 의 한 제1층의 층간 절연막(311)을, 예를 들면 CVD법에 의해 형성하고, 막 두께 t1이 되도록, CMP법에 의해 평탄화 연마를 행한다.
그 이후는, 전술한 도 34~도 37과 동일한 공정을 거쳐, 제7 실시예의 고체 촬상 장치를 제조할 수 있다.
제5 실시예에 관한 고체 촬상 장치의 제조 방법에 의하면, 화소부(23)에서의 포토 다이오드(26)의 주위에 p형 반도체 영역에 의한 소자 분리 영역(86)을 형성하는 공정을 포함한다. 이 소자 분리 영역(86)은 기판 표면으로부터 돌출하지 않으므로, 포토 다이오드(26)의 주위에 돌출부가 존재하지 않고, 포토 다이오드(26)의 주위에 광의 비네팅이 없어서, 센서 감도가 향상된 고체 촬상 장치(171)를 제조할 수 있다. 그 외에, 제4 실시예의 제조 방법에서 설명한 것과 마찬가지의 효과를 갖는다.
본 발명은, 표면 조사형의 고체 촬상 장치와 후면 조사형의 고체 촬상 장치 모두에 적용할 수 있다. CMOS 고체 촬상 장치에서는, 전술한 바와 같이, 다중 배선층 측으로부터 광 입사하는 표면 조사형과 다중 배선층의 반대측의 기판 배면으로부터 광 입사시키는 후면 조사형에 적용할 수 있다. 본 발명에 관한 고체 촬상 장치는, 앞서 설명한 영역 이미지 센서 외에, 선형 이미지 센서 등에도 적용할 수 있다.
본 발명에 관한 고체 촬상 장치는, 고체 촬상 장치를 구비한 카메라, 카메라가 부착된 휴대 기기, 고체 촬상 장치를 구비한 그 외의 기기 등의 전자 기기에 적용할 수 있다.
도 39에, 본 발명의 실시예에 따른 전자 기기의 일례로서 고체 촬상 장치를 구비한 카메라를 나타낸다. 본 실시예에 관한 카메라(전자 기기)(80)는, 광학계(광학 렌즈)(81), 고체 촬상 장치(82), 및 신호 처리 회로(83)를 구비하여 이루어진다.
고체 촬상 장치(82)는, 전술한 각 실시예 중 어느 하나의 고체 촬상 장치가 적용된다. 광학계(81)는 피사체로부터의 이미지 광(입사광)을 고체 촬상 장치의 촬상면 상에 결상시킨다. 이로써, 고체 촬상 장치(82)의 광전 변환 소자에서 일정 기간 동안 신호 전하가 축적된다. 신호 처리 회로(83)는, 고체 촬상 장치(82)의 출력 신호에 대하여 각종의 신호 처리를 행하여 출력한다. 본 실시예의 카메라(80)는, 광학계(81), 고체 촬상 장치(82), 및 신호 처리 회로(83)가 모듈화한 카메라 모듈의 형태를 포함한다.
본 발명은, 도 39의 카메라, 또는 카메라 모듈을 구비한, 예를 들면 휴대 전화기로 대표되는 카메라가 부착된 휴대 기기 등을 구성할 수 있다. 또한, 도 39의 구성은, 광학계(81), 고체 촬상 장치(82), 및 신호 처리 회로(83)가 모듈화한 촬상 기능을 가지는 모듈, 이른바 촬상 기능 모듈로서 구성할 수 있다. 본 발명은, 이와 같은 촬상 기능 모듈을 구비한 전자 기기를 구성할 수 있다.
본 실시예에 관한 전자 기기에 의하면, 고체 촬상 장치에서의 센서 감도를 포함하는 화소 특성이 우수하고, 고화질을 얻을 수 있어, 고성능의 전자 기기를 제공할 수 있다.
본 발명에 관한 고체 촬상 장치는, 전술한 바와 같이, (a) 하나의 포토 다이 오드와 복수개의 화소 트랜지스터로 각각 이루어지는 복수개의 단위 화소를 배열한 고체 촬상 장치, (b) 복수개의 트랜지스터 및 전송 트랜지스터와, 각각의 다른 화소 트랜지스터(리셋 트랜지스터, 증폭 트랜지스터, 및 선택 트랜지스터)로 이루어지는, 이른바 공유 화소를 복수개 배열한 고체 촬상 장치에 적용할 수 있다.
본 출원은 일본특허청에 2008년 4월 9일 출원한 일본특허출원 JP 2008-101971호, 2008년 7월 31일 출원한 일본특허출원 JP 2008-199050호, 2008년 8월 4일 출원한 일본특허출원 JP 2008-201117호에 주제에 관한 것으로서, 상기 문헌의 전체 내용을 본 명세서에 참조에 의해 원용한다.
본 기술분야의 당업자라면, 첨부한 청구의 범위와 그 등가 범위 내에서 다양한 변형, 변경 및 조합 등이 가능하다는 것을 알 수 있을 것이다.
도 1은 종래의 고체 촬상 장치의 주요 부분을 개략적으로 나타내는 도면이다.
도 2a는 종래 기술의 문제점을 설명하기 위한, 촬상 장치에 포함된 종래의 화소 구조를 나타내는 평면도이다.
도 2b는 도 2a의 구조의 라인 A-A에 따라 절취한 단면도이다.
도 3은 본 발명의 실시예에 의한 고체 촬상 장치를 적용한 구성을 개략적으로 나타낸 도면이다.
도 4는 본 발명의 제1 실시예에 의한 고체 촬상 장치의 주요 부분을 개략적으로 나타내는 도면이다.
도 5는 고체 촬상 장치에 포함된 광전 변환 소자를 확대한 도면이다.
도 6은 본 발명의 제2 실시예에 의한 고체 촬상 장치의 주요 부분을 개략적으로 나타내는 도면이다.
도 7은 본 발명의 제3 실시예에 의한 고체 촬상 장치의 주요 부분을 개략적으로 나타내는 도면이다.
도 8은 본 발명의 제4 실시예에 의한 고체 촬상 장치의 주요 부분을 개략적으로 나타내는 도면이다.
도 9는 본 발명의 제5 실시예에 의한 고체 촬상 장치의 주요 부분을 개략적으로 나타내는 도면이다.
도 10은 본 발명의 제5 실시예에 의한 화소부의 STI 구조에서의 소자 분리 영역의 확대 단면도이다.
도 11은 제5 실시예를 설명하기 위한 화소 트랜지스터의 개략 평면도이다.
도 12는 비교를 위한 STI 소자 분리 영역의 확대 단면도이다.
도 13a와 도 13b는 본 발명의 제조 방법의 제1 실시예에 의한 고체 촬상 장치를 제조하는 데에 사용되는 일련의 공정 단계를 단면도로 나타낸 도면이다.
도 14c와 도 14d는 본 발명의 제조 방법의 제1 실시예에 의한 고체 촬상 장치를 제조하는 데에 사용되는 일련의 공정 단계를 단면도로 나타낸 도면이다.
도 15e와 도 15f는 본 발명의 제조 방법의 제1 실시예에 의한 고체 촬상 장치를 제조하는 데에 사용되는 일련의 공정 단계를 단면도로 나타낸 도면이다.
도 16g와 도 16h는 본 발명의 제조 방법의 제1 실시예에 의한 고체 촬상 장치를 제조하는 데에 사용되는 일련의 공정 단계를 단면도로 나타낸 도면이다.
도 17i와 도 17j는 본 발명의 제조 방법의 제1 실시예에 의한 고체 촬상 장치를 제조하는 데에 사용되는 일련의 공정 단계를 단면도로 나타낸 도면이다.
도 18a와 도 18b는 본 발명의 제조 방법의 제2 실시예에 의한 고체 촬상 장치를 제조하는 데에 사용되는 일련의 공정 단계를 단면도로 나타낸 도면이다.
도 19c와 도 19d는 본 발명의 제조 방법의 제2 실시예에 의한 고체 촬상 장치를 제조하는 데에 사용되는 일련의 공정 단계를 단면도로 나타낸 도면이다.
도 20e와 도 20f는 본 발명의 제조 방법의 제2 실시예에 의한 고체 촬상 장치를 제조하는 데에 사용되는 일련의 공정 단계를 단면도로 나타낸 도면이다.
도 21g와 도 21h는 본 발명의 제조 방법의 제2 실시예에 의한 고체 촬상 장 치를 제조하는 데에 사용되는 일련의 공정 단계를 단면도로 나타낸 도면이다.
도 22는 본 발명의 제조 방법의 제2 실시예에 의한 고체 촬상 장치를 제조하는 데에 사용되는 일련의 공정 단계를 단면도로 나타낸 도면이다.
도 23a와 도 23b는 본 발명의 제조 방법의 제3 실시예에 의한 고체 촬상 장치를 제조하는 데에 사용되는 일련의 공정 단계를 단면도로 나타낸 도면이다.
도 24c와 도 24d는 본 발명의 제조 방법의 제3 실시예에 의한 고체 촬상 장치를 제조하는 데에 사용되는 일련의 공정 단계를 단면도로 나타낸 도면이다.
도 25는 본 발명의 제조 방법의 제3 실시예에 의한 고체 촬상 장치를 제조하는 데에 사용되는 일련의 공정 단계를 단면도로 나타낸 도면이다.
도 26은 도 24c의 확대도이다.
도 27은 도 24d의 확대도이다.
도 28은 본 발명의 제6 실시예에 의한 고체 촬상 장치의 주요 부분을 개략적으로 나타내는 도면이다
도 29는 본 발명의 실시예에 의한, 설명을 위한, 광전 변환 소자로서 기능하는 포토 다이오드의 표면으로부터 제1 층의 배선 확산 방지막까지 측정한 절연성 층간 두께의 기능으로서 각각의 컬러에 대한 감도 변동을 나타내는 도표이다 .
도 30은 제1 비교예에 의한 고체 촬상 장치의 주요 부분을 개략적으로 나타내는 도면이다.
도 31은 본 발명의 제7 실시예에 의한 고체 촬상 장치의 주요 부분을 개략적으로 나타내는 도면이다.
도 32는 도 31의 구조의 라인 A-A를 따라 절취한 단면도이다.
도 33은 본 발명의 제조 방법의 제4 실시예에 의한 고체 촬상 장치를 제조하는 데에 사용되는 공정 단계를 단면으로 나타내는 도면이다.
도 34는 본 발명의 제조 방법의 제4 실시예에 의한 고체 촬상 장치를 제조하는 데에 사용되는 공정 단계를 단면으로 나타내는 도면이다.
도 35는 본 발명의 제조 방법의 제4 실시예에 의한 고체 촬상 장치를 제조하는 데에 사용되는 공정 단계를 단면으로 나타내는 도면이다.
도 36은 본 발명의 제조 방법의 제4 실시예에 의한 고체 촬상 장치를 제조하는 데에 사용되는 공정 단계를 단면으로 나타내는 도면이다.
도 37은 본 발명의 제조 방법의 제4 실시예에 의한 고체 촬상 장치를 제조하는 데에 사용되는 공정 단계를 단면으로 나타내는 도면이다.
도 38은 본 발명의 제조 방법의 제5 실시예에 의한 고체 촬상 장치를 제조하는 데에 사용되는 공정 단계를 단면으로 나타내는 도면이다.
도 39는 본 발명의 실시예에 의한 고체 촬상 장치의 적용 예로서 카메라의 구성을 개략적으로 나타내는 도면이다.

Claims (10)

  1. 화소부;
    주변 회로부;
    상기 주변 회로부의 반도체 기판에 STI(shallow trench isolation) 구조로 형성된 제1 소자 분리 영역; 및
    상기 화소부의 반도체 기판에 STI 구조로 형성되고, 상기 반도체 기판 내에 매립된 부분이 상기 제1 소자 분리 영역의 반도체 기판 내에 매립된 부분보다 얕고, 표면의 높이가 상기 제1 소자 분리 영역과 같은 제2 소자 분리 영역
    를 포함하는 고체 촬상 장치.
  2. 제1항에 있어서,
    상기 화소부의 광전 변환 소자와 상기 제2 소자 분리 영역이 접하는 계면에 형성되는 불순물 주입 영역을 더 포함하는 고체 촬상 장치.
  3. 제1항에 있어서,
    상기 광전 변환 소자의 일부가 상기 제2 소자 분리 영역의 아래 쪽에 위치한, 고체 촬상 장치.
  4. 고체 촬상 장치를 제조하는 방법으로서,
    반도체 기판상의 주변 회로부의 제1 소자 분리 영역을 형성할 부분에 제1 홈을 형성하고, 상기 반도체 기판상의 화소부의 제2 소자 분리 영역을 형성할 부분에, 상기 제1 홈보다 깊이가 얕은 제2 홈을 형성하는 홈 형성 단계;
    상기 제1 홈과 상기 제2 홈의 내부를 포함하는 구조체 위에 절연층을 형성하는 단계; 및
    상기 절연층을 연마하여, 상기 제1 소자 분리 영역 및 상기 제2 소자 분리 영역을, 표면의 높이가 동일하도록 형성하는 소자 분리 영역 형성 단계
    를 포함하는 고체 촬상 장치의 제조 방법.
  5. 제4항에 있어서,
    상기 소자 분리 영역 형성 단계에서는, 상기 제1 소자 분리 영역 및 상기 제2 소자 분리 영역의 상기 반도체 기판으로부터의 돌출 높이가 0~40nm의 범위가 되도록 상기 절연층을 연마하는, 고체 촬상 장치의 제조 방법.
  6. 제4항에 있어서,
    상기 홈 형성 단계는,
    상기 제1 홈 및 상기 제2 홈 중에서 하나의 홈을 형성하는 단계; 및
    다음에, 상기 제1 홈 및 상기 제2 홈 중에서 다른 하나의 홈을 형성하는 단계를 포함하는, 고체 촬상 장치의 제조 방법.
  7. 제4항에 있어서,
    상기 홈 형성 단계는,
    동시 에칭 처리에 의해 동일한 깊이의 상기 제1 홈 및 상기 제2 홈을 형성하는 단계; 및
    다음에, 에칭 처리에 의해 상기 제2 홈보다 깊이가 더 깊은 상기 제1 홈을 형성하는 단계를 포함하는, 고체 촬상 장치의 제조 방법.
  8. 고체 촬상 장치;
    상기 고체 촬상 장치의 광전 변환 소자로 입사 광을 안내하는 광학계; 및
    상기 고체 촬상 장치의 출력 신호를 처리하는 신호 처리 회로
    를 포함하며,
    상기 고체 촬상 장치는,
    화소부;
    주변 회로부;
    상기 주변 회로부의 반도체 기판에 STI 구조로 형성되는 제1 소자 분리 영역; 및
    상기 화소부의 반도체 기판에 STI 구조로 형성되고, 상기 반도체 기판 내에 매립된 부분이 상기 제1 소자 분리 영역의 반도체 기판 내에 매립된 부분보다 얕고, 상부 면의 높이가 상기 제1 소자 분리 영역과 같은 제2 소자 분리 영역을 포함하는,
    전자 기기.
  9. 제8항에 있어서,
    상기 고체 촬상 장치는, 상기 화소부의 광전 변환 소자와 상기 제2 소자 분리 영역이 접하는 계면의 부근에 형성된 불순물 주입 영역을 포함하는, 전자 기기.
  10. 제9항에 있어서,
    상기 광전 변환 소자의 일부가 상기 제2 소자 분리 영역의 아래 쪽에 위치하는, 전자 기기.
KR1020090030311A 2008-04-09 2009-04-08 고체 촬상 장치, 고체 촬상 장치의 제조 방법, 및 전자 기기 KR20090107945A (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020090030311A KR20090107945A (ko) 2008-04-09 2009-04-08 고체 촬상 장치, 고체 촬상 장치의 제조 방법, 및 전자 기기

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
JPJP-P-2008-101971 2008-04-09
JPJP-P-2008-199050 2008-07-31
JPJP-P-2008-201117 2008-08-04
KR1020090030311A KR20090107945A (ko) 2008-04-09 2009-04-08 고체 촬상 장치, 고체 촬상 장치의 제조 방법, 및 전자 기기

Publications (1)

Publication Number Publication Date
KR20090107945A true KR20090107945A (ko) 2009-10-14

Family

ID=41551378

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020090030311A KR20090107945A (ko) 2008-04-09 2009-04-08 고체 촬상 장치, 고체 촬상 장치의 제조 방법, 및 전자 기기

Country Status (1)

Country Link
KR (1) KR20090107945A (ko)

Similar Documents

Publication Publication Date Title
US10438983B2 (en) Solid-state imaging device, production method thereof, and electronic device
TWI407556B (zh) 固態成像裝置，其製造方法及電子裝置
KR102135529B1 (ko) 고체 촬상 장치, 고체 촬상 장치의 제조 방법, 및 전자 기기
TWI445166B (zh) 固態成像裝置，製造固態成像裝置之方法、及電子設備
CN104508821B (zh) 固态成像装置、制造固态成像装置的方法和电子设备
KR102202281B1 (ko) 고체 촬상 장치, 고체 촬상 장치의 제조 방법 및 전자 기기
US8110856B2 (en) Solid-state imaging device and method for manufacturing the same
KR100907739B1 (ko) 포토다이오드 영역을 매립한 이미지 센서 및 그 제조 방법
JP4340248B2 (ja) 半導体撮像装置を製造する方法
JP5365144B2 (ja) 固体撮像装置とその製造方法、及び電子機器
JP2010056516A (ja) 固体撮像装置、その製造方法および撮像装置
US9030587B2 (en) Solid-state image sensor with light-guiding portion
JP5407282B2 (ja) 固体撮像装置とその製造方法、及び電子機器
CN105826331A (zh) 采用背照式深沟槽隔离的背照式图像传感器的制作方法
KR20090107945A (ko) 고체 촬상 장치, 고체 촬상 장치의 제조 방법, 및 전자 기기
KR100741920B1 (ko) 씨모스(ｃｍｏｓ) 이미지 센서의 제조 방법
KR20100077986A (ko) 이미지 센서 및 그의 제조 방법
KR20060077244A (ko) 씨모스 이미지 센서 및 그의 제조 방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E601 Decision to refuse application