JP5448895B2 - 静電気放電保護装置及び方法 - Google Patents

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Description

本発明は、静電気放電（ESD）保護装置及び方法に関するものであって、特に、高電圧半導体装置を保護するESD保護装置、及び、ESD保護装置を形成する方法に関するものである。
静電荷は、集積回路付近で極めて高い電圧をもたらし、集積回路は、静電気放電（ESD）事象にさらされるに至るおそれがある。静電気エネルギーが放電される時、集積回路の装置を通過して高電流が生成されるおそれがある。例えば、静電荷を帯びた者が集積回路のパッケージのピン（pin）に接触する時、集積回路上への静電荷の放電は、集積回路の入力又は出力バッファに、高電圧及び高電流を生成するおそれがある。ESDは、装置及び集積回路全体を破壊する潜在危険を有するので、半導体装置にとって、重大な問題である。
静電気放電保護装置は、通常、集積回路中に一体化されている。静電気放電保護装置は電流経路を提供して、静電気放電過渡(transient)が発生する時に、静電気放電電流は、保護すべき装置を通過せずに静電気放電保護装置を導通する。高電圧Nウェル（HVNW）装置は、従来、静電気放電保護装置中に用いられ、特に、高電圧半導体装置を保護するのに用いられている。
本発明は、静電気放電保護装置及び方法を提供し、上述の問題を解決することを目的とする。
本発明の態様によると、静電気放電（ESD）保護装置は、基板に配置されたｐウェルと、基板に配置されたｎウェルと、基板中のｐウェルとｎウェルの間に配置された高電圧ｎウェル（HVNW）と、ｐウェルに配置されたソースｎ＋領域と、ｎウェルに配置された複数のドレインｎ＋領域であって、複数のドレインｎ＋領域は、少なくとも１００個のドレインｎ＋領域を含み、各ドレインｎ＋領域のすべての縁端は、他のドレインｎ＋領域のすべての縁端から少なくとも約１μｍ離れていることと、からなる。
本発明のもう一つの態様によると、ESD保護装置用のドレインは、ドープウェルと、ドープウェル内の複数の高ドープ領域と、複数のコンタクトと、からなる。各高ドープ領域は、全ての他の高ドープ領域から物理的に分離され（physically isolated）、複数の高ドープ領域は、少なくとも１００個の高ドープ領域を有し、複数の高ドープ領域の各々は、少なくとも１μｍ隔てられていることと、少なくとも一つのコンタクトは、各高ドープ領域に電気的に結合される。
本発明のもう一つの態様によると、静電気放電装置を形成する方法は、pウェルを半導体基板に形成するステップと、高電圧nウェルを半導体基板中に形成するステップと、ディ−プｎウェルを高電圧nウェルに形成するステップと、複数のn＋領域をディ−プｎウェルに形成するステップであって、複数のドレインｎ＋領域は、少なくとも１００個のｎ＋領域を含み、各ｎ＋領域のすべての縁端は、他のドレインｎ＋領域のすべての縁端から少なくとも約１μｍ離れているステップと、からなる。
本発明により、ESD保護装置を通して流れる電流は、ドレインのコンタクト全体にわたりより均一に配電することができる。これにより、熱疲労と装置故障に導くおそれのある所定のコンタクトの電流集中(current crowding)を防止することができる。
従来のHVNW装置のレイアウトである。 従来のHVNW装置の断面図である。 従来のHVNW装置のドレインの平面図である。 従来のHVNW装置のドレインの断面図である。 本発明の実施例による静電気放電装置のドレインの平面図である。 本発明の実施例による静電気放電装置のドレインの断面図である。 本発明の実施例による静電気放電装置を作成するプロセスである。 本発明の実施例による静電気放電装置を作成するプロセスである。 本発明の実施例による静電気放電装置を作成するプロセスである。 本発明の実施例による静電気放電装置を作成するプロセスである。 本発明の実施例による静電気放電装置を作成するプロセスである。 本発明の実施例による静電気放電装置を作成するプロセスである。 本発明の実施例による静電気放電装置を作成するプロセスである。 本発明の実施例による静電気放電装置を作成するプロセスである。 本発明の実施例による静電気放電装置を作成するプロセスである。 本発明の実施例による静電気放電装置を作成するプロセスである。
以下で、本発明の各種実施例による製造と使用方法を討論する。注意すべきことは、本発明で提供される多くの可能な発明概念は、各種特定の範囲中で実施できることである。これらの特定の実施例は、本発明の製造と使用方法の例を挙げた説明に用いられるが、本発明の範囲を限定するものではない。
本発明は、特定背景、すなわちESD保護装置の実施例に関して説明される。
図１は、従来のHVNW装置を示す図である。ｐ＋ドープガードリング（guard−ring）２が円形装置を囲繞する。ガードリング２の内側にｎ＋ドープソース４がある。ソース４の内側には高電圧N（HVNW）ウェル６、及び、ｎ＋ドープドレイン８がある。
図２は、図１における従来の装置のX-X線に沿った断面図である。二個のフィールド酸化膜２０、及び、２２がガードリング２を分離する。ソース４はｎドープ領域２４中に位置する。ガードリング２、及び、ｎドープ領域２４は、どちらも、ｐドープウェル２６に位置する。基板３０上のゲート構造２８は、ｎドープ領域２４の内縁からもう一つのフィールド酸化膜３２に延伸すると共に、一部を被覆する。ゲート２８、及び、フィールド酸化膜３２の一部はHVNW６を被覆する。フィールド酸化膜３２はドレイン８の外縁に延伸する。ドレイン８は、ｎウェル３６中のｎドレイン拡散領域３４に位置する。ｎウェル３６はHVNW６に延伸する。
通常、従来の装置は、集積回路の入力/出力パッドの間に電気的に接続される。過渡が発生した場合、装置が起動し、電流は集積回路の他の装置を導通しなくなる。
図３Ａと図３Ｂは、従来の装置のドレイン８の図である。図３Ａはドレイン８の平面図で、図３Ｂはドレイン８の断面図である。双方の図において、ｎ＋ドープドレイン８は、複数のコンタクト４０を含む一個のｎ＋ドープ領域から構成される。コンタクト４０はドレイン８の中央に密に集中する。通常、コンタクト４０は、約５０μｍの直径を有するドレイン８にて約１２μｍの直径を有する領域内に集中する。
以下により詳細に論ずるように、単一のｎ＋ドープ領域内のコンタクト４０の集中(concentration)により、集団(grouping)の縁端(edge)に近いコンタクト４０に電流集中するおそれがある。集団の縁端に近いコンタクトとソース間の経路は、内部コンタクトとソース間の経路より抵抗が小さい。よって、通常、より大きい電流は、外部コンタクトを通して流れる。外部コンタクトを通過する電流の流れの増加により、結局は装置全体の故障に陥ってしまうそれらコンタクトの熱不良に至るおそれがある。
図４Ａと図４Ｂは、本発明の実施例の図である。図４Ａはドレイン５０の平面図で、図４Ｂはドレイン５０の断面図である。双方の図において、ｎドレイン拡散領域５２内には、ドレイン５０を構成する複数のｎ＋ドープ領域５４がある。各ｎ＋ドープ領域５４は、コンタクト５６を有する。各ｎ＋ドープ領域５４は約２．５μｍの直径を有し、ｎウェル３６は約７５μｍの直径を有し、又は、言い換えれば、それぞれ、４．９１μｍ2の面積と、４４２０μｍ2の面積を有する。なお、当業者なら分かるように、これらの大きさは応用の技術要求によって増減しうるもので、例えば、各ｎ＋ドープ領域５４は、４μｍ 2 と６μｍ2の間の面積を有し、ｎウェル３６は、４０００μｍ 2 と５０００μｍ2の間の面積を有する。
更に、本発明の実施例は、変動することもあるが、概算で１００個のｎ＋ドープ領域５４を有する。これらのｎ＋ドープ領域５４は、ｎウェル３６内に中心的に位置決めされる約２０００μｍ 2 と２５００μｍ2の間の面積に集中し、例えば、約２２００μｍ2の面積である。各ｎ＋ドープ領域５４は、他のｎ＋ドープ領域５４の全ての縁端から少なくとも約１μｍとなる縁端を有する。よって、少なくとも約１μｍの間隔が、ｎ＋ドープ領域５４全ての間のバッファとして役割を果たす。これにより、ｎ＋ドープ領域５４の集中（密度）は、ｎウェル内では１５μｍ2当たり１個と２５μｍ2当たり１個の間にあり、たとえば、おおよそ１９μｍ2当たり１個である。前述の尺寸（大きさ）は特定の実施例に対し論じられたが、当業者なら分かるように、この尺寸はいかなる特定の応用によって変化することができ、且つ、本発明の範囲を脱しない。
それぞれがコンタクト５６を有する複数の独立したｎ＋ドープ領域５４を作成することにより、実施例は、コンタクトを損傷するおそれのある外部コンタクトを通した過度の電流の流れを防止するため、一般のｎ＋ドープ領域、又は、ドレインの特性を利用することができる。一般に、ｎ＋ドープ領域、又は、ドレインを流れる電流が増加する時、ｎ＋ドープ領域、又は、ドレイン中の抵抗も増加する。更に、一般に知られているように、二つのコンタクト間の距離は二つのコンタクトの間の抵抗に影響を及ぼしうるもので、特に、半導体装置内では、全ての接合、及び、他の変数が相同であると仮定するなら、二つのコンタクト間でより長い距離は大抵、より大きい抵抗を生ずる。
よって、図３Ａと図３Ｂで示される従来の装置に関しては、ｎ＋ドープソース４の間の抵抗は、電流が流れるｎ＋ドープソース４に最も近接する外部コンタクトに対して最小となる。コンタクト４０の全てが、単一のｎ＋ドープドレイン８内にあるので、全てのほかの変数が同じなら、従来の装置は、ｎ＋ドープドレイン８が全てのコンタクト４０に共通なので、各コンタクト４０を流れる電流に影響を及ぼすようにｎ＋ドープドレイン８の抵抗特性を有利に利用することができない。よって、ESD事象が発生し、且つ、電流がｎ＋ドープドレイン８に流れる時、外部コンタクト４０は最低の抵抗経路のせいで高電流量を受けることになり、それらのコンタクト４０は高電流により生ずるコンタクトの熱不良のせいで故障することがある。
しかしながら、実施例は、それぞれ、コンタクト５６を有する複数のｎ＋ドープ領域５４を含んでいる。これのために、各ｎ＋ドープ領域５４は、各コンタクト５６を介する電流を効果的にクランプ（固定）することができる。ESD事象が発生する前は、通常、ｎ＋ドープ領域５４は、どのコンタクト５６がソースに対して最小の抵抗を有するかを決定せず、むしろ、ソースと各コンタクト５６の間の距離が、どのコンタクト５６が最小の抵抗を有するかを決定する。よって、ESD事象が始まったばかりの時、電流は、最外部のコンタクト５６のｎ＋ドープ領域５４、及び、コンタクト５６を通してより流れやすい。しかし、電流の流れがｎ＋ドープ領域５４を通して増加するにつれて、電流が流れるｎ＋ドープ領域５４の抵抗は増加する。これにより、外部コンタクト５６の抵抗は、外部コンタクトを通した抵抗がいくつかの内部のコンタクト５６より大きくなる時点まで、外部コンタクト５６の抵抗は増大する。よって、電流は、内部コンタクト５６を通して流れ始める。これは、各コンタクト５６に対して独立したｎ＋ドープ領域５４のためになすことができる。ｎ＋ドープ領域５４を分離することによって、単一コンタクト５６に対する抵抗特性は他のコンタクト５６から独立して作用することができる。これを従来の装置と対比すると、この特性は、ｎ＋ドープドレイン８の抵抗が異なるコンタクト４０に対して独立して作用しなかったので、利用することができなかった。よって、実施例は、電流がコンタクト５６を通してより均一に流れることを可能にし、コンタクト５６の熱不良によるリスクを減少することができる。
図５Ａ〜図５Ｊは、本発明の実施例によるESD保護装置を作成するプロセスを示す。図５Ａにおいて、エピタキシャル基板１０４を基板１０２上に形成する。図５Ｂにおいて、レジスト層１０６がパターン化されて、ｐウェル１０８が形成されるエピタキシャル基板の領域を露出する。ｐ型ドーパントをエピタキシャル基板１０４にドープして、ｐウェル１０８を形成すると共に、レジスト層１０６を除去する。図５Ｃにおいて、エピタキシャル基板１０４上でレジスト層１１０をパターン化して、HVNW１１２が形成されるエピタキシャル基板１０４の領域を露出する。ｎ型ドーパントをエピタキシャル基板にドープして、HVNW１１２を形成する。続いて、レジスト層１１０を除去する。
図５Ｄにおいて、レジスト層１１４を形成し、ディープｎウェル１１６が形成されるエピタキシャル基板１０４の領域を露出する。続いて、ｎ型ドーパントをエピタキシャル基板１０４中にドープして、ディープｎウェル１１６を形成する。
図５Ｅにおいて、フィールド酸化膜１２０を、ハードマスク１１８により露出される領域におけるエピタキシャル基板１０４上に形成する。又は、フィールド酸化膜１２０はシャロートレンチ隔離層（STI）である。
図５Ｆにおいて、エピタキシャル基板１０４上に、もう一つのレジスト層１２２をパターン化して、ｐウェル１０８の一部、及び、ディープｎウェル１１６の一部を露出する。ディープｎウェル１１６の露出領域は、ディープｎウェル領域１１６の表面全体に分布する複数の表面領域により構成される。続いて、ｎ型ドーパントを添加して、ｐウェル１０８でｎ＋領域１２４、及び、ディープｎウェル領域１１６で複数のｎ＋領域１２６を形成する。図５Ｇにおいて、レジスト層１２８をパターン化して、ｐ＋領域１３０が形成されるｐウェル１０８の領域を露出する。続いて、その領域をｐ型ドーパントを用いてドープする。
図５Ｈは、エピタキシャル基板１０４上に形成される誘電層（図示しない）と、誘電層上に形成されるポリシリコン層（図示しない）を示す。ハードマスク層１３２をパターン化して、ゲート構造が形成されるポリシリコン層の領域を被覆する。続いて、ポリシリコン層と誘電層をエッチングして、エピタキシャル基板１０４上にゲート構造１３４を形成する。ゲート構造１３４を形成するため周知の他のプロセスを用いてもよい。
図５Ｉにおいて、ハードマスク層１３２を除去し、誘電層１３６をエピタキシャル基板１０４上に形成する。ハードマスク層１３８を誘電層１３６上に形成すると共に、パターン化して、コンタクトが形成される誘電層１３６の領域を露出する。続いて、誘電層１３６をエッチングして、開口１４０を形成すると共に、ハードマスク層１３８を除去する。図５Ｊで示されるように、誘電層１３６中の開口は金属が充填されて、コンタクト１４２を形成し、且つ、余分な金属を、例えば、化学機械研磨などで研磨することにより除去される。
本発明では好ましい実施例を前述の通り開示したが、これらは決して本発明に限定するものではなく、当該技術を熟知する者なら誰でも、本発明の精神とを脱しない範囲内で各種の変動や潤色を加えることができ、従って本発明の保護範囲は、特許請求の範囲で指定した内容を基準とする。
この他、本発明の範囲は、本明細書の特定プロセス、機器、製造、物質の組み合わせ、功能、方法、又は、ステップに限定されない。本技術を熟知するものなら、本発明で開示された現有の、又は、将来発展する特定プロセス、機器、製造、物質の組み合わせ、功能、方法、又は、ステップによって、相同の功能や相同の結果を達成することができる。よって、本発明の保護範囲は、これらのプロセス、機器、製造、物質の組み合わせ、功能、方法、ステップを含む。
２ ガードリング
４ ｎ＋ドープソース
６ 高電圧ｎウェル
８ ｎ＋ドープドレイン
２０、２２、３２、１２０ フィールド酸化膜
２４ ｎドープ領域
２６ ｐドープウェル
２８ ゲート構造
３０、１０２ 基板
３４、５２ ｎドレイン拡散領域
３６ ｎウェル
４０、５６、１４２ コンタクト
５０ ドレイン
５４ ｎ＋ドープ領域
１０４ エピタキシャル基板
１０６、１１０、１１４、１２２、１２８ レジスト層
１０８ ｐウェル
１１２ 高電圧ｎウェル
１１６ ディープウェル
１１８、１３２、１３８ ハードマスク層
１２４ ｐウェル中のｎ＋領域
１２６ ディープ中のｎ＋領域
１３０ ｐ＋領域
１３４ ゲート構造
１３６ 誘電層
１４０ 開口

Claims (12)

  1. 静電気放電（ESD）保護装置であって、
    基板に配置されたｐウェルと、
    前記基板に配置されたｎウェルと、
    前記基板中の前記ｐウェルと前記ｎウェルの間に配置された高電圧ｎウェル（HVNW）と、
    前記ｐウェルに配置されたソースｎ＋領域と、
    前記ｎウェルに配置された複数のドレインｎ＋領域であって、前記の複数のドレインｎ＋領域は、少なくとも１００個のドレインｎ＋領域を含み、各ドレインｎ＋領域のすべての縁端は、他のドレインｎ＋領域のすべての縁端から少なくとも約１μｍ離れていることと、
    からなることを特徴とするESD保護装置。
  2. 更に、複数のコンタクトを有し、各ドレインｎ＋領域が少なくとも一つのそれぞれのコンタクトに電気的に結合することを特徴とする請求項１に記載のESD保護装置。
  3. 前記ｎウェルは、４０００μｍ 2 と５０００μｍ2の間の面積を有し、前記の複数のドレインｎ＋領域は、４μｍ 2 と６μｍ2の間の面積を有することを特徴とする請求項１に記載のESD保護装置。
  4. 前記ｎウェルは、４０００μｍ 2 と５０００μｍ2の間の面積を有することを特徴とする請求項１に記載のESD保護装置。
  5. 前記の複数のドレインｎ＋領域は集団化され、前記集団は前記ｎウェルに中心的に位置決めされることを特徴とする請求項１に記載のESD保護装置。
  6. 前記ｎウェルは、４０００μｍ 2 と５０００μｍ2の間の面積を有し、前記集団は、２０００μｍ 2 と２５００μｍ2の間の面積に配置されることを特徴とする請求項５に記載のESD保護装置。
  7. 前記ｎウェルは、４０００μｍ 2 と５０００μｍ2の間の面積を有し、前記の複数のドレインｎ＋領域の集団の集中は、１５μｍ2当たり１個のドレインｎ＋領域と２５μｍ2当たり１個のドレインｎ＋領域の間であることを特徴とする請求項５に記載のESD保護装置。
  8. 静電気放電（ESD）保護装置用のドレインであって、
    ドープウェルと、
    前記ドープウェル内の複数の高ドープ領域であって、各高ドープ領域は、他の全ての高ドープ領域から物理的に分離され（physically isolated）、前記の複数の高ドープ領域は、少なくとも１００個の高ドープ領域を有し、前記の複数の高ドープ領域の各々は、少なくとも１μｍ隔てられていることと、
    少なくとも一つのコンタクトが、各高ドープ領域に電気的に結合される複数のコンタクトと、からなることを特徴とするESD保護装置用のドレイン。
  9. 前記の複数の高ドープ領域は、１５μｍ2当たり１個の高ドープ領域と２５μｍ2当たり１個の高ドープ領域の間の集中により前記ドープウェル中でクラスタ化されることを特徴とする請求項８に記載のESD保護装置のドレイン。
  10. 前記ドープウェルはｎドープウェルで、前記の複数の高ドープ領域は、ｎ＋ドープ領域であることを特徴とする請求項８に記載のESD保護装置のドレイン。
  11. pウェルを半導体基板に形成するステップと、
    高電圧nウェルを前記半導体基板中に形成するステップと、
    ディ−プｎウェルを前記高電圧nウェルに形成するステップと、
    複数のn＋領域を前記ディ−プｎウェルに形成するステップであって、前記の複数のドレインｎ＋領域は、少なくとも１００個のｎ＋領域を含み、各ｎ＋領域のすべての縁端は、他のドレインｎ＋領域のすべての縁端から少なくとも約１μｍ離れているステップと、
    からなることを特徴とする静電気放電装置を形成する方法。
  12. 更に、各ｎ＋領域に電気的に結合するコンタクトを形成するステップを含むことを特徴とする請求項１１に記載の方法。
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Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8476684B2 (en) * 2010-09-29 2013-07-02 Analog Devices, Inc. Field effect transistors having improved breakdown voltages and methods of forming the same
CN104425583B (zh) * 2013-08-20 2018-05-04 旺宏电子股份有限公司 半导体装置及其制造方法
US9496251B2 (en) * 2014-09-24 2016-11-15 United Microelectronics Corporation Electrostatic discharge protector
TWI632683B (zh) * 2014-11-26 2018-08-11 聯華電子股份有限公司 高壓金氧半導體電晶體元件
TWI678790B (zh) * 2019-04-10 2019-12-01 旺宏電子股份有限公司 靜電放電防護元件
US11817447B2 (en) 2019-12-10 2023-11-14 Samsung Electronics Co., Ltd. Electrostatic discharge protection element and semiconductor devices including the same

Family Cites Families (61)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4697332A (en) * 1984-05-25 1987-10-06 Gould Inc. Method of making tri-well CMOS by self-aligned process
US5559044A (en) * 1992-09-21 1996-09-24 Siliconix Incorporated BiCDMOS process technology
US5504362A (en) * 1992-12-22 1996-04-02 International Business Machines Corporation Electrostatic discharge protection device
US5455436A (en) * 1994-05-19 1995-10-03 Industrial Technology Research Institute Protection circuit against electrostatic discharge using SCR structure
EP0730309B1 (en) * 1995-02-21 1998-10-14 STMicroelectronics S.r.l. A high voltage MOSFET structure with field plate electrode and process for its fabrication
US5847429A (en) * 1995-07-31 1998-12-08 Integrated Device Technology, Inc. Multiple node ESD devices
KR100190008B1 (ko) * 1995-12-30 1999-06-01 윤종용 반도체 장치의 정전하 보호 장치
JP3960639B2 (ja) * 1996-05-10 2007-08-15 株式会社ルネサステクノロジ 不揮発性半導体記憶装置
US5670814A (en) * 1996-06-03 1997-09-23 Winbond Electronics Corporation Electrostatic discharge protection circuit triggered by well-coupling
JPH1065146A (ja) * 1996-08-23 1998-03-06 Rohm Co Ltd 半導体集積回路装置
US5925910A (en) * 1997-03-28 1999-07-20 Stmicroelectronics, Inc. DMOS transistors with schottky diode body structure
US6060752A (en) * 1997-12-31 2000-05-09 Siliconix, Incorporated Electrostatic discharge protection circuit
TW406394B (en) * 1998-06-17 2000-09-21 Nanya Plastics Corp Ion-replulsion structure used in the fuse window
JP3337130B2 (ja) * 1999-01-25 2002-10-21 日本電気株式会社 半導体装置
US6046087A (en) * 1999-02-10 2000-04-04 Vanguard International Semiconductor Corporation Fabrication of ESD protection device using a gate as a silicide blocking mask for a drain region
US6066879A (en) * 1999-05-03 2000-05-23 Taiwan Semiconductor Manufacturing Company, Ltd. Combined NMOS and SCR ESD protection device
US6365932B1 (en) * 1999-08-20 2002-04-02 Denso Corporation Power MOS transistor
JP2001077305A (ja) * 1999-08-31 2001-03-23 Toshiba Corp 半導体装置
JP3374912B2 (ja) * 1999-11-19 2003-02-10 日本電気株式会社 半導体集積回路及びその製造方法
JP3467013B2 (ja) * 1999-12-06 2003-11-17 キヤノン株式会社 固体撮像装置
JP4357127B2 (ja) * 2000-03-03 2009-11-04 株式会社東芝 半導体装置
JP2002083931A (ja) * 2000-09-08 2002-03-22 Nec Corp 半導体集積回路装置
TW522542B (en) * 2000-11-09 2003-03-01 United Microelectronics Corp Electrostatic discharge device structure
US6441439B1 (en) * 2001-05-30 2002-08-27 Winbond Electronic Corp. Low-voltage triggering pseudo bipolar ESD protection device for positive/negative signal input pads
US6933567B2 (en) * 2002-05-15 2005-08-23 Texas Instruments Incorporated Substrate pump ESD protection for silicon-on-insulator technologies
JP2004079800A (ja) * 2002-08-19 2004-03-11 Mitsubishi Electric Corp 半導体装置およびその製造方法
US7719054B2 (en) * 2006-05-31 2010-05-18 Advanced Analogic Technologies, Inc. High-voltage lateral DMOS device
US6815800B2 (en) * 2002-12-09 2004-11-09 Micrel, Inc. Bipolar junction transistor with reduced parasitic bipolar conduction
DE10310552B4 (de) * 2003-03-11 2014-01-23 Infineon Technologies Ag Feldeffekttransistor und Halbleiterchip mit diesem Feldeffekttransistor
JP4318511B2 (ja) * 2003-08-26 2009-08-26 三洋電機株式会社 昇圧回路
KR100532463B1 (ko) * 2003-08-27 2005-12-01 삼성전자주식회사 정전기 보호 소자와 파워 클램프로 구성된 입출력 정전기방전 보호 셀을 구비하는 집적 회로 장치
US6924531B2 (en) * 2003-10-01 2005-08-02 Taiwan Semiconductor Manufacturing Company, Ltd. LDMOS device with isolation guard rings
JP4458814B2 (ja) * 2003-11-05 2010-04-28 三洋電機株式会社 静電破壊保護装置
US7074659B2 (en) * 2003-11-13 2006-07-11 Volterra Semiconductor Corporation Method of fabricating a lateral double-diffused MOSFET (LDMOS) transistor
US7476945B2 (en) * 2004-03-17 2009-01-13 Sanyo Electric Co., Ltd. Memory having reduced memory cell size
US7205630B2 (en) * 2004-07-12 2007-04-17 Taiwan Semiconductor Manufacturing Company, Ltd. Method and apparatus for a semiconductor device having low and high voltage transistors
US7256092B2 (en) * 2004-07-25 2007-08-14 United Microelectronics Corp. Method for fabricating integrated circuits having both high voltage and low voltage devices
US7205201B2 (en) * 2004-08-09 2007-04-17 System General Corp. CMOS compatible process with different-voltage devices
US7671416B1 (en) * 2004-09-30 2010-03-02 Altera Corporation Method and device for electrostatic discharge protection
JP4312696B2 (ja) * 2004-10-18 2009-08-12 Ｎｅｃエレクトロニクス株式会社 半導体集積装置
US7091079B2 (en) * 2004-11-11 2006-08-15 United Microelectronics Corp. Method of forming devices having three different operation voltages
US7217966B1 (en) * 2005-02-18 2007-05-15 National Semiconductor Corporation Self-protecting transistor array
US7414287B2 (en) * 2005-02-21 2008-08-19 Texas Instruments Incorporated System and method for making a LDMOS device with electrostatic discharge protection
CN101180738B (zh) * 2005-03-31 2012-05-02 Nxp股份有限公司 不对称高电压器件和制造方法
US7763908B2 (en) * 2005-07-25 2010-07-27 Lsi Corporation Design of silicon-controlled rectifier by considering electrostatic discharge robustness in human-body model and charged-device model devices
US7244985B2 (en) * 2005-09-06 2007-07-17 Ememory Technology Inc. Non-volatile memory array
KR100690924B1 (ko) * 2005-12-21 2007-03-09 삼성전자주식회사 반도체 집적 회로 장치와 그 제조 방법
TW200742025A (en) * 2006-04-17 2007-11-01 Novatek Microelectronics Corp Seal-ring structure for system-level ESD protection
JP5041749B2 (ja) * 2006-07-13 2012-10-03 ルネサスエレクトロニクス株式会社 半導体装置
US7888767B2 (en) * 2006-07-21 2011-02-15 Taiwan Semiconductor Manufacturing Company, Ltd. Structures of high-voltage MOS devices with improved electrical performance
KR100847837B1 (ko) * 2006-12-29 2008-07-23 동부일렉트로닉스 주식회사 디모스 소자 및 그 제조 방법
KR100835282B1 (ko) * 2007-01-23 2008-06-05 삼성전자주식회사 정전기 방전 보호 장치
JP2009147001A (ja) * 2007-12-12 2009-07-02 Seiko Instruments Inc 半導体装置
CN101933147B (zh) * 2008-01-14 2012-07-04 沃特拉半导体公司 具保护沟道的功率晶体管及其制造方法
US7928508B2 (en) * 2008-04-15 2011-04-19 Taiwan Semiconductor Manufacturing Company, Ltd. Disconnected DPW structures for improving on-state performance of MOS devices
US7838924B2 (en) * 2008-04-23 2010-11-23 Texas Instruments Incorporated MOS device with substrate potential elevation
US8324705B2 (en) * 2008-05-27 2012-12-04 Taiwan Semiconductor Manufacturing Company, Ltd. Schottky diodes having low-voltage and high-concentration rings
US7768071B2 (en) * 2008-07-09 2010-08-03 Taiwan Semiconductor Manufacturing Company, Ltd. Stabilizing breakdown voltages by forming tunnels for ultra-high voltage devices
US7808069B2 (en) * 2008-12-31 2010-10-05 Taiwan Semiconductor Manufacturing Co., Ltd. Robust structure for HVPW Schottky diode
US7786507B2 (en) * 2009-01-06 2010-08-31 Texas Instruments Incorporated Symmetrical bi-directional semiconductor ESD protection device
US8049307B2 (en) * 2009-01-23 2011-11-01 Vanguard International Semiconductor Corporation Insulated gate bipolar transistor (IGBT) electrostatic discharge (ESD) protection devices

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