JP5437112B2 - 金属酸化物半導体デバイスのゲート電極を形成する方法及び金属酸化物半導体デバイスを形成する方法 - Google Patents

金属酸化物半導体デバイスのゲート電極を形成する方法及び金属酸化物半導体デバイスを形成する方法 Download PDF

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Description

（関連出願に対する相互参照）
本出願は、共に２００２年６月２６日に出願された、米国仮特許出願連続番号第６０／３９２，０２３号及び米国仮特許出願連続番号第６０／３９１，８０２号に基づく優先権を主張するものである。
本発明は、半導体デバイスに関し、具体的には、これらを製造するのに用いられるプロセスに関する。
通常のＣＭＯＳ（相補型金属酸化膜半導体）半導体デバイスを製造する方法は周知であり、ゲート誘電体層を生成する工程、ポリシリコンゲート電極材料を堆積させる工程、ポリシリコン／誘電体ゲートスタックを該ゲート電極の中にパターン形成する工程、ドレイン延長部の注入を注入する工程、側壁絶縁構造体（スペーサ）を生成する工程、ソース／ドレインの注入を注入する工程、熱処理を与えて、注入層を拡散させ電気作動させる工程を含む。これらの注入は、それぞれＮチャネル又はＰチャネルデバイスの形成のためのｎ型又はｐ型ドーパントのものとすることができる。
ゲート電極のドーピングに関する技術尺度は進歩するため、通常のＣＭＯＳ法に関する種々の技術的問題がある。第１に、ゲート誘電体の厚さが縮小されるため、ゲート電極／ゲート誘電体界面における電界強度は増加して、該ゲート電極は、該誘電体界面で開始する電荷のデプリーションを経験することになる。この状態は、有効ゲート誘電体厚さを増加させ、しきい値電圧を変調させるという影響を有するため、望ましいことではない。さらに、電極／誘電体界面においてゲート電極のドーピングを増加しようとする矛盾する問題があり、このことは、特に、ホウ素によりドーピングされたゲートに対して、ドーパントがゲート誘電体を通りチャネルの中に拡散するというリスクを高める。ゲート誘電体に対するドーパントの浸透は、しきい値電圧を変化させるため、望ましいことではない。このデバイスは、ゲートの下にあるチャネル領域のドーピング濃度が低いため、ゲート誘電体に対するドーパントの浸透に敏感であり、したがって、ゲート誘電体を通る少量のドーパントの拡散は、顕著な影響がある。
ゲートのデプリーション及びゲート誘電体の浸透の程度を求めるように相互作用するゲートドーピングプロセスに含まれる２つのユニットのプロセスがある。第１のものは、ドーパント原子を与えるイオン注入であり、第２のものは、注入ドーパントを活性化させるのに必要であり、さらに、該ドーパントをゲート材料を通して拡散させる熱処理又はアニーリングである。下にあるチャネル領域は、低濃度でドーピングされるため、生産性を損なうことになるとしても、どのようなドーパントもゲート酸化膜を通して注入されないことを確実にするように、イオン注入エネルギは低いものが選択される。このことは、ドーパントが、ゲートのデプリーションを阻止することが必要なゲート電極／ゲート誘電体界面に与えられるように、該ドーパントはゲート層を通って拡散されることを必要とする。しかし、ゲート材料は、通常は、非常に不均一な拡散特性を有するポリシリコンである。したがって、ポリシリコン内の粒界まで下方に非常に迅速な拡散があるため、ある程度のドーパントは、ゲート電極／ゲート誘電体界面に迅速に到達するが、ほとんどのドーパントは、依然として、完全にポリシリコングレインがドーピングされて、高い伝導性を達成するように拡散する必要がある。ゲート電極／ゲート誘電体界面における粒界ドーパントは、次いで、熱処理が継続するときにゲート誘電体浸透にリスクになる。このリスクは、熱処理がより高い温度及びより長い時間になると増加する。例えば、１９９８年第１２回イオン注入技術会報のｐ．９１のＭ．Ｋａｓｅ他による「ＦＥＯＬ Ｔｅｃｈｎｏｌｏｇｉｅｓ ｆｏｒ Ｆａｂｒｉｃａｔｉｎｇ Ｈｉｇｈ Ｐｅｒｆｏｒｍａｎｃｅ Ｌｏｇｉｃ ａｎｄ Ｓｙｓｔｅｍ ＬＳＩ ｏｆ １００ｎｍ ｎｏｄｅ」に開示されるように、ドーパントをゲート電極／ゲート誘電体界面に拡散する必要性、及び注入ドーパントを電気作動させる必要性のために、ゲート電極アニールに対する時間／温度の減少には事実上の制限がある。
これらの問題に対処するのに提案された技術は、オキシナイトライドゲート誘電体、ＳｉＧｅゲート電極材料、及び金属ゲート電極材料を含む。オキシナイトライドゲート誘電体は、ゲート酸化膜を通るホウ素の浸透を減少させるのに有益ではあるが、ゲートのデプリーションの影響の助けにはならない。ＳｉＧｅゲート材料はまた、ホウ素の拡散を減少させ、したがって、ゲート浸透の助けになるが、効率的なドーピング濃度を増加させて、これもまたゲートのデプリーションの助けになる。ＳｉＧｅゲート材料はＮＭＯＳ特性を劣化させ、したがって、完全なＣＭＯＳの解決法を得るのに複雑な選択的技術が必要になることが問題である。金属ゲート手法は、ホウ素の浸透問題（ホウ素が拡散しない）及びゲートのデプリーション問題（無限電荷濃度に近い）を解決するが、同時に、ＮＭＯＳ及びＰＭＯＳに対するしきい値電圧の設定を非常に困難なものにする。金属ゲート手法は、さらに、金属層は、ソース及びドレイン領域に要求されるような注入作動に必要とされる熱処理の高温では物理的に安定していないため、プロセスの統合に対して重要な課題を有する。
通常のデバイスは、技術尺度として他の要因に直面する。例えば、継続する＜０．１μｍ技術尺度においては、高性能作動を確実にするように、ドレイン延長部領域の十分なゲートの重なりを与えるという必要性に悩まされている。具体的には、外因性直列抵抗は、重なり領域を見積もるときに、制限要因になる。２００１年のＳｙｍｐｏｓｉｕｍ ＶＬＳＩ Ｔｅｃｈｎｏｌｏｇｙ、１７−１８ページにおいてＧｈａｎｉ他により報告された最近の分析は、非対称構造体は、高性能デバイス特性を維持しながら、さらに別の尺度を可能にする潜在性を有することを示した。しかし、実証デバイスにおいてＧｈａｎｉ他により用いられたプロセスは、この構造体は、選択的にドレイン側ではなくソース側に傾斜注入を必要とする大規模な製造の必要条件に対して非常に制約的なものであった。このような構造体をもつデバイスを製造するためには、すべてのソースが一方の側にあり、すべてのドレインが他方の側にあるようにレイアウトを限定する必要があり、回路を非常に大きいものにする。
さらに、浅い半導体接合部を形成する傾向がある。浅い接合部に対する必要条件は、より小さいデバイスに対する絶え間ない進歩がある、継続する半導体技術尺度の直接の結果である。デバイスはより小さく作られるため、トランジスタその他の必要とされる他の回路要素の適当な機能を維持するようにするために、修正又は「見積もられ」なければならない製造方法の多くの特徴がある。接合部形成技術に対する効果は、接合部深さを、技術尺度として見積もり、すなわち、接合部は、ゲート長さが短くなればなるほど浅くなる。このようにして、トランジスタ機能が保存される。
接合部深さを見積もる歴史的な方法を継続するには困難がある。具体的には、このような接合部の通常の形成方法は、ドーパントを半導体基板の中に導入し、次いで、熱処理工程によりドーパント原子を電気作動させるイオン注入を用いるものである。より浅い接合部を達成するためには、イオン注入を、より低いエネルギで行って、原子がそれ以上半導体基板の中に浸透しないようにしなければならない。一般に、浅い接合部は５ｋｅＶより少ないイオン注入エネルギを必要とするが、超浅接合部は１ｋｅＶより少ないイオン注入エネルギを必要とする（ホウ素注入に対して）。これらの注入は、チャイルドの法則が適用する方式内、すなわち、１０ｋｅＶより少ないエネルギ、にあるため、通常の注入機においては低い生産性を有する。この方式においては、注入機のビーム電流は、空間電荷効果により、抽出電圧に比例する最大電流が３／２パワーに制限される。この方式において生産性を増加させる通常の手段は、注入機に対する加速／減速構成を実施することであり、すなわち、チャイルズの法則により課された空間電荷制限を避けるようにビームが高エネルギで抽出され、次いで、ウエハの前に減速されて、適当なエネルギで注入される。この方法は、生産性を約２倍に増加させることができるが、減速ビームは、エネルギ汚染及び注入結果の不均一性に関する問題を有する。
注入は、シリコン注入層の中に欠陥構造を生成し、このことは、エネルギが減少されて、層がより浅くなったときに、さらに問題を呈することになることにより、超浅接合部の形成に対する通常の注入プロセスに関してはさらに別の問題がある。第１に、注入された基板材料の量は、注入が浅く作られるときは減少されるため、生成される欠陥密度は、迅速に増加する。ドーズ量は、同じであるか又は増加されるので、注入深さの減少は、注入ドーパントの密度及び注入欠陥の両方の増加に対応する。欠陥密度が増加すると、欠陥の組み合わせが、より複雑でアニールが非常に困難な欠陥構造を作るという問題をもって、相互作用の可能性は劇的に増加する。高密度の、例えば、ホウ素のような注入ドーパントは、さらに、ドーパント複合体構造を形成するという可能性を増加させる。このことは、超飽和ドーパントは、望ましくない構造体の中に析出される傾向があるため、特に、ドーパント濃度が固溶度を超える場合に問題になる。例えば、超飽和ホウ素は、ホウ素を電気的に不活性な位置にバインドして、ホウ素の注入成分を完全に効果のないものにするシリコンホウ化物（ＳｉＢ４）の中に析出する傾向がある。エネルギが減少されると、より多くの注入ドーズ量が、濃度が溶解度を超える領域にあるようになるため、注入の効果はエネルギと共に減少する。
通常の方法は、さらに、注入ドーパントを電気作動させるのに用いられる熱処理又はアニールに対して極度の制約を置く。注入ドーパントを効率的に活性化するのに十分に高い温度まで基板を加熱する必要性と、拡散を阻止するためにアニール温度及び時間を制限する必要性との間には、強い対立がある。この対立は、スパイクアニールと呼ばれるプロセスの開発をもたらし、ここでは、温度は、迅速にピーク温度にまで上昇され、次いで、直ちに下げられて、最大温度における滞留時間がゼロになるようにする。このようなアニールは、ホウ素の拡散を最小にする超浅のホウ素接合部の形成に必要である。
超浅接合部の形成によるこれらの問題に対処するために、例えば、ＩＥＥＥ−ＩＥＤＭ'９８、ｐ１００９におけるＳｃｈｍｉｔｚ他の「Ｕｒｔｒａ−Ｓｈａｌｌｏｗ Ｊｕｎｃｔｉｏｎ Ｆｏｒｍａｔｉｏｎ ｂｙ Ｏｕｔｄｉｆｆｕｓｉｏｎ ｆｒｏｍ Ｉｍｐｌａｎｔｅｄ Ｏｘｉｄｅ」、及び１９９９年、ワシントン州シアトルのＥｌｅｃｔｒｏｃｈｅｍｉｃａｌ Ｓｏｃｉｅｔｙ、Ｐｒｏｃｅｅｄｉｎｇｓ ｏｆ Ａｄｖａｎｃｅｓ ｉｎ Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ｐｒｏｃｅｓｓｉｎｇのｐ．１８７、「Ｓｈａｌｌｏｗ Ｊｕｎｃｔｉｏ Ｆａｂｒｉｃａｔｉｏ ｂｙ Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ｏｕｔｄｉｆｆｕｓｉｏｎ ｆｒｏｍ Ｉｍｐｌａｎｔｅｄ Ｏｘｉｄｅｓ」に述べられるように、表面酸化物層の中に注入し、次いで、この酸化物層を通って基板の中に拡散させて、接合部を形成する。この手法は、注入の損傷のほとんどを酸化物層の中に置くことにより、半導体基板における欠陥形成を減らすか又は排除するという利点を有する。この方法は、さらに、拡散のほとんどは、ここでは、酸化物層に行き渡っているため、アニーリングに対する制約を緩める。しかし、この方法は、例えば、１９９７年、Ｊ．Ｅｌｅｃｔｒｏｃｈｅｍ．Ｓｏｃのｐ．７０８−７１７のＦａｉｒによる「Ｐｈｙｓｉｃａｌ Ｍｏｄｅｌｓ ｏｆ Ｂｏｒｏｎ Ｄｉｆｆｉｓｉｏｎ ｉｎ Ｕｌｔｒａｔｈｉｎ Ｇａｔｅ Ｏｘｉｄｅｓ」に述べられるように、酸化物層を通る拡散は、一般的に、シリコンを通るものより遅いという不利点がある。
通常の方法におけるさらに別の問題は、例えば、１９９９年Ｐｒｏｃ．１２ｔｈ Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｃｏｎｆｅｒｅｎｃｅ ｏｎ Ｉｏｎ Ｉｍｐｌａｎｔ Ｔｅｃｈｎｏｌｉｇｙ−１９９８のｐ１１１３のＫｒｕｌｌ他により「Ｔｈｅ ｉｎｐｏｒｔａｎｃｅ ｏｆ ｔｈｅ ｎａｔｉｖｅ ｏｘｉｄｅ ｆｏｒ ｓｕｂ−ｋｅＶ ｉｏｎ ｉｍｐｌａｎｔｓ」のような、酸化物の中への注入を避けながら、超浅接合部を形成することを試みることに対する困難である。技術尺度及び注入エネルギは減少されるため、表面酸化物がイオン注入プロセスと干渉しないのに十分なだけ該表面酸化物を除去することはますます困難になる。Ｋｒｕｌｌ他に述べられるように、天然酸化物（室温で空気に露出されるだけシリコンウエハ上に形成される酸化物層）でさえ、２５０ｅＶのエネルギをもつホウ素の注入は、ほとんどの原子を、目的通りに、シリコンの中ではなく、酸化物（１．５ｎｍ）の中に置くのに十分なだけ厚い。天然酸化物は、室温で空気により形成されるため、イオン注入機の真空システムの内側にある現場設置酸化物ストリップのような真にむき出しの基板の中に注入するには非常手段が必要になる。このような能力をもつ製造注入機はない。真にむき出しの基板の中に注入する能力がない場合、製造の解決法は、存在する酸化物の厚さを制御すること、及びその酸化物の中に注入することを含まなければならない。このようなプロセスは、製造レベルの反復を与えることが必要になる。
本発明は、通常の技術に観察されるゲートのデプリーション及びドーパントのゲート誘電体に対する浸透の問題に対処する、代替的なプロセス条件を可能にする２つの堆積ゲート形成プロセスを用いる。具体的には、本発明は、２つの堆積及び注入シーケンスの組み合わせにより、ゲート電極を形成することに関する。ゲート電極／ゲート誘電体界面のできるだけ近くに、最大効果のあるドーズ量を直接置くために、第１の堆積は薄く、これに対応する注入は非常に浅いものである。高ドーズ量で非常に低い効率的なエネルギ注入プロセスを可能にするクラスタイオン注入の出現は、非常に薄い層をドーピングする際の以前の制約を排除する。第２の堆積は、ゲート電極を通常の厚さにして、第２の堆積におけるイオン注入及び熱処理に対して独立した選択を可能にする。
スパイクアニーリングの到来は、さらに、非常に浅く、高度に活性化されるドーパント層の形成を可能にする。スパイクアニールは、最高温度での時間がゼロになる、すなわち、温度を非常に迅速に上昇させて、できるだけ迅速に下げることができる急速な熱プロセス又は熱処理である。本発明においては、ゲート電極／ゲート誘電体界面における浅いドーピング層の形成は、ゲートのデプリーションを抑制するために、ドーパントをゲート電極層を通してゲート誘電体界面まで拡散させる必要がなくなっているため、スパイクアニールを用いることができ、ドーパントがゲート誘電体に浸透するリスクをさらに減少させるため、単一のゲートプロセスに通常用いられる注入及び熱処理の制約の１つを排除する。
この２つの堆積ゲート形成プロセスのさらに別の利点は、２つのゲートパターン形成工程が含まれた場合に実現することができる。具体的には、２つのパターン形成工程を使用する１つの利点は、ドレイン延長部の注入を第１レベルのゲートドーピング工程及びドレイン延長部の注入の両方に用いて、このプロセスから１つの浅い注入を排除できることである。次に、２つのパターン形成工程を用いることにより、第２のパターンをゲートのソース側の方向にずらすことを自由に選択できるようになる。このことは、ドレイン延長部領域がドレイン側よりソース側に多く重なるような非対称的なソース／ドレイントランジスタを生成する。これは、Ｇｈａｎｉ他により述べられるトランジスタの作動の類を生成するが、他のレイアウト及びプロセスの制約を避ける効果的な手段である。
本発明の別の態様は、ドーパント種を半導体基板表面上の誘電体層の中にイオン注入して、ドーパントを該誘電体層を通して該半導体基板の中に拡散させ、したがって、浅い半導体接合部を生成することにより、超浅接合部を製造する方法に関する。この方法は、さらに、付加的な種、又は１つ以上の付加的な種を注入することで構成され、ここでは、付加的な種の作用は、誘電体層を通るドーパントの拡散を高め、したがって、このプロセスをより効果的なものにすることである。このようなプロセスの一例は、ホウ素／水素クラスタイオンを、シリコンウエハ上の二酸化ケイ素層の中に注入することである。この場合には、水素は、上でＦａｉｒの文献で述べられたように、二酸化ケイ素におけるホウ素の拡散を高めて、拡散を可能にするのに用いられるアニーリングプロセスの管理を可能にするものとして知られている。酸化物における拡散率の向上は、特に、アニーリング処理の時間及び温度に対する他のプロセス制約の緩和を可能にする。
本発明による２つの堆積によるゲート形成プロセスを示すプロセスのフロー図である。 本発明による２つの堆積によるゲート形成プロセスを示すプロセスのフロー図である。 本発明による２つの堆積によるゲート形成プロセスを示すプロセスのフロー図である。 本発明による２つの堆積によるゲート形成プロセスを示すプロセスのフロー図である。 本発明による、自己位置合わせドレイン延長部及びソース及びドレイン領域を達成する２つの堆積によるゲート形成プロセスを示すプロセスのフロー図である。 本発明による、自己位置合わせドレイン延長部及びソース及びドレイン領域を達成する２つの堆積によるゲート形成プロセスを示すプロセスのフロー図である。 本発明による、自己位置合わせドレイン延長部及びソース及びドレイン領域を達成する２つの堆積によるゲート形成プロセスを示すプロセスのフロー図である。 本発明による、非対称重なりトランジスタ構造体を形成する２つのゲートプターン形成工程をもつ２つの堆積によるゲート形成プロセスを示すプロセスのフロー図である。 本発明による、非対称重なりトランジスタ構造体を形成する２つのゲートプターン形成工程をもつ２つの堆積によるゲート形成プロセスを示すプロセスのフロー図である。 本発明による、非対称重なりトランジスタ構造体を形成する２つのゲートプターン形成工程をもつ２つの堆積によるゲート形成プロセスを示すプロセスのフロー図である。 本発明による、非対称重なりトランジスタ構造体を形成する２つのゲートプターン形成工程をもつ２つの堆積によるゲート形成プロセスを示すプロセスのフロー図である。 本発明による、非対称重なりトランジスタ構造体を形成する２つのゲートプターン形成工程をもつ２つの堆積によるゲート形成プロセスを示すプロセスのフロー図である。 本発明によるノッチ形成されたトランジスタ構造体を形成するプロセスシーケンスを示すプロセスのフロー図である。 本発明によるノッチ形成されたトランジスタ構造体を形成するプロセスシーケンスを示すプロセスのフロー図である。 本発明によるノッチ形成されたトランジスタ構造体を形成するプロセスシーケンスを示すプロセスのフロー図である。 本発明によるノッチ形成されたトランジスタ構造体を形成するプロセスシーケンスを示すプロセスのフロー図である。 本発明によるノッチ形成されたトランジスタ構造体を形成するプロセスシーケンスを示すプロセスのフロー図である。 本発明による２工程のゲート形成プロセスのホウ素濃度をゲート電極深さの関数として示すグラフ図である。 表面誘電体層をもつ半導体基板の図である。 本発明の別の態様によるイオン注入層を誘電体層の中に形成するイオンビームを示す図である。 図７に示される本発明の実施形態による、ドーパントが誘電体層から外に拡散して浅い接合部が形成された熱処理後の基板を示す図である。
本発明のこれらその他の利点は、以下の明細書及び添付図面を参照することにより、容易に理解されるであろう。
本発明は、新規な材料を必要とすることなく、ゲートのデプリーション及びゲート誘電体に対するホウ素浸透の問題に対処する手段として、２つの堆積プロセスによりＭＯＳトランジスタのゲート電極を形成する方法に関する。本発明は、さらに、超浅接合部を半導体物質に形成する方法に関する。
ゲート電極の形成
上述のように、本発明の一態様は、２工程の堆積プロセスにより、ＭＯＳトランジスタのゲート電極を形成することに関する。２つの堆積プロセスにおいては、第１の工程は、電極材料の薄層を堆積し、これに続いて、浅いイオン注入を行って、ゲート電極／ゲート誘電体界面の近くに高濃度のドーパントを与える。第２の工程もまた、ゲート層の堆積をし、これに続いて、イオン注入を行って、２つの層の合計厚さが通常の単層ゲート電極構造に匹敵するようにする。
本発明の以下の実施形態の説明においては、或る特定の詳細が述べられる。これらの詳細は、例示的なものに過ぎないことを理解されたい。具体的には、これらの例は、０．１３μｍ技術ノードのＰＭＯＳ（Ｐ型金属酸化膜半導体）トランジスタを示すことが意図される。しかし、本発明の原理は、ＮＭＯＳトランジスタに対する用途を含む他の用途にも明らかに適用可能である。
ゲート電極の形成に関する本発明の一実施形態は、図１ａないし図１ｄに示される。具体的には、図１ａは、ウェル形成工程（１１）、トレンチ隔離工程（１２）、及びゲート誘電体形成工程（１３）による通常のＣＭＯＳ処理工程により処理された半導体基板（１０）を示す。ウェル構造体は、例えば、ＰＭＯＳトランジスタに対するドーピングされたｎ型のものである。ゲート誘電体厚さは、０．１３技術ノードに対して約２ｎｍである。例えば、１５ないし２０ナノメートル（ｎｍ）の厚さの第１のゲート堆積（１４）は、直接、ゲート誘電体層（１３）の上部に形成される。典型的には、この堆積（１４）は、アモルファスシリコン層であるか又は多結晶シリコン（ポリシリコン）層である。ゲート誘電体とゲート電極の第１の電極層（１４）との間の界面（９）は、通常のデバイスにおいてゲートのデプリーションが生じる場所である。
図１ｂは、浅いイオン注入をして第１のゲート電極層をドーピングする次のプロセス工程を示す。この注入に対する必要条件は、約５００ｅＶのホウ素、約１×１０15ｃｍ-2のドーズ量である。代替的なプロセスは、５．５ｋｅＶのホウ素、約１×１０14ｃｍ-2のドーズ量、その他のプロセス等価注入工程である。注入エネルギは、ドーパントの浸透が浅いものになるように低くなくてはならず、具体的には、チャネル領域は、しきい値電圧を適切に設定するのに低濃度でドーピングされなければならないため、注入されたドーズ量（＜０．１％）のいずれも堆積層及びゲート誘電体を通るべきではない。この制約は、要求される低エネルギにより生産性が課題になり、イオンビームの減速によりもたらされるエネルギ汚染が、ゲートスタック及びチャネルの中への浸透に対するリスクになるため、通常の注入プロセスには厳しいものである。
この処理は、図１Ｃに示されるように継続し、ここでは、第２の堆積層（１７）が、直接、第１の堆積層（１４）の上に堆積される。第１の堆積層１４及び第２の堆積層１７が互いに合わさると、ゲート電極を形成するため、どのような介入層も必要ではない。第２の堆積層（１７）は、アモルファスシリコンであってもよいし、又はポリシリコンであってもよい。アモルファスシリコンの堆積は、層の滑らかさ及びチャネリングを避けることに対しては或る程度の利点を与えるが、該アモルファスシルコンは、後に、熱処理中のプロセスの流れにおいて、ポリシリコンに変換される。第２の堆積層（１７）の厚さは、例えば、約１３０ｎｍとすることができるため、第１及び第２の堆積の合計、すなわち、ゲート電極の全厚さは約１５０ｎｍになる。
図１ｄは、例えば、ホウ素、すなわち約２ｋｅＶの等価エネルギ及び約５×１０15ｃｍ-2の高ドーズ量をもつホウ素分子又はホウ素クラスタのイオン注入による第２のイオン注入又はドーピング工程を示す。この点においては、通常のＣＭＯＳプロセスは、ゲートのパターン形成、スペーサの形成、ソース及びドレインの形成などにより継続する。
本発明の一実施形態は、第２の注入前に、ゲートスタック（１８）（ゲート酸化膜／第１電極層／第２電極層）をパターン形成する工程を含む。本実施形態の１つの利点は、ドレイン延長部及びソース／ドレイン領域、及びパターン形成されたゲートスタック（１８）の間の自己位置合わせである。このプロセスのシーケンスは、図２ａないし図２ｃに示される。具体的には、図２ａは、図１ｃに示される処理後の、以前のプロセスのシーケンスからの基板、及びゲートスタック１８の、例えば、通常のフォトリソグラフィによるパターン形成を示す。０．１３μｍ技術ノードにおいては、ゲート長さは、６０ないし１２０ｎｍの範囲にある。図２ｂは、ドレイン延長部注入の工程により継続するプロセスを示す。第１に、フォトレジスト（ＰＲ）層（２３）が適用されて、ＰＭＯＳ区域が露出されるようにパターン形成される（すなわち、ドレイン延長部領域３８及び３９）。ドレイン延長部注入においては、イオンビーム（２１）は、約５００ｅＶのエネルギ、及び約５×１０14ｃｍ-2のドーズ量のホウ素注入である。例えば、デカボランのようなホウ素のクラスタ注入又は分子注入は、プロセス等価条件を用いることができる、本出願人が所有する米国特許番号第６，４５２，３３８号に開示されている。露出した基板区域の中へのこの注入の浸透は、図２ｃに示されるようなドレイン延長部領域（２２）を形成し、さらに、ゲート電極の表面に注入層を形成する（注入層が望まれない場合には、ゲート電極表面を保護することができる）。図２ｂに示されるように、ドレイン延長部２２の内側縁は、ゲートスタックの縁と位置合わせされ、したがって、自己位置合わせがもたらされる。ＰＲ層（２３）は、通常の技術により除去されて、絶縁体スペーサ（２５）が、別のフォトレジスト層（２８）によりゲートスタック（１８）の側壁に形成され、これは、ＰＭＯＳデバイス区域が、ドレイン及びソース領域３０及び３１のそれぞれを形成するように適用されパターン形成される。ここで、第２のイオン注入工程が行われて、深いソース層（２６）及びドレイン層（２７）を生成し、同時に、完全なゲート電極（２９）に対してドーパントを与える。第２の注入のためのプロセス条件は、約２ｋｅＶのエネルギ及び約５×１０15ｃｍ-2のドーズ量のホウ素と、ホウ素クラスタのイオン注入に対するプロセス等価条件である。次いで、第２のフォトレジスト層（２８）が除去されて、必要に応じて、中間誘電体の堆積、コンタクトの形成、メタライゼーションなどを含む通常のＣＭＯＳ処理が継続される。
本発明の付加的な態様は、第１の組の堆積／注入プロセスの後に、付加的なゲートパターン形成工程を導入することを含む。本発明のこの実施形態においては、第２の電極堆積層もまた、ゲート電極の中にパターン形成されなければならないため、２つのゲートパターン形成工程が必要になる。２つのゲートパターン形成の手法は、２つのゲートパターンを重ねることが困難であるため、非対称的なトランジスタ構造が望まれる場合においてのみ用いられる。２つのゲートパターン形成工程においては、２つのゲートパターンを非対称的に設計することができ、非対称的な特性にわたり制御を与える。非対称重なり構造体及びノッチ形成されたゲート構造体といった２つの非対称構造体が述べられる。
より具体的には、非対称重なりトランジスタは、２つのゲートパターン形成プロセスのシーケンスにより形成することができる。本発明のこの実施形態の一態様は、注入に対する必要条件が同様であるため、電極注入工程を用いてドレイン延長部層を形成できることである。本実施形態の付加的な態様は、２つのゲートパターンをずらすことにより、非対称重なりトランジスタ構造体を形成する能力である。このプロセスのシーケンスは、図３ａないし図３ｃに示される。図３ａにおいては、図１ａからの基板がゲートパターン形成工程により処理されている。０．１３μｍ技術ノードにおいては、このパターンに対するゲート長さは、約５０ないし８０ｎｍである。この時点で、図３ｂに示されるようにフォトレジスト層（４２）が適用されパターン形成されて、誘電体層１３のドレイン延長部層３８及び３９を露出させる。浅いイオン注入工程が与えられて、ドレイン延長部（４３）が露出されたソース及びドレイン領域に生成され、第１ゲート電極の露出表面がドーピングされることになる（４４）。この注入に対する注入条件は、５．５ｋｅＶで、約５×１０15ｃｍ-2のドーズ量のデカボラン注入とすることができ、又はデカボランのようなホウ素又はホウ素クラスタによるプロセス等価の注入とすることができる。この時点で、フォトレジスト層（４２）が通常の技術により除去され、第２のゲートの堆積（４５）が与えられて、図３ｃに示される構造体が生成される。次いで、ゲート電極層がパターン形成されて、このパターンは、第１のゲートパターン層より大きく、これに対してずらされている。その結果もたらされるゲート電極スタックは図３ｄに示される。第１のゲート層を超える第２のゲート層の重なりは、図示されるように（４６）トランジスタのソース側に制約することができる。このようにして、上でＧｈａｎｉ他により述べられたように、ドレイン飽和電流ＩＤＳＡＴを劣化させることなく、非常に小さいトランジスタを形成することができる。このプロセスは、図３ｅに示されるように、ゲート側壁スペーサ（５１）の形成、及びＰＭＯＳトランジスタのみを露出するようにするフォトレジスト層（５０）の適用及びパターン形成が続き、このようにして、前述の誘電体層１３のドレイン領域３８及びソース領域３９が形成される。次いで、２ｋｅＶ、約５×１０15ｃｍ-2のホウ素のイオンビーム（４７）条件であるか、又はプロセス等価クラスタのイオン注入により、第２のイオン注入が行われる。図３ｅは、このイオン注入の浸透によるソース及びドレイン領域（４８）、及びゲート電極における第２のイオン注入層の形成を示す。この時点で、非対称重なりトランジスタ構造が形成され、基板は、中間誘電体堆積、コンタクト形成、メタライゼーションなどによる通常のＣＭＯＳ製造シーケンスで継続する。非対称重なりトランジスタの他の変形を本方法の変形により形成することができる。
本発明の別の態様は、図４ａないし図４ｅに示されるように本方法を適用することにより、ノッチ形成されたゲートトランジスタ構造体の形成に関する。このプロセスのシーケンスは、図１ｂに示されるように、第１ゲートの堆積及び第１ゲートの注入による基板の処理で開始する。この時点で、第１のゲート電極層がパターン形成される。このプロセスの次の工程は、パターン形成されたゲートスタックの外側の露出された半導体表面に第２のゲート誘電体（５２）を与えることである。第２のゲート誘電体は、第１のゲート誘電体とは異なるものであり、その処理は、窒素のような種を既存のゲート誘電体の中に注入すること、高温でのアンモニアに対する露出のような既存の誘電体の化学的処理、既存の誘電体をなくして、異なる厚さの二酸化ケイ素のような異なるゲート誘電体又は異なる窒素含量をもつオキシナイトライド誘電体の再生、窒化ケイ素又はハフニウム又は酸化ジルコニウム又はケイ酸塩のような付加的なゲート誘電体層の堆積、又は、このような処理の組み合わせを含む様々なゲート誘電体処理工程のいずれかを含むことができる。第２のゲート誘電体処理工程は、第１のゲート誘電体とは異なるゲート誘電体を与えるため、第２のゲート領域のしきい値電圧は、第１のものとは異なるものになる。この時点での別の選択肢は、イオンビーム（６４）及びしきい値調整注入層（６５）により示されるような、第２のしきい値調整注入の適用である。このイオン注入は、いずれかの伝導性形式の非常に軽い１×１０13ｃｍ-2の範囲のドーズ量とすることができる。第２のゲート誘電体と組み合わせて、この注入は、第２のゲート領域のしきい値電圧を設定することになる。
図４ｂに示されるように、処理は、第２のゲート電極堆積工程により継続して、これは、合計厚さが通常のものになるような厚さで堆積される。この堆積は、アモルファスシリコン又はポリシリコンとすることができる。次の工程は、図４ｃに示されるように、第２のゲート電極の堆積（５４）のパターン形成である。最終的なトランジスタ構造体は、したがって、異なるゲート誘電体を有する２つの領域を含む。
次に、フォトレジスト層（５５）は、図４ｄに示されるように、ＰＭＯＳデバイス（すなわち、ドレイン延長部６４及び６５）を露出させるように適用されパターン形成される。次いで、ドレイン延長部（５７）が、ホウ素含有イオンビーム（５６）の注入により形成される。この注入に対する典型的な条件は、５００ｅＶのエネルギ及び５×１０14ｃｍ-2のドーズ量、又はプロセス等価パラメータをもつホウ素クラスタ注入である。この注入は、さらに、通常の方法により、ゲートスタック縁に対するドレイン延長部の自己位置合わせを達成する。この注入は、被覆範囲が与えられない限りは、浅いドーピング層（５８）をゲート電極の表面上に形成する。この時点で、図４ｅに示されるように、フォトレジスト層（５５）が剥離されて、絶縁側壁スペーサ（５９）がゲート電極の側壁に形成される。新しいフォトレジスト層（６２）が適用されパターン形成されて、ここでも、ＮＭＯＳ領域を保護し、ＰＭＯＳ領域を露出させる（すなわち、ソース及びドレイン領域６６及び６７のそれぞれを露出させる）。次に、イオンビーム（６０）が注入されて、ソース及びドレイン領域（６１）が形成される。注入は、さらに、ゲート電極のドーピング（６３）を与える。この時点で、ノッチ形成されたゲートトランジスタ構造体が形成されて、この基板は、中間誘電体堆積、コンタクト形成、メタライゼーションなどによる通常のＣＭＯＳ製造シーケンスで継続する。本方法の変形により、ノッチ形成されたゲートトランジスタの他の変形も形成することができる。
本発明の一態様は、第１の堆積厚さ、第１の注入深さ（注入エネルギ）、及び熱処理の組み合わせが、確実に、ゲート酸化膜に対するどのようなホウ素の浸透も生じないようにすることである。このことは、第１の堆積を非常に薄くすること、及び第１の注入を非常に浅くして、拡散を最小にするように熱処理を選択することを必要とする。本発明の一実施形態においては、クラスタイオンの注入を、約２０ｎｍの第１の堆積厚さまでの第１の注入工程及び熱処理のためのスパイクアニールに用いることができる。このプロセス工程の組み合わせは、ゲートのデプリーション及びゲート酸化膜に対するホウ素の浸透を最小にするのに必要な構造体を与える。典型的な条件は、２０ｎｍの第１の堆積厚さ、おおよそ５ｋｅＶで、１×１０14ｃｍ-2のドーズ量の第１のデカボラン注入、及び１００℃の温度までのスパイクアニールを含む。この条件は、ゲート誘電体に対してどのようなホウ素の浸透も生じないようにすることを確実にするものとなる。
図５は、適切な注入条件を達成することができることを明示する。このシミュレーションは、例えば、１９８５年ニューヨークのＰｒｇａｍｏｎ ＰｒｅｓｓのＪ．Ｚｉｅｇｌｅｒ他による「Ｔｈｅ Ｓｔｏｐｐｉｎｇ ａｎｄ Ｒａｎｇｅ ｏｆ Ｉｏｎｓ ｉｎ Ｓｏｌｉｄｓ」に述べられるような、材料の中に注入されたイオンの深さ及び分散を計算するプログラム、ＳＲＩＭ２０００を用いて行われた。この実施例においては、公称注入パラメータは、２つの注入プロセスによりもたらされる深さ特性を定めるようにモデル化される。第１の堆積（７１）は、１５ｎｍ厚さのポリシリコン堆積としてモデル化される。第１の注入条件は、１×１０15ｃｍ-2のドーズ量の５００ｅＶのホウ素注入とすることができ、結果としてもたらされる特性（７２）は図６に示されるように、どの注入も（＜０．１％）ゲート酸化膜界面（７５）に到達せず、明らかに、ゲート誘電体を通って下にあるシリコンの中に入るものはなかった。第２の堆積（７３）は、１２５ｎｍのポリシリコンの堆積としてモデル化され、この後に、２ｋｅＶのエネルギ及び５×１０15ｃｍ-2のドーズ量のホウ素注入が続き、特性（７４）が結果としてもたらされた。第２の注入の特性（７４）は、完全にゲート電極層に含まれる。ＮＭＯＳデバイスにおいては、ヒ素イオン注入を用いることができ、ヒ素はより高質量の原子であるため、その浸透深さは少なく、したがって、ゲート浸透に対するリスクは存在しない。
超浅接合部の形成
本発明の別の態様は、所望のドーパントを半導体基板の表面上の誘電体層の中に注入して、該ドーパントを該誘電体層から外に、該半導体基板の中に拡散して、接合部を形成することにより、該半導体基板に超浅接合部を形成することに関する。第２の種をドーパントと同時にであるか又はこれの後に誘電体層の中に注入して、誘電体／ドーパントシステムの拡散特性を改変することができる。このような方法の例は、シリコンウエハ上の二酸化ケイ素層の中にホウ素水素化クラスタを注入することであり、ここでは、水素が、酸化物層を通るホウ素の拡散を向上させ、したがって、ホウ素による超浅接合部の形成をより効率的なものにする。
このプロセスは、図６に示されるように、半導体基板１で開始する。典型的には、半導体基板はシリコンウエハであるが、ＩＩＩ−Ｖ半導体基板であってもよい。さらに、半導体基板は、典型的には、或る程度までドーピングされているが、この半導体基板はドーピングされたｎ型と仮定される。この半導体基板の表面上には、薄い誘電体層２がある。この誘電体層は、典型的には、二酸化ケイ素であるか又は窒化ケイ素であるが、他の材料も可能である。誘電体層の厚さは最適化されるが、５ないし２０ｎｍの範囲の厚さである傾向がある。誘電体層は、２つの材料間の界面（３）において半導体基板（１）と接触する。
図７に示されるように、イオンビーム（４）は、イオン注入層（５）が完全に誘電体層の中に含まれるように、十分に低いエネルギで、表面に向けられる。イオンビーム（４）は、ホウ素クラスタイオンのような単一注入であるか、又は、ホウ素注入の後に水素注入が続く一連の注入のいずれかを表すことができる。ドーパント種注入層は、注入層５に示されるように、完全に誘電体層の中に含まれることが望ましい。例えば、誘電体層が二酸化ケイ素であり、厚さが２０ｎｍである場合には、５００ｅＶ又はこれより少ないホウ素の注入は、完全に、該誘電体層の中に含まれることになる。第２の注入種もまた、完全に誘電体層の中に含まれて、その効率性を増加させることが望ましいが、半導体基板に入るわずかな第２の種は、その結果もたらされる接合部に対しては影響がない。次に、熱処理が適用されて、ここでは、温度及び時間が、誘電体層２から外に、界面３を通ってドーパント種が拡散するのに十分な拡散を与えるように最適化されて、図８に示されるように、半導体基板（１）に浅い接合部６を形成する。
この方法は、直接、半導体基板の中に注入することを魅力あるものにする幾つかの特徴を有する。第１に、注入プロセスは、必ず、製造される接合部の良好な電気特性を達成するのに好ましくない結晶の欠陥を半導体基板の中に導入する。注入の損傷を誘電体層に含むことは、製造される半導体デバイス及び接合部の形成プロセス自体の両方に有益である。これは、注入の欠陥は、非結晶性であるために誘電体層の劣化をもたらすことがなく、この欠陥は、該誘電体層を通るドーパントの拡散を高めることになるためである。
上述の方法は、注入ドーパントを電気作動させるのに用いられる熱処理プロセスに対する制約を緩和するものである。熱処理の目的は、ドーパントを半導体格子内の代理位置の中に置いて、該ドーパントを半導体原子と結合させて、したがって、半導体システム内でその電気作動を得るようにすることである。通常のプロセスにおいては、注入ドーパントは、ほとんど格子間の位置を占め、該ドーパントを代理の電気作動位置に置くには高温のアニーリング工程が必要になる。この高温プロセスは、注入ドーパントの実質的な拡散を可能にするが、これは、超浅接合部の形成には不利に作用する。通常のプロセスにおいては、最適化は、スパイクアニールにより得られ、ここでは、アニーリング工程の温度は、最高温度まで上げられ、直ちに下に戻されて、最小の拡散で電気作動を達成する。提案されたプロセスにおいては、拡散によりその位置に到達した半導体内のすべてのドーパントは、拡散プロセスが代理のものであるために、これは代理のものであることを意味する。したがって、ここでは、アニールは、ドーパントが誘電体層を通り、半導体基板の中までにだけ拡散することが選択されるため、異なるアニーリング工程の最適化が要求される。これは、スパイクアニールではなく、有限の時間で低温で、より良好に達成されることが予想される。
本発明によるプロセスは、上のＳｃｈｍｉｔｚの文献により述べられるものより効率的であり、例えば、水素のような第２の種の導入を含む。ホウ素を二酸化ケイ素に拡散することは、ホウ素をシリコンに拡散させることにより遅く、高濃度接合部の形成の効率に対して制限を呈する。この制限を管理する１つの方法は、水素の導入により誘電体における拡散率を向上させることである。Ｆａｉｒにより、水素の存在は、拡散率を２倍向上できることが示されている。水素の注入は、通常は、拡散中に、雰囲気から水素を導入する代替的手法に対して魅力的なプロセスである。アニーリングプロセスは、高温（＞８００Ｃ）であり、水素は、空気との接触により可燃性になるため、これをアニーリング用雰囲気として用いることは危険である。半導体技術において水素の拡散を行う通常の手段は、はるかに安全な水素及び窒素の混合物で構成された雰囲気を用いることである。しかし、窒素の効果は、二酸化ケイ素におけるホウ素の拡散を後退させるものであるため、安全な混合物は、あまり利益をもたらさない。水素の注入は、二酸化ケイ素におけるホウ素の拡散を向上させるのに非常に安全で効率的な方法である。
本発明のさらに別の態様は、通常のプロセスにおける注入制約の多くを緩和することである。これらの制約は、注入ドーズ量及び注入エネルギを含む。この方法の一態様は、より高いドーズ量の注入の有用性が高められることである。注入が半導体基板の中に直接行われる通常のプロセスにおいては、ドーパントを無効なものにする種々の材料の代替的な位相の形成のために、効率的に注入することができるドーパント量には制限がある。例えば、シリコンの中にホウ素を注入する場合には、アニーリング温度で、注入濃度がホウ素の固溶度を超える場合には、過剰なホウ素がシリコンホウ化物として析出し、ホウ素を電気的に不作動なものにして回復を非常に困難にする。この機構は、通常プロセスにより達成することができる電気作動ホウ素の量に上限を設ける。提案された方法においては、注入ドーパントは、どのような代替的な位相材料も観察されていないアモルファス誘電体層の中に進む。したがって、すべての注入ホウ素は、誘電体層を通る拡散特性の確立により、超浅接合部の形成プロセスに貢献する。拡散特性が、半導体におけるホウ素の固溶度を超える濃度を含有することは、例えば、半導体表面に拡散するドーパントの流れを増加させることができるため、このプロセスに非常に有益である。提案された方法の別の態様は、表面誘電体層の中への注入は、注入エネルギを増加できることである。通常の方法は、注入深さは、超浅接合部を確立する際の重要な要因であるため、極めて低い注入エネルギの必要条件がある。提案されたプロセスにおいては、注入エネルギは、プロセスを最適化するように選択することができる誘電体層の厚さに関連する。酸化物層を薄く維持し、低エネルギの注入を利用するのは望ましいことであるが、この選択は、直接、接合部の深さに影響を与えるのではなく、拡散をより有効にするものである。注入の生産性は、直接、注入エネルギに関連するため、提案された方法が好ましい。
提案された方法の別の態様は、第２の種の注入を、この種の幾つかの有害な影響を避ける手段として用いることである。具体的には、水素によるホウ素拡散の向上を例に用いると、アニールが水素雰囲気で行われる場合に生じる、ゲート酸化物層を通るホウ素の拡散を向上させることは有害であり、すなわち任意の高温処理中に過剰な水素が得られることになる。提案された方法においては、水素の注入は、ホウ素の拡散が望まれる正確な領域にこれを置き、これは、回路の他の領域からマスクされる。本方法のさらに別の態様は、あらゆる過剰な水素は、他に領域に拡散することが可能であり、望ましくない場所での拡散を有害に向上させるため、十分に足る水素だけが導入されることである。向上された影響は、水素が拡散ホウ素に堆積し、クラスタとして拡散するものと信じられているため、１／１の比率が、プロセスの中に導入される水素の理想的な量である。注入により、この水素は、ホウ素が存在し拡散する正確な量で置かれる。水素雰囲気におけるアニーリングのような通常の方法は、大量の水素を半導体基板のすべての領域の中に導入して、望ましくない領域での拡散を高めるようになる。提案された方法のさらに別の実施形態は、２つの種を別々に注入して、第２の種を第１の種とは異なるようにマスクして、該第１の種が注入された或る領域だけが向上された拡散を受けるようにする選択を可能にすることである。このようにして、ソース／ドレイン延長部の２つの異なる最適化は、第２の注入をマスクするだけで得ることができる。このことは、今日の半導体製造プロセスに典型的な異なる特性をもつ種々のトランジスタが、単一のプロセスの流れで製造されるプロセスに有益になる。
本発明のこの態様においては、ドーパント注入をディセル式注入機で行うことは極めて望ましくない。このことは、すべてのディセル注入機のビームには、ある程度のエネルギ汚染が存在するためである。市販のシステムにおいては、このエネルギ汚染は、生産可能プロセスに対して０．１ないし１．０％の範囲である。通常の浅い接合部プロセスにおいては、より高いエネルギにおけるビーム部分であるこの汚染は、半導体基板の中により深く浸透して、注入形状にテールを形成し、このことは、一般に、プロセスの最適化において管理することができる。提案されたプロセスにおいては、より高いエネルギのビームは、表面誘電体層を通り、半導体基板の中に浸透して、望ましくない注入領域を形成するため、この汚染はより有害なものである。提案されたプロセスは、通常の方法より高いドーズ量を使用する傾向があるため、半導体における汚染濃度は、通常の場合に比例して高くなり、問題を悪化させる。したがって、本方法の好ましい実施形態は、関心のある両方の種が、より高いエネルギ汚染の存在なしで、同時に注入されるドリフトモードにおけるクラスタ注入である。
また、本発明の実施形態として以下のものが考えられる。
（１）
基板を有し、ウェル及び対向するトレンチ隔離部分が形成され、この上に第１の誘電体層が形成された金属酸化物半導体デバイスの、ゲート電極を形成する方法であって、
（ａ）第１のゲート電極層を前記第１の誘電体層に堆積させる工程と、
（ｂ）ドーパントで前記第１のゲート電極層をドーピングして、ドーピングされた第１のゲート電極層を形成する工程と、
（ｃ）第２のゲート電極層を前記ドーピングされた第１のゲート電極層の頂部の上に堆積させる工程と、
（ｄ）イオン注入により前記ドーパントで前記第２のゲート電極層をドーピングする工程と、
（ｅ）この構造体を熱処理して、ドーパント材料を活性化する工程と、
を含む方法。
（２）
前記第１のゲート電極層と前記第２のゲート電極層とが合わさって完全な厚さのゲート電極を形成する上記（１）に記載の方法。
（３）
前記第１のゲート電極層を堆積させる工程が、アモルファスシリコンを堆積させることを含む上記（１）に記載の方法。
（４）
前記第１のゲート電極層を堆積させる工程が、ポリシリコンを堆積させることを含む上記（１）に記載の方法。
（５）
前記第２のゲート電極層を堆積させる工程が、アモルファスシリコンを堆積させることを含む上記（１）に記載の方法。
（６）
前記第２のゲート電極層を堆積させる工程が、ポリシリコンを堆積させることを含む上記（１）に記載の方法。
（７）
前記第１のゲート電極層をドーピングする工程が、該第１のゲート電極層をホウ素によりドーピングすることを含む上記（１）に記載の方法。
（８）
前記第１のゲート電極をドーピングする工程が、前記第１のゲート電極層をデカボランによりドーピングすることを含む上記（１）に記載の方法。
（９）
前記第２のゲート電極層をドーピングする工程が、該第２のゲート電極層をホウ素によりドーピングすることを含む上記（１）に記載の方法。
（１０）
前記第２のゲート電極をドーピングする工程が、前記第２のゲート電極層をデカボランによりドーピングすることを含む上記（１）に記載の方法。
（１１）
基板を有する金属酸化物半導体（ＭＯＳ）デバイスを形成する方法であって、
（ａ）ウェル及び対向するトレンチ隔離部分を前記第１の基板に形成する工程と、
（ｂ）その上に第１の誘電体層を堆積させる工程と、
（ｃ）第１のゲート電極層を前記第１の誘電体層の上に堆積させる工程と、
（ｄ）前記ドーパントで前記第１のゲート電極層をドーピングして、ドーピングされた第１のゲート電極層を形成する工程と、
（ｅ）第２のゲート電極層を前記ドーピングされた第１のゲート電極層の上に堆積させる工程と、
（ｆ）前記ドーピングされた第１のゲート電極層と前記第２のゲート電極層との組み合わせからゲートスタックを形成する工程と、
（ｇ）第１のフォトレジストをパターン形成して、前記第１の誘電体層上の前記トレンチ隔離部分に隣接するドレイン延長部領域を露出させる工程と、
（ｈ）イオン注入により前記ドーパントで前記ゲート電極層の露出部分と前記第１の誘電体層の露出部分とをドーピングして、ドレイン延長部を前記ウェル内の前記トレンチ隔離部分と前記ゲートスタックとの間に形成する工程と、
（ｉ）前記第１のフォトレジストを除去し、第２のフォトレジストをパターン形成して、前記ゲートスタックの両側に隣接するスペーサを形成し、ドレイン及びソース領域を定める前記第１の誘電体層の部分を露出させる工程と、
（ｊ）前記第１の誘電体層の前記露出部分をドーピングする工程と、
（ｋ）前記第２のフォトレジスト層を除去する工程と、
（ｌ）注入ドーパントを拡散させるために熱処理を与えて、前記注入ドーパントが、前記第１の誘電体層から外に、前記ウェルの中に拡散するようにして、前記ウェル内にソース及びドレイン領域を形成する工程と、
を含む方法。
（１２）
前記第１のゲート電極層をドーピングする工程が、該第１のゲート電極層をホウ素によりドーピングすることを含む上記（１１）に記載の方法。
（１３）
前記第１のゲート電極層をドーピングする工程が、該第１のゲート電極層をホウ素クラスタ注入によりドーピングすることを含む上記（１１）に記載の方法。
（１４）
前記第１のゲート電極層をドーピングする工程が、該第１のゲート電極層を分子注入によりドーピングすることを含む上記（１１）に記載の方法。
（１５）
前記ドレイン及びソース領域をドーピングする工程が、該ドレイン及びソース領域をホウ素によりドーピングすることを含む上記（１１）に記載の方法。
（１６）
前記ドレイン及びソース領域をドーピングする工程が、該ドレイン及びソース領域をホウ素クラスタによりドーピングすることを含む上記（１１）に記載の方法。
（１７）
基板を有する金属酸化物半導体デバイスを形成する方法であって、
（ａ）ウェル及び対向するトレンチ隔離部分を前記基板に形成する工程と、
（ｂ）その上に第１の誘電体層を堆積させる工程と、
（ｃ）第１のゲート電極層を前記第１の誘電体層の上に堆積させる工程と、
（ｄ）前記第１のゲート電極層からゲートスタックを形成して、前記第１の誘電体層の露出部分を残すようにする工程と、
（ｅ）第１のフォトレジスト層をパターン形成して、前記第１の誘電体層のドレイン延長部領域を露出させる工程と、
（ｆ）イオン注入により第１の種類のドーパントでドレイン延長部層及び前記ウェルを形成する前記ドレイン延長部領域をドーピングする工程と、
（ｇ）前記第１のフォトレジスト層を除去する工程と、
（ｈ）第２のゲート電極層を堆積させる工程と、
（ｉ）前記第２のゲート電極スタックを、前記第１のゲート電極層から形成された前記ゲートスタックとずらして、かつこれより大きく形成する工程と、
（ｊ）第２のフォトレジスト層をパターン形成して、前記第２のゲート電極スタックに隣接するスペーサを形成し、ドレイン及びソース領域を定める工程と、
（ｋ）イオン注入により前記第１の種類のドーパントで前記ドレイン及びソース領域をドーピングして、ドレイン及びソース層を前記ウェルに形成する工程と、
（ｌ）前記第２のフォトレジスト層を除去する工程と、
（ｍ）熱処理を与えて、前記注入ドーパントが前記ドーピング工程により注入された材料を活性化させるようにする工程と、
を含む方法。
（１８）
前記ドレイン延長部領域をドーピングする工程が、前記ドレイン延長領域をデカボランによりドーピングすることを含む上記（１７）に記載の方法。
（１９）
基板を有する金属酸化物半導体（ＭＯＳ）デバイスを形成する方法であって、
（ａ）ウェル及び対向するトレンチ隔離部分を前記基板に形成する工程と、
（ｂ）その上に第１の誘電体層を堆積させる工程と、
（ｃ）第１のゲート電極層を前記第１の誘電体層の上に堆積させる工程と、
（ｄ）前記第１のゲート電極層から初期ゲートスタックを形成して、前記第１の誘電体層の露出部分を残すようにする工程と、
（ｅ）イオン注入により第１の種類のドーパントで前記第１のゲート電極層と前記第１の誘電体層の前記露出表面とをドーピングする工程と、
（ｆ）前記第１の誘電体層とは異なる第２のゲート誘電体層を該第１の誘電体層の前記露出表面の上に堆積させる工程と、
（ｇ）第２のゲート電極堆積層を、前記初期ゲートスタック及び前記第２の誘電体層の上部に堆積させる工程と、
（ｈ）前記第２のゲート電極の堆積から最終的なゲートスタックを形成する工程と、
（ｉ）第１のフォトレジストをパターン形成して、前記最終的なゲートスタック及びドイン延長部領域を露出させる工程と、
（ｊ）イオン注入により前記第１の種類のドーパントで前記最終的なゲートスタック及び前記ドレイン延長部領域をドーピングする工程
と、
（ｋ）前記第１のフォトレジストを除去する工程と、
（ｌ）第２のフォトレジストをパターン形成して、前記最終的なゲートスタックに隣接する側壁スペーサを形成し、前記ドレイン及びソース領域を露出させる工程と、
（ｍ）前記ドレイン及びソース領域及び前記最終的なゲート電極スタックをドーピングして、ドレイン及びソース層を前記ウェルに形成する工程と、
（ｎ）前記第２のフォトレジスト層を除去する工程と、
（ｏ）熱処理を与えて、前記ドーピング工程により注入された材料を活性化させる工程と、
を含む方法。
（２０）
前記工程（ｆ）が、或る種を前記第１の誘電体層の中に注入することを含む（１９）に記載のプロセス。
（２１）
前記工程（ｆ）が、前記第１の誘電体層の化学処理を含む上記（１９）に記載のプロセス。
（２２）
前記工程（ｆ）が、前記第１の誘電体層の除去と、該第１の誘電体材料とは異なる第２の誘電体材料の再生を含む上記（１９）に記載のプロセス。
（２３）
前記第１及び第２のゲート電極層が合わさると、通常のゲート電極層の厚さになる上記（１）に記載のプロセス。
本発明が、幾つかの実施形態と併せて述べられた。本発明は、これに限定されるものではない。例えば、当業者には、種々の修正、改変、改良、及びこれらの組み合わせが可能であることが明らかであろう。
明らかに、本発明の多数の修正及び変形が、上述の教示の観点から可能である。したがって、本発明は、別の方法により特に上述されたものではなく、特許請求の範囲内で実施することができることが理解されるであろう。
特許請求され、特許状によりカバーされることが望まれるものが上述される。

Claims (20)

  1. 基板を有し、ウェル及び対向するトレンチ隔離部分が形成され、この上に第１の誘電体層が形成された金属酸化物半導体デバイスの、ゲート電極を形成する方法であって、
    （ａ）第１のゲート電極層を前記第１の誘電体層に堆積させる工程と、
    （ｂ）ドーパントで前記第１のゲート電極層をドーピングして、ドーピングされた第１のゲート電極層を形成する工程と、
    （ｃ）第２のゲート電極層を前記ドーピングされた第１のゲート電極層の頂部の上に堆積させる工程と、
    （ｄ）イオン注入により前記ドーパントで前記第２のゲート電極層をドーピングする工程と、
    （ｅ）この構造体を熱処理して、ドーパント材料を活性化する工程と、
    を含み、
    前記第１のゲート電極層の厚さは、前記第２のゲート電極層の厚さよりも薄く、前記第１のゲート電極層のドーピングに用いられるドーパントイオンは、浅いイオン注入によって注入がなされ、前記注入のエネルギー及び前記熱処理が選択されて、前記誘電体層に侵入することなく、前記ゲート電極と前記誘電体層との間の境界のできるだけ近くにドーパントイオンを配置することを特徴とする方法。
  2. 前記第１のゲート電極層を堆積させる工程が、アモルファスシリコンを堆積させることを含む請求項１に記載の方法。
  3. 前記第１のゲート電極層を堆積させる工程が、ポリシリコンを堆積させることを含む請求項１に記載の方法。
  4. 前記第２のゲート電極層を堆積させる工程が、アモルファスシリコンを堆積させることを含む請求項１に記載の方法。
  5. 前記第２のゲート電極層を堆積させる工程が、ポリシリコンを堆積させることを含む請求項１に記載の方法。
  6. 前記第１のゲート電極層をドーピングする工程が、該第１のゲート電極層をホウ素によりドーピングすることを含む請求項１に記載の方法。
  7. 前記第１のゲート電極をドーピングする工程が、前記第１のゲート電極層をデカボランによりドーピングすることを含む請求項１に記載の方法。
  8. 前記第２のゲート電極層をドーピングする工程が、該第２のゲート電極層をホウ素によりドーピングすることを含む請求項１に記載の方法。
  9. 前記第２のゲート電極をドーピングする工程が、前記第２のゲート電極層をデカボランによりドーピングすることを含む請求項１に記載の方法。
  10. 基板を有する金属酸化物半導体（ＭＯＳ）デバイスを形成する方法であって、
    （ａ）ウェル及び対向するトレンチ隔離部分を前記第１の基板に形成する工程と、
    （ｂ）その上に第１の誘電体層を堆積させる工程と、
    （ｃ）第１のゲート電極層を前記第１の誘電体層の上に堆積させる工程と、
    （ｄ）イオン注入により前記ドーパントで前記第１のゲート電極層をドーピングして、ドーピングされた第１のゲート電極層を形成する工程と、
    （ｅ）第２のゲート電極層を前記ドーピングされた第１のゲート電極層の上に堆積させる工程と、
    （ｆ）前記ドーピングされた第１のゲート電極層と前記第２のゲート電極層との組み合わせからゲートスタックを形成する工程と、
    （ｇ）第１のフォトレジストをパターン形成して、前記第１の誘電体層上の、前記トレンチ隔離部分に隣接するドレイン延長部領域を露出させる工程と、
    （ｈ）イオン注入により前記ドーパントで前記第２のゲート電極層の露出部分と前記第１の誘電体層の露出部分とをドーピングして、ドレイン延長部を前記ウェル内の前記トレンチ隔離部分と前記ゲートスタックとの間に形成する工程と、
    （ｉ）前記第１のフォトレジストを除去し、第２のフォトレジストをパターン形成して、前記ゲートスタックの両側に隣接するスペーサを形成し、ドレイン及びソース領域を定める前記第１の誘電体層の部分を露出させる工程と、
    （ｊ）前記第１の誘電体層の前記露出部分をドーピングする工程と、
    （ｋ）前記第２のフォトレジスト層を除去する工程と、
    （ｌ）注入ドーパントを拡散させるために熱処理を与えて、前記注入ドーパントが、前記第１の誘電体層から外に、前記ウェルの中に拡散するようにして、前記ウェル内にソース及びドレイン領域を形成する工程と、
    を含み、
    前記第１のゲート電極層は、浅いイオン注入によって注入がなされ、前記第１のゲート電極層のドーピングに用いられる前記ドーパントイオンの前記注入のエネルギー及び前記熱処理が選択されて、前記誘電体層に侵入することなく、前記ゲート電極と前記誘電体層との境界のできるだけ近くにドーパントイオンを配置することを特徴とする方法。
  11. 前記第１のゲート電極層をドーピングする工程が、該第１のゲート電極層をホウ素によりドーピングすることを含む請求項１０に記載の方法。
  12. 前記第１のゲート電極層をドーピングする工程が、該第１のゲート電極層をホウ素クラスタ注入によりドーピングすることを含む請求項１０に記載の方法。
  13. 前記第１のゲート電極層をドーピングする工程が、該第１のゲート電極層を分子注入によりドーピングすることを含む請求項１０に記載の方法。
  14. 前記ドレイン及びソース領域をドーピングする工程が、該ドレイン及びソース領域をホウ素によりドーピングすることを含む請求項１０に記載の方法。
  15. 前記ドレイン及びソース領域をドーピングする工程が、該ドレイン及びソース領域をホウ素クラスタによりドーピングすることを含む請求項１０に記載の方法。
  16. 基板を有する金属酸化物半導体（ＭＯＳ）デバイスを形成する方法であって、
    （ａ）ウェル及び対向するトレンチ隔離部分を前記基板に形成する工程と、
    （ｂ）その上に第１の誘電体層を堆積させる工程と、
    （ｃ）第１のゲート電極層を前記第１の誘電体層の上に堆積させる工程と、
    （ｄ）前記第１のゲート電極層から初期ゲートスタックを形成して、前記第１の誘電体層の露出部分を残すようにする工程と、
    （ｅ）イオン注入により第１の種類のドーパントで前記第１のゲート電極層と前記第１の誘電体層の前記露出表面とをドーピングする工程と、
    （ｆ）前記第１の誘電体層とは異なる第２のゲート誘電体層を該第１の誘電体層の前記露出表面の上に堆積させる工程と、
    （ｇ）第２のゲート電極堆積層を、前記初期ゲートスタック及び前記第２の誘電体層の上部に堆積させる工程と、
    （ｈ）前記第２のゲート電極の堆積から最終的なゲートスタックを形成する工程と、
    （ｉ）第１のフォトレジストをパターン形成して、前記最終的なゲートスタック及びドレイン延長部領域を露出させる工程と、
    （ｊ）前記最終的なゲートスタック及び前記ドレイン延長部領域をイオン注入により前記第１の種類のドーパントでドーピングする工程と、
    （ｋ）前記第１のフォトレジストを除去する工程と、
    （ｌ）第２のフォトレジストをパターン形成して、前記最終的なゲートスタックに隣接する側壁スペーサを形成し、前記ドレイン及びソース領域を露出させる工程と、
    （ｍ）前記ドレイン及びソース領域及び前記最終的なゲート電極スタックをドーピングして、ドレイン及びソース層を前記ウェルに形成する工程と、
    （ｎ）前記第２のフォトレジスト層を除去する工程と、
    （ｏ）熱処理を与えて、前記ドーピング工程により注入された材料を活性化させる工程と、
    を含み、
    前記第１のゲート電極層は、浅いイオン注入によって注入がなされ、前記第１のゲート電極層のドーピングに用いられる前記ドーパントイオンの前記注入のエネルギー及び前記熱処理が選択されて、前記誘電体層に侵入することなく、前記ゲート電極と前記誘電体層との間の境界のできるだけ近くにドーパントイオンを配置することを特徴とする方法。
  17. 前記工程（ｆ）が、或る種を前記第１の誘電体層の中に注入することを含む請求項１６に記載の方法。
  18. 前記工程（ｆ）が、前記第１の誘電体層の化学処理を含む請求項１６に記載の方法。
  19. 前記工程（ｆ）が、前記第１の誘電体層の除去と、該第１の誘電体材料とは異なる第２の誘電体材料の再生を含む請求項１６に記載の方法。
  20. 前記第１及び第２のゲート電極層が合わさると、通常のゲート電極層の厚さになる請求項６に記載の方法。
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