JP5386481B2 - 半導体装置、およびその製造方法 - Google Patents

半導体装置、およびその製造方法 Download PDF

Info

Publication number
JP5386481B2
JP5386481B2 JP2010510998A JP2010510998A JP5386481B2 JP 5386481 B2 JP5386481 B2 JP 5386481B2 JP 2010510998 A JP2010510998 A JP 2010510998A JP 2010510998 A JP2010510998 A JP 2010510998A JP 5386481 B2 JP5386481 B2 JP 5386481B2
Authority
JP
Japan
Prior art keywords
dielectric layer
bump
conductive layer
electrode
semiconductor element
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2010510998A
Other languages
English (en)
Other versions
JPWO2009136468A1 (ja
Inventor
謙太郎 熊澤
善広 戸村
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Panasonic Corp
Panasonic Holdings Corp
Original Assignee
Panasonic Corp
Matsushita Electric Industrial Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Panasonic Corp, Matsushita Electric Industrial Co Ltd filed Critical Panasonic Corp
Priority to JP2010510998A priority Critical patent/JP5386481B2/ja
Publication of JPWO2009136468A1 publication Critical patent/JPWO2009136468A1/ja
Application granted granted Critical
Publication of JP5386481B2 publication Critical patent/JP5386481B2/ja
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/03—Manufacturing methods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B33—ADDITIVE MANUFACTURING TECHNOLOGY
    • B33Y—ADDITIVE MANUFACTURING, i.e. MANUFACTURING OF THREE-DIMENSIONAL [3-D] OBJECTS BY ADDITIVE DEPOSITION, ADDITIVE AGGLOMERATION OR ADDITIVE LAYERING, e.g. BY 3-D PRINTING, STEREOLITHOGRAPHY OR SELECTIVE LASER SINTERING
    • B33Y80/00—Products made by additive manufacturing
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/0401—Bonding areas specifically adapted for bump connectors, e.g. under bump metallisation [UBM]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/04042—Bonding areas specifically adapted for wire connectors, e.g. wirebond pads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/0501—Shape
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/0502—Disposition
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/05099—Material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0555—Shape
    • H01L2224/05552—Shape in top view
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0555—Shape
    • H01L2224/05552—Shape in top view
    • H01L2224/05553—Shape in top view being rectangular
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0555—Shape
    • H01L2224/05552—Shape in top view
    • H01L2224/05554—Shape in top view being square
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0555—Shape
    • H01L2224/05556—Shape in side view
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0556—Disposition
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H01L2224/0605—Shape
    • H01L2224/06051—Bonding areas having different shapes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/484—Connecting portions
    • H01L2224/48463—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond
    • H01L2224/48465—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond the other connecting portion not on the bonding area being a wedge bond, i.e. ball-to-wedge, regular stitch
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73203—Bump and layer connectors
    • H01L2224/73204—Bump and layer connectors the bump connector being embedded into the layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
    • H01L2224/92—Specific sequence of method steps
    • H01L2224/921—Connecting a surface with connectors of different types
    • H01L2224/9212—Sequential connecting processes
    • H01L2224/92122—Sequential connecting processes the first connecting process involving a bump connector
    • H01L2224/92125—Sequential connecting processes the first connecting process involving a bump connector the second connecting process involving a layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01004—Beryllium [Be]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01005—Boron [B]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01006—Carbon [C]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01013—Aluminum [Al]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01014—Silicon [Si]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01019—Potassium [K]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01022—Titanium [Ti]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01029—Copper [Cu]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01033—Arsenic [As]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01047—Silver [Ag]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01056—Barium [Ba]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01078—Platinum [Pt]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01082—Lead [Pb]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/12—Passive devices, e.g. 2 terminal devices
    • H01L2924/1204—Optical Diode
    • H01L2924/12041—LED
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/1901—Structure
    • H01L2924/1904—Component type
    • H01L2924/19041—Component type being a capacitor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/1901—Structure
    • H01L2924/1904—Component type
    • H01L2924/19043—Component type being a resistor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/191—Disposition
    • H01L2924/19101—Disposition of discrete passive components
    • H01L2924/19105—Disposition of discrete passive components in a side-by-side arrangement on a common die mounting substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/301—Electrical effects
    • H01L2924/30105—Capacitance

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Wire Bonding (AREA)

Description

本発明は、半導体装置、およびその製造方法に関し、特に半導体素子と回路基板とを接続して構成される半導体装置に関する。
半導体装置は、民生分野を初めとする多くの分野で使用されている。そして、それを使用した各種製品の小型化、軽量化、及び多機能化の強い要求を受けて、更なる高集積化および動作の高速化の求められる傾向が近年一層強くなってきている。特に、半導体装置を使用した製品の動作の高速化に対応すべく、半導体装置の取り扱う信号は、より周波数の高いものとなっている。このような高周波信号領域においては、信号伝達にまつわるノイズの影響が顕著となり、上記ノイズへの対処が大変重要になる。一般的には、半導体素子への入出力の前段に容量性部品（バイパスコンデンサ）を実装することで、ノイズの影響を軽減して高周波特性の安定性を確保するように設計されている。
従来の半導体装置における容量性部品の実装例を図２０Ａおよび図２０Ｂに示す。これらの図に示す半導体装置２０においては、半導体素子２１の配線面側の表面に集積回路を構成する配線パターンが形成されている。この配線パターンの電極部分（素子電極、図示しない）には、例えばボールボンディング法あるいはめっき法により予め突起状の電極（バンプ）２３が形成されている。バンプ２３と、対応する回路基板２２の基板電極２４とが対向するように、半導体素子２１と回路基板２２との位置決めを行い、回路基板２２の上に半導体素子２１を載置するようにして、バンプ２３を基板電極２４と接合する。このようにして半導体装置２０が形成される。さらに、回路基板２２における半導体素子２１の入出力用の配線に容量性部品２５を実装し、これにより高周波特性の安定性を確保している。
しかしながら、半導体装置を使用した製品の小型化の要求から回路基板のますますの小型化が求められており、回路基板における半導体素子の入出力用の配線に容量性部品を実装することはますます困難になってきている。特に、半導体素子の高機能化に伴い、その入出力端子数が飛躍的に増大する一方で、上記半導体素子の小型化の要求から、より狭い領域に多数の入出力端子を設ける必要が生じている。このため、入出力端子の配線ピッチはさらに短くなり、回路基板に容量性部品を実装することがますます困難になってきている。
ここで、半導体素子に対するノイズの影響を除去するためには、上記容量性部品を半導体素子にできるだけ近接した位置に設けるのが好ましい。しかしながら、今後さらに半導体素子の高速化が進むと、容量性部品を半導体素子と近接した位置に設けることは、配線の引き回しの短縮にも限界があることから、ますます困難となるものと予想される。すなわち、容量性部品を設けるための配線が長くなると、その配線にもノイズが乗ることになり、高周波特性及びその安定性が損なわれる。このため、そのような配線は可能な限り短くする必要があるからである。
この点に関連して、例えば特許文献１は、半導体素子の素子電極と、回路基板の基板電極とを接続するためのバンプの頂部に誘電体層を形成し、これによりキャパシタを構成することを提案している（特許文献１の図１参照）。
また、特許文献２は、多層配線を有するシリコン基板の電極と、最上層の配線との間に容量膜を設けることを提案している（特許文献２の図１参照）。
また、特許文献３は、バンプと、対向する電極との間に空間を形成して、静電容量成分を設けることを提案している（特許文献３の図１参照）。
特開平６−２２４２５７号公報 特開２００７−２５０７６０号公報 特開２００３−５９９６６号公報
しかしながら、特許文献１の方法では、バンプは、その上に誘電体層が形成された状態で、対向する電極との接合が行われることになる。バンプと、対向する電極との接合は、ある程度の圧力でバンプを電極に押しつけながらの作業となるために、上記提案の方法では、誘電体層の厚みを所望のものに維持しながらバンプと電極とを接合することは困難である。したがって、所望容量を確保することができないことにより、信号伝達における所望の高周波特性を達成し得ないという問題がある。すなわち、現状では、上記提案の方法は実用化が困難であると思われる。
また、特許文献２の方法では、半導体基板にあらかじめ容量膜を組み込んでおく必要があり、容量膜を設ける位置を自由に変更することはできない。その結果、設計変更が生じた場合などには、容量膜を組み込む位置を変えた新たな半導体基板を使用する必要が生じる。したがって、特許文献２により提案される半導体装置は、設計の自由度が小さい。
また、特許文献３の方法では、バンプと、対向する電極と、それらの間隙とが静電容量成分を生じさせるが、そのような間隙を精密に調節することは実際には困難である。したがって、所望の静電容量を得ることが実際には困難となる。また、間隙が大きくなったり小さくなったりすることにより容量が変動してしまうために、安定的な静電容量成分を得ることも困難である。
本発明はこのような問題点に鑑みてなされたものであり、製造コストの増大を抑制しながら、安定した信号の伝達をより確実に実現することができる半導体装置を提供することを目的としている。
上記目的を達成するために、複数の素子電極が形成された半導体素子と、
前記素子電極のそれぞれと対応する基板電極が形成され、前記半導体素子が実装される回路基板と、
前記素子電極および基板電極の少なくとも一方に設けられ、前記半導体素子が前記回路基板に実装されたときに、対応する前記素子電極と前記基板電極とを接続するバンプと、を具備し、
少なくとも１つの前記バンプと、当該バンプが設けられた前記素子電極または基板電極との間に誘電体層および抵抗層の少なくとも一方を有する半導体装置を提供する。
本発明の好ましい形態の半導体装置においては、前記誘電体層および抵抗層は、広がりの面積が、当該誘電体層または抵抗層が設けられた前記素子電極または基板電極の広がりの面積よりも大きい。
本発明の別の好ましい形態の半導体装置においては、前記素子電極および基板電極は、それぞれの対向面が１つの平坦面のみから構成される。
本発明の別の好ましい形態の半導体装置においては、前記誘電体層または抵抗層と、当該誘電体層または抵抗層が設けられた前記素子電極または基板電極との間に更に第１導電層を有する。
本発明の別の好ましい形態の半導体装置は、前記バンプの少なくとも１つと、当該少なくとも１つのバンプが設けられた前記素子電極または基板電極との間に前記誘電体層を有し、前記バンプの他の少なくとも１つと、当該他の少なくとも１つのバンプが設けられた前記素子電極または基板電極との間に前記抵抗層を有する。
本発明の別の好ましい形態の半導体装置においては、前記第１導電層は、当該第１導電層が設けられた前記素子電極または基板電極との接合部の面積よりも広がりの面積が大きい。
本発明の別の好ましい形態の半導体装置は、前記第１導電層の少なくとも１つと他の少なくとも１つとが、誘電体層を間に挟んで対向している。
本発明の別の好ましい形態の半導体装置は、前記誘電体層が前記第１導電層と略等しい広がりの面積を有し、
前記バンプと前記誘電体層との間に、前記第１導電層と広がりの面積が略等しい第２導電層を有する。
本発明の別の好ましい形態の半導体装置においては、前記バンプは、前記第２導電層との接着面の中心が、当該バンプが設けられた前記素子電極または基板電極から外れている。
本発明の別の好ましい形態の半導体装置は、１つの前記素子電極または１つの前記基板電極に対応して複数のバンプが設けられており、その複数のバンプの少なくとも１つと前記第１導電層との間に前記誘電体層を有し、前記複数のバンプの他の少なくとも１つと前記第１導電層との間に前記抵抗層を有する。
本発明の別の好ましい形態の半導体装置においては、前記第１導電層が複数の前記素子電極または複数の前記基板電極を互いに接続するように設けられており、その第１導電層を間に挟んで、前記互いに接続された複数の素子電極または複数の基板電極の少なくとも１つに前記誘電体層が設けられ、他の少なくとも１つに前記抵抗層が設けられている。
本発明の別の好ましい形態の半導体装置においては、前記誘電体層が、前記半導体素子を保護するようにその表面に設けられる絶縁体からなる保護膜を、前記素子電極の上にも設けて構成される。
本発明の別の好ましい形態の半導体装置においては、前記バンプが前記第１導電層よりも柔軟な材料から形成される。
本発明の別の好ましい形態の半導体装置においては、前記バンプが前記素子電極に設けられており、そのバンプがボンディングワイヤにより前記基板電極と接続される。
また、本発明は、半導体素子の素子電極および回路基板の基板電極の少なくとも一方にバンプを形成するに際して、前記バンプの少なくとも１つと、当該少なくとも１つのバンプが形成される前記素子電極または基板電極との間に誘電体層および抵抗層の少なくとも一方を形成する半導体装置の製造方法を提供する。
本発明の半導体装置によれば、誘電体層および抵抗層の少なくとも一方が、素子電極または基板電極とバンプとの間、第１導電層とバンプとの間、第１導電層と第２導電層との間、あるいは第１導電層同士の間に配されて、平行平板コンデンサおよび抵抗の少なくとも一方が形成される。これにより、半導体素子の素子電極と回路基板の基板電極とを接続する、バンプを使用した接続手段自体に平行平板コンデンサまたは抵抗を組み込むことができる。したがって、特別なスペースを確保する必要なしに、半導体素子と非常に近接した位置に容量性部品（バイパスコンデンサ）および抵抗を配設することが可能となる。これにより、特に高速動作・高周波数動作が要求される半導体装置において、安定した信号の伝達を実現することができる。
また、その平行平板コンデンサは、誘電体層の厚み、これを挟む導電性材料の面積、誘電体層の材質などを変えることにより、その容量を容易に調節することができる。また、抵抗も、抵抗層の厚み、断面積および材質などを変えることにより、その抵抗値を容易に調節することができる。したがって、半導体装置の電気設計に沿うように任意の容量の平行平板コンデンサおよび任意の抵抗値の抵抗を上記接続手段自体に組み込むことが可能となる。
また、誘電体層は、バンプの頂部にむき出しに設けられるのではなく、上面が導電性材料により覆われるようにして設けられる。これにより、バンプを対応する電極と接合する際にも誘電体層の厚み等が変化することが避けられる。したがって、所望容量の平行平板コンデンサを容易に形成することが可能となる。
さらには、素子電極または基板電極にバンプを形成する際に、任意の素子電極または基板電極を選択して、その素子電極または基板電極に誘電体層または抵抗層を設けることができる。このため、設計の変更などがあった場合にも、それに柔軟に対応して、回路上の必要とされる位置に、臨機応変に平行平板コンデンサまたは抵抗を組み込むことができる。
また、容量性部品と抵抗器とを組み合わせて設けることで、さらなる信号伝達における安定性が図れる。さらに、従来の半導体装置のように、容量性部品を別途設ける必要がなくなることから、回路基板への半導体素子の実装性を向上させることができる。これにより、コストダウンを図ることもできる。
本発明の実施の形態１に係る半導体装置の半導体素子の配線面側の平面図である。 同半導体装置の回路基板の配線面側の平面図である。 図１のＡ−Ａ線における断面図である。 図１の半導体素子を図２の回路基板に実装した状態の半導体素子側から見た平面図である。 図１の半導体素子を図２の回路基板に実装した状態の要部の断面図である。 本発明の実施の形態２に係る半導体装置の半導体素子の要部の断面図である。 同半導体素子を回路基板に実装した状態の要部の断面図である。 本発明の実施の形態３に係る半導体装置の半導体素子の要部の断面図である。 同半導体素子を回路基板に実装した状態の要部の断面図である。 本発明の実施の形態４に係る半導体装置の半導体素子の要部の断面図である。 同半導体素子を回路基板に実装した状態の要部の断面図である。 本発明の実施の形態５に係る半導体装置の半導体素子の要部の断面図である。 同半導体素子を回路基板に実装した状態の要部の断面図である。 本発明の実施の形態６に係る半導体装置の半導体素子の要部の断面図である。 同半導体素子を回路基板に実装した状態の要部の断面図である。 本発明の実施の形態７に係る半導体装置の半導体素子の要部の断面図である。 同半導体素子を回路基板に実装した状態の要部の断面図である。 本発明の実施の形態８に係る半導体装置の半導体素子の要部の断面図である。 同半導体素子を回路基板に実装した状態の要部の断面図である。 本発明の実施の形態９に係る半導体装置の半導体素子の配線面側の平面図である。 同半導体素子の要部の断面図である。 同半導体素子を回路基板に実装した状態の要部の断面図である。 本発明の実施の形態１０に係る半導体装置の半導体素子の配線面側の平面図である。 同半導体素子の要部の断面図である。 同半導体素子を回路基板に実装した状態の要部の断面図である。 本発明の実施の形態１１に係る半導体装置の半導体素子の要部の断面図である。 同半導体素子を回路基板に実装した状態の要部の断面図である。 本発明の実施の形態１２に係る半導体装置の半導体素子の配線面側の平面図である。 同半導体素子の要部の断面図である。 同半導体素子を回路基板に実装した状態の要部の断面図である。 本発明の実施の形態１３に係る半導体装置の半導体素子の要部の断面図である。 同半導体素子を回路基板に実装した状態の要部の断面図である。 本発明の実施の形態１４に係る半導体装置の半導体素子の要部の断面図である。 同半導体素子を回路基板に実装した状態の要部の断面図である。 本発明の実施の形態１５に係る半導体装置の半導体素子を回路基板に実装した状態の要部の断面図である。 本発明の半導体装置を製造する手順を示す要部の断面図である。 本発明の半導体装置を製造する手順を示す要部の断面図である。 本発明の半導体装置を製造する手順を示す要部の断面図である。 本発明の半導体装置を製造する手順を示す要部の断面図である。 従来の半導体装置の側面図である。 従来の半導体装置の平面図である。
以下、図面を参照して、本発明の実施の形態を詳細に説明する。
〈実施の形態１〉
図１は、本発明の実施の形態１に係る半導体装置の半導体素子の平面図、図２は、同半導体装置の回路基板の平面図である。
図１に示す半導体素子１は、シリコン基板上に集積回路が形成されたものであり、複数の素子電極１ａを有している。図２に示す回路基板２は、半導体素子１の素子電極１ａのそれぞれと対応する基板電極２ａを有している。そして、半導体素子１の素子電極１ａのそれぞれには、突起状の電極であるバンプ３が形成されている。
図３に、図１のＡ−Ａ線における半導体素子の断面図を示す。同図に示すように、半導体素子１においては、素子電極１ａの上に厚みが一定の誘電体層４が形成され、その誘電体層４の上に、誘電体層４を間に挟んで素子電極１ａと対向するようにバンプ３が形成されている。また、半導体素子１の素子電極１ａが設けられた面の、バンプ３が形成された部分以外の表面は、例えばポリイミドの薄膜からなる保護膜５により覆われる。
ここで、誘電体層４は厚みが一定であり、バンプ３の素子電極１ａとの対向面は、その全面が、素子電極１ａと平行に対向している。誘電体層４の広がりの形状は、バンプ３の素子電極１ａとの対向面の形状と同一かそれを超えてさらに横方向に少し広がっており、素子電極１ａ、誘電体層４およびバンプ３が平行平板コンデンサを構成している。また、素子電極１ａのバンプ３もしくは基板電極２ａとの対向面も、平行平板コンデンサを構成するように、１つの平坦面から構成される。ここで、誘電体層４は、広がりの面積を素子電極１ａの面積の１．２〜１．３倍とするのが、バンプ３の形成位置がずれたとき等にバンプ３と素子電極１ａとが短絡するのを防止することができるので好ましい。
例えば、バンプ３の素子電極１ａとの対向面の直径を５０μｍとし、つまりバンプ３の素子電極１ａとの対向面の面積を約１９６２（２５×２５×３．１４）μｍ2とし、誘電体層４を厚みが０．１μｍであるエポキシ樹脂から構成すれば、上記平行平板コンデンサは、静電容量が約１ｐＦのコンデンサとして機能する。なお、その静電容量は、エポキシ樹脂の誘電率を約２．６×１０-12Ｆ／ｍとして算出したものである。
また、上記平行平板コンデンサの静電容量は誘電体層４の厚みを変えることにより調節することができる。例えば、上掲したバンプ３の直径で誘電体層４の厚みを１μｍ〜１ｎｍの範囲で調節することにより、静電容量を１〜８７ｐＦの範囲で調節することができる。
また、誘電体層４の材料はエポキシ樹脂に限らず、例えば金属酸化物から構成することもできる。そして、その材料を変更することによっても上記平行平板コンデンサの静電容量を変えることができる。例えば、誘電体層４の材料をチタン酸バリウムとすれば、静電容量は大きくなり、この場合には、上掲したバンプ３の直径で誘電体層４の厚みを１μｍ〜１ｎｍの範囲で調節することにより、静電容量を６〜６６００ｐＦの範囲で調節することができる。また、誘電体層４の材料として酸化珪素（ＳｉＯ２）を使用すれば、安価に誘電体層４を形成することができる。
図４Ａおよび図４Ｂに、半導体素子が回路基板に実装されたときの状態を示す。図４Ａは、半導体素子が回路基板に実装されたときの、半導体素子側から見た平面図である。図４Ｂは、図４ＡのＢ−Ｂ線における断面図である。
図４Ａおよび図４Ｂに示すように、半導体素子１は、素子電極１ａのそれぞれのバンプ３が、対応する基板電極２ａと当接するように、フェースダウンにて回路基板２の上に載置される。その状態で、一定の荷重が加えられて、バンプ３と基板電極２ａとが接合される。これにより、対応する素子電極１ａと基板電極２ａとがバンプ３を介して接続される。
以上のように、本実施の形態１によれば、バンプ３を、誘電体層４を間に挟んで素子電極１ａに設けたことにより、素子電極１ａと基板電極２ａとを接続する、バンプ３を使用した接続手段自体に平行平板コンデンサを組み込むことが可能となる。これにより、従来、回路基板上への半導体素子の接続による入出力通過特性を改善する目的で、回路基板上に別部品として実装していた容量性部品（バイパスコンデンサ）を省略することができる。
さらに、別部品として容量性部品を設ける場合に比べて、より半導体素子１と近接した位置に容量性部品を配することができる。これにより、半導体素子１における特性の安定化、つまり半導体素子１と回路基板２との間の高周波信号の安定した伝達を実現することができる。また、別部品としての容量性部品を省略することで、部品数の削減とコストの低減を図ることができる。また、メモリカードなどの半導体素子とコンデンサとで構成された回路であれば、上述したようにして誘電体層をバンプと素子電極との間に介装することにより容易に構成することができる。
ここで、バンプ３は、蒸着法、メッキ法、または印刷法により形成することが可能であるが、特に導電性粒子を光硬化性樹脂に分散させた分散液を使用して形成するのが好ましい。上記分散液を使用してバンプ３を形成する方法としては、例えば、半導体素子または回路基板を上記分散液に浅く浸漬し、マスクを通して所定部分のみに光を照射することにより、導電性粒子を含む極薄い樹脂層を形成し、それを繰り返することによりバンプを形成することが考えられる。バンプ３をこのような方法で形成する場合には、導電性粒子を含ませない光硬化性樹脂を使用して誘電体層４も同様の方法で形成することが可能となる。したがって、同じ生産用機材を使用した同様の工程でバンプ３と誘電体層４とを形成することが可能となる。これにより、半導体装置の製造コストの増大を抑制することが可能となる。
〈実施の形態２〉
以下、図５Ａおよび図５Ｂを参照して、本発明の実施の形態２を詳細に説明する。図５Ａは、本発明の実施の形態２に係る半導体装置の回路基板の要部の断面図である。図５Ｂは、図５Ａの回路基板に、半導体素子を実装した状態の要部の断面図である。
図５Ａおよび図５Ｂに示すように、実施の形態２においては、回路基板２Ｇの基板電極２ａの上に誘電体層４Ｇが形成され、その上に、誘電体層４Ｇを間に挟んで基板電極２ａと対向するようにバンプ３が形成されている。
ここで、誘電体層４Ｇは厚みが一定であり、バンプ３の基板電極２ａとの対向面は、その全面が、基板電極２ａと平行に対向している。誘電体層４の広がりの形状は、バンプ３の基板電極２ａとの対向面の形状と同一かそれを超えてさらに横方向に少し広がっており、これにより、回路基板２側に、基板電極２ａ、誘電体層４Ｇおよびバンプ３からなる平行平板コンデンサが形成される。また、基板電極２ａのバンプ３もしくは素子電極１ａとの対向面も、平行平板コンデンサを構成するように、１つの平坦面から構成される。ここで、誘電体層４は、広がりの面積を基板電極２ａの面積の１．２〜１．３倍とするのが、バンプ３の形成位置がずれたとき等にバンプ３と基板電極２ａとが短絡するのを防止することができるので好ましい。
そして、半導体素子１Ｇは、素子電極１ａがそれぞれ対応する基板電極２ａのバンプ３と当接するように、フェースダウンにて回路基板２Ｇの上に載置される。その状態で、一定の荷重が加えられて、バンプ３と素子電極１ａとが接合される。これにより、対応する素子電極１ａと基板電極２ａとがバンプ３を介して接続される。それ以外の構成は、実施の形態１と同様である。
このように、バンプ３を使用した平行平板コンデンサは、半導体素子１側のみならず、回路基板２側に設けてもよい。また、半導体素子１および回路基板２の両方に、バンプ３を使用した平行平板コンデンサを設けることも可能である。
〈実施の形態３〉
以下、図６Ａおよび図６Ｂを参照して、本発明の実施の形態３を詳細に説明する。図６Ａは、本発明の実施の形態３に係る半導体装置の半導体素子の要部の断面図である。図６Ｂは、図６Ａの半導体素子を回路基板に実装した状態の要部の断面図である。
図６Ａおよび図６Ｂに示すように、実施の形態３においては、半導体素子１Ｈの素子電極１ａの上に、誘電体層４に代えて厚みが一定の抵抗層６が形成され、その上にバンプ３が形成される。それ以外の構成は、実施の形態１と同様である。
ここで、例えば抵抗層６の広がりの形状の直径を５０μｍ、つまり抵抗層６の広がりの面積を約１９６２μｍ2とし、抵抗層６の材料をエポキシ樹脂に銀の粉末を混入した抵抗率１Ωｍのコンポジット材料とし、抵抗層６の厚みを１０μｍとすれば、抵抗層６は、電気抵抗が約５ｋΩの抵抗器として機能する。
また、抵抗層６の電気抵抗は抵抗層６の厚みを変えることにより調節することができる。例えば、上掲した抵抗層６の広がりの面積で抵抗層６の厚みを１〜３０μｍの範囲で調節することにより、電気抵抗を５００Ω〜１５ｋΩの範囲で調節することができる。
また、抵抗層６を構成するコンポジット材料の銀とエポキシ樹脂の配合比を変えることによっても抵抗層６の抵抗率を、１．６×１０-8Ωｍ〜１×１０16Ωｍの範囲で調節することができる。したがって、抵抗層６の厚みを１μｍ〜３０μｍの範囲で変えることにより、上記した面積で８．２×１０-6Ω〜１．５×１０20Ωの範囲で電気抵抗を調節することができる。
以上のように、バンプ３と半導体素子１Ｈの素子電極１ａとの間に抵抗層６を形成することによって、回路基板上への半導体素子の接続において、より半導体素子に近接して電気抵抗を配することができ、その配線長を短くすることができる。これにより、ノイズの影響を小さくできることから、半導体素子における特性の安定化、つまり半導体素子と回路基板との間での高周波信号の安定した伝達を実現することができる。また、部品数および製造コストを削減することも可能となる。
なお、抵抗層６およびバンプ３は、回路基板２側に形成されてもよく、半導体素子１および回路基板２の両方に形成されてもよい。
〈実施の形態４〉
以下、図７Ａおよび図７Ｂを参照して、本発明の実施の形態４を詳細に説明する。図７Ａは、本発明の実施の形態４に係る半導体装置の半導体素子の要部の断面図である。図７Ｂは、図７Ａの半導体素子を回路基板に実装した状態の要部の断面図である。
図７Ａおよび図７Ｂに示すように、実施の形態４の半導体装置においては、半導体素子１Ｉの少なくとも１つの素子電極１ａの上に、誘電体層４が形成され、この誘電体層４を間に挟んで当該素子電極１ａと対向するようにバンプ３が形成される。また、半導体素子１Ｉの他の少なくとも１つの素子電極１ａに抵抗層６が形成され、この抵抗層６の上にバンプ３が形成される。実施の形態４の半導体装置のそれ以外の構成は、実施の形態１と同様である。
実施の形態４によれば、半導体素子および回路基板の対応する電極を相互に接続する、バンプを使用した接続手段自体に平行平板コンデンサと抵抗器とを形成することができる。このため、トランジスタが抵抗およびコンデンサを介して接地されることの多い例えばＣＰＵ演算回路やアナログ信号増幅回路を容易に形成することができる。
なお、バンプを使用した平行平板コンデンサおよび抵抗器は、回路基板２側に形成してもよく、半導体素子１および回路基板２の両方に形成してもよい。あるいは、バンプを使用した平行平板コンデンサを半導体素子１Ｉ側に形成し、抵抗器を回路基板２側に形成することも可能である。また、その逆も可能である。
〈実施の形態５〉
以下、図８Ａおよび図８Ｂを参照して、本発明の実施の形態５を詳細に説明する。図８Ａは、本発明の実施の形態５に係る半導体装置の半導体素子の要部の断面図である。図８Ｂは、図８Ａの半導体素子を回路基板に実装した状態の要部の断面図である。
図８Ａおよび図８Ｂに示すように、実施の形態５の半導体装置においては、半導体素子１Ｊの素子電極１ａの上に第１導電層７が形成され、その上に誘電体層４が形成され、誘電体層４を間に挟んで第１導電層７と対向するようにバンプ３が形成されている。
ここで、バンプ３の第１導電層７との対向面は、その全面が、第１導電層７と平行に対向している。それ以外の構成は、実施の形態１と同様である。
また、第１導電層７は、上掲した通り、バンプ３と同じ材料から構成することが好ましい。この場合、上述した導電性粒子を光硬化性樹脂に分散させた分散液を使用して形成する方法により第１導電層７、およびバンプ３を形成するものとすれば、同じ生産用機材を用いてそれらを形成できるために、更に好ましい。誘電体層４を、導電性粒子を分散させない光硬化性樹脂により形成するものとすれば、誘電体層４も同じ生産用機材を用いて形成することができるので、更に好ましい。
また、上述の説明からも明らかなように、本実施の形態５は、半導体素子１Ｊの素子電極１ａの上にバンプ３を形成していく途中に誘電体層４を形成した場合も含む。すなわち、本発明は、バンプ３が誘電体層４により上下に２分割される場合をも含んでいる。この場合は、バンプの誘電体層４よりも下側の部分（素子電極１ａ側の部分）が第１導電層７に相当し、バンプの誘電体層４よりも上側の部分（反素子電極１ａ側の部分）がバンプ３に相当する。
ここで、例えばバンプ３の第１導電層７との対向面の直径を１００μｍ、すなわち、その対向面の面積を約７８５０（５０×５０×３．１４）μｍ2とし、誘電体層４の材料を比誘電率５のエポキシ樹脂とし、誘電体層４の厚みを０．１μｍとした場合には、バンプ３、誘電体層４および第１導電層７は静電容量が約３ｐＦの平行平板コンデンサとして機能する。
この静電容量は誘電体層４の厚みを変えることによって調節することが可能である。例えば、誘電体層の厚みを１μｍ〜１ｎｍの範囲で調節することによって、上記静電容量を、０．３〜３５０ｐＦの範囲で調節することができる。
また、誘電体層４の材料を誘電率の大きな材料、例えば比誘電率が１２００のチタン酸バリウムに変更することで静電容量を大きくすることが可能である。この場合、上掲したバンプ３の寸法で、誘電体層４の厚みを１μｍ〜１ｎｍの範囲で調節することによって、上記静電容量を８３ｐＦ〜８３０００μＦの範囲で調節することができる。
さらに、誘電体層４の材料として比誘電率が１０のアルミナやチタン酸バリウムとエポキシとの混合材料を用いるとともに、バンプ３の直径を３０〜１００μｍの範囲で変化させることによって、上記静電容量を０．０３〜８３０００ｐＦの範囲で調節することができる。
なお、本実施の形態５においても、バンプ３を使用した平行平板コンデンサは、回路基板２の基板電極２ａに形成してもよく、半導体素子１Ｊの素子電極１ａおよび回路基板２の基板電極２ａの両方に形成してもよい。
〈実施の形態６〉
以下、図９Ａおよび図９Ｂを参照して、本発明の実施の形態６を詳細に説明する。図９Ａは、本発明の実施の形態６に係る半導体装置の半導体素子の要部の断面図である。図９Ｂは、図９Ａの半導体素子を回路基板に実装したときの、半導体装置の要部の断面図である。
図９Ａおよび図９Ｂに示すように、実施の形態６の半導体装置においては、半導体素子１Ｋの素子電極１ａの上に第１導電層７が形成され、その上に厚みが一定の抵抗層６が形成され、更にその上にバンプ３が形成されている。実施の形態６のそれ以外の構成は実施の形態５と同様である。
ここで、例えば抵抗層６の広がりの形状の直径を５０μｍとし、抵抗層６の材料をエポキシ樹脂に銀の粉末を混入した抵抗率１Ωｍのコンポジット材料とし、抵抗層６の厚みを１０μｍとした場合には、抵抗層６は電気抵抗が約５ｋΩの抵抗器として機能する。
抵抗層６の電気抵抗は、抵抗層６の厚みを変えることによって調節することができる。例えば、抵抗層６の厚みを１〜３０μｍの範囲で調節することによって電気抵抗を５００Ω〜１５ｋΩの範囲で調節することが可能である。
また、上記コンポジット材料の銀とエポキシ樹脂との配合比を変更することで、抵抗率を例えば１．６×１０-8〜１×１０16Ωｍの範囲で調節することができる。この場合、抵抗層６の厚みを１〜３０μｍの範囲で調節することによって、電気抵抗を８．２×１０-6〜１．５×１０20Ωの範囲で調節することができる。
このように、バンプ３を使用した接続手段に抵抗を含ませることで、回路基板に半導体素子が接続される場合において、半導体素子１Ｋにより近接した位置に抵抗を配することができる。これにより、配線長を短くすることができ、ノイズの影響をより小さくすることができる。したがって、半導体素子１Ｋにおける特性の安定化、つまり半導体素子１Ｋと回路基板２との間における高周波信号の安定した伝達を実現することができる。また、半導体装置の部品数と製造コストを削減することができる。
なお、実施の形態６においても、第１導電層７、および抵抗層６は、回路基板２側に形成してもよく、半導体素子１Ｋおよび回路基板２の両方に形成してもよい。また、実施の形態６においても、第１導電層７は、バンプ３と同じ材料から構成することが好ましい。この場合、上述した導電性粒子を光硬化性樹脂に分散させた分散液を使用して形成する方法により第１導電層７、バンプ３および抵抗層６を形成する場合には、同じ生産用機材を用いてそれらの全てを形成できるために、更に好ましい。
〈実施の形態７〉
以下、図１０Ａおよび図１０Ｂを参照して、本発明の実施の形態７を詳細に説明する。図１０Ａは、本発明の実施の形態７に係る半導体装置の半導体素子の要部の断面図である。図１０Ｂは、図１０Ａの半導体素子を回路基板に実装したときの、半導体装置の要部の断面図である。
図１０Ａおよび図１０Ｂに示すように、実施の形態７の半導体装置においては、半導体素子１Ｌの少なくとも１つの素子電極１ａの上に第１導電層７が形成され、この第１導電層７の上に誘電体層４が形成され、この誘電体層４を間に挟んで第１導電層７と対向するようにバンプ３が形成される。また、半導体素子１Ｌの他の少なくとも１つの素子電極１ａの上に第１導電層７が形成され、この第１導電層７の上に抵抗層６が形成され、この抵抗層６の上にバンプ３が形成される。実施の形態７のこれ以外の構成は、実施の形態５および６と同様である。
実施の形態７の半導体装置によれば、半導体素子の素子電極と回路基板の基板電極とを接続する、バンプ３を使用した接続手段自体に静電容量を備えたコンデンサと電気抵抗を備えた抵抗とを組み込むことができる。これにより、コンデンサと電気抵抗とを併せ持つ回路を容易に形成することができる。したがって、例えばＣＰＵ演算回路やアナログ信号増幅回路を形成することが容易となる。
なお、実施の形態７においても、バンプ３を使用した平行平板コンデンサおよび抵抗器は回路基板２側に形成してもよく、半導体素子１Ｌおよび回路基板２の両方に形成してもよい。また、バンプ３を使用した平行平板コンデンサを半導体素子１Ｌ側に形成し、抵抗器を回路基板２側に形成することも可能であるし、その逆も可能である。また、実施の形態７においても、第１導電層７は、バンプ３と同じ材料から構成することが好ましい。この場合、上述した導電性粒子を光硬化性樹脂に分散させた分散液を使用して形成する方法により第１導電層７、バンプ３および抵抗層６を形成するものとすれば、同じ生産用機材を用いてそれらを形成できるために、更に好ましい。誘電体層４を、導電性粒子を分散させない光硬化性樹脂により形成するものとすれば、誘電体層４も同じ生産用機材を用いて形成することができるので、更に好ましい。
〈実施の形態８〉
以下、図１１Ａおよび図１１Ｂを参照して、本発明の実施の形態８を詳細に説明する。図１１Ａは、本発明の実施の形態８に係る半導体装置の半導体素子の要部の断面図である。図１１Ｂは、図１１Ａの半導体素子を回路基板に実装した状態の断面図である。
図１１Ａおよび図１１Ｂに示すように、実施の形態８の半導体装置においては、半導体素子１Ｍの少なくとも１つの素子電極１ａに第１導電層７Ｇが形成され、他の少なくとも１つの素子電極１ａに別形状の第１導電層７Ｈが形成され、第１導電層７Ｇ、７Ｈのそれぞれの上に誘電体層４が形成され、この誘電体層４を間に挟んで第１導電層７Ｇ、７Ｈとそれぞれ対向するようにバンプ３が形成される。
ここで、第１導電層７Ｇ、７Ｈは、素子電極１ａとの接合部７Ｇ１、７Ｈ１と、接合部７Ｇ１、７Ｈ１から保護膜５の上にはみ出すように広がる大面積部７Ｇ２、７Ｈ２とから構成される。また、第１導電層７Ｇおよび７Ｈのそれぞれの大面積部７Ｇ２および７Ｈ２は、一部分が互いに平行に重なっており、その重なった部分の間に厚みが一定の別の誘電体層４が形成されている。これにより、第１導電層７Ｇと別形状の第１導電層７Ｈとの間に、別の平行平板コンデンサが形成される。実施の形態８のその他の構成は実施の形態５と同様である。
実施の形態８の半導体装置によれば、半導体素子の素子電極と回路基板の基板電極とを接続する、バンプを使用した接続手段自体に静電容量を備えたコンデンサを組み込むことができるとともに、任意の素子電極１ａ同士を、静電容量を備えたコンデンサを介して最短距離で接続することが可能となる。これにより、高周波回路の安定性の向上を図ることができる。
なお、実施の形態８においても、第１導電層７Ｇ、７Ｈ、誘電体層４、バンプ３、並びに別の誘電体層４は、回路基板２側に形成してもよく、半導体素子１Ｍおよび回路基板２の両方に形成してもよい。また、上述した２つの誘電体層４および別の誘電体層４の少なくとも１つ、または全部を抵抗層６と置き換えることもできる。誘電体層４の少なくとも１つを抵抗層６と置き換えた場合には、上記バンプを使用した接続手段自体に抵抗とコンデンサの並列回路を形成することができ、高周波回路の安定性をさらに向上させることができる。
〈実施の形態９〉
以下、図１２Ａ、図１２Ｂおよび図１２Ｃを参照して、本発明の実施の形態９を詳細に説明する。図１２Ａは、本発明の実施の形態９に係る半導体装置の半導体素子の配線面側の平面図である。図１２Ｂは、図１２ＡのＣ−Ｃ線における断面図である。図１２Ｃは、図１２Ａの半導体素子を回路基板に実装したときの、半導体装置の要部の断面図である。
図１２Ａ、図１２Ｂおよび図１２Ｃに示すように、実施の形態９の半導体装置においては、素子電極１ａの上に第１導電層７Ｉが形成され、第１導電層７Ｉの上に誘電体層４Ｇが形成され、誘電体層４Ｇを間に挟んで第１導電層７Ｉと対向するように第２導電層８が形成され、第２導電層８の上にバンプ３が形成される。ここで、第１導電層７Ｉは、素子電極１ａとの接合部７Ｉ１と、保護膜５の上にはみ出すように広がる大面積部７Ｉ２とから構成される。そして、第２導電層８は、広がりの形状が第１導電層７Ｉの大面積部７Ｉ２と同じになるように形成されており、その全面が、第１導電層７Ｉの大面積部７Ｉ２と平行に対向するように形成される。
実施の形態９の半導体装置によれば、より大きな対向面積を有する導電部材から平行平板コンデンサを形成することが可能となる。これにより、より大きな静電容量のコンデンサを形成することができる。例えば、誘電体層４Ｇの面積を６．２５ｍｍ2とし、誘電体層４Ｇの材料を比誘電率が５のエポキシ樹脂とし、誘電体層４Ｇの厚みを０．１μｍとした場合、静電容量が約１１ｎＦのコンデンサを形成することができる。
この静電容量は、誘電体層４Ｇの厚みを変えることによって調節することができる。例えば、誘電体層４Ｇの厚みを１μｍ〜１ｎｍの範囲で調節することによって、静電容量を１ｎＦ〜１μＦの範囲で調節することが可能である。
また、誘電体層４Ｇの材料を誘電率の大きな、例えばチタン酸バリウム（比誘電率１２００）に変更することで、静電容量を大きくすることが可能である。この場合、誘電体層４Ｇの厚みを１〜３０μｍの範囲で調節することによって、静電容量を０．２７〜２７０μＦの範囲で調節することができる。
なお、実施の形態９においても、第１導電層７Ｉ、誘電体層４Ｇおよび第２導電層８は、回路基板２側に形成してもよく、半導体素子１および回路基板２の両方に形成してもよい。
〈実施の形態１０〉
以下、図１３Ａ、図１３Ｂおよび図１３Ｃを参照して、本発明の実施の形態１０を詳細に説明する。図１３Ａは、本発明の実施の形態１０に係る半導体装置の半導体素子の配線面側の平面図である。図１３Ｂは、図１３ＡのＤ−Ｄ線における断面図である。図１３Ｃは、図１３Ａの半導体素子を回路基板に実装した状態の要部の断面図である。
図１３Ａ、図１３Ｂおよび図１３Ｃに示すように、実施の形態１０の半導体装置においては、素子電極１ａの上に実施の形態９におけると同様の第１導電層７Ｉが形成され、第１導電層７Ｉの上に同じ広がりの形状の誘電体層４Ｇが形成され、誘電体層４Ｇを間に挟んで第１導電層７Ｉと対向するように第２導電層８が形成される。そして、第２導電層８の上にはバンプ３が形成される。
実施の形態１０が実施の形態９と異なるのは、バンプ３の設けられる位置が素子電極１ａの真上からずれていることである。すなわち、実施の形態１０においては、バンプ３は、第２導電層８との接着面の中心Ｏが素子電極１ａから外れるように設けられる。これにより、非常に脆弱な構成要素である素子電極１ａの真上からずれた位置にバンプ３が形成されることになり、半導体装置の信頼性を増すことができる。すなわち、上述したとおり、バンプ３により半導体素子１Ｐの素子電極１ａと回路基板２の基板電極２ａとを接続する際には、バンプ３をある程度の圧力で基板電極２ａに押しつけて、基板電極２ａと接合する必要がある。このため、素子電極１ａが破損されるおそれがすくなからず存在する。したがって、バンプ３を素子電極１ａの真上からずれた位置に設けることによって、バンプ３を基板電極２ａと接合する際に素子電極１ａが破損されることを防止して、半導体装置の信頼性を増すことができる。さらには、バンプ３の設けられる位置が素子電極１ａの真上に限られなくなるために、設計の自由度が増す。
ここで、第１導電層７Ｉ、誘電体層４Ｇおよび第２導電層８から構成されるコンデンサの容量およびその調節の自由度は、実施の形態９におけると同様に行うことができる。なお、実施の形態１０においても、第１導電層７Ｇ、誘電体層４Ｇおよび第２導電層８は、回路基板２側に形成してもよく、半導体素子１Ｐおよび回路基板２の両方に形成してもよい。
〈実施の形態１１〉
以下、図１４Ａおよび図１４Ｂを参照して、本発明の実施の形態１１を詳細に説明する。図１４Ａは、本発明の実施の形態１１に係る半導体装置の半導体素子の要部の断面図である。図１４Ｂは、図１４Ａの半導体素子を回路基板に実装した状態の要部の断面図である。
図１４Ａおよび図１４Ｂに示すように、実施の形態１１の半導体装置においては、半導体素子１Ｑの素子電極１ａの上に第１導電層７が形成され、その上に誘電体層４および抵抗層６が別個に形成され、誘電体層４を間に挟んで第１導電層７と対向するようにバンプ３が形成されるとともに、抵抗層６の上にもバンプ３が形成される。実施の形態１１のそれ以外の構成は実施の形態５および６と同様である。
実施の形態１１によれば、半導体素子の素子電極と回路基板の基板電極とを接続する、バンプを使用した接続手段自体に静電容量を備えたコンデンサと電気抵抗を備えた抵抗との並列回路を組み込むことができる。これにより、例えばＣＰＵ演算回路やアナログ信号増幅回路を形成することが容易となる。
なお、実施の形態１１においても、第１導電層７、誘電体層４および抵抗層６、並びにバンプ３は、回路基板２側に形成してもよく、半導体素子１Ｑおよび回路基板２の両方に形成してもよい。
〈実施の形態１２〉
以下、図１５Ａ、図１５Ｂおよび図１５Ｃを参照して、本発明の実施の形態１２を詳細に説明する。図１５Ａは、本発明の実施の形態１２に係る半導体装置の半導体素子の配線面側の平面図である。図１５Ｂは、図１５ＡのＥ−Ｅ線における断面図である。図１５Ｃは、図１５Ａの半導体素子を回路基板に実装した状態の要部の断面図である。
図１５Ａ〜図１５Ｃに示すように、実施の形態１２の半導体装置においては、複数の素子電極１ａを相互に接続するようにして一体の第１導電層７Ｊが形成され、一体の第１導電層７Ｊの上に誘電体層４および抵抗層６が別個に形成され、誘電体層４を間に挟んで第１導電層７Ｊと対向するようにバンプ３が形成されるとともに、抵抗層６の上にバンプ３が形成される。実施の形態１２のその他の構成は実施の形態５および６と同様である。
本実施の形態１２によれば、複数の素子電極１ａを相互に最短距離で接続することができるとともに、半導体素子の素子電極と回路基板の基板電極とを接続する、バンプを使用した接続手段自体に静電容量を備えたコンデンサと電気抵抗を備えた抵抗との並列回路を組み込むことができる。これにより、高周波回路の安定性の向上を図ることができる。
なお、実施の形態１２においても、第１導電層７Ｊ、誘電体層４および抵抗層６、並びにバンプ３は、回路基板２側に形成してもよく、半導体素子１Ｒおよび回路基板２の両方に形成してもよい。
〈実施の形態１３〉
以下、図１６Ａおよび図１６Ｂを参照して、本発明の実施の形態１３を詳細に説明する。図１６Ａは、本発明の実施の形態１３に係る半導体装置の半導体素子の要部の断面図である。図１６Ｂは、図１６Ａの半導体素子を回路基板に実装したときの、半導体装置の要部の断面図である。
図１６Ａおよび図１６Ｂに示すように、実施の形態１３の半導体装置においては、半導体素子１Ｒの配線面を覆う保護膜５Ｇが素子電極１ａの上をも覆うように形成され、保護膜５Ｇを間に挟んでバンプ３が素子電極１ａと対向するように設けられいる。ここで、保護膜５Ｇは、ポリイミドなどの誘電体材料から構成されており、素子電極１ａ、保護膜５Ｇ、並びにバンプ３が平行平板コンデンサを構成している。つまり、本実施の形態１３においては、誘電体層４は保護膜５Ｇと全く同一の材料から形成されている。
本実施の形態１３によれば、保護膜５Ｇを、素子電極１ａをも覆うように形成するだけで、素子電極１ａおよびバンプ３とともに平行平板コンデンサを構成すべき誘電体層を形成することができる。したがって、特に工数の増大を伴うことなく誘電体層を形成することができる。また、誘電体層が保護膜５Ｇと全く同一の材料から構成されるので、誘電体層の材料を別途用意する必要がなくなる。したがって、工数の増大を抑えることができるとともに、材料の仕入れ、管理に要する手間の増大を抑えることができる。
〈実施の形態１４〉
以下、図１７Ａおよび図１７Ｂを参照して、本発明の実施の形態１４を詳細に説明する。図１７Ａは、本発明の実施の形態１４に係る半導体装置の半導体素子の要部の断面図である。図１７Ｂは、図１７Ａの半導体素子を回路基板に実装した状態の要部の断面図である。
図１７Ａおよび図１７Ｂに示すように、実施の形態１４の半導体装置においては、半導体素子１Ｓの素子電極１ａの上に第１導電層７が形成され、第１導電層７の上に誘電体層４が形成され、誘電体層４の上に、誘電体層４を間に挟んで素子電極１ａと対向するようにバンプ３Ｇが形成される。ここで、バンプ３Ｇは、第１導電層７とは異なる材料、より具体的には第１導電層７よりも柔らかい材料を使用して形成される。実施の形態１４のそれ以外の構成は実施の形態５と同様である。例えば、バンプ３Ｇと第１導電層７とがエポキシ樹脂と銀との混合材料から構成されている場合にも、バンプ３Ｇのエポキシ樹脂の含有量を第１導電層７のそれよりも多くすることで、バンプ３Ｇの柔軟性を高めることができる。これにより、バンプ３Ｇを使用して回路基板２の基板電極２ａと素子電極１ａとを接続するときに発生する応力を吸収することができる。したがって、接続の際の素子電極１ａの破損等を防止することができ、半導体装置の信頼性を高めることができる。
なお、本実施の形態１４においても、第１導電層７、誘電体層４、並びにバンプ３Ｇは、回路基板２側に形成してもよく、半導体素子１Ｓおよび回路基板２の両方に形成してもよい。
〈実施の形態１５〉
以下、図１８を参照して、本発明の実施の形態１５を詳細に説明する。図１８は、本発明の実施の形態１３に係る半導体装置の要部の断面図である。
図１８に示すように、実施の形態１５の半導体装置においては、半導体素子１Ｔの素子電極１ａの上に第１導電層７が形成され、第１導電層７の上に誘電体層４が形成され、誘電体層４の上に、誘電体層４を間に挟んで素子電極１ａと対向するようにバンプ３が形成される。そして、バンプ３と回路基板２の基板電極２ａとはボンディングワイヤ９により接続される。
本実施の形態１５によれば、多段積層構造などワイヤボンディングによる接続が必須の半導体装置においても、バンプ３を使用した、半導体素子１Ｔの素子電極１ａと回路基板２の基板電極２ａとの接続手段自体に平行平板コンデンサを組み込むことができる。
なお、本実施の形態１５においても、誘電体層４の代わりに抵抗層６を設けたり、誘電体層４とともに抵抗層６を設けたりすることも勿論可能である。
以下、図１９を参照して、上記各実施の形態の半導体装置の製造方法をより具体的に説明する。なお、図１９は、実施の形態１の半導体装置を製造する場合を示すものであるが、他の実施の形態の半導体装置も同様の方法で製造することができる。
まず、図１９Ａに示すように、半導体素子１の素子電極１ａの上に、印刷法、インクジェット法、または光造形法によって誘電体層４を形成する。誘電体層４の材料は例えばエポキシ樹脂基材の中にシリカフィラーやチタン酸バリウムを含んだものとすることができる。この後、誘電体層４の材料に応じて必要とされる場合には、半導体素子１を炉に投入し、加熱による誘電体層４の硬化を行う。
次に、図１９Ｂに示すように、印刷法、インクジェット、または光造形法によってバンプ３を形成する。バンプ３の材料は銀ペースト、銅ペーストなど電気抵抗の低い材料とするのが好ましい。
次に、図１９Ｃに示すように、対応するバンプ３と回路基板２の基板電極２ａとを位置合わせしながら、バンプ３と基板電極２とを接合する。このとき必要であれば加圧加熱を行う。
さらに、図１９Ｄに示すように、ディスペンサ１０により封止用樹脂１１を半導体素子１と回路基板２との間に注入する。このように、封止用樹脂１１により半導体素子１と回路基板２との間を封止することにより、外力に対する半導体装置の強度の向上、並びに電極間の接続の信頼性の向上を図ることができる。
以上詳述したように、本発明の半導体装置によれば、半導体素子の素子電極と回路基板の基板電極とを接続する、バンプを使用した接続手段自体に平行平板コンデンサを組み込むことができることから、特に高速動作・高周波数動作が要求される半導体装置において、安定した信号の伝達を実現することができる。また、平行平板コンデンサに加えて抵抗器をも上記接続手段自体に組み込むことができることから、半導体素子の特性のさらなる安定性を確保することも可能である。さらに、従来の半導体装置のように、静電容量部品を別途設ける必要がなくなることから、回路基板への半導体素子の実装性を向上させることができる。これにより、コストダウンを図ることもできる。
本発明は、半導体素子を、バンプを使用して回路基板に接続する場合に適用可能である。

Claims (6)

  1. 複数の素子電極が形成された半導体素子と、
    前記素子電極のそれぞれと対応する基板電極が形成され、前記半導体素子が実装される回路基板と、
    前記素子電極および基板電極の少なくとも一方に設けられ、前記半導体素子が前記回路基板に実装されたときに、対応する前記素子電極と前記基板電極とを接続するバンプと、を具備し、
    前記バンプの少なくとも１つと、当該少なくとも１つのバンプが設けられた前記素子電極との間に誘電体層を有する半導体装置であり、
    前記誘電体層は、広がりの面積が、当該誘電体層が設けられた前記素子電極の広がりの面積よりも大きく、
    前記誘電体層と、当該誘電体層が設けられた前記素子電極との間に更に第１導電層を有し、
    前記第１導電層は、当該第１導電層が設けられた前記素子電極との接合部の面積よりも広がりの面積が大きく、
    前記誘電体層が前記第１導電層と等しい広がりの面積を有し、
    前記バンプと前記誘電体層との間に、前記第１導電層と広がりの面積が等しい第２導電層を有する、半導体装置。
  2. 複数の素子電極が形成された半導体素子と、
    前記素子電極のそれぞれと対応する基板電極が形成され、前記半導体素子が実装される回路基板と、
    前記素子電極および基板電極の少なくとも一方に設けられ、前記半導体素子が前記回路基板に実装されたときに、対応する前記素子電極と前記基板電極とを接続するバンプと、を具備し、
    前記バンプの少なくとも１つと、当該少なくとも１つのバンプが設けられた前記基板電極との間に誘電体層を有する半導体装置であり、
    前記誘電体層は、広がりの面積が、当該誘電体層が設けられた前記基板電極の広がりの面積よりも大きく、
    前記誘電体層と、当該誘電体層が設けられた前記基板電極との間に更に第１導電層を有し、
    前記第１導電層は、当該第１導電層が設けられた前記基板電極との接合部の面積よりも広がりの面積が大きく、
    前記誘電体層が前記第１導電層と等しい広がりの面積を有し、
    前記バンプと前記誘電体層との間に、前記第１導電層と広がりの面積が等しい第２導電層を有する、半導体装置。
  3. 複数の素子電極が形成された半導体素子と、
    前記素子電極のそれぞれと対応する基板電極が形成され、前記半導体素子が実装される回路基板と、
    前記素子電極および基板電極の少なくとも一方に設けられ、前記半導体素子が前記回路基板に実装されたときに、対応する前記素子電極と前記基板電極とを接続するバンプと、を具備し、
    前記バンプの少なくとも１つと、当該少なくとも１つのバンプが設けられた前記素子電極との間に第１誘電体層を有し、
    前記バンプの少なくとも１つと、当該少なくとも１つのバンプが設けられた前記基板電極との間に第２誘電体層を有する半導体装置であり、
    前記第１誘電体層は、広がりの面積が、当該第１誘電体層が設けられた前記素子電極の広がりの面積よりも大きく、
    前記第１誘電体層と、当該第１誘電体層が設けられた前記素子電極との間に更に第１Ａ導電層を有し、
    前記第１Ａ導電層は、当該第１Ａ導電層が設けられた前記素子電極との接合部の面積よりも広がりの面積が大きく、
    前記第１誘電体層が前記第１Ａ導電層と等しい広がりの面積を有し、
    前記バンプと前記第１誘電体層との間に、前記第１Ａ導電層と広がりの面積が等しい第２Ａ導電層を有し、
    前記第２誘電体層は、広がりの面積が、当該第２誘電体層が設けられた前記基板電極の広がりの面積よりも大きく、
    前記第２誘電体層と、当該第２誘電体層が設けられた前記基板電極との間に更に第１Ｂ導電層を有し、
    前記第１Ｂ導電層は、当該第１Ｂ導電層が設けられた前記基板電極との接合部の面積よりも広がりの面積が大きく、
    前記第２誘電体層が前記第１Ｂ導電層と等しい広がりの面積を有し、
    前記バンプと前記第２誘電体層との間に、前記第１Ｂ導電層と広がりの面積が等しい第２Ｂ導電層を有する、半導体装置。
  4. 前記バンプの他の少なくとも１つと、当該他の少なくとも１つのバンプが設けられた前記素子電極または基板電極との間に抵抗層を有する請求項１〜３のいずれか１項に記載の半導体装置。
  5. 前記バンプは、前記第２導電層、前記第２Ａ導電層、または前記第２Ｂ導電層との接着面の中心が、当該バンプが設けられた前記素子電極または基板電極から外れている請求項１〜３のいずれか１項に記載の半導体装置。
  6. 前記バンプが前記第１導電層、前記第１Ａ導電層、または前記第１Ｂ導電層よりも柔軟な材料から形成される請求項１〜３のいずれか１項に記載の半導体装置。
JP2010510998A 2008-05-09 2009-04-14 半導体装置、およびその製造方法 Expired - Fee Related JP5386481B2 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2010510998A JP5386481B2 (ja) 2008-05-09 2009-04-14 半導体装置、およびその製造方法

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
JP2008123645 2008-05-09
JP2008123645 2008-05-09
JP2010510998A JP5386481B2 (ja) 2008-05-09 2009-04-14 半導体装置、およびその製造方法
PCT/JP2009/001724 WO2009136468A1 (ja) 2008-05-09 2009-04-14 半導体装置、およびその製造方法

Publications (2)

Publication Number Publication Date
JPWO2009136468A1 JPWO2009136468A1 (ja) 2011-09-01
JP5386481B2 true JP5386481B2 (ja) 2014-01-15

Family

ID=41264525

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2010510998A Expired - Fee Related JP5386481B2 (ja) 2008-05-09 2009-04-14 半導体装置、およびその製造方法

Country Status (4)

Country Link
US (1) US8415794B2 (ja)
JP (1) JP5386481B2 (ja)
CN (1) CN102017113B (ja)
WO (1) WO2009136468A1 (ja)

Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8044512B2 (en) * 2009-06-25 2011-10-25 International Business Machines Corporation Electrical property altering, planar member with solder element in IC chip package
JP2014120490A (ja) * 2012-12-13 2014-06-30 Apic Yamada Corp バンプ形成装置とその方法、配線形成装置とその方法、および、配線構造体
WO2014083782A1 (ja) * 2012-11-30 2014-06-05 アピックヤマダ株式会社 レジスト膜形成装置とその方法、導電膜形成および回路形成装置とその方法、電磁波シールド形成装置とその方法、短波長高透過率絶縁膜の成膜装置とその方法、蛍光体の成膜装置とその方法、微量材料合成装置とその方法、樹脂モールド装置、樹脂モールド方法、薄膜形成装置、有機ｅｌ素子、バンプ形成装置とその方法、配線形成装置とその方法、および、配線構造体
JP2014157897A (ja) * 2013-02-15 2014-08-28 Apic Yamada Corp レジスト膜形成装置とその方法、導電膜形成および回路形成装置とその方法、電磁波シールド形成装置とその方法、短波長高透過率絶縁膜の成膜装置とその方法、蛍光体の成膜装置とその方法、および、微量材料合成装置とその方法
US9536848B2 (en) * 2014-10-16 2017-01-03 Globalfoundries Inc. Bond pad structure for low temperature flip chip bonding
KR101703261B1 (ko) * 2015-11-13 2017-02-06 가부시키가이샤 노다스크린 반도체 장치
JP7412310B2 (ja) * 2020-09-14 2024-01-12 三菱電機株式会社 半導体装置およびその製造方法
CN113113375B (zh) * 2021-04-09 2024-05-28 中国科学技术大学 一种用于毫米波频段芯片封装的垂直互连结构

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006344896A (ja) * 2005-06-10 2006-12-21 Nec System Technologies Ltd Ｌｓｉパッケージ及び回路基板
JP2007005351A (ja) * 2005-06-21 2007-01-11 Seiko Epson Corp 電子基板、電子基板の製造方法および電子機器

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2502581B2 (ja) * 1987-04-09 1996-05-29 松下電器産業株式会社 半導体素子の突起電極形成方法
GB2206221B (en) 1987-06-05 1991-11-27 Fuji Photo Film Co Ltd Electronic flash for a camera
US5404265A (en) 1992-08-28 1995-04-04 Fujitsu Limited Interconnect capacitors
JP4057261B2 (ja) 2001-08-09 2008-03-05 松下電器産業株式会社 半導体装置及びその製造方法
US7335995B2 (en) * 2001-10-09 2008-02-26 Tessera, Inc. Microelectronic assembly having array including passive elements and interconnects
WO2005065336A2 (en) * 2003-12-30 2005-07-21 Tessera, Inc. High-frequency chip packages
KR100669830B1 (ko) * 2004-11-16 2007-04-16 삼성전자주식회사 이방성 도전막을 이용한 적층 패키지
JP5027431B2 (ja) 2006-03-15 2012-09-19 ルネサスエレクトロニクス株式会社 半導体装置

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006344896A (ja) * 2005-06-10 2006-12-21 Nec System Technologies Ltd Ｌｓｉパッケージ及び回路基板
JP2007005351A (ja) * 2005-06-21 2007-01-11 Seiko Epson Corp 電子基板、電子基板の製造方法および電子機器

Also Published As

Publication number Publication date
JPWO2009136468A1 (ja) 2011-09-01
CN102017113B (zh) 2013-06-12
US20110042808A1 (en) 2011-02-24
US8415794B2 (en) 2013-04-09
CN102017113A (zh) 2011-04-13
WO2009136468A1 (ja) 2009-11-12

Similar Documents

Publication Publication Date Title
JP5386481B2 (ja) 半導体装置、およびその製造方法
US7046501B2 (en) Capacitor-embedded substrate
US9066422B2 (en) Electronic component
JP5756515B2 (ja) チップ部品内蔵樹脂多層基板およびその製造方法
JP5352437B2 (ja) 半導体装置の製造方法
WO2007105763A1 (ja) 回路基板、電子回路装置及び表示装置
JP2002083845A (ja) フレキシブル配線基板、ｉｃチップ実装フレキシブル配線基板およびこれを用いた表示装置並びにｉｃチップ実装構造、ｉｃチップ実装フレキシブル配線基板のボンディング方法
US11540393B2 (en) Multilayer substrate, multilayer substrate mounting structure, method of manufacturing multilayer substrate, and method of manufacturing electronic device
KR102117469B1 (ko) 전자 소자 모듈 및 그 제조 방법
JP4908091B2 (ja) 半導体装置
JP2008141059A (ja) 半導体装置
CN107958875B (zh) 半导体装置以及布线基板的设计方法
WO2000049652A1 (fr) Materiau de liaison, dispositif semi-conducteur et procede de fabrication, carte et dispositif electronique
JP4383324B2 (ja) 半導体装置
JP2011071234A (ja) 半導体装置およびその製造方法
JP2002359343A (ja) 半導体装置
JPH06209168A (ja) セラミック多層基板
US20080137315A1 (en) Electronic component device and method of mounting electronic component
JPH0371614A (ja) 面実装形複合部品
JP4547655B2 (ja) 半導体装置
JP2012093646A (ja) 電子デバイス及びその製造方法
KR101107659B1 (ko) 반도체 패키지
WO2016190114A1 (ja) 電子機器
JP2017126704A (ja) 複合電子部品
JP2007150201A (ja) チップ抵抗器

Legal Events

Date Code Title Description
A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20130425

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20130621

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20130711

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20130828

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20130919

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20131007

R150 Certificate of patent or registration of utility model

Ref document number: 5386481

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

Free format text: JAPANESE INTERMEDIATE CODE: R150

LAPS Cancellation because of no payment of annual fees