JP7412310B2 - 半導体装置およびその製造方法 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims description 155
- 238000004519 manufacturing process Methods 0.000 title description 57
- 238000010438 heat treatment Methods 0.000 claims description 13
- 229920001187 thermosetting polymer Polymers 0.000 claims description 5
- 238000000034 method Methods 0.000 description 68
- 239000010410 layer Substances 0.000 description 22
- 239000000758 substrate Substances 0.000 description 16
- 230000007547 defect Effects 0.000 description 10
- 238000010586 diagram Methods 0.000 description 10
- 230000000694 effects Effects 0.000 description 9
- 239000002184 metal Substances 0.000 description 7
- 239000011347 resin Substances 0.000 description 7
- 229920005989 resin Polymers 0.000 description 7
- 230000000052 comparative effect Effects 0.000 description 6
- 238000007789 sealing Methods 0.000 description 5
- 238000013007 heat curing Methods 0.000 description 2
- 238000001723 curing Methods 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 238000000465 moulding Methods 0.000 description 1
- 238000002360 preparation method Methods 0.000 description 1
- 239000002356 single layer Substances 0.000 description 1
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- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/484—Connecting portions
- H01L2224/48463—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond
- H01L2224/48465—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond the other connecting portion not on the bonding area being a wedge bond, i.e. ball-to-wedge, regular stitch
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- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/484—Connecting portions
- H01L2224/48475—Connecting portions connected to auxiliary connecting means on the bonding areas, e.g. pre-ball, wedge-on-ball, ball-on-ball
- H01L2224/48476—Connecting portions connected to auxiliary connecting means on the bonding areas, e.g. pre-ball, wedge-on-ball, ball-on-ball between the wire connector and the bonding area
- H01L2224/48477—Connecting portions connected to auxiliary connecting means on the bonding areas, e.g. pre-ball, wedge-on-ball, ball-on-ball between the wire connector and the bonding area being a pre-ball (i.e. a ball formed by capillary bonding)
- H01L2224/48478—Connecting portions connected to auxiliary connecting means on the bonding areas, e.g. pre-ball, wedge-on-ball, ball-on-ball between the wire connector and the bonding area being a pre-ball (i.e. a ball formed by capillary bonding) the connecting portion being a wedge bond, i.e. wedge on pre-ball
- H01L2224/48479—Connecting portions connected to auxiliary connecting means on the bonding areas, e.g. pre-ball, wedge-on-ball, ball-on-ball between the wire connector and the bonding area being a pre-ball (i.e. a ball formed by capillary bonding) the connecting portion being a wedge bond, i.e. wedge on pre-ball on the semiconductor or solid-state body
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- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
- H01L2224/491—Disposition
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- H01L2224/85—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector
- H01L2224/85009—Pre-treatment of the connector or the bonding area
- H01L2224/85051—Forming additional members, e.g. for "wedge-on-ball", "ball-on-wedge", "ball-on-ball" connections
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Description
<半導体装置の製造方法>
図1は、実施の形態1に係る半導体装置の製造方法を示すフローチャートである。図2は、実施の形態1に係る半導体装置を示す部分断面模式図である。図3は、実施の形態1に係る半導体装置を示す模式図である。なお、図2は図3に示した半導体装置における半導体素子2近傍の部分断面模式図である。
上述のような半導体装置の製造方法によって得られた半導体装置では、図2および図3に示すように、半導体素子2の電極21に対して導電性バンプ部6を介して導電性ワイヤ1が接続されている。このため、導電性バンプ部6が形成されていない状態よりも、他の半導体素子4と導電性ワイヤ1との絶縁距離を大きくすることができる。
本開示にしたがった半導体装置の製造方法は、電極21を有する半導体素子2を準備する工程(S10)と、電極上に、導電性バンプ部6を形成する工程(S20,S30)と、導電性バンプ部上に導電性ワイヤ1を接続する工程(S40)と、を備える。導電性バンプ部6を形成する工程(S20,S30)は、電極21上に、第1導電性部材を塗布する工程(S20)と、第1導電性バンプ6aを形成する工程(S30)とを含む。第1導電性バンプ6aを形成する工程(S30)では、第1導電性部材を加熱することにより硬化させて、第1導電性バンプ6aを形成する。第1導電性バンプ6aは、導電性バンプ部6に含まれる。
<半導体装置の製造方法>
図7は、実施の形態2に係る半導体装置の製造方法を示すフローチャートである。図8は、実施の形態2に係る半導体装置を示す部分断面模式図である。
上述のような半導体装置の製造方法によって得られた半導体装置では、図8に示すように、半導体素子2の電極21に対して積層構造の導電性バンプ部6を介して導電性ワイヤ1が接続されている。導電性バンプ部6は、電極21の表面に接続された第1導電性バンプ6aと、当該第1導電性バンプ6a上に積層された第2導電性バンプ6bとを含む。このため、図2に示したような単層の導電性バンプ部6よりも導電性バンプ部6の高さを高くできる。したがって、他の半導体素子4と導電性ワイヤ1との距離をより大きくすることができる。
本実施形態に係る半導体装置の製造方法では、導電性バンプ部6を形成する工程は、第1導電性バンプ上に、第2導電性部材を塗布する工程(S240)と、第2導電性バンプ6bを形成する工程(S250)とを含む。第2導電性バンプを形成する工程(S250)では、第2導電性部材を加熱することにより硬化させて、第2導電性バンプ6bを形成する。第2導電性バンプ6bは、導電性バンプ部6に含まれる。つまり、導電性バンプ部6は、第1導電性バンプ6aと、第1導電性バンプ6a上に積層された第2導電性バンプ6bとを含む。
<半導体装置の製造方法>
図9は、実施の形態3に係る半導体装置の製造方法を示すフローチャートである。図10は、実施の形態3に係る半導体装置を示す部分平面模式図である。図11は、実施の形態3に係る半導体装置を示す部分断面模式図である。
本開示にしたがった半導体装置は、基板20と、電極21を有する半導体素子2と、平面形状が帯状の第1導電性バンプ6aと、複数の第2導電性バンプ6bと、第1導電性ワイヤ1aと、第2導電性ワイヤ1bとを主に備える。第1導電性バンプ6aは、電極21上に形成される。複数の第2導電性バンプ6bは、第1導電性バンプ6a上に分散して配置される。第1導電性ワイヤ1aは、第1導電性バンプ6aに接続される。第2導電性ワイヤ1bは、第2導電性バンプ6b上に接続される。第1導電性ワイヤ1aと第2導電性ワイヤ1bとは同じ方向に沿うように形成されている。なお、第1導電性バンプ6aに複数の第1導電性ワイヤ1aが接続されていてもよい。
上記半導体装置の製造方法において、第1導電性部材を塗布する工程(S320)では、電極21上において第1方向に沿って伸びる帯状に第1導電性部材が塗布される。第2導電性部材を塗布する工程(S340)では、第1導電性バンプ6a上の複数箇所に第2導電性部材を塗布する。導電性ワイヤを接続する工程は、第1導電性バンプ6a上に第1導電性ワイヤを接続する工程(S360)と、第2導電性バンプ6b上に第2導電性ワイヤを接続する工程とを含む。
<半導体装置の製造方法>
図12は、実施の形態4に係る半導体装置の製造方法を示すフローチャートである。図13は、実施の形態4に係る半導体装置を示す部分模式図である。
本開示にしたがった半導体装置は、基板(図示せず)と、電極21を有する半導体素子2と、電極21上に帯状に形成された第1導電性バンプ6aと、複数の第1導電性ワイヤ1aとを主に備える。複数の第1導電性ワイヤ1aは、第1導電性バンプ6aに接続されている。複数の第1導電性ワイヤ1aは、互いに間隔を隔てて配置されている。複数の第1導電性ワイヤ1aは、同じ方向に沿って延びている。
上記半導体装置の製造方法において、第1導電性部材を塗布する工程(S420)では、電極21上において第1方向に沿って伸びる帯状に第1導電性部材が塗布される。導電性ワイヤを接続する工程(S440)では、第1導電性バンプ6a上に複数の導電性ワイヤとしての複数の第1導電性ワイヤ1aを接続する。
<半導体装置の製造方法>
図14は、実施の形態5に係る半導体装置の製造方法を示すフローチャートである。図15は、実施の形態5に係る半導体装置を示す部分断面模式図である。
本開示にしたがった半導体装置は、基板20と、電極21を有する半導体素子2と、電極21上に形成された導電性バンプ部6としての第1導電性バンプ6aと、導電性ワイヤ1としての第1導電性ワイヤ1aと、上層導電性バンプ6cと、上層導電性ワイヤ1cとを主に備える。第1導電性ワイヤ1aは、第1導電性バンプ6aに接続されている。第1導電性バンプ6a上の領域において、第1導電性ワイヤ1a上に上層導電性バンプ6cが配置されている。上層導電性ワイヤ1cは、上層導電性バンプ6cに接続されている。第1導電性ワイヤ1aと上層導電性ワイヤ1cとは、互いに間隔を隔てて配置されている。第1導電性ワイヤ1aと上層導電性ワイヤ1cとは、同じ方向に沿って延びている。
上記半導体装置の製造方法は、上層導電性部材を塗布する工程(S550)と、上層導電性バンプを形成する工程(S560)と、上層導電性ワイヤ1cを接続する工程(S570)とを備える。上層導電性部材を塗布する工程(S550)では、導電性ワイヤを接続する工程(S40)の後、導電性バンプ部6上の領域において導電性ワイヤとしての第1導電性ワイヤ1a上に上層導電性部材を塗布する。上層導電性バンプ6cを形成する工程(S560)では、上層導電性部材を加熱することによって硬化させて、上層導電性バンプ6cを形成する。上層導電性ワイヤ1cを接続する工程(S570)では、上層導電性バンプ6c上に上層導電性ワイヤ1cを接続する。
Claims (2)
- 電極を有する半導体素子を準備する工程と、
前記電極上に、導電性バンプ部を形成する工程と、
前記導電性バンプ部上に導電性ワイヤを接続する工程と、を備え、
前記導電性バンプ部を形成する工程は、
前記電極上に、第1導電性部材を塗布する工程と、
前記第1導電性部材を加熱することにより硬化させて、前記導電性バンプ部に含まれる第1導電性バンプを形成する工程と、
前記第1導電性バンプ上に、第2導電性部材を塗布する工程と、
前記第2導電性部材を加熱することにより硬化させて、前記導電性バンプ部に含まれる第2導電性バンプを形成する工程と、を含み、
前記第1導電性部材を塗布する工程では、前記電極上において第1方向に沿って伸びる帯状に前記第1導電性部材が塗布され、
前記第2導電性部材を塗布する工程では、前記第1導電性バンプ上の複数箇所に前記第2導電性部材を塗布し、
前記導電性ワイヤを接続する工程は、
前記第1導電性バンプ上に第1導電性ワイヤを接続する工程と、
前記第2導電性バンプ上に第2導電性ワイヤを接続する工程とを含む、半導体装置の製造方法。 - 電極を有する半導体素子と、
前記電極上に帯状に形成された、流動性を有する第1導電性部材を熱硬化した第1導電性バンプと、
前記第1導電性バンプ上に形成された、流動性を有する第2導電性部材を熱硬化した複数の第2導電性バンプと、
前記第1導電性バンプに接続された第1導電性ワイヤと、
前記第2導電性バンプ上に接続された第2導電性ワイヤとを備える、半導体装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2020153923A JP7412310B2 (ja) | 2020-09-14 | 2020-09-14 | 半導体装置およびその製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2020153923A JP7412310B2 (ja) | 2020-09-14 | 2020-09-14 | 半導体装置およびその製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2022047892A JP2022047892A (ja) | 2022-03-25 |
JP7412310B2 true JP7412310B2 (ja) | 2024-01-12 |
Family
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Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2020153923A Active JP7412310B2 (ja) | 2020-09-14 | 2020-09-14 | 半導体装置およびその製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP7412310B2 (ja) |
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