JP5308979B2 - 半導体パッケージ - Google Patents

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Description

この発明は、樹脂封止型の半導体パッケージに関する。
従来の半導体パッケージとしては、例えば図8に示すように、半導体チップ101を半田により板状に形成された金属製のダイパッド102の上面に固定し、これら半導体チップ101及びダイパッド102を封止樹脂103により封止したものがある(例えば、特許文献1参照)。この半導体パッケージにおいては、半導体チップ101において生じた熱を効率よく外方に放熱するために、ダイパッド102の下面を封止樹脂103から外方に露出させている。
特開平11−312775号公報
しかしながら、上記従来の半導体パッケージに対して熱サイクル試験や熱疲労試験あるいは吸湿リフローを実施する等して、半導体パッケージを加熱冷却すると、ダイパッド102と封止樹脂103との材質の違いに基づく両者間の熱膨張係数や熱伝導率の差によって、半導体チップ101とダイパッド102とが剥離しまう虞がある。具体的に説明すれば、半導体パッケージを加熱冷却した際には、ダイパッド102がその上面に沿う方向(面方向)に封止樹脂103よりも大きく膨張収縮するため、半導体チップ101とダイパッド102とを接合する半田には大きなせん断応力が発生する。これにより、半田にクラックが生じる等して、半導体チップ101とダイパッド102とが剥離する。
このように剥離に至る現象は、ダイパッド102の下面だけでなく、側面の一部も外方に露出している構成の半導体パッケージにおいて、特に生じ易い。
なお、従来では、例えばダイパッド102にその上面から窪む溝を形成し、この溝に封止樹脂103を係合させることで、上記剥離現象を抑制することも考えられている。しかしながら、この構成では、半導体パッケージの加熱冷却を繰り返すことによる半田の疲労を十分に抑えることができず、依然として剥離現象を十分に防止できない、という問題がある。
本発明は、上述した事情に鑑みたものであって、ダイパッドと半導体チップとの剥離を防止できる半導体パッケージを提供することを目的とする。
この課題を解決するために、本発明の半導体パッケージは、板状に形成されたダイパッドと、該ダイパッドの上面に半田を介して接合される半導体チップと、前記ダイパッドの下面が露出するように前記ダイパッド及び前記半導体チップを封止する封止樹脂とを備え、前記ダイパッドに、その下面を複数の分割領域に区画するように、かつ、前記上面における前記半導体チップの配置領域が各分割領域と前記ダイパッドの厚さ方向に重なるように、前記下面から窪む平面視ライン状の係合溝が形成され、当該係合溝に前記封止樹脂が充填されることで、前記複数の分割領域のうち少なくとも一つの分割領域が、前記封止樹脂によって囲まれ、前記係合溝の長手方向の端部が、前記ダイパッドの厚さ方向に貫通するとともに前記係合溝の幅よりも幅広の長孔形状に形成された貫通孔に連結され、前記係合溝に充填された前記封止樹脂が前記貫通孔に充填された前記封止樹脂に一体に連なっていることを特徴とする。





本発明の半導体パッケージにおいては、ダイパッドの下面が複数の分割領域に区画されることで、各分割領域の面積がダイパッドの下面全体の面積よりも小さくなる。
また、半導体パッケージの加熱に伴うダイパッドの面方向への膨張は、複数の分割領域においてそれぞれ生じるため、各分割領域においてダイパッドが封止樹脂に対して前記面方向に膨張する大きさが、係合溝を形成しない場合と比較して小さくなる。特に、封止樹脂によって囲まれた分割領域(以下、アイランド領域と呼ぶ。)では、ダイパッドの下面側が封止樹脂によって囲まれるため、このアイランド領域を含むダイパッド部分が面方向に膨張する大きさを特に小さく抑えることができる。したがって、ダイパッド全体が、封止樹脂に対して面方向に膨張する大きさを小さく抑えることができる。
そして、半導体チップの配置領域は、複数の分割領域とダイパッドの厚さ方向に重なっているため、半導体パッケージが加熱されても、半導体チップとダイパッドとを接合する半田に作用するせん断応力を小さく抑えることができる。したがって、半導体チップとダイパッドとが剥離することを防止できる。
そして、前記半導体パッケージにおいて、前記ダイパッドには、前記上面よりも高さ位置を低く設定した段差面が、前記上面の周縁の一部に隣り合わせて形成され、前記段差面に前記貫通孔が形成されていてもよい。
また、前記半導体パッケージにおいては、前記係合溝が直線状に形成されていてもよい。
この構成の場合には、係合溝がダイパッドの下面に沿って蛇行している場合と比較して、封止樹脂の形成時において溶融した樹脂を係合溝に流し込み易い。すなわち、係合溝に対する封止樹脂の充填不良を防止することができる。
さらに、前記半導体パッケージにおいて、前記ダイパッドが平面視矩形状に形成されている場合には、前記係合溝が、前記ダイパッドの各辺に対して傾斜する方向に延びるように形成されていることが好ましい。
この場合には、ダイパッドの辺に沿って延びるように係合溝を形成する場合と比較して、係合溝の長手寸法をより長く設定することができるため、ダイパッドと封止樹脂とをより強固に係合させることが可能となる。
また、前記半導体パッケージにおいては、前記係合溝が複数形成され、これら複数の係合溝が互いに連結されていることが好ましい。
なお、係合溝同士の連結には、例えば係合溝同士の交差や分岐が含まれる。
このように構成することで、ダイパッドの下面をより多くの分割領域に区画することが可能となる。
なお、前記半導体パッケージにおいては、前記係合溝の一部が、平面視で前記配置領域の中央と前記厚さ方向に重なっていてもよい。
また、前記半導体パッケージにおいては、各分割領域と重なる前記配置領域の各部分の面積が互いに等しくてもよい。
本発明によれば、ダイパッドの下面が複数の分割領域に区画されることで、半導体パッケージの加熱に伴うダイパッドの面方向への膨張を抑えることができる。そして、半導体チップの配置領域が複数の分割領域とダイパッドの厚さ方向に重なることで、半導体パッケージの加熱によって半導体チップとダイパッドとを接合する半田に生じるせん断応力を小さく抑えることができる。
特に、複数の分割領域のうち少なくとも一つが、封止樹脂によって囲まれたアイランド領域となっていることで、半導体パッケージの加熱に伴うダイパッドの面方向への膨張をさらに抑制できるため、前記半田に生じるせん断応力を特に小さく抑えることができる。
以上のことから、半導体チップとダイパッドとが剥離することを防止でき、半導体パッケージの信頼性向上を図ることができる。
本発明の一実施形態に係る半導体パッケージをダイパッドの上面側から見た状態を示す概略平面図である。 図1の半導体パッケージをダイパッドの下面側から見た状態を示す概略平面図である。 図1,2のA−A矢視断面図である。 図1,2のB−B矢視断面図である。 本発明の他の実施形態に係る半導体パッケージをダイパッドの上面側から見た状態を示す概略平面図である。 図5の半導体パッケージをダイパッドの下面側から見た状態を示す概略平面図である。 本発明の他の実施形態に係る半導体パッケージをダイパッドの下面側から見た状態を示す概略平面図である。 従来の半導体パッケージの一例を示す概略断面図である。
以下、図1〜4を参照して本発明の一実施形態について説明する。
図1〜3に示すように、この実施形態に係る半導体パッケージ1は、半導体チップ2、ダイパッド3、連結リード4、リード5及び接続子6を封止樹脂7により封止して大略構成されている。
半導体チップ2は、例えばダイオードやトランジスタなどの半導体素子であり、平面視矩形の板状に形成されてその上面2a及び下面2bに電極を有して構成されている。
ダイパッド3、連結リード4及びリード5は、銅材等のように導電性を有して塑性変形可能な板材にプレス加工を施してなるリードフレームによって構成されるものである。
ダイパッド3は平面視略矩形板状に形成され、その上面3aの中央部には半田11を介して半導体チップ2の下面2bが接合されている。これによって、半導体チップ2とダイパッド3とが電気的に接続されている。なお、半導体チップ2もダイパッド3と同様に平面視矩形状に形成されており、半導体チップ2はその各辺がダイパッド3の各辺に平行するようにダイパッド3に固定されている。
そして、平面視矩形状に形成されたダイパッド3の一方の対辺に沿う方向(X軸方向)の一端部に、連結リード4が一体に連結されている。なお、図示例では、連結リード4がダイパッド3の一端部に位置するダイパッド3の辺の中間部分に連結されている。また、ダイパッド3のうちX軸方向の他端部には、上面3aよりも高さ位置を低く設定した段差面3cが形成されている。
以上のように大略構成されるダイパッド3の上面3a側には、図1,4に示すように、ダイパッド3の側面3dから側方に突出する上面側突起部13が形成されている。なお、上面側突起部13は、例えばダイパッド3の上面3aの周縁全体に形成されていてもよいが、本実施形態においては、周縁の一部にのみ形成されている。具体的に説明すれば、ダイパッド3の上面3aのうちX軸方向に延びるダイパッド3の一方の対辺のみに形成されている。なお、上面側突起部13は、ダイパッド3上面3aのうち、連結リード4が連結されたダイパッド3の一端部側の辺、及び、段差面3cに隣り合う他端部側の辺には形成されていない。このように、一方の対辺に形成された一対の上面側突起部13は、それぞれダイパッド3上面3aの周縁に沿ってX軸方向に延びるように形成されている。
これら一対の上面側突起部13は、半導体パッケージの製造に際して、ダイパッド3の上面3aの周縁をダイパッド3の厚さ方向(Z軸方向)から押圧することで、押圧されたダイパッド3の周縁部分がダイパッド3の側面3dから側方に張り出すようにダイパッド3が塑性変形して形成される。
一方、図2〜4に示すように、ダイパッド3の下面3bには、当該下面3bから窪む平面視ライン状の係合溝15が2つ形成されている。各係合溝15は、直線状に延びて形成され、その幅寸法が長手方向にわたって一定となっている。また、各係合溝15の一部は、平面視で半導体チップ2の配置領域の中央とZ軸方向に重なっている。
そして、第一係合溝15Aは、平面視矩形状に形成されたダイパッド3の他方の対辺に沿う方向(Y軸方向)に延びており、その両端がダイパッド3の一方の対辺に位置するダイパッド3の側面3dに開口している。
また、第二係合溝15Bは、X軸方向に延びており、その一端がダイパッド3上面3aの一端部側の辺に位置するダイパッド3の側面3dに開口している。一方、第二係合溝15Bの他端は、ダイパッド3上面3aの他端側の辺を越えて位置するものの、段差面3cと重なる位置に配されているため、ダイパッド3の側面3dには開口していない。ただし、第二係合溝15Bの他端は、ダイパッド3の段差面3c領域においてZ軸方向に貫通して形成される貫通孔17に連結されており、この貫通孔17を介してダイパッド3の段差面3cに開口している。なお、この貫通孔17は、平面視でY軸方向に延びる長孔形状に形成されており、第二係合溝15Bと同様にダイパッド3の側面3dには開口していない。
これら2つの係合溝15は、半導体チップ2の配置領域の中央と重なる位置において互いに直交している。
このように係合溝15が形成されることで、ダイパッド3の下面3bが複数の分割領域31に区画される。また、半導体チップ2の配置領域21が各分割領域31とZ軸方向に重なる。なお、この実施形態においては、2つの係合溝15が互いに交差すると共に、第一係合溝15Aの両端及び第二係合溝15Bの他端がそれぞれダイパッド3の側面3dに開口するため、ダイパッド3の下面3bが3つの分割領域31に区画されている。
また、平面視矩形状を呈する半導体チップ2の配置領域21の各辺が2つの係合溝15の長手方向に平行しているため、各分割領域31と重なる配置領域21の各部分がいずれも平面視矩形状となる。さらに、2つの係合溝15が半導体チップ2の配置領域21の中央と重なる位置において直交しているため、各分割領域31と重なる配置領域21の各部分の形状や面積が互いに等しくなっている。
なお、ダイパッド3の他端部側に位置する分割領域31Bのうち、ダイパッド3上面3aと重なる領域部分32(以下、上面側領域部分32と呼ぶ。)は、同じ分割領域31Bのうち段差面3cと重なる領域部分33(以下、段差面側領域部分33と呼ぶ。)によって互いに連結されているものの、第二係合溝15Bによって実質的に2つに分割されている。
さらに、この分割領域31Bにおいて、実質的に2つに分割された上面側領域部分32と段差面側領域部分33とを連結する部分は、第二係合溝15Bよりも幅広の長孔形状に形成された貫通孔17によって小さく設定されている。
図1〜3に示すように、連結リード4は、ダイパッド3と比較して細長い形状を呈しており、ダイパッド3の一端部から離れる方向(X軸負方向)に延長するように形成されている。また、連結リード4には折り曲げ加工が施されており、これによって、ダイパッド3の上面3aが連結リード4やリード5よりも下方向(Z軸負方向)にずらして配置されている。さらに詳細に説明すれば、連結リード4の厚さ寸法はダイパッド3よりも小さく設定され、連結リード4の表面がダイパッド3の上面3aに連なるように、上面3a側に寄せた位置に連結されている。
リード5は、ダイパッド3の一端部に対して間隔をあけて複数(図示例では2つ)配されており、それぞれ連結リード4に平行してダイパッド3から離間するようにX軸負方向に延びている。
各接続子6は、半導体チップ2上及びリード5上の両方に接合されており、これによって、半導体チップ2及びリード5が互いに電気接続されている。なお、接続子6は、図示例のようにボンディングワイヤによって構成されていてもよいが、例えば銅材等の板状部材によって構成されてもよい。そして、接続子6が板状部材からなる場合には、その両端が半田等の導電性接着剤を介して半導体チップ2やリード5に接合されればよい。
封止樹脂7は、半導体チップ2及び接続子6を埋設するように、ダイパッド3の上面3a及び側面3d、並びに、連結リード4及びリード5の一部を封止している。また、封止樹脂7は、2つの係合溝15及び貫通孔17にも充填されている。これにより、封止樹脂7は、上面側突起部13とダイパッド3の厚さ方向に係合している。
なお、ダイパッド3の下面3bは封止樹脂7の外側に露出し、また、連結リード4及びリード5の延出方向先端側は封止樹脂7の外側に突出している。さらに、ダイパッド3の他端部に位置するダイパッド3の側面3dも露出している。
そして、この状態においては、ダイパッド3の一端部側に位置する2つの分割領域31Aが封止樹脂7によって4方向から完全に囲まれたアイランド領域をなしている。
一方、ダイパッド3の他端部側の側面3dが露出しているため、ダイパッド3の他端部側に位置する分割領域31Bは封止樹脂7によって完全には囲まれていない。ただし、封止樹脂7が、ダイパッド3の一方の対辺に位置するダイパッド3の側面3dを封止すると共に第一係合溝15Aに充填されていることから、この分割領域31Bは封止樹脂7によって三方向から囲まれている。また、この分割領域31Bのうち実質的に分割された2つの上面側領域部分32は、同じ分割領域31Bを構成する段差面側領域部分33に連結される部分が長孔形状の貫通孔17によって小さく設定されていることから、封止樹脂7によって完全には囲まれてはいないものの4方向から囲まれている。
そして、上記構成の半導体パッケージ1の製造に際して、上述した封止樹脂7を形成するためには、ダイパッド3上面3aに半導体チップ2を接合し、かつ、半導体チップ2と各リード5とを接続子6により電気接続した状態のリードフレームを封止樹脂7形成用の金型内に配置した上で、溶融した樹脂をダイパッド3の上面3a側から流し込めばよい。
この際、溶融樹脂は、ダイパッド3の上面3a側に開口する貫通孔17を介して2つの係合溝15に流れ込む。また、各係合溝15は直線状に形成されているため、係合溝15が蛇行している場合と比較して、上記溶融樹脂を係合溝15に流し込み易い。すなわち、係合溝15に対する封止樹脂7の充填不良が発生することを防止できる。
上記構成の半導体パッケージ1によれば、ダイパッド3の下面3bが複数の分割領域31に区画されることで、各分割領域31の面積がダイパッド3の下面3b全体の面積よりも小さくなる。
このことから、半導体パッケージ1を加熱した際には、ダイパッド3の面方向の膨張が複数の分割領域31においてそれぞれ個別に生じ、その結果として、各分割領域31においてダイパッド3が封止樹脂7に対して面方向に膨張する大きさは、係合溝15を形成しない場合と比較して小さくなる。特に、分割領域31のうち封止樹脂7によって囲まれたアイランド領域31Aを含むダイパッド3部分では、その面方向に膨張する大きさが特に小さく抑えられる。
また、本実施形態の半導体パッケージ1では、ダイパッド3の他端部側に位置する分割領域31Bが、実質的に2つの上面側領域部分32に分割され、さらに、上面側領域部分32と段差面側領域部分33との連結部分も小さく抑えられているため、この分割領域31Bにおけるダイパッド3の膨張は、その殆どが各上面側領域部分32で個別に生じる。したがって、この分割領域31Bに第二係合溝15Bや貫通孔17が形成されていない場合と比較して、この分割領域31Bにおいてダイパッド3が封止樹脂7に対して面方向に膨張する大きさも小さく抑えることができる。
以上のようにして、ダイパッド3全体が、封止樹脂7に対して面方向に膨張する大きさを小さく抑えることができる。
そして、半導体チップ2の配置領域21は、複数の分割領域31とダイパッド3の厚さ方向に重なっているため、半導体パッケージ1が加熱されても、半導体チップ2とダイパッド3とを接合する半田11に作用するせん断応力を小さく抑えることができる。したがって、半導体チップ2とダイパッド3とが剥離することを防止でき、半導体パッケージ1の信頼性向上を図ることができる。
なお、本実施形態の半導体パッケージ1では、複数の分割領域31と重なる半導体チップ2の配置領域21が互いに同じ大きさ・形状に分割されているため、半導体パッケージ1が加熱された際に半田11に作用するせん断応力に偏りが生じることも抑えることができる。
なお、上記実施形態において、第二係合溝15Bの他端は、ダイパッド3の側面3dに開口しないとしたが、例えば開口させてもよい。また、例えば図5,6に示すように、ダイパッド3の厚さ方向(Z軸方向)に貫通して形成される貫通孔17をダイパッド3の側面3dに開口させることで、第二係合溝15Bの他端がダイパッド3の側面3dに開口してもよい。なお、図示例では、ダイパッド3の一端部側に位置する2つの分割領域31Aが上記実施形態同様のアイランド領域をなしている。
これらの場合には、ダイパッド3下面3bが4つの分割領域31に区画されるため、すなわち、上記実施形態の構成よりも多くの分割領域31に区画されるため、ダイパッド3全体が、封止樹脂7に対して面方向に膨張する大きさをさらに小さく抑えることができる。
また、ダイパッド3下面3bに形成される各係合溝15は、上記実施形態のように形成されることに限らず、少なくともダイパッド3の下面3bを複数の分割領域31に区画するようにライン状に形成されていればよい。
すなわち、各係合溝15は、上記実施形態のようにX軸方向やY軸方向に延びるように形成されることに限らず、ダイパッド3下面3bに沿う任意の方向に延びるように形成されていてよい。したがって、各係合溝15は、例えばX軸方向及びY軸方向の両方に対して傾斜する方向(斜め方向)に延びるように形成されてもよく、特に、ダイパッド3の下面3bの対角線に一致するように延びて形成されることが好ましい。この場合には、上記実施形態のようにダイパッド3の辺に沿って延びるように係合溝15を形成する場合と比較して、係合溝15の長手寸法をより長く設定することができるため、ダイパッド3と封止樹脂7とをより強固に係合させることが可能となる。なお、係合溝15をダイパッド3の下面3bの対角線に一致させるように形成すれば、係合溝15の長手寸法を最も長く設定することができる。
また、各係合溝15は、上記実施形態のように半導体チップ2の配置領域21の中央とZ軸方向に重なるように形成されることに限らず、少なくとも半導体チップ2の配置領域21の一部と重なるように形成されていればよい。
さらに、各係合溝15の幅寸法は、その長手方向にわたって一定とする必要はなく、少なくとも長手寸法よりも十分に小さい範囲内にあれば、変化しても構わない。具体的には、ライン状の係合溝15が、例えばその長手方向に進むに連れて幅寸法が徐々に大きくなる平面視テーパ状に形成されてもよい。
また、各係合溝15は、直線状に形成されることに限らず、少なくともライン状に形成されていればよく、例えば円弧形状や蛇行形状等の任意の曲線状や屈曲形状に形成されてもよい。
さらに、係合溝15は、上記実施形態のように2つ形成されることに限らず、例えば図7に示すように1つだけ形成されてもよいし、例えば3つ以上形成されてもよい。なお、直線状の係合溝15が1つだけ形成される場合には、例えば図7に示すように、少なくとも複数の分割領域31の一つがアイランド領域31Dをなすように、Y軸方向に延びるように形成されることが好ましいが、ダイパッド3下面3b(XY平面)に沿う任意の方向に延びるように形成されていてよい。
また、係合溝15が複数形成される場合、複数の係合溝15は上記実施形態のように互いに直交することに限らず、任意の角度で互いに交差していてもよいし、例えば交差しなくても構わない。ただし、ダイパッド3の下面3bをより多くの分割領域31に区画することを考慮すれば、複数の係合溝15は、互いに交差したり分岐したりする等して互いに連結されていることがより好ましい。なお、上記実施形態では、複数の係合溝15が配置領域21の中央において連結されているが、ダイパッド3下面3bの任意の位置において連結されてよい。
なお、このように係合溝15の数や形状等を様々に変化させても、配置領域21に対する係合溝15の配置等を適宜設定することで、分割領域31と重なる配置領域21の各部分の形状や面積を互いに等しくすることは可能である。
また、上記実施形態においては、ダイパッド3の側面3dの一部が封止樹脂7によって覆われ、当該側面3dの残部が露出しているが、例えば、ダイパッド3の側面3d全体が、封止樹脂7によって覆われてもよいし、あるいは、外方に露出していてよい。
なお、ダイパッド3の側面3d全体が封止樹脂7によって覆われる場合には、区画された全ての分割領域31が封止樹脂7によって囲まれるアイランド領域をなすことになる。一方、ダイパッド3の側面3d全体が露出する場合であっても、前述したように係合溝15の数や形状を適宜変更することで、一部の分割領域31を1つあるいは複数の係合溝15によって囲まれるアイランド領域として画成することは可能である。
また、ダイパッド3の上面3aには、一つの半導体チップ2のみが配されるとしたが、例えば複数の半導体チップ2が配置されてもよい。この場合には、各半導体チップ2が、例えば上記実施形態と同様に、複数の分割領域31と重なるように配置されてもよいが、例えば一つの分割領域31と重なるように配置されてもよい。
このように複数の半導体チップ2を配置した構成の半導体パッケージでは、全ての半導体チップ2の配置位置を包括したダイパッド3上面3aの一つの領域が、半導体チップ2の配置領域21となる。すなわち、本発明の半導体パッケージにおける半導体チップ2の配置領域21とは、一つの半導体チップ2を配置するダイパッド3上面3aの領域に限らず、複数の半導体チップ2をそれぞれ配置する各領域を包括したダイパッド3上面3aにおける一つの領域も意味する。
なお、前述したように複数の半導体チップ2がそれぞれ一つの分割領域31と重なるように配されている場合でも、上記実施形態と同様に、半導体パッケージの加熱によって各分割領域31においてダイパッド3が封止樹脂7に対してダイパッド3の面方向に膨張する大きさが抑制されることから、各半導体チップ2とダイパッド3との剥離を防止することができる。
さらに、本発明の半導体パッケージは、上記実施形態のように上面2a及び下面2bに電極を有する半導体チップ2に限らず、例えば上面に複数の電極パッドを備えるICやLSI等の半導体チップにも適用可能である。
以上、本発明の実施形態について図面を参照して詳述したが、具体的な構成はこの実施形態に限られるものではなく、本発明の要旨を逸脱しない範囲の設計変更等も含まれる。
1 半導体パッケージ
2 半導体チップ
3 ダイパッド
3a 上面
3b 下面
3c 段差面
3d 側面
4 連結リード
5 リード
6 接続子
7 封止樹脂
11 半田
13 上面側突起部
15 係合溝
15A 第一係合溝
15B 第二係合溝
17 貫通孔
21 配置領域
31 分割領域
31A,31D 分割領域(アイランド領域)

Claims (7)

  1. 板状に形成されたダイパッドと、該ダイパッドの上面に半田を介して接合される半導体チップと、前記ダイパッドの下面が露出するように前記ダイパッド及び前記半導体チップを封止する封止樹脂とを備え、
    前記ダイパッドに、その下面を複数の分割領域に区画するように、かつ、前記上面における前記半導体チップの配置領域が各分割領域と前記ダイパッドの厚さ方向に重なるように、前記下面から窪む平面視ライン状の係合溝が形成され、
    当該係合溝に前記封止樹脂が充填されることで、前記複数の分割領域のうち少なくとも一つの分割領域が、前記封止樹脂によって囲まれ、
    前記係合溝の長手方向の端部が、前記ダイパッドの厚さ方向に貫通するとともに前記係合溝の幅よりも幅広の長孔形状に形成された貫通孔に連結され、前記係合溝に充填された前記封止樹脂が前記貫通孔に充填された前記封止樹脂に一体に連なっていることを特徴とする半導体パッケージ。
  2. 前記ダイパッドには、前記上面よりも高さ位置を低く設定した段差面が、前記上面の周縁の一部に隣り合わせて形成され、
    前記段差面に前記貫通孔が形成されていることを特徴とする請求項1に記載の半導体パッケージ。
  3. 前記係合溝が直線状に形成されていることを特徴とする請求項1または請求項2に記載の半導体パッケージ。
  4. 前記ダイパッドが平面視矩形状に形成され、
    前記係合溝が、前記ダイパッドの各辺に対して傾斜する方向に延びるように形成されていることを特徴とする請求項1から請求項3のいずれか一項に記載の半導体パッケージ。
  5. 前記係合溝が複数形成され、これら複数の係合溝が互いに連結されていることを特徴とする請求項1から請求項4のいずれか1項に記載の半導体パッケージ。
  6. 前記係合溝の一部が、平面視で前記配置領域の中央と前記厚さ方向に重なっていることを特徴とする請求項1から請求項5のいずれか1項に記載の半導体パッケージ。
  7. 各分割領域と重なる前記配置領域の各部分の面積が互いに等しいことを特徴とする請求項1から請求項6のいずれか1項に記載の半導体パッケージ。
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* Cited by examiner, † Cited by third party
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WO2018043388A1 (ja) * 2016-08-31 2018-03-08 株式会社村田製作所 回路モジュールおよび電子機器
JP7048153B2 (ja) * 2018-04-25 2022-04-05 ラピスセミコンダクタ株式会社 半導体装置及び半導体装置の製造方法

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JPS6225905Y2 (ja) * 1981-04-30 1987-07-02
JPH01293551A (ja) * 1988-05-20 1989-11-27 Mitsubishi Electric Corp 半導体装置
JPH043450A (ja) * 1990-04-19 1992-01-08 Mitsubishi Electric Corp 樹脂封止型半導体装置
US5049973A (en) * 1990-06-26 1991-09-17 Harris Semiconductor Patents, Inc. Heat sink and multi mount pad lead frame package and method for electrically isolating semiconductor die(s)
JP3883700B2 (ja) * 1998-06-16 2007-02-21 新日本無線株式会社 半導体装置
JP3839178B2 (ja) * 1999-01-29 2006-11-01 株式会社ルネサステクノロジ 半導体装置
JP2002016196A (ja) * 2000-04-24 2002-01-18 Fuji Electric Co Ltd リードフレーム、およびそれを用いた樹脂封止形半導体装置
JP4111199B2 (ja) * 2005-03-10 2008-07-02 ヤマハ株式会社 半導体パッケージ、及びこれを回路基板に実装する方法

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