JP5254899B2 - 高性能ボールグリッドアレイパッケージの最適回路設計レイアウト - Google Patents

高性能ボールグリッドアレイパッケージの最適回路設計レイアウト Download PDF

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Description

この発明は基板上にトレースをレイアウトする方法と、プリント配線板および類似のものへ半導体チップを接続するためのレイアウトに関する。
半導体集積回路は、電気回路を含む半導体チップ内に形成される。複数のボンドパッドが、一般に、パッケージ内に装着されたチップ上に配置され、これらのボンドパッドは、チップの外側へ延びるリードフレームフィンガまたは類似のものに、ワイヤにより接続されている。製造後に、このパッケージは一般に、プリント配線板上のボンディング領域へ接続されるリードフレームフィンガまたは類似のものにより、プリント配線板へ固定される。このパッケージは、信号をチップからプリント配線板へ転送する導電部材と同様に、望ましくない負荷（すなわち、インダクタンス、ノイズ、クロストークなど）を追加し、チップの作動周波数が増加するにつれてこれらの望ましくない負荷の程度の増大がチップに現れる。
典型的なパッケージは、窪みの中にチップを収容する空洞を有する基板を含み得る。複数のボンドワイヤが、チップ上のボンドパッドを基板上の個々の銅トレースへ結合し、この銅トレースは各々導電性の開口すなわちビアへ延び、これらの開口すなわちビアは、基板を貫通して、導電性のボールパッドとはんだボールへ延びる。これらのビアとボールパッドは、窪みを画定する１つまたはそれ以上の側面に隣接して配置されたビアの複数の行と列を有するマトリクスアレイに形成される。一つの行または一つの列の中の隣接するビアとボールパッドの中心は、本明細書に「ボールピッチ」と定義する距離だけ、互いに間隔が空けられており、この距離は、１つのビアまたはボールパッドの中心から同じ行または同じ列の中の隣接するビアまたはボールパッドの中心までの寸法である。同じ行の中または同じ列の中の全ての隣接するビアまたはボールパッドの間の「ボールピッチ」は同一である。はんだボールは、後記する同時継続出願に説明されるような標準的な方法で、プリント配線板上のパッドにはんだ付けされて、チップからプリント配線板パッドへの接続を形成する。
銅トレースは、ボンドワイヤ、ビア内の導電領域と周辺の配線およびパッケージングと共に、この電気回路に付加的な回路を加えるので、付加的な抵抗、インダクタンス、キャパシタンスをこの回路にもたらす。この回路のレイアウト、特にトレースのレイアウトはチップの性能に大いに影響し、これは差動配線ペアが、同一または類似であるが互いに位相が異なる信号を搬送する場合に、特に重要である。従って、先行技術の上記の諸問題を最小化するレイアウトが非常に望ましいことが明らかである。
この発明によれば、先行技術の上記の諸問題は最小化される。
簡単に言うと、各差動配線ペアの各トレースが通る経路が、前述で定義したボールピッチと実質的に等しいまたはより小さいピッチすなわち距離を有するように、可能な最大距離にわたって各々平行であるように、できるだけ同一長さに各々近接しているように、かつ、可能な限り最も近い範囲まで同一な断面形状を有するように、調整されている。言い換えれば、各差動配線ペアのトレース部分の平行な位置決めを、可能な最大範囲まで最大化すること、またトレース長さを可能な最大範囲まで等化することが要件である。差動ペアの品質は、差動ペアを形成する２つのトレースの、（１）平行の程度、（２）長さの一様性、（３）断面形状と間隔の実質的な同一性、の各々で決まる。差動ペアの各トレースは、接地面が存在する場合、そこから等しい間隔が空けられ、接地面に対して最大性能を提供するように調整されていることも必要である。設計の形状は、奇数／偶数モード回路インピーダンスに適合するように設定される。従って、接地面から信号面を分離する基板の誘電率を制御して、よく知られているように、信号線内のインピーダンスを制御できる。複数の導電体の間の幅、離隔距離、厚さ、接地面からの距離もまた、これら導電体のインピーダンスに影響する。
現在の技術水準では、最小ボールピッチで隣接する列のペアの間に、最大２つの信号トレースを供給できる。上記の基準を満たすために、図４を参照すると、行１−行２、行１−行２、行３−行３の方式でペアを接続することにより、上記の最大化が得られることが判明した。つまり、３つの隣接する列０、１、２と、ビア１、２、３の３つの行、すなわちこれらの列内の接続位置が与えられると、第１のトレースのペアは、列０と列１の間を通って行２に接続されるトレースにより列１の行１と行２へ接続され、第２のトレースのペアは、列２と列３の間を延びて行２に接続されるトレースにより列２の行１と行２に接続され、列１と列２の間を通る第３のトレースのペアは、これらの列の各々の第３行へ接続される。隣接する行のペアの間に２つよりも多くのトレースを通すことが技術的に可能になれば、上記の接続方式が変更されるであろうことは明らかである。
上述の回路は差動ペアに適用するようにレイアウトされているが、各差動ペアの各トレースは、他のタイプの信号に適用するように使用できることを理解すべきである。
上述の信号トレースのレイアウトは、ビアを除去した信号トレースレイアウトと同一の面に、ボールグリッドアレイが配置される場合も供給され得ることを理解すべきであり、これは図３の実施例および前記の同時係属出願のものに類似しているが、本明細書にあるように、それに付加的な列と接続を有する。
この発明によるレイアウトの有利な点は、改良された電気的性能、高周波アプリケーションへの適合性、差動ペアまたはシングルエンデッドラインのようなほとんど全ての信号トレースを使用するための柔軟性である。クロストークもまた大きく削減される。
この発明に従って、また先行技術に従って用いられ得る典型的なパッケージの概略図である。 プリント配線板に接続された図１のパッケージの一部分の断面図である。 この発明によるレイアウトの概略図である。 チップへの接続のためのビアの３つの行と、ビアの列の各ペアの間にトレースの１ペアを使用した好ましいレイアウトである。
図１を参照すると、この発明に従い、また先行技術に従って用いられる典型的なパッケージが示されている。このパッケージは、封止体を除去して示され、チップ５を収容する窪み３を有する基板１を含む。ボンドワイヤ７は、基板５上のボンドパッド８を、基板上の個々の銅トレース９へ結合し、これら銅トレースは各々導電性開口すなわちビア１１へ延び、ビア１１は図２に示すように基板を貫通して、はんだボールパッド１２とはんだボール１３へ延びる。ビア１１とはんだボールパッド１２は、マトリクスアレイに形成され、そこにビアの複数の行と列があり、これらは窪み３を画定する１つまたはそれ以上の側面に隣接して配置され得る。はんだボール１３は、上記の同時係属出願で説明された標準的な方法で、プリント配線板１７上のパッド１５へはんだ付けされて、チップ５からプリント配線板端子への接続を行う。トレース９は１層だけで示されているが、電気的絶縁層により分離された信号トレースの複数の層があってもよく、これらは基板の上部または内部層から下部層へ延びるビアを有し、この下部層はボールパッドを含み、またチップから基板回路を通じて、プリント配線板へ接続されたはんだボールへの付加的な電気的接続のための回路をも含んでもよい。信号トレースと基板回路の上述のレイアウトはまた、「キャビティ・ダウン（ｃａｖｉｔｙ−ｄｏｗｎ）」構成に反転されて、はんだボールがチップと同じ基板の側に接続され得ることも、理解すべきである。
銅トレース９は、ボンドワイヤ７、ビア１１内の導電領域および周辺の配線と同様に、電気回路に付加的な回路を付け加え、これが回路に付加的な抵抗、インダクタンス、キャパシタンスをもたらす。回路および特にトレース９のレイアウトは大いにチップの性能に影響し、これは、差動配線ペアが同一または類似であるが互いに位相が異なる信号を搬送する場合に、特に大きく影響する。この発明によれば、各差動配線ペアの各トレース９が通る経路は、トレースの間のピッチすなわち距離を、トレース中心線からトレース中心線までがはんだボール１３の１ピッチまでになるように、可能な最大距離にわたって各々が平行であるように、同一の長さに各々ができるだけ近接するように、かつ、可能な限り最も近い範囲まで同一の断面形状を有するように、調整される。はんだボールのピッチは、使用されるパッケージのサイズについて業界により設定され、パッケージサイズにより異なる。言い換えれば、各差動配線ペアのトレース部分の平行な位置決めを、可能な最大範囲まで最大化すること、またトレース長さを可能な最大範囲まで等化することが要件である。差動ペアの品質は、差動ペアを形成する２つのトレースの、（１）平行の程度、（２）長さの一様性、（３）断面形状と間隔の同一性、の各々で決まる。差動ペアの各トレースは、接地面から均一の間隔を空けて配置されていることも必要である。
この技術の現在の状態では、最小ボールピッチで隣接する２つの行の間に最大２つの信号トレースを供給できる。上記の基準を満たすために、図３と図４に示すように、行１−行２、行１−行２、行３−行３の方式でペアを接続することにより、上記の最大化が得られることが判明した。２つよりも多いまたは少ないトレースがあり、これらトレースが、隣接する２つの行の間を通される場合は、上記の接続方式が変更されることは明らかであろう。
上述した回路は差動ペアに適応するようにレイアウトしてきたが、各差動ペアの各トレースを他のタイプの信号に適応させるために使用できることを理解すべきである。
この発明をその特定の好ましい実施例に関して説明してきたが、多くの変形と修正が当業者に明らかになるであろう。従って、添付の特許請求の範囲は、そうしたあらゆる変形と修正を含むように、先行技術の見地から可能な限り広く解釈されることを意図している。
以上の説明に関して更に以下の項を開示する。
（１）ボールグリッドアレイプリント配線板基板または類似のものへ半導体チップのボンドパッドを接続するためにトレースをレイアウトする方法であって、（ａ）ボールパッドの複数の行と列がある表面を有し、また前記ボールパッドへ固定されたはんだボールを有する基板を供給するステップと、（ｂ）前記基板上にトレースの複数のペアを供給し、トレースの前記ペアの各々の各トレースが前記ボールパッドの異なる一つへ延伸し、また前記複数の行および列上のボールパッドへ延伸し、トレースの前記ペアの各々の各トレースが１ボールピッチまで前記ペアの他のトレースから間隔を取り、長さの一致のために最大化され、また１ボールピッチまでの長さの差分を有し、平行と間隔について最大化されるステップを有する、前記方法。
（２）前記ペアの前記トレースは更に、断面形状の一致について最大化される第１項記載の方法。
（３）少なくとも１つの前記トレースのペアに差動信号ペアを印加するステップを更に含む第１項記載の方法。
（４）前記トレースのペアの少なくとも１つに差動信号のペアを印可するステップを更に含む第２項記載の方法。
（５）前記表面から絶縁された更なる表面を供給し、前記更なる表面上に前記トレースが配置される第１項記載の方法。
（６）前記表面から絶縁された更なる表面を供給し、前記更なる表面上に前記トレースが配置される第２項の方法。
（７）前記表面から絶縁された更なる表面を供給し、前記更なる表面上に前記トレースが配置される第３項記載の方法。
（８）前記表面から絶縁された更なる表面を供給し、前記更なる表面上に前記トレースが配置される第４項記載の方法。
（９）ボールグリッドアレイプリント配線板基板または類似のものへ半導体チップのボンドパッドを接続するためのトレースのレイアウトであって、（ａ）ボールパッドの複数の行と列がある表面を有し、また前記ボールパッドへ固定されたはんだボールを有する基板と、（ｂ）前記基板上にトレースの複数のペアであって、トレースの前記ペアの各々の各トレースが前記ボールパッドの異なる一つへ延伸し、また前記複数の行および列上のボールパッドへ延伸し、トレースの前記ペアの各々の各トレースが１ボールピッチまで前記ペアの他のトレースから間隔を取り、長さの一致のために最大化され、また１ボールピッチまでの長さの差分を有し、平行と間隔について最大化されるステップを有する、前記ペアを含んでなる、前記レイアウト。
（１０）前記ペアの前記トレースは更に、断面形状の一致について最大化される第９項記載のレイアウト。
（１１）少なくとも１つの前記トレースのペアに差動信号ペアを印加する手段を更に含む第９項記載のレイアウト。
（１２）少なくとも１つの前記トレースのペアに差動信号のペアを印加する手段を更に含む第１０項のレイアウト。
（１３）上面および底面から絶縁された前記上面および底面の間の更なる面を更に含み、複数の前記トレースが前記更なる面上に配置されている第９項のレイアウト。
（１４）前記表面から絶縁された更なる面を更に含み、複数の前記トレースが前記更なる表面上に配置されている第１０項のレイアウト。
（１５）前記表面から絶縁された更なる面を更に含み、複数の前記トレースが前記更なる表面上に配置されている第１１項のレイアウト。
（１６）前記表面から絶縁された更なる面を更に含み、複数の前記トレースが前記更なる表面上に配置されている第１２項のレイアウト。
（１７）前記基板は少なくとも、マトリクスアレイの前記ボールパッドの第１、第２、第３行、および第１、第２、第３、第４列を有し、前記トレースの第１のペアの第１のトレースは前記チップに最も近い前記第２列の前記第１行の中のボールパッドへ延び、前記トレースの第１のペアの第２のトレースは前記第２列の前記第２行の中のボールパッドへ前記第１列と前記第１列に隣接する第２列の間を延び、前記トレースの第２のペアの第１のトレースは前記チップに最も近接した前記第３列の前記第１行のボールパッドへ延び、前記トレースの第２のペアの第２のトレースは前記第３列の第２行の中のボールパッドへ前記第３列と前記第３列に隣接する第４列の間を延伸し、前記トレースの第３のペアの第１および第２のトレースは前記第２列および第３列の前記第３行の中のボールパッドへ延伸し、前記第２列および第３列の間に配置される、第１項記載の方法。
（１８）前記基板は少なくとも、マトリクスアレイの前記ボールパッドの第１、第２、第３行、および第１、第２、第３、第４列を有し、前記トレースの第１のペアの第１のトレースは前記チップに最も近い前記第２列の前記第１行の中のボールパッドへ延び、前記トレースの第１のペアの第２のトレースは前記第２列の前記第２行の中のボールパッドへ前記第１列と前記第１列に隣接する第２列の間を延伸し、前記トレースの第２のペアの第１のトレースは前記チップに最も近接した前記第３列の前記第１行のボールパッドへ延び、前記トレースの第２のペアの第２のトレースは前記第３列の第２行の中のボールパッドへ前記第３列と前記第３列に隣接する第４列の間を延伸し、前記トレースの第３のペアの第１および第２のトレースは前記第２列および第３列の前記第３行の中のボールパッドへ延び、前記第２列および第３列の間に配置される、第９項記載のレイアウト。
（１９）プリント配線板または類似のものへ半導体チップのボンドパッドを接続するためのトレースをレイアウトする方法とこのレイアウト。基板１は、その上面から底面へ貫通して複数のビア１１の行と列が延び、底面で各ビアへ固定されたはんだボール１３を有する。複数のトレース９のペアが上面に供給され、トレースの各ペアの各トレースは他の１つのビアへ延び、また複数の行と列上のビアへ延び、各ペアのトレースの各々は、他のトレースから１ボールピッチだけ間隔を取り、長さの一致が最大化され、平行度と間隔が最大化されている。ペアのトレースの各々は、好ましくは更に断面形状の一致について最大化されている。好ましくは差動信号のペアが、少なくとも１つのトレースのペアへ印加される。このレイアウトは更に、上面と底面の間に上面と底面から絶縁された更なる面を有し、この更なる面上へ複数のトレースが配置され得る。関連出願へのクロス・リファレンスこの発明は、仮特許出願番号６０／０４６，０６２（ＴＩ−２２２１５）に関係しているが、その内容は本明細書に参考文献として組み込まれている。
１ 基板
５ 半導体チップ
７ ボンドワイヤ
８ ボンドパッド
９ 銅トレース
１１ ビア
１２ はんだボールパッド
１３ はんだボール

Claims (5)

  1. 半導体チップのボンドパッドをボールグリッドアレイプリント配線板に接続するためのトレースのレイアウトであって、
    （ａ）ボールパッドの複数の行と列を備え、前記ボールパッドへ固定されたはんだボールを有する基板と、
    （ｂ）前記基板の表面上の少なくとも第１及び第２のトレースのペアであって、前記トレースのペアの各々の各トレースが、前記ボールパッドの異なる一つへ延び、前記トレースのペアの各々の各トレースが、前記ペアの他方のトレースから１ボールピッチまでの間隔を空けて配置され、また１ボールピッチまでの長さの差分を有する、前記トレースのペアと、
    （ｃ）第３のトレースのペアであって、前記第３のトレースのペアの各トレースが、前記ボールパッドの異なる１つに延びる、前記第３のトレースのペアと、
    を含み、
    前記トレースのペアの各トレースが可能な最大範囲まで互いに平行になり、かつ、可能な限り同じ断面形状を有するように、前記トレースのペアが配置され、
    前記第１のトレースのペアのトレースが、同じ列に形成された隣接するはんだボールにそれぞれ延び、そして、
    前記第２のトレースのペアのトレースが、同じ列に形成された隣接するはんだボールにそれぞれ延び、当該列が、前記第１のトレースのペアのトレースが延びる列とは異なり、
    前記第３のトレースのペアのトレースが、同じ行に形成された隣接するはんだボールパッドにそれぞれ延びる、
    前記レイアウト。
  2. 請求項１に記載のレイアウトであって、前記基板が、ビアの行及び列を更に含み、前記第１及び第２のトレースのペアの前記トレースが、前記ビアによって前記はんだボールに電気的に接続される、レイアウト。
  3. 請求項１又は２に記載のレイアウトであって、各トレースのペアが差動信号を搬送するようにそれぞれ最適化されている、レイアウト。
  4. 請求項２に記載のレイアウトであって、前記第１及び第２のトレースのペアが互いに直に隣接している、レイアウト。
  5. 請求項１乃至４の何れかに記載のレイアウトであって、前記第１及び第２のトレースのペアが互いに直に隣接しており、前記第２及び第３のトレースのペアが互いに直に隣接している、レイアウト。
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