JPH11317471A - 高性能ボ―ルグリッドアレイパッケ―ジの最適回路設計レイアウト - Google Patents

高性能ボ―ルグリッドアレイパッケ―ジの最適回路設計レイアウト

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JPH11317471A
JPH11317471A JP11041955A JP4195599A JPH11317471A JP H11317471 A JPH11317471 A JP H11317471A JP 11041955 A JP11041955 A JP 11041955A JP 4195599 A JP4195599 A JP 4195599A JP H11317471 A JPH11317471 A JP H11317471A
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ピー．スターンズ ウィリアム
Hassanzadee Nozar
ハッサンザデー ノザール
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Abstract

(57)【要約】 【課題】 プリント配線板などへ半導体チップのボンド
パッドの接続するトレースのレイアウトと方法を得る。 【解決手段】 基板１は、その上面から底面へ貫通して
複数のビア１１の行と列が延伸し、底面で各ビアへ固定
されたはんだボール１３を有する。複数のトレース９の
ペアが上面に供給され、トレースの各ペアの各トレース
はそのペアの他の１つのビアへ延伸し、また複数の行と
列上のビアへ延伸し、各ペアのトレースの各々は、他の
トレースから１ボールピッチだけ間隔を取り、長さの一
致が最大化され、平行と間隔が最大化されている。ペア
のトレースの各々は、好ましくは更に断面の幾何図形的
配列について最大化されている。好ましくは差分信号の
ペアが、少なくとも１つのトレースのペアへ印加され
る。このレイアウトは更に、上面と底面の間に上面と底
面から絶縁された更なる面を有し、この更なる面へ複数
のトレースが配置され得る。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】この発明は基板上にトレース
をレイアウトする方法と、プリント配線板および類似の
ものへ半導体チップを接続するためのレイアウトに関す
る。
【０００２】
【従来の技術】半導体集積回路は、電気回路を含む半導
体チップ内に形成される。複数のボンドパッドが、パッ
ケージ内に装着されたチップと共に、一般にチップ上に
配置され、またこれらのボンドパッドは、チップから外
部へ延伸しているリードフレームフィンガまたは類似の
ものに、ワイヤにより接続されている。製造後にこのパ
ッケージは一般に、プリント配線板上のボンディング領
域へ接続されたリードフレームフィンガまたは類似のも
のにより、プリント配線板へ固定される。このパッケー
ジは、信号をチップからプリント配線板へ転送する導電
部材と同様に、望ましくない負荷（すなわち、インダク
タンス、ノイズ、クロストークなど）を追加し、チップ
の作動周波数が増加するにつれてこれらの望ましくない
負荷の程度の増大がチップに現れる。
【０００３】典型的なパッケージは、窪みの中にチップ
を収容できる空洞を有する基板を含み得る。複数のボン
ドワイヤが、チップ上のボンドパッドを基板上の個々の
銅トレースへ結合し、この銅トレースは各々導電性の開
口すなわちビアへ延伸し、これらの開口すなわちビア
は、基板を貫通して、導電性のボールバッドとはんだボ
ールへ延伸する。これらのビアとボールパッドは、窪み
を限定する１つまたはそれ以上の側面に隣接して配置さ
れたビアの複数の行と列を有するマトリクスアレイに形
成される。一つの行と一つの列の中の隣接するビアとボ
ールパッドの中心は、本書に「ボールピッチ」と定義す
る距離だけ、互いに間隔を取っており、この距離は、１
つのビアまたはボールパッドの中心から同じ行または同
じ列の中の隣接するビアまたはボールパッドまでの寸法
である。同じ行の中または同じ列の中の全ての隣接する
ビアまたはボールパッドの間の「ボールピッチ」は同一
である。はんだボールは、後記する同時継続出願に議論
されるような標準的な方法で、プリント配線板上にはん
だ付けされて、チップからプリント配線板パッドへの接
続を形成する。
【０００４】銅トレースは、ボンドワイヤ、ビアと周辺
の配線およびパッケージ内の導電領域と共に、この電気
回路に追加回路を加えるので、追加の抵抗、インダクタ
ンス、キャパシタンスをこの回路にもたらす。この回路
のレイアウト、特にトレースのレイアウトはチップの性
能に大いに影響し、これは特に、ワイヤのペアが同一ま
たは類似の信号を有するが、互いの位相を異にしている
差分配線ペアの場合に重要である。従って、先行技術の
上記の諸問題を最小化するレイアウトが高度に望ましい
ことが明らかである。
【０００５】
【発明が解決しようとする課題】この発明によれば、先
行技術の上記の諸問題は極小化される。
【０００６】
【課題を解決するための手段】簡単に言うと、各差分配
線ペアの各トレースが交差するパスが、上に定義したボ
ールピッチと実質的に同一またはより小さいピッチすな
わち距離を有するように、可能な最大距離について各々
に平行であるように、同一長さにできるだけ各々近接し
ているように、可能な最も近い範囲へ同一な断面の幾何
図形的配列を有するように、調整されている。言い換え
れば、各差分配線ペアのトレース部分の平行な位置決め
を、可能な最大範囲まで最大化すること、またトレース
長さを可能な最大範囲まで等化することが要件である。
差分ペアの品質は、（１）平行の程度、（２）長さの一
様性、（３）差分ペアを形成する２つのトレースの断面
の間の幾何図形的配列と間隔の実質的な同一性、によっ
ている。差分ペアの各トレースは、接地面が存在すれ
ば、そこから均一の間隔を取っていて、接地面に対して
最大性能を提供するように微調整されていることも必要
である。設計の幾何図形的配列は、奇数／偶数モード回
路インピーダンスに一致するように設立される。従っ
て、接地面から信号面を分離する基板の誘電率を制御で
きて、よく知られているように、信号線内のインピーダ
ンスを制御できる。複数の導線の間の幅、離隔距離、厚
さ、接地面から距離もまた、導線のインピーダンスに影
響する。
【０００７】現在の技術水準において、最小ボールピッ
チで隣接するトレースのペアの間に、最大２つの信号ト
レースを供給できる。上記の基準を満たすために、図４
を参照すると、１−２、１−２、３−３の仕方でペアを
接続することにより、上記の最大化が得られることが判
明した。この意味は、３つの隣接する列０、１、２と、
ビア１、２、３の３つの行、すなわちこれらの列内の接
続位置が与えられると、最初のトレースのペアは、列０
と１の間を移動して行２に接続されるトレースにより列
１の行１と２へ接続され、第２のトレースのペアは、列
２と３の間に延伸して行２に接続されるトレースにより
列２の行１と２に接続され、列１と２の間を通過する第
３のトレースのペアは、これらの列の各々の中の第３行
へ接続される。隣接する行のペアの間に２つよりも多く
のトレースを通すことが、技術的に可能になれば、上記
の接続の仕方が変更されるであろうことは、明らかであ
る。
【０００８】上述の回路は差分ペアを受け入れるために
レイアウトされているが、各差分ペアの各トレースは、
他のタイプの信号を受け入れるために使用できることを
理解すべきである。
【０００９】上述の信号トレースのレイアウトは、ビア
を除去した信号トレースレイアウトと同一の面に、ボー
ルグリッドアレイが配置されて供給され得ることを理解
すべきであリ、これは図３の実施例および前記の同時係
属出願のものに類似しているが、主題の明細書において
のように、それに追加の列と接続を有する。
【００１０】この発明によるレイアウトの有利な点は、
改良された電気的性能、高周波アプリケーションへの適
合性、差分ペアまたはシングルエンデッドラインのよう
なほとんど全ての信号トレースを使用するための柔軟性
である。クロストークもまた大きく削減される。
【００１１】
【発明の実施の形態】図１を参照すると、この発明によ
ると同様に先行技術によって使用される典型的なパッケ
ージが示されている。このパッケージは、カプセルを除
去して示され、チップ５を収容できる窪み３を有する基
板１を含む。ボンドワイヤ７は、基板５上のボンドパッ
ド８を、基板上の個々の銅トレース９へ結合し、これら
銅トレースは各々導電性開口すなわちビア１１へ延伸
し、ビア１１は図２に示すように基板を貫通して、はん
だボールパッド１２とはんだボール１３へ延伸する。ビ
ア１１とはんだボールパッド１２は、マトリクスアレイ
内に形成され、そこでビアの複数の行と列であって、窪
み３を限定する１つまたはそれ以上の側面に隣接して配
置され得る。はんだボール１３は、上記の同時係属出願
に議論された標準的な仕方で、プリント配線板１７上の
パッド１５へはんだ付けされて、チップ５からプリント
配線板端子への接続を行う。トレース９は１層だけで示
されているが、電気的絶縁層により分離された信号トレ
ースの複数の層があり得て、基板の上部すなわち内部層
から下部層へ延伸するビアを有し、この下部層はボール
パッドを含み、またチップから基板回路を通じて、プリ
ント配線板へ接続されたはんだボールへの追加的な電気
的接続のための回路をも含む。信号トレースと基板回路
の上述のレイアウトはまた、「キャビティ・ダウン（ｃ
ａｖｉｔｙ−ｄｏｗｎ）」構成に反転されて、はんだボ
ールがチップと同じ基板の側に接続され得ることも、理
解すべきである。
【００１２】ボンドワイヤ７と同様に銅トレース９、ビ
ア１１内の導電領域および周辺の配線は、電気回路に追
加の回路を付け加えて、これが回路に８追加の抵抗、イ
ンダクタンス、キャパシタンスをもたらす。回路および
特にトレース９のレイアウトは大いにチップの性能に影
響し、これは特にワイヤのペアが同一または類似の信号
を搬送するがしかし互いに位相を異にしている差分配線
ペアの場合に、特に大きく影響する。この発明によれ
ば、各差分配線ペアの各トレース９により交差されるパ
スは、その間のピッチすなわち距離を、トレース中心線
からトレース中心線までが、はんだボール１３の１ピッ
チまでになるように、可能な最大距離について各々に平
行であるように、同一長さに各々できるだけ近接するよ
うに、可能な最も近い範囲に同一の断面幾何図形的配列
を有するように、調整される。はんだボールのピッチ
は、使用されるパッケージのサイズについて業界により
設定され、パッケージサイズにより異なる。言い換えれ
ば、各差分配線ペアのトレース部分の平行な位置決め
を、可能な最大範囲まで最大化すること、またトレース
長さを可能な最大範囲まで等化することが要件である。
差分ペアの品質は、（１）平行の程度、（２）長さの一
様性、（３）差分ペアを形成する２つのトレースの間の
断面の幾何図形的配列と間隔の同一性、によっている。
差分ペアの各トレースは、接地面から均一の間隔を取っ
て配置されていることも必要である。
【００１３】この技術の現在の発達状態において、最小
ボールピッチで隣接する２つの行の間に最大２つの信号
トレースを供給できる。上記の基準を満たすために、図
３と図４に示すように、１−２、１−２、３−３の仕方
でペアを接続することにより、上記の最大化が得られる
ことが発見された。２つよりも多いまたは少ないトレー
スがあり得て、隣接する２つの行の間を通される場合
は、上記の接続の仕方が変更されることは、明らかであ
ろう。
【００１４】上述した回路は差分ペアを適応させるよう
にレイアウトされてきたが、各差分ペアの各トレースを
他のタイプの信号を適応させるために使用できること
を、理解すべきである。
【００１５】この発明をその特定の好ましい実施例に巻
して説明してきたが、多くの変形と修正が、当業者に明
らかになるであろう。従って、前記の特許請求の範囲
は、そうした変形と修正まで含む先行技術の見地から、
できるだけ広く解釈されることを意図している。
【００１６】以上の説明に関して更に以下の項を開示す
る。
【００１７】（１） ボールグリッドアレイプリント配
線板基板または類似のものへ半導体チップのボンドパッ
ドを接続するためにトレースをレイアウトする方法であ
って、（ａ） ボールパッドの複数の行と列がある表面
を有し、また前記ボールパッドへ固定されたはんだボー
ルを有する基板を供給するステップと、（ｂ） 前記基
板上にトレースの複数のペアを供給し、トレースの前記
ペアの各々の各トレースが前記ボールパッドの異なる一
つへ延伸し、また前記複数の行および列上のボールパッ
ドへ延伸し、トレースの前記ペアの各々の各トレースが
１ボールピッチまで前記ペアの他のトレースから間隔を
取り、長さの一致のために最大化され、また１ボールピ
ッチまでの長さの差分を有し、平行と間隔について最大
化されるステップを有する、前記方法。
【００１８】（２） 前記ペアの前記トレースは更に、
断面の幾何図形的配列のために最大化される第１項記載
の方法。
【００１９】（３） 少なくとも１つの前記トレースの
ペアに差分信号ペアを印加するステップを更に含んでな
る第１項記載の方法。
【００２０】（４） 前記トレースのペアの少なくとも
１つに差分信号のペアを印可するステップをさらに含ん
でなる第２項記載の方法。
【００２１】（５） 前記表面から絶縁された更なる表
面を供給し、前記更なる表面上に前記トレースが配置さ
れる第１項記載の方法。
【００２２】（６） 前記表面から絶縁された更なる表
面を供給し、前記更なる表面上に前記トレースが配置さ
れる第２項の方法。
【００２３】（７） 前記表面から絶縁された更なる表
面を供給し、前記更なる表面上に前記トレースが配置さ
れる第３項記載の方法。
【００２４】（８） 前記表面から絶縁された更なる表
面を供給し、前記更なる表面上に前記トレースが配置さ
れる第４項記載の方法。
【００２５】（９） ボールグリッドアレイプリント配
線板基板または類似のものへ半導体チップのボンドパッ
ドを接続するためのトレースのレイアウトであって、
（ａ） ボールパッドの複数の行と列がある表面を有
し、また前記ボールパッドへ固定されたはんだボールを
有する基板と、（ｂ） 前記基板上にトレースの複数の
ペアであって、トレースの前記ペアの各々の各トレース
が前記ボールパッドの異なる一つへ延伸し、また前記複
数の行および列上のボールパッドへ延伸し、トレースの
前記ペアの各々の各トレースが１ボールピッチまで前記
ペアの他のトレースから間隔を取り、長さの一致のため
に最大化され、また１ボールピッチまでの長さの差分を
有し、平行と間隔について最大化されるステップを有す
る、前記ペアを含んでなる、前記レイアウト。
【００２６】（１０） 前記ペアの前記トレースは更
に、断面の幾何図形的配列のために最大化される第９項
記載のレイアウト。
【００２７】（１１） 少なくとも１つの前記トレース
のペアに差分信号ペアを印加するステップを更に含んで
なる第９項記載のレイアウト。
【００２８】（１２） 少なくとも１つの前記トレース
のペアに差分信号のペアを印加する手段を更に含んでな
る第１０項のレイアウト。
【００２９】（１３） 前記上面および底面から絶縁さ
れた前記上面および底面の間の更なる面を更に含み、複
数の前記トレースが前記更なる面上に配置されている第
９項のレイアウト。
【００３０】（１４） 前記表面から絶縁された更なる
面を更に含み、複数の前記トレースが前記更なる表面上
に配置されている第１０項のレイアウト。
【００３１】（１５） 前記表面から絶縁された更なる
面を更に含み、複数の前記トレースが前記更なる表面上
に配置されている第１１項のレイアウト。
【００３２】（１６） 前記表面から絶縁された更なる
面を更に含み、複数の前記トレースが前記更なる表面上
に配置されている第１２項のレイアウト。
【００３３】（１７） 前記基板は少なくとも、マトリ
クスアレイ内の前記ボールパッドの第１、第２、第３
行、および第１、第２、第３、第４列を有し、前記トレ
ースの第１のペアの第１のトレースは前記チップに最も
近い前記第２列の前記第１行の中のボールパッドへ延伸
し、前記トレースの第１のペアの第２のトレースは前記
第２列の前記第２行の中のボールパッドへ前記第１コラ
ムと前記第１コラムに隣接する第２コラムの間を延伸
し、前記トレースの第２のペアの第１のトレースは前記
チップに最も近接した前記第３列の前記第１行のボール
パッドへ延伸し、前記第２のトレースのペアの第２のト
レースは前記第３のコラムの第２の行の中のボールパッ
ドへ前記第３列と前記第３列に隣接する第４列の間を延
伸し、前記トレースの第３のペアの第１および第２のト
レースは前記第２および第３列の前記第３行の中のボー
ルパッドへ延伸し、前記第２および第３列の間に配置さ
れる、第１項記載の方法。
【００３４】（１８） 前記基板は少なくとも、マトリ
クスアレイ内の前記ボールパッドの第１、第２、第３
行、および第１、第２、第３、第４列を有し、前記トレ
ースの第１のペアの第１のトレースは前記チップに最も
近い前記第２列の前記第１行の中のボールパッドへ延伸
し、前記トレースの第１のペアの第２のトレースは前記
第２列の前記第２行の中のボールパッドへ前記第１コラ
ムと前記第１コラムに隣接する第２コラムの間を延伸
し、前記トレースの第２のペアの第１のトレースは前記
チップに最も近接した前記第３列の前記第１行のボール
パッドへ延伸し、前記第２のトレースのペアの第２のト
レースは前記第３のコラムの第２の行の中のボールパッ
ドへ前記第３列と前記第３列に隣接する第４列の間を延
伸し、前記トレースの第３のペアの第１および第２のト
レースは前記第２および第３列の前記第３行の中のボー
ルパッドへ延伸し、前記第２および第３列の間に配置さ
れる、第９項記載のレイアウト。
【００３５】（１９） プリント配線板または類似のも
のへ半導体チップのボンドパッドの接続のためのトレー
スをレイアウトする方法とこのレイアウト。基板１は、
その上面から底面へ貫通して複数のビア１１の行と列が
延伸し、底面で各ビアへ固定されたはんだボール１３を
有する。複数のトレース９のペアが上面に供給され、ト
レースの各ペアの各トレースはそのペアの他の１つのビ
アへ延伸し、また複数の行と列上のビアへ延伸し、各ペ
アのトレースの各々は、他のトレースから１ボールピッ
チだけ間隔を取り、長さの一致が最大化され、平行と間
隔が最大化されている。ペアのトレースの各々は、好ま
しくは更に断面の幾何図形的配列について最大化されて
いる。好ましくは差分信号のペアが、少なくとも１つの
トレースのペアへ印加される。このレイアウトは更に、
上面と底面の間に上面と底面から絶縁された更なる面を
有し、この更なる面へ複数のトレースが配置され得る。
関連出願へのクロス・リファレンスこの発明は、仮特許
出願番号６０／０４６，０６２（ＴＩ−２２２１５）に
関係しているが、その内容は本書に参考文献として組み
込まれている。
【図面の簡単な説明】
【図１】この発明によると同様に先行技術により使用さ
れ得る典型的なパッケージの概略図である。
【図２】プリント配線板に接続された図１のパッケージ
の一部分の断面図である。
【図３】この発明によるレイアウトの概略図である。
【図４】チップへの接続のためのビアの３つの行と、ビ
アの列の各ペアの間にトレースの１ペアを使用した好ま
しいレイアウトである。
【符号の説明】
１ 基板 ５ 半導体チップ ７ ボンドワイヤ ８ ボンドパッド ９ 銅トレース １１ ビア １２ はんだボールパッド １３ はんだボール

Claims (2)

    【特許請求の範囲】
  1. 【請求項１】 ボールグリッドアレイプリント配線板基
    板または類似のものへ半導体チップのボンドパッドを接
    続するためにトレースをレイアウトする方法であって、 （ａ） ボールパッドの複数の行と列がある表面を有
    し、また前記ボールパッドへ固定されたはんだボールを
    有する基板を供給するステップと、 （ｂ） 前記基板上にトレースの複数のペアを供給し、
    トレースの前記ペアの各々の各トレースが前記ボールパ
    ッドの異なる一つへ延伸し、また前記複数の行および列
    上のボールパッドへ延伸し、トレースの前記ペアの各々
    の各トレースが１ボールピッチまで前記ペアの他のトレ
    ースから間隔を取り、長さの一致のために最大化され、
    また１ボールピッチまでの長さの差分を有し、平行と間
    隔について最大化されるステップを有する、前記方法。
  2. 【請求項２】 ボールグリッドアレイプリント配線板基
    板または類似のものへ半導体チップのボンドパッドを接
    続するためのトレースのレイアウトであって、 （ａ） ボールパッドの複数の行と列がある表面を有
    し、また前記ボールパッドへ固定されたはんだボールを
    有する基板と、 （ｂ） 前記基板上のトレースの複数のペアであって、
    トレースの前記ペアの各々の各トレースが前記ボールパ
    ッドの異なる一つへ延伸し、また前記複数の行および列
    上のボールパッドへ延伸し、トレースの前記ペアの各々
    の各トレースが１ボールピッチまで前記ペアの他のトレ
    ースから間隔を取り、長さの一致のために最大化され、
    また１ボールピッチまでの長さの差分を有し、平行と間
    隔について最大化されるステップを有する、前記ペアを
    含んでなる、前記レイアウト。
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