JP5232014B2 - 符号化及び信号処理機能を有するフラッシュメモリ - Google Patents

符号化及び信号処理機能を有するフラッシュメモリ Download PDF

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Description

関連出願への相互参照
本願は、合衆国法典第３５巻第１１９条（ｅ）項に基づき以下の米国仮特許出願の優先権を主張する。これらの出願は全て同一出願人によるものであり且つその全体を本願に参照として組み込む。即ち、「Flash Memory - Error Correction Issues」なる名称で２００６年１月２０日に出願された米国仮特許出願番号第６０／７６０，６２２号、「Increase Storage Capacity of Flash Memory through Coding and Signal Processing」なる名称で２００６年１月２５日に出願された米国仮特許出願番号第６０／７６１，８８８号、及び「Increase Storage Capacity of Flash Memory through Coding and Signal Processing」なる名称で２００６年２月８日に出願された米国仮特許出願番号第６０／７７１，６２１号。
本願は更に、同一出願人によるものであり且つその全体を本願に参照として組み込み、「Method And System For Error Correction In Flash Memory」なる名称で同時出願された米国特許出願番号第 ／ ， 号（代理人整理番号ＭＰ０９０９）にも関連する。
本発明は、一般に、集積回路に係る。より具体的には、本発明は、マルチレベル固体不揮発性メモリにおいて誤り訂正を行う方法及びシステムに係る。
フラッシュＥＥＰＲＯＭメモリといった固体不揮発性メモリは、様々な電子技術応用に使用される。フラッシュメモリは、コンパクトフラッシュ（登録商標）（ＣＦ）、マルチメディアカード（ＭＭＣ）、及びセキュアデジタル（ＳＤ）といった幾つかのメモリカードフォーマットに使用される。このようなカードが使用される電子システムには、パーソナル及びノートブックコンピュータ、ハンドヘルドコンピューティングデバイス、カメラ、ＭＰ３オーディオプレイヤ等が含まれる。フラッシュＥＥＰＲＯＭメモリは更に、多くのホストシステムにおいてバルクマス記憶装置として使用される。
従来の固体メモリは、２つの異なる値（０又は１）のうちのいずれかの値を取りうる一連の２進数、即ち、「ビット」として情報を記憶する。複数のビットはまとめられて大きな数を表す。
多くの固体不揮発性メモリデバイスと同様に、フラッシュＥＥＰＲＯＭは、欠陥及び故障の影響を受けやすい。誤りは、周囲条件、及び、プログラム、消去、及び読出し動作を含むメモリデバイスの通常の動作からのストレスの結果、メモリステートの閾値レベルが段階的にずれることを含む幾つかの要因により生じる。動作時の誤りを防ぐ目的で、誤り訂正符号（ＥＣＣ）技術がフラッシュメモリデバイスに使用される。一般的に、コントローラが、プログラム動作時にデータセクタの端に付加される冗長ビット（パリティビット）を生成する。例えば、５１２バイトのデータセクタに１６バイトのＥＣＣデータが付加されて、計５２８バイトのページがもたらされる。読出し動作時、１６バイトのＥＣＣデータ内に含まれる冗長データを使用して、フラッシュメモリから読出しされたデータにおける誤りを検出且つ訂正する。
従来のメモリでは、最大記憶密度は、個々の記憶素子サイズと、単一の集積回路チップ上に集積可能な記憶素子数により決定される。概して、メモリ密度は、メモリセルを作るために使用される処理幾何学の線幅を縮小することにより増加されてきた。
固体不揮発性メモリの密度を増加するために使用される別の技術は、マルチレベルメモリセルとも呼ばれるメモリセル１つあたりに１ビット以上を記憶する技術である。所与のメモリセル（即ち、バイナリセル）内に電荷が蓄積されたか否かを検知するのではなく、マルチレベルメモリは、容量性蓄電セル内に蓄積された電荷量を感知するセンス増幅器を使用する。情報を、例えば、４レベル（２ビット／セル）、８レベル（３ビット／セル）、１６レベル（４ビット／セル）ユニット等のバイナリより大きいユニットに量子化し、また、これらのマルチレベルユニットを記憶することにより、メモリ密度を増加することができる。例えば、セルは、４つの別個のリードバックレベルをもたらす４つの別個の閾値レベルを生成するようプログラムされうる。１セルあたりに４レベルを有する信号が利用可能であることにより、２つのデータビットを各固体不揮発性メモリセル内に符号化することができる。マルチレベルメモリは、各メモリセルがシングルビット以上を記憶することができるので、メモリセルの数を増やすことなくより高い密度のメモリを製造できるようにする。一例として、２ビット／セルを記憶可能なメモリセルについて、３つのプログラムされたステートと１つの消去されたステートがありうる。図１は、４レベル量子化を有する固体不揮発性メモリセルについて、電圧の関数として略式の確率分布関数（ＰＤＦ）を示す図である。図１に例示するメモリセルでは、４つのプログラムされたステートが使用される。例示するように、一部の固体不揮発性メモリでは、プログラミング特性のＰＤＦは、低電圧レベルにおいて広い分布を有する。
しかし、セル内で量子化レベル数を増やすと、隣接するレベル間の電圧差が下がる。マルチレベル符号化システムでは、この減少は、時に、減少された信号距離（減少Ｄｍｉｎ）と呼ばれる。減少信号距離は、書込み（プログラム）動作及び読出し動作の両方において不揮発性メモリの性能に影響を及ぼしうる。プログラム時では、複数の電荷の不連続ユニットを容量性セルに転送することが、単純にセルを完全に帯電させる又は完全に放電させるよりも困難である。従って、所与のセルに転送される電荷量の不確実性は、レベルシフトをもたらし、従って、間違ったレベルがセルに記憶される「プログラムディスターブ」をもたらしうる。読出し時では、１つの信号レベルの分布が隣接する信号レベルの分布に重なると、「読出しディスターブ」が発生する。信号距離が減少するので、セル内に記憶される離散値の数の増加によってセルの雑音マージンが、バイナリ蓄電セルに比べて減少し、これにより、記憶素子は、誤った読出しを行う傾向がより強くなる。読出しディスターブは、低レベル信号でより一般的であり、これは、図１に示すように大きい雑音分布によって特徴付けられる。
マルチレベル固体不揮発性メモリにおいて隣接するレベル間の電圧分離が減少すると、従来の固体不揮発性メモリセルに比べて誤り数が増加しうる。従って、マルチレベルセルを有する固体不揮発性メモリを動作させる改善された方法及び技術が望ましい。
なお、本出願に対応する外国の特許出願においては下記の文献が発見または提出されている。
米国特許第６２７９１３３号明細書 米国特許出願公開第２００１／００２５３５８号明細書 米国特許出願公開第２００２／００３８４４０号明細書 米国特許出願公開第２００４／００４２２９４号明細書 米国特許第７３１０７６８号明細書 米国特許第５４６９４４８号明細書 米国特許第７０４３１６２号明細書 米国特許第７２５９９９７号明細書 米国特許第７３４６８２９号明細書 米国特許第７１４２６１２号明細書 米国特許出願公開第２００４／００６２１１１号明細書 米国特許出願公開第２００７／０２０４２０６号明細書 米国特許出願公開第２００４／００８３３３４号明細書 米国特許出願公開第２００７／０１７１７３０号明細書 米国特許第６７１５１１６号明細書 米国特許第６４４２７２６号明細書 Supplementary European Search Report mailed June 24, 2009, for International Application No. PCT/US2007001623 Examination Report mailed September 28, 2009, for European Patent Application No. 07718319.2 Examination Report mailed September 28, 2009, for European Patent Application No. 07718293.9
発明の概要
本発明の一実施形態では、固体不揮発性メモリユニットは、一部に、符号器と、符号器により符号化されたデータを記憶するマルチレベル固体不揮発性メモリアレイと、メモリアレイから取出しされたデータを復号化する復号器とを含む。一実施形態では、メモリユニットは、集積回路内に配置される。一実施形態では、メモリアレイは、フラッシュＥＥＰＲＯＭアレイでありうる。
一実施形態では、メモリユニットは更に、第１の符号器に、符号化データを供給する第２の符号器と、第１の復号器により供給されたデータを復号化する第２の復号器とを含みうる。第１の符号器は、第１のＥＣＣを実行し、この第１のＥＣＣは、第２の符号器が実行する第２のＥＣＣとは異なる。一部の実施形態では、第２の符号器は、リード−ソロモン符号器を含む。
一部の実施形態では、メモリユニットは更に、一部に、変調器及び復調器を含む。変調器により変調されたデータは、次に、メモリアレイ内に記憶される。復調器は、メモリアレイから取出しされた、変調されたデータを復調する。
一部の実施形態では、第１の符号器は、バイナリ符号器であり、例えば、ハミング符号、ＢＣＨ符号、リード−マラー符号、及びアレイ符号に従ってデータを符号化する。更に別の実施形態では、第１の符号器は、非バイナリ符号器であり、例えば、リード−ソロモン（ＲＳ）符号に従ってデータを符号化する。
一部の実施形態では、第１の符号器は、畳み込み符号器である。更に別の実施形態では、第１の符号器及び変調器は、トレリス符号化変調器を形成する。第１の符号器は、例えば、低密度パリティチェック符号及びターボ符号に従ってデータを符号化する反復符号器でありうる。第１の符号器は更に、シンボルに基づいた反復符号器であってもよい。
本発明の一実施形態による、固体不揮発性メモリユニットを動作させる方法は、第１のデータを符号化することと、符号化された第１のデータを、マルチレベル固体不揮発性メモリアレイ内に記憶することと、メモリアレイから取出しされた第１のデータを復号化することとを含む。メモリアレイは、フラッシュＥＥＰＲＯＭアレイでありうる。
一実施形態では、この方法は更に、第１のデータを生成するよう第２のデータを符号化することと、第２のデータを生成するよう復号化された第１のデータを復号化することとを含む。第１のデータの符号化は、第１のＥＣＣに従って実行され、この第１のＥＣＣは、第２のＥＣＣとは異なり、第２のデータは、第２のＥＣＣに従って符号化される。第２のデータは、リード−ソロモン符号に従って符号化されうる。
一部の実施形態では、この方法は更に、一部に、符号化されたデータを変調することと、変調されたデータをメモリアレイ内に記憶することと、メモリアレイから変調されたデータを取出しすることと、メモリアレイから取出しされたデータを復調することとを更に含む。一部の実施形態では、データは、ハミング符号、ＢＣＨ符号、リード−マラー符号、又はアレイ符号といったバイナリ符号に従って符号化されうる。更に別の実施形態では、データは、リード−ソロモン符号といった非バイナリ符号に従って符号化されうる。
一部の実施形態では、データは、畳み込み符号に従って符号化されうる。更に別の実施形態では、データの符号化及び変調は、トレリス符号化変調に従って行われうる。一部の実施形態では、データは、低密度パリティチェック符号又はターボ符号といった反復符号に従って符号化されうる。反復符号は、シンボルに基づいた反復符号でありうる。
本発明の一実施形態では、固体不揮発性メモリユニットは、一部に、第１のデータを符号化する手段と、符号化された第１のデータをマルチレベル固体不揮発性メモリアレイ内に記憶する手段と、メモリアレイから取出しされた第１のデータを復号化する手段とを含む。メモリアレイは、フラッシュＥＥＰＲＯＭアレイでありうる。
一実施形態において、メモリユニットは更に、第１のデータを生成するよう第２のデータを符号化する手段と、第２のデータを生成するよう復号化された第１のデータを復号化する手段とを含む。第１のデータを符号化する手段は、第１のＥＣＣを実行し、この第１のＥＣＣは、第２のデータを符号化する手段により実行される第２のＥＣＣとは異なる。第２の符号化手段は、リード−ソロモン符号器でありうる。
一部の実施形態では、メモリユニットは更に、一部に、符号化されたデータを変調する手段と、メモリアレイから取出しされたデータを復調する手段とを含む。一部の実施形態では、符号化手段は、ハミング符号、ＢＣＨ符号、リード−マラー符号、又はアレイ符号といった符号を使用してバイナリ符号化を行いうる。更に別の実施形態では、符号化手段は、リード−ソロモン符号といった符号を使用して非バイナリ符号化を行いうる。
一部の実施形態では、符号化手段は、畳み込み符号化を行いうる。更に別の実施形態では、符号化手段及び変調手段は、トレリス符号化変調を行いうる。一部の実施形態では、符号化手段は、低密度パリティチェック符号又はターボ符号といった符号を使用して反復符号化を行いうる。反復符号は、シンボルに基づいた反復符号でありうる。
本発明の一実施形態では、固体不揮発性メモリユニットは、一部に、第１のデータを符号化するための符号と、マルチレベル固体不揮発性メモリアレイ内に符号化された第１のデータを記憶するための符号と、メモリアレイから取出しされた第１のデータを符号化するための符号とを含む。メモリアレイは、フラッシュＥＥＰＲＯＭアレイでありうる。
一実施形態では、メモリユニットは更に、第１のデータを生成するよう第２のデータを符号化するための符号と、第２のデータを生成するよう復号化された第１のデータを復号化するための符号とを更に含む。第１のデータを符号化するための符号は、第２のデータを符号化するために使用する第２のＥＣＣ符号とは異なるＥＣＣ符合でありうる。第２のデータを符号化するよう使用される符号は、リード−ソロモン符号でありうる。
一部の実施形態では、メモリユニットは更に、一部に、符号化されたデータを変調するための符号と、メモリアレイから取出しされたデータを復調するための符号とを含む。一部の実施形態では、データを符号化するための符号は、ハミング符号、ＢＣＨ符号、リード−マラー符号、及びアレイ符号といったバイナリ符号でありうる。更に別の実施形態では、データを符号化するための符号は、リード−ソロモン符号といった非バイナリ符号でありうる。
一部の実施形態では、データを符号化するための符号は、畳み込み符号でありうる。更に別の実施形態では、符号化符号及び変調符号は、トレリス符号化変調符号でありうる。一部の実施形態では、データを符号化するために使用する符号は、低密度パリティチェック符号又はターボ符号といった反復符号でありうる。反復符号は、シンボルに基づいた反復符号でありうる。
４レベル量子化を有する固体不揮発性メモリセルについて、電圧の関数としての略式確率分布関数を示す図である。
符号化されていない１ビットＰＡＭスキームのコンスタレーション図である。
１／２の平均電力を有するＰＡＭスキームを使用して変調された２ビットデータのコンスタレーション図である。
固体不揮発性メモリセルに使用するための±１／２のピーク制限を有するＰＡＭスキームを使用して変調された２ビットデータのコンスタレーション図である。
本発明の一実施形態による誤り訂正符号を有する例示的な固体不揮発性メモリユニットを示す略ブロック図である。
本発明の一実施形態によるアナログ−デジタル変換器が組み込まれた固体不揮発性メモリユニットを示す略ブロック図である。
本発明の別の実施形態による誤り訂正を有する固体不揮発性メモリユニットを示す略ブロック図である。
従来の符号化されていないシステムと比較した場合の本発明の１つの例示的な実施形態によるメモリユニットの語誤り率（ＷＥＲ）を示す図である。
本発明の一実施形態による例示的なレート１／２畳み込み符号器を示す様々なブロックである。
本発明の一実施形態による２Ｄセットパーティショニングの例を示す図である。
従来のＴＣＭ符号器を示す略ブロック図である。
本発明の一実施形態による、反復符号とセットパーティショニングを組み合わせる一例を示す図である。
本発明の一実施形態による、内側符号器及び外側符号器を含む２レベル符号化を説明する略図である。
本発明の別の例示的な実施形態による２レベル符号化を示す略ブロック図である。
本発明による、幾つかの例示的なセクタ及び符号語のサイズを示す図である。
本発明の一実施形態による、３方法でインターリーブされる例示的なセルを示す図である。
本発明の例示的な実施形態によるインターリーブ技術を説明する略図である。
図１３Ａに示すインターリーブされたシステムについて、ＳＮＲの関数としてのＳＥＲを示すプロットである。
本発明が具現化されうる様々なデバイスを示す図である。
図２Ａは、符号化されていない１ビットＰＡＭ（パルス振幅変調）スキームのコンスタレーション図であり、このスキームに従って、情報は、０（−１ボルト）又は１（＋１ボルト）のいずれかとして記憶される。図２Ｂは、ＰＡＭスキームを使用して変調された２ビットデータのコンスタレーション図である。２つのビットによって定義される４つのステート、即ち、ステート（００、０１、１０、及び１１）は、例えば、−３／√５ボルト、−１／√５ボルト、＋１／√５ボルト、及び＋３／√５ボルトといった４つの可能なレベルのうちの１つにマッピングされる。これらの電圧を前提として、１／２符号化率（code rate）を有する２ポイントのＰＡＭ（２−ＰＡＭ）及び４ポイントのＰＡＭ（４−ＰＡＭ）は共に、１ビット／セルのスペクトル効率を供給し、また、等しい電力によって特徴付けられる。図２Ｂにより示す変調スキームについて、４ステートのナチュラルマッピングに対してグレイマッピングを有する４ステート符号では、ビット誤り率が減少する。
固体不揮発性メモリデバイスでは、フローティングゲートにおいて印加される最大電圧は、マルチレベルシンボルのマッピングに利用可能な最大電圧を制限する。この電圧制限は、適用された変調及び符号化スキームのコンスタレーション値（constellation value）にピーク制約をもたらす。従って、固体不揮発性メモリデバイスでは、コンスタレーションポイントは、この制限を考慮に入れなければならない。固体不揮発性メモリユニットの最大電圧制約特性は、追加の電力増加が利用可能である他のチャンネルと対照的である。従って、本発明の実施形態は、そのような制約にも関わらず動作可能であるよう設計されるマルチレベル不揮発性固体メモリ用の変調及び符号化スキームを使用する。
図２Ｃは、固体不揮発性メモリセルに使用するために±１に制限されたピーク値を有するＰＡＭスキームを使用して変調された２ビットデータのコンスタレーション図である。シンボル００は、−１ボルトの信号振幅にマッピングされ、シンボル１０は、この例では、所与の固体不揮発性メモリセルにより蓄積される最大電圧に対応する、＋１ボルトの信号振幅にマッピングされる。不揮発性固体メモリセルの両端間の最大許容電圧を考慮するよう電力スケーリングを適用すると、二乗された自由距離は、５／９倍で減少し、符号化されていない２ＰＡＭシステムに対して０ｄＢの符号化利得がもたらされる。
レベルの数が増加すると、信号対雑音比（ＳＮＲ）が減少する。しかし、ＳＮＲ減少の傾斜は、上述の２つのシステムで同じではない。図２Ｂ及び図２Ｃを参照するに、ＳＮＲは、コンスタレーションマップにおける最近傍間の最小距離に関連する。従って、固体不揮発性メモリデバイスにおける電圧制約は、利用可能な最小距離及びＳＮＲを減少する。従って、所与のレベル数について、メモリシステムは、概して、他の既知のシステムに比べて低いＳＮＲを有する。このような相違点によって、本発明の様々な実施形態による符号化及び変調技術は、固体不揮発性メモリの環境特性に適応される。
非符号化システムについて等エネルギーコンスタレーションを仮定すると、誤り確率（Ｐｕｎｃｏｄｅｄ）は、
Figure 0005232014
 により上限が決められ、このとき、Ａｍｉｎは、最近傍の数であり、
Figure 0005232014
 は、コンスタレーションにおける２つのポイント間の二乗された最小距離であり、Ｑ（ｘ）は、相補的誤り関数（相互誤り関数（co-error function））である。
符号化システムでは、
Figure 0005232014
 であり、このとき、ｄｆｒｅｅは、最小距離である。
漸近符号化利得は、
Figure 0005232014
 により定義される。
符号化システムでは、最小距離ｄｆｒｅｅは、一般に、非符号化システムと比べて増加し、その結果、漸近符号化利得が１より大きくなる。しかし、最近傍の数も増加するので、実際の符号化利得は幾らか減少する。
図３Ａは、本発明の一実施形態によるＥＣＣを有する例示的な固体不揮発性メモリユニット３００の略ブロック図である。マルチレベル固体不揮発性メモリ３１４のマルチレベルメモリセル内に書込みされるユーザデータは符号器３１０によりＥＣＣ符号化され、冗長シンボルが追加される。符号化されたデータは、変調器３１２に渡され、チャネルが符号化される。本発明の実施形態では、多数の符号化及び変調技術のうちのいずれを用いてもよい。
マルチレベル固体不揮発性メモリ３１４は、変調器３１２から符号化且つ変調されたデータを受取る。マルチレベル固体不揮発性メモリ３１４は、フラッシュＥＥＰＲＯＭ等でありうる。一般に、マルチレベルフラッシュメモリは、１つ以上のフラッシュメモリセルアレイと、読出し及び書込み（プログラム）回路を含む。マルチレベルフラッシュメモリに加えて、本発明の範囲内には他のタイプの固体不揮発性メモリ技術も含まれる。フラッシュメモリといったフローティングゲートメモリセルを本願において例示的にのみ記載する。本明細書全体に説明する本発明の実施形態は更に、適切な変更と共に、フローティングゲート技術以外の他のメモリ技術にも適用される。当業者は、多くの変形、変更、及び代案を認識するであろう。
データは、マルチレベル固体不揮発性メモリ３１４から読出しされ、復調器３１６及び復号器３１８に渡される。本発明の実施形態における復調器は、マルチレベル固体不揮発性メモリ３１４内に記憶されたデータに関連するソフト情報を抽出するよう適応される信号処理ロジックを含む。従来のバイナリ不揮発性メモリユニットでは、閾値検出器を使用して、特定のセルに関連付けられる電圧値が、所与の閾値未満か又は以上であるか判断する。この閾値に基づいたアプローチは、マルチレベルメモリユニットにも使用され、その場合、閾値検出回路は、単に、より多くの数の閾値を使用する。一部のマルチレベルメモリユニットは、処理及び他の変更を追跡し、閾値を適宜調整する回路を含むが、これらのユニットは、マルチレベルユニットにおけるレベル数に等しい多数の可能な値から１つの値を出力する。従って、例えば、従来の４レベル不揮発性メモリでは、センス増幅器は、４つのレベルのうちの１つを表すデータ信号を生成する。
従来のマルチレベルメモリユニットとは対照的に、本発明の実施形態は、マルチレベル固体不揮発性メモリ３１４により供給されるレベルの数より多い多数の可能な値を有する出力を生成する復調器を使用する。この情報は、時に、ソフト情報と呼ばれる。というのは、出力は、マルチレベルメモリ内に記憶される値に追加して情報を含むからである。１つの例として、復調器３１６の一部として又は復調器３１６と共に動作するよう設けられるアナログ−デジタル変換器（Ａ／Ｄ）又は検出器は、例えば、４レベルメモリと通信するよう配置されるセンス増幅器により検出される値に応じて、例えば、３２の可能な値を有する出力信号を供給する。本発明の実施形態は、３２レベルを有する出力信号の使用に限定されず、例えば、８、１６、又はより多くのレベルを有する他の出力信号も、本発明に範囲内に含まれる。一部の応用では、ソフト情報は、ソフト入力復号器（図示せず）に渡されて処理される。本発明では、復調器３１６によって供給されるソフト情報は、信号処理動作時に使用されて、固体不揮発性メモリ３１４からデータが読出しされる際の信頼度を向上させる。
本発明の一実施形態では、符号器３１０、変調器３１２、復調器３１６、及び復号器３１８は、マルチレベル固体不揮発性メモリ３１４と通信するコントローラの構成要素である。メモリデバイスは、一般に、１つのカード上に搭載される１つ以上のメモリチップを含む。各メモリチップは、メモリセルのアレイ、及び、プログラム、読出し、及び消去の動作を行う集積回路を含みうる。本発明の実施形態では、これらの動作を行うコントローラ回路は、内部にメモリチップが配置される集積回路（ＩＣ）内に配置されても配置されなくともよい。本願にて提供するコントローラは、符号化／復号化、及び、変調／復調処理の実行に限定されず、損耗平均化（wear leveling）及びインターフェーシング処理といった他の機能も供給しうる。
本発明の実施形態は、既存の固体不揮発性メモリのメモリ密度を設計者が増加することを可能にする。本明細書全体により詳しく説明するように、従来のユニットに比べて、本願に提供する技術及び方法を使用して読出し及び書込み誤りが訂正されるレベルが増加する。従って、追加のレベルを導入することで、例えば、８レベルの適用に、例えば、４レベルのメモリシステムを使用することを試みることは、所与の性能基準下において許容されるよりも多くの数の誤りを生成しうるが、本願に記載する技術を使用して、そのような誤りを復調処理時に訂正して８レベル適用に４レベルメモリシステムを使用することを可能にする。従って、本発明では、既存の固体不揮発性メモリシステムのメモリ密度は増加され、同時に、依然として、メモリアレイ、センス増幅器等を含む一部の同じ構成要素を使用しうる。
図３Ｂは、本発明の一実施形態によるＡ／Ｄ変換器が組み込まれた固体不揮発性メモリユニット３５０の略ブロック図である。図３Ｂに示すように、符号器３６０及び変調器３６２は、符号化され且つ変調されたデータをマルチレベル不揮発性固体メモリ３６４に供給する。Ａ／Ｄ変換器３６６は、マルチレベル不揮発性固体メモリ３６４から信号を受け取る。Ａ／Ｄ変換器３６６により出力されるデジタル信号は、マルチレベル不揮発性固体メモリ３６４に関連付けられるレベル数より高い分解能（より多くのレベルによって特徴付けられる）を有する。一例として、特定の実施形態では、マルチレベル不揮発性固体メモリ３６４は、例えば、４レベルメモリであって、各セルに２ビットを記憶する。読出し動作時、Ａ／Ｄ変換器３６６は、メモリ３６４の１つ以上のセルに関連付けられるアナログ信号を、特定の適用に依存して、例えば、８、１６、３２、又は６４のレベルのうちの１つに変換する。４レベルより大きい他のレベル数は、他の実施形態に使用される。復調器３６８内に常駐する信号処理アルゴリズムは、Ａ／Ｄ変換器３６６の出力を使用して、セル内に記憶される４レベルのうちの１つに関連付けられるデータをセルが含む尤度を決定する。当業者は、多くの変形、変更、及び代案を認識するであろう。
従来の固体メモリでは、ＥＣＣ技術を使用して、データがメモリから読み出しされる際に、データ内の誤りを検出し且つ訂正する。このようなＥＣＣ技術は、単に、センス増幅器により生成されるバイナリ又はマルチレベルデジタルデータを処理する。他方、本発明では、復調器３１６により生成され且つ使用されるソフト情報は、バイナリ又はマルチレベルデジタルデータを含むだけでなく、追加情報も含む。ソフト情報は、通常は、データが、マルチレベルシステムにおけるレベル数と等しい数の閾値に基づいたデジタル値に減少されると一般に適用可能ではない信号処理技術の実行に有用な分布により表される。
本発明の実施形態を使用すると、非符号化システムと比較して、マルチレベル固体不揮発性メモリシステムについて正の符号化利得が実現される。表１は、符号のステート数の関数として、非符号化１ビット／セル不揮発性メモリに対する畳み込み符号化２ビット／セルマルチレベル不揮発性メモリからの例示的な符号化利得を示す。４ステートシステム（図２Ａ−図２Ｃに示す）について、第１の行エントリに示すように、非符号化システムと比較しての符号化利得は、０ｄＢである。しかし、ステートの数が増加すると、非符号化システムと比較しての符号化利得は、正である。
Figure 0005232014
表２は、符号のステート数の関数として、非符号化２ビット／セルマルチレベル不揮発性メモリに対する畳み込み符号化３ビット／セルマルチレベル不揮発性メモリの符号化利得を示す。４以上のステートを有する１ビット／セルマルチレベル不揮発性メモリについて示すように、符号化利得は、非符号化システムと比較して、４以上のステートを有するシステムに対して正である。
Figure 0005232014
図４は、本発明の別の実施形態による誤り訂正を有する固体不揮発性メモリの略ブロック図である。図４に示すように、外側符号器４１０は、符号化データを内側符号器４１２に供給する。一例として、外側符号器４１０は、リード−ソロモン（Reed-Solomon）符号器であり、内側符号器は、ＬＤＰＣ符号器でありうる。これらの符号化技術は、例として使用するに過ぎず、本発明の範囲を限定することを意図しない。当業者は、多くの変形、変更、及び代案を認識するであろう。変調器４１４は、符号化データを内側符号器４１２から受取り、そのデータを、プログラム動作時にマルチレベル固体不揮発性メモリ４１６に記憶する前に変調する。読出し動作時、マルチレベル固体不揮発性メモリ４１６内に記憶されたデータは取出しされ、復調器４１８、内側復号器４２０、及び外側復号器４２２に供給される。
前方誤り訂正（ＦＥＣ）符号を含む任意の数の誤り訂正符号（ＥＣＣ）を、本発明の実施形態に従って使用して送信されるデータに構造化された冗長を追加することにより電力制限及び／又はバンド幅制限されたチャネルのビット誤り率（ＢＥＲ）性能を向上させる。例えば、複数のブロック符号を使用して、加算性バースト雑音（ランダムマルチビット誤り）でチャネル用の１つのデータブロックを符号化しうる。なお、本発明は、符号化及び記憶の前にユーザデータを処理しない組織的符号器（systematic encoders）及び非組織的符号器の両方に適用可能であることは理解されよう。
例えば、ハミング符号、ＢＣＨ符号、リード−マラー（Reed-Muller）符号、及びアレイ符号といったバイナリ符号、及び、リード−ソロモン（ＲＳ）符号といった非バイナリ符号を含む多数の異なる線形ブロック符号のうちのいずれかを使用してよい。ブロックサイズの選択は、ＳＮＲ及び使用される符号に依存する。例えば、電圧レベルが１セルあたり４から８に増加され、３つのセルはそれぞれまとめられて９ビットのシンボルを形成すると仮定する。ＧＦ（２９）に基づいて、（５１１，４５１）リード−ソロモン符号を適用すると、符号語長は、５１１＊９＝４５９９ビットであり、符号化率は、４５１／５１１〜＝０．８８３である。従って、符号化システムの記憶容量は、３＊４５１／５１１〜＝２．６ビット／セルであり、これは、非符号化４レベルシステムに対して３２％の容量増加を表す。このような符号化システムの語誤り率（ＷＥＲ）を、図５において４レベルの非符号化システムと比較する。ＷＥＲ＜１０−８では、ＲＳ符号化システムは、非符号化システムより性能が優れることが分かる。従って、上述したＲＳ符号を用いて、より良好な信頼性及びより高い容量が実現される。
本発明の他の例示的な実施形態では、例えば、雑音がシンボル毎に独立している場合、畳み込み符号を使用してデータが符号化される。畳み込み符号は、符号化されたデータ内に相関関係を導入し、従って、復号器における最小距離を増加する。畳み込み符号は、ガウス雑音の影響を受けやすい、固体不揮発性メモリ内に記憶される又は固体不揮発性メモリから読出しされる連続送信されたデータに適用される。畳み込み符号はプログレッシブ符号である。任意の時点において、畳み込み符号器の出力は、過去及び現在の入力値の両方に依存しうる。従って、畳み込み符号は、一般に、順序付けられた一連のデータ値に及ぶ誤りの訂正に使用される。従って、このような符号は、順序付けられたプログレッシブストリーム（即ち、データストリーム）の形でデータを記憶及び読出しするマルチレベル固体不揮発性メモリに使用しうる。
復号器は、硬判定入力又はマルチレベル量子化入力のいずれかを受け取る。ソフト入力は、検出器において引き起こす誤りが少ないことが知られている。図６は、例示的なレート１／２畳み込み符号器６００の様々なブロックを示す。モジュロ２加算器６１０により生成される出力Ｃ２は、シフトレジスタ６０２、６０６、及び入力Ｕによって決められる。例えば、電圧レベルが、４から８に増加される場合、レート３／４畳み込み符号を適用して３＊３／４＝２．２５ビット／セルを獲得し、結果として記憶容量が１０％増加する。非符号化４レベルシステムと同じ誤り率を達成する目的で、畳み込み符号の自由距離は、（７／３）２＝５．４４より大きくなければならない。６メモリユニットを有する３／４畳み込み符号器は、２６＝６４ステートを有するビタビ（Viterbi）復号器を必要としうる。
トレリス（Trellis）符号化変調（ＴＣＭ）は、畳み込み符号をセットパーティショニングと組み合わせて高い符号化率、高い符号化利得、及び低い復号化複雑さを実現する。複数のコンスタレーションポイントを含むセットは、より小さなサブセットにパーティションされることができ、各サブセットにおけるポイントは、元のコンスタレーションにおけるよりも遠くに離される。図７は、２Ｄセットパーティショニングの一例を示し、点「・」は、１つのサブセットを表し、バツ「×」は、別のサブセットを表す。元のコンスタレーションポイント間の最小距離がｄである場合、各サブセットにおけるポイント間の最小距離は、√２ｄである。フラッシュメモリシステムの読出し経路チャネルといった加算性ホワイトガウス雑音（ＡＷＧＮ）チャネルを有するシステムでは、システムの性能を左右するパラメータは、畳み込み符号の自由ハミング距離ではなく、送信された信号シーケンス間の自由ユークリッド距離である。従って、ＴＣＭ設計の最適化は、ハミング距離ではなくユークリッド距離に基づく。
図８に、ＴＣＭの一例８００を示す。複数の入力ビットは、２つのグループ、即ち、複数のサブセットを選択するためにレートｋ１／（ｋ１＋１）符号器８０２を通過する、ｋ１ビットを有する第１のグループと、ｋ−ｋ１ビットを有する第２のグループとに分けられ、これらのグループは、コンスタレーションマッパ８０４を使用して、各サブセット内のコンスタレーションポイントを選択する。以下は、２ビット／セルから２．５ビット／セルへの例示的な容量増加の説明である。８の電圧レベルと、２つの隣接するセルはそれぞれ６４ＱＡＭコンスタレーションを形成するよう組み合わされると仮定する。６４ＱＡＭは、４つのコセットにパーティショニングされる。各コセットにおける任意の２つのポイント間の距離は、８＊ｄ０である。レート３／４畳み込み符号を使用して１つのコセットを選択し、また、２つの非符号化ビットを使用して任意の所与のコセット内の１つのポイントを選択すると仮定する。従って、全体的な符号化率は、５／６となり、２．５ビット／セルをもたらしうる。全体的な符号化利得は、０．４３ｄＢである。従って、このようなＴＣＭ符号化システムは、非符号化４レベルシステムより良好な性能を有し、同時に、記憶容量が２５％増加される。
ランダムな構造に基づいた一部の符号は、反復検出法によって効果的に復号化されうる。これらの符号には、ターボ符号、即ち、直列連接畳み込み符号、又は、並列連接畳み込み符号、低密度パリティチェック（ＬＤＰＣ）符号、ターボプロダクト符号、及びそれらの変形が含まれる。
ＴＣＭの符号化利得は、２つの領域、即ち、各サブセット内のコンスタレーションポイント間の距離を増加するセットパーティショニングと、異なるサブセット間で高いユークリッド距離を達成する畳み込み符号に由来する。後者は、他の高利得符号が畳み込み符号と置き換えられる場合でも達成できる。図９に、セットパーティショニングと反復符号を組み合わせる一例を示す。１６−ＰＡＭシステムが、４つのサブセットにパーティショニングされると仮定する。この場合、各サブセットにおけるポイント間の最小距離は、４ｄ０であり、従って、非符号化システムと比較して１２ｄＢの利得を供給する。しかし、異なるサブセット間では、最小距離はｄ０のままである。サブセットの選択は、ＬＤＰＣ符号器９０２により供給されるＬＤＰＣ符号化ビットに依存するので、１２ｄＢの利得を有するＬＤＰＣ符号が使用される場合は、システム全体は、１２ｄＢの近似利得を有する。一般に、システム全体の利得は、セットパーティショニング利得及び反復符号化利得の最小値である。図９に示すＬＤＰＣ符号器９０２は、反復符号ブロックサイズにより決められる符号語全体に対して処理を行うことが求められる。反復符号に加えて、ＲＳ符号及びＢＣＨ符号を含む他の高利得符号を使用してサブセット選択のために入力の一部を符号化してもよい。
一部の実施形態では、符号化利得を更に向上させる目的で、マルチレベル符号化を使用しうる。図１０Ａに、内側符号器及び外側符号器を含む２レベル符号化を示す。１つの例示的な実施形態では、外側符号の符号器１００２は、ＲＳ符号器であり、また、内側符号の符号器１００４は、ＴＣＭ符号器でありうる。ＴＣＭ復号器１００６によって引き起こされるバースト誤りは、ＲＳ復号器１００８により訂正される。
別の例示的な実施形態では、内側符号器１００４は、ＬＤＰＣ符号又はターボ符号といった反復符号を実行するよう適応され、外側符号器１００２は、ＲＳ符号を実行するよう適応される。反復符号は、バイナリ符号又はシンボルに基づいた符号でありうる。各シンボルは、複数のビットを含みうる。反復符号は、ソフト入力ソフト出力（ＳＩＳＯ）復号器を用いて復号化され、また、ＲＳ符号は、ＳＩＳＯ又は硬判定復号器を用いて復号化されうる。外側ＲＳ復号器１００８は、内側復号器１００６と反復してソフト情報を交換しうる。このような反復によってソフト情報の品質が向上され、それにより各反復後のビット誤りの数が減少する。
本願における様々な実施形態の説明は、例示目的で提示したに過ぎず、本発明の範囲を限定することを意図するものではない。様々な他の符号化技術、インターリーブ技術、変調技術、復調技術、復号化技術、マッピング技術等は、本発明の範囲内に含まれる。
図１０Ｂは、本発明の別の例示的な実施形態による２レベル符号化１０２０の略ブロック図である。外側符号器１０２２は、訂正力ｔを有するリード−ソロモン符号器である。内側符号器１０３０は、符号化率３／４を有するＴＣＭ１０２４と、２／１５の任意の２つのポイント間の間隔を有する１６−ＰＡＭコンステレーションマッパ１０２６を含む。図１０Ｂに示す符号化チャネルに対して行われる計算には、３、４、及び５次数の多項式を用いる畳み込み符号器を使用する。なお、図１０Ｂに示す例示的な実施形態は、リード−ソロモン符号器１０２２、ＴＣＭ１０２４、及び１６−ＰＡＭコンステレーションマッパ１０２６を含むが、本発明の他の実施形態は、他の符号器、変調器、及びマッパを含みうることは理解されよう。更に、本願に記載し且つ図面に示す全ての例示的な実施形態には、ウェイ（Wei）により「Trellis-Coded Modulation with Multidimensional Constellations」（IEEE Transactions on Information Theory、ＩＴ−３３巻、第４号、１９８７年７月、４８３−５０１頁）に提案されるような多次元の変調器を含む変調器と、イマイ（Imai）及びヒラカワ（Hirakawa）により「A New Multilevel Coding Method Using Error-Correcting Codes」(IEEE Transactions on Information Theory、ＩＴ−２３巻、第３号、１９７７年５月、３７１−３７７頁)に提案されるような符号といったマルチレベル符号と、それらの任意の組み合わせ等を用いてもよい。
図１０Ｂを参照するに、約２ｋビット（２０４８ビット）が、２２８の９ビットシンボルによって表される。一例として、この９ビットシンボルは、３つの隣接する８レベルセルを組み合わせることにより形成される。２２８の９ビットシンボルには、リード−ソロモン符号器１０２２により２ｔシンボルが供給され、それにより、内側符号器１０３０に入力される２３０のシンボルが供給される。１つの例示的な実施形態では、２２８の９ビットシンボルによって表されるユーザデータは、３０の３ビットセルに等しい幅により特徴付けられるメモリアレイの一部に書き込みされる。ユーザデータが、メモリアレイに直列に書き込みされた後、３つの隣接する３ビットセルはまとめられて９ビットシンボルを形成する。このような９ビットシンボルを含む１０の列は、次に、例えば、ＲＳ符号器１０２２により与えられる列パリティ値が付加される。付加されるパリティ値の数は、ＲＳ符号器１０２２に選択される訂正力に部分的に依存しうる。ＴＣＭ符号化は、各３ビットセルに対して行われ、符号化された４ビットシンボルを供給し、これらは次に、１６−ＰＡＭコンステレーションマッパ１０２６に供給され、次に、固体不揮発性メモリに書込みされる。なお、符号化は、例えば、並列動作する複数のＴＣＭ１０２４を提供することにより並列で行われてもよく、それにより、処理速度を増加することは理解されよう。ユーザデータの復号化は、図１０Ｂに関連して説明した動作を逆にすることにより行われる。
選択された符号化技術に依存して、幾つかの生成多項式のうちの１つを用いうる。一例として、表３に示すような生成多項式を、一部の適用に対してレート１／２符号を有する組織的符号器に使用する。１ステートあたりの分岐数は２である。
Figure 0005232014
レベル１のセットパーティショニングは、以下のとおりである。
Figure 0005232014
レベル２のセットパーティショニングは、以下のとおりである。
Figure 0005232014
図１０Ｂに示すように、本発明の一部の実施形態は、ＲＳ符号器を外側符号器１０２２として使用する。ＲＳ符号器は、誤りのバーストが存在する適用に良好に適した機能を提供する。固体不揮発性メモリ適用では、幾つかの理由で誤りはバーストで生じうる。まず、メモリアレイ媒体の一部における欠陥が、そのような部分に配置されたセルによって誤りを生じうる。更に、誤りのバーストは、内側符号器１０２４の動作からもたらされる場合もある。畳み込み復号器は、任意の所与の時間における出力は、部分的に、前の出力に依存するので、誤りのバーストを生成しうる。従って、本発明の一部の実施形態では、誤りのバーストの処理に適したＲＳ符号器及び復号器を使用する。
図１から分かるように、プログラムされたセルのＰＤＦは、セルの閾値電圧に依存して異なる。４つのレベルが等間隔にされる場合、２乃至４ボルトの範囲の閾値電圧により定義されるＰＤＦを有するセルに対応するレベルは、その広い分布によって他のレベルよりも誤りが生じる傾向がある。従って、一部の実施形態では、制約付き符号化を使用して特定のパターンを阻止するか、又は、その頻度を減少する。例えば、２乃至４ボルトの範囲の閾値電圧により定義されるＰＤＦを有するセルに対応するデータの頻度を下げると、全体の誤り確率を下げる。
一部の実施形態では、符号語のサイズは、セクタサイズと調整される。例えば、セクタサイズが、２５６ｋビットである場合、内側符号及び外側符号は、１つの外側符号語が２５６ｋビットであるよう構成されうる。セクタサイズに対してより小さい又はより大きい符号語サイズも使用してもよい。図１１Ａでは、符号語サイズと等しいセクタサイズを示す。図１１Ｂに示すように、符号語サイズが小さい場合、各セクタには、幾つかの符号語が含まれる。図１１Ｃに示すように、符号語サイズが大きい場合、各符号語には、幾つかのセクタが含まれる。一般に、符号語サイズが大きいほど、符号化利得が大きく、復号化遅延が長く、また、復号器の複雑さが高い。
符号語は、記憶される前にインターリーブされうる。図１２は、複数のセル１２０２が、符号語１を形成し、複数のセル１２０４が符号語２を形成し、複数のセル１２０６が符号語３を形成する、３方法でインターリーブされた例示的なセルを示す。欠陥が３つのセルに及ぶ場合でも、欠陥は、各符号語において１つのシンボル誤りしか引き起こさず、これは、３つのシンボル誤りを含むバーストを訂正するよりも容易である。
本発明の他の例示的な実施形態では、上述したようなデータの符号化が、一部の実施形態では、物理的に互いに積み重ねられる複数の不揮発性固体半導体メモリに適用されうる。例えば、８つのそのような不揮発性固体半導体メモリが互いに重ねられる場合、ＧＦ（２８）に基づいたＲＳ符号がこれらのメモリに適用されうる。このとき、ＲＳ符号シンボルの各ビットは、これらのメモリのうちの１つから得られる。このような複数のメモリにわたっての符号化は、これらの複数のメモリのうちの１つに大きい欠陥がある場合の誤り回復が向上される。
図１３Ａは、本発明の例示的な実施形態により提供するインターリーブ技術を説明する概略図である。図１３Ａに示すように、例えば、ＴＣＭ符号器である内側符号器をデータの行に使用し、また、例えば、ＲＳ符号器である外側符号器をデータのブロック列に使用する。この例示的な実施形態は、データが矩形形式、即ち、ブロックでメモリセルに書込みされる、例えば、固体不揮発性メモリに使用されうる。内側ＴＣＭ符号に顕著な長さの複数ビット誤りがある場合、本発明の実施形態では、幾つかの独立した外側ＲＳ符号が、その複数ビット誤りによって破壊されたデータを処理する。従って、個別のＲＳ符号に影響を与える誤りの数は制限される。図１３Ａを参照するに、特定の実施例における列の数は、部分的に、最大誤りバースト長により決定される。行の数は、部分的に、１ブロック符号語あたりのセクタ数により決定される。
本発明の一部の実施形態では、列数は、特定の適用に依存して予め決められる。例えば、（インターリーブ深度に関連する）列数が、最大誤りバースト長より大きい場合、列を処理する外側符号器は、特定のシンボル誤り率により特徴付けられるメモリレスチャネルと同様である。従って、誤りのバーストは、異なる外側符号器の符号に影響を及ぼす。シンボル誤り率は、一般に、ＴＣＭシミュレーションを独立して使用することにより決定され、また、誤り確率は、独立したモデリングにより推定されうる。例えば、ＲＳ符号器である外側符号器のオーバヘッドの割合は、ブロック符号語の行寸法を増加することで減少しうる。或いは、オーバヘッドの割合を一定に維持しつつ、ＲＳ符号の行寸法を増加し、それにより、１列あたりに高い訂正力を可能にすることもできる。
図１３Ｂは、図１３Ａに示すインターリーブされたシステムについて、ＳＮＲの関数としてＳＥＲを示すプロットである。図１３Ｂに示すデータを計算する目的で１ブロック符号語あたりに１０列を使用した。他の実施形態では、特定の適用に依存して１ブロック符号語あたりに可変数の列及びセクタを使用してもよい。非符号化２ビット／セル４−ＰＡＭシステムのＳＥＲを比較対象として示す。外側符号器（本例では、ＲＳ符号器）の強度が訂正力の範囲に亘って可変である実施例についてのＳＥＲ値を示す（それぞれ、ｔＲＳ＝１２、１４、及び１６）。外側符号化の訂正力、又は、強度が増加すると、符号化システムが非符号化システムと等しいレベルに下がるＳＮＲが減少する。図１３Ｂを参照するに、この交差点は、ｔＲＳ＝１２、１４、及び１６について、それぞれ、約２２．４ｄＢ、２２．２ｄＢ、及び２２．０ｄＢである。
特定の例示的な実施形態では、マルチレベル固体不揮発性メモリは、例えば、２．５ビット／セルを含む。このような実施形態では、２つの隣接する８レベルセル（３ビット／セル）は、６４−ＱＡＭ変調シンボルを形成する。６４−ＱＡＭ変調シンボルにおける６ビットのうち、５ビットはデータに使用され、１ビットは符号化に使用される。従って、このような例示的な実施形態では、符号化率は５／６であり、１ステートあたりの分岐数は４である。このようなシステムは、５データビットが２つの隣接セル間に記憶されるので２．５ビット／セルを提供する。このような例示的な実施形態では、非符号化４−ＰＡＭシステムと比較して符号化利得は、例えば、１６ステートに対して０．４２３ｄＢでありうる。なお、計算結果は、このような計算に多重度が含まれるように変更されうる。例えば、多重度の倍増に対し約０．２ｄＢの損失が予想される。当業者は、多くの変形、変更、及び代案を認識するであろう。
本発明の別の特定の例示的な実施形態では、例えば、３．５ビット／セルを有するマルチレベル固体不揮発性メモリシステムを提供する。このような実施形態では、２つの隣接する１６レベルのセル（４ビット／セル）が、２５６−ＱＡＭ変調シンボルを形成する。２５６−ＱＡＭ変調シンボルにおける８ビットのうち、７ビットはデータに使用され、１ビットは符号化に使用される。従って、このような例示的な実施形態では、符号化率は７／８であり、１ステートあたりの分岐数は４である。このようなシステムでは、７データビットが２つの隣接セル間に記憶されるので３．５ビット／セルを提供する。非符号化８−ＰＡＭシステムと比較しての符号化利得は、例えば、８ステートに対して０．５２７ｄＢであり、１６ステートに対して１．３１７ｄＢでありうる。なお、計算結果は、このような計算に多重度が含まれるように変更されうる。例えば、多重度の倍増に対し約０．２ｄＢの損失が予想される。当業者は、多くの変形、変更、及び代案を認識するであろう。
図１４Ａ−図１４Ｈを参照するに、本発明の様々な例示的な実施形態を示す。図１４Ａを参照するに、本発明は、ハードディスクドライブ１４００において具現化されうる。本発明は、図１４Ａにおいて１４０２と概略的に示す信号処理回路及び／又は制御回路のいずれか又は両方を実装しうる。一部の実施形態では、信号処理及び／又は制御回路１４０２、及び／又は、ＨＤＤ１４００内の他の回路（図示せず）は、データを処理する、符号化及び／又は暗号化する、計算する、及び／又は、磁気記憶媒体１４０６に出力される及び／又は磁気記憶媒体から受信されるデータをフォーマット化しうる。
ＨＤＤ１４００は、コンピュータといったホストデバイス（図示せず）、携帯情報端末、携帯電話機、メディア又はＭＰ３プレイヤ等のモバイルコンピューティングデバイス、及び／又は他のデバイスと、１つ以上の有線又はワイヤレス通信リンク１４０８を介して通信しうる。ＨＤＤ１４００は、ランダムアクセスメモリ（ＲＡＭ）、フラッシュメモリといった低レイテンシ不揮発性メモリ、読出し専用メモリ（ＲＯＭ）、及び／又は、他の好適な電子データ記憶装置といったメモリ１４０９に接続されうる。
図１４Ｂを参照するに、本発明は、デジタルバーサタイルディスク（ＤＶＤ）ドライブ１４１０において具現化されうる。本発明は、図１４Ｂにおいて１４１２と概略的に示す信号処理回路及び／又は制御回路のいずれか又は両方、及び／又は、ＤＶＤドライブ１４１０のマスデータ記憶装置１４１８を実装しうる。信号処理及び／又は制御回路１４１２、及び／又は、ＤＶＤ１４１０内の他の回路（図示せず）は、データを処理する、符号化及び／又は暗号化する、計算する、及び／又は、光学記憶媒体１４１６から読出しされる及び／又は光学記憶媒体に書込みされるデータをフォーマット化しうる。一部の実施形態では、信号処理及び／又は制御回路１４１２、及び／又は、ＤＶＤ１４１０内の他の回路（図示せず）は、符号化及び／又は復号化、及び／又は、ＤＶＤドライブに関連付けられる任意の他の信号処理機能といった他の機能も実行できる。
ＤＶＤドライブ１４１０は、コンピュータ、テレビジョン、又は他のデバイスといった出力デバイス（図示せず）と、１つ以上の有線又はワイヤレス通信リンク１４１７を介して通信しうる。ＤＶＤ１４１０は、不揮発性にデータを記憶するマスデータ記憶装置１４１８と通信しうる。マスデータ記憶装置１４１８は、図１４Ａに示すようなハードディスクドライブ（ＨＤＤ）を含みうる。ＨＤＤは、約１．８インチより小さい直径を有する１つ以上のプラッタを含むミニＨＤＤでありうる。ＤＶＤ１４１０は、ＲＡＭ、ＲＯＭ、フラッシュメモリといった低レイテンシ不揮発性メモリ、及び／または他の好適な電子データ記憶装置といったメモリ１４１９に接続されうる。
図１４Ｃを参照するに、本発明は、高品位テレビジョン（ＨＤＴＶ）１４２０において具現化されうる。本発明は、図１４Ｃにおいて１４２２と概略的に示す信号処理回路及び／又は制御回路のいずれか又は両方、ＷＬＡＮインターフェイス、及び／又はＨＤＴＶ１４２０のマスデータ記憶装置を実装しうる。ＨＤＴＶ１４２０は、有線又はワイヤレス形式でＨＤＴＶ入力信号を受信し、ディスプレイ１４２６用のＨＤＴＶ出力信号を生成する。一部の実施形態では、信号処理回路及び／又は制御回路１４２２及び／又はＨＤＴＶ１４２０の他の回路（図示せず）は、データを処理する、符号化及び／又は暗号化する、計算する、データをフォーマット化する、及び／又は、必要となりうるＨＤＴＶの他のタイプの処理を行いうる。
ＨＤＴＶ１４２０は、光学及び／又は磁気記憶デバイスといった、データを不揮発性に記憶するマスデータ記憶装置１４２７と通信しうる。少なくとも１つのＨＤＤは、図１４Ａに示すような構成を有し、及び／又は、少なくとも１つのＤＶＤは、図１４Ｂに示すような構成を有しうる。ＨＤＤは、約１．８インチより小さい直径を有する１つ以上のプラッタを含むミニＨＤＤでありうる。ＨＤＴＶ１４２０は、ＲＡＭ、ＲＯＭ、フラッシュメモリといった低レイテンシ不揮発性メモリ、及び／又は他の好適な電子データ記憶装置といったメモリ１４２８に接続されうる。ＨＤＴＶ１４２０は更に、ＷＬＡＮネットワークインターフェイス１４２９を介するＷＬＡＮとの接続もサポートしうる。
図１４Ｄを参照するに、本発明は、車両１４３０の制御システム、ＷＬＡＮインターフェイス、及び／又は車両制御システムのマスデータ記憶装置を実装する。一部の実施形態では、本発明は、温度センサ、圧力センサ、回転センサ、気流センサ、及び／又は、任意の他の好適なセンサといった１つ以上のセンサからの入力を受信し、及び／又は、エンジン動作パラメータ、トランスミッション動作パラメータ、及び／又は他の制御信号といった１つ以上の出力制御信号を生成するパワートレイン制御システム１４３２を実装する。
本発明は更に、車両１４３０の他の制御システム１４４０において具現化されてもよい。制御システム１４４０も同様に、入力センサ１４４２からの信号を受信し、及び／又は、１つ以上の出力デバイス１４４４に制御信号を出力しうる。一部の実施形態では、制御システム１４４０は、アンチロックブレーキングシステム（ＡＢＳ）、ナビゲーションシステム、テレマティクスシステム、車両テレマティクスシステム、斜線逸脱システム、車間距離適応走行制御システム、ステレオ、ＤＶＤ、コンパクトディスクといった車両娯楽システム等の一部でありうる。他の実施形態も想到される。
パワートレイン制御システム１４３２は、不揮発性にデータを記憶するマスデータ記憶装置１４４６と通信しうる。マスデータ記憶装置１４４６は、例えば、ハードディスクドライブＨＤＤ及び／又はＤＶＤといった光学及び／又は磁気記憶デバイスを含みうる。少なくとも１つのＨＤＤは、図１４Ａに示す構成を有し、及び／又は、少なくとも１つのＤＶＤは、図１４Ｂに示す構成を有しうる。ＨＤＤは、約１．８インチより小さい直径を有する１つ以上のプラッタを含むミニＨＤＤでありうる。パワートレイン制御システム１４３２は、ＲＡＭ、ＲＯＭ、フラッシュメモリといった低レイテンシ不揮発性メモリ、及び／又は他の好適な電子データ記憶装置といったメモリ１４４７に接続されうる。パワートレイン制御システム１４３２は更に、ＷＬＡＮネットワークインターフェイス１４４８を介するＷＬＡＮとの接続もサポートしうる。制御システム１４４０は更に、マスデータ記憶装置、メモリ、及び／又はＷＬＡＮインターフェイス（これらは図示せず）を含みうる。
次に、図１４Ｅを参照するに、本発明は、携帯電話用アンテナ１４５１を含みうる携帯電話機１４５０において具現化されうる。本発明は、図１４Ｅにおいて１４５２と概略的に示す信号処理回路及び／又は制御回路のいずれか又は両方、ＷＬＡＮインターフェイス、及び／又は携帯電話機１４５０のマスデータ記憶装置を実装しうる。一部の実施形態では、携帯電話機１４５０は、マイクロホン１４５６、スピーカ及び／又はオーディオ出力ジャックといったオーディオ出力１４５８、ディスプレイ１４６０、及び／又は、キーパッド、ポインティングデバイス、音声起動、及び／又は他の入力デバイスといった入力デバイス１４６２を含む。信号処理及び／又は制御回路１４５２及び／又は携帯電話機１４５０内の他の回路（図示せず）は、データを処理する、符号化及び／又は暗号化する、計算する、データをフォーマット化する、及び／又は、他の携帯電話機機能を行いうる。
携帯電話機１４５０は、例えば、ハードディスクドライブＨＤＤ及び／又はＤＶＤといった光学及び／又は磁気記憶デバイスといった、データを不揮発性に記憶するマスデータ記憶装置１４６４と通信しうる。少なくとも１つのＨＤＤは、図１４Ａに示す構成を有し、及び／又は、少なくとも１つのＤＶＤは、図１４Ｂに示す構成を有しうる。ＨＤＤは、約１．８インチより小さい直径を有する１つ以上のプラッタを含むミニＨＤＤでありうる。携帯電話機１４５０は、ＲＡＭ、ＲＯＭ、フラッシュメモリといった低レイテンシ不揮発性メモリ、及び／又は他の好適な電子データ記憶装置といったメモリ１４６６に接続されうる。携帯電話機１４５０は更に、ＷＬＡＮネットワークインターフェイス１４６８を介するＷＬＡＮとの接続もサポートしうる。
次に、図１４Ｆを参照するに、本発明は、セットトップボックス１４８０において具現化されうる。本発明は、図１４Ｆにおいて１４８４と概略的に示す信号処理回路及び／又は制御回路のいずれか又は両方、ＷＬＡＮインターフェイス、及び／又はセットトップボックス１４８０のマスデータ記憶装置を実装しうる。セットトップボックス１４８０は、ブロードバンドソースといったソースから信号を受信し、テレビジョン及び／又はモニタといったディスプレイ１４８８及び／又は他のビデオ及び／又はオーディオ出力デバイスに適した標準及び／又は高品位のオーディオ／ビデオ信号を出力する。信号処理及び／又は制御回路１４８４及び／又はセットトップボックス１４８０の他の回路（図示せず）は、データを処理する、符号化及び／又は暗号化する、計算する、データをフォーマット化する、及び／又は、任意の他のセットトップボックス機能を行いうる。
セットトップボックス１４８０は、データを不揮発性に記憶するマスデータ記憶装置１４９０と通信しうる。マスデータ記憶装置１４９０は、例えば、ハードディスクドライブＨＤＤ及び／又はＤＶＤといった光学及び／又は磁気記憶デバイスを含みうる。少なくとも１つのＨＤＤは、図１４Ａに示すような構成を有し、及び／又は、少なくとも１つのＤＶＤは、図１４Ｂに示すような構成を有しうる。ＨＤＤは、約１．８インチより小さい直径を有する１つ以上のプラッタを含むミニＨＤＤでありうる。セットトップボックス１４８０は、ＲＡＭ、ＲＯＭ、フラッシュメモリといった低レイテンシ不揮発性メモリ、及び／又は他の好適な電子データ記憶装置といったメモリ１４９４に接続されうる。セットトップボックス１４８０は更に、ＷＬＡＮネットワークインターフェイス１４９６を介するＷＬＡＮとの接続もサポートしうる。
次に、図１４Ｇを参照するに、本発明は、メディアプレイヤ１４７２において具現化されうる。本発明は、図１４Ｇにおいて１４７１と概略的に示す信号処理回路及び／又は制御回路のいずれか又は両方、ＷＬＡＮインターフェイス、及び／又はメディアプレイヤ１４７２のマスデータ記憶装置を実装しうる。一部の実施形態では、メディアプレイヤ１４７２は、ディスプレイ１４７６、及び／又は、キーパッド、タッチパッド等のユーザ入力１４７７を含む。一部の実施形態では、メディアプレイヤ１４７２は、ディスプレイ１４７６及び／又はユーザ入力１４７７を介するメニュ、ドロップダウンメニュ、アイコン、及び／又は、ポイント・アンド・クリックインターフェイスを使用しうる。メディアプレイヤ１４７２は更に、スピーカ及び／又はオーディオ出力ジャックといったオーディオ出力１４７５を含む。信号処理及び／又は制御回路１４７１及び／又はメディアプレイヤ１４７２の他の回路（図示せず）は、データを処理する、符号化及び／又は暗号化する、計算する、データをフォーマット化する、及び／又は、任意の他のメディアプレイヤ機能を行いうる。
メディアプレイヤ１４７２は、圧縮オーディオ及び／又はビデオコンテンツといったデータを不揮発性に記憶するマスデータ記憶装置１４７０と通信しうる。一部の実施例では、圧縮されたオーディオファイルには、ＭＰ３フォーマット、又は、他の好適な圧縮オーディオ及び／又はビデオフォーマットに適合するファイルが含まれる。マスデータ記憶装置は、例えば、ハードディスクドライブＨＤＤ及び／又はＤＶＤといった光学及び／又は磁気記憶デバイスを含みうる。少なくとも１つのＨＤＤは、図１４Ａに示すような構成を有し、及び／又は、少なくとも１つのＤＶＤは、図１４Ｂに示すような構成を有しうる。ＨＤＤは、約１．８インチより小さい直径を有する１つ以上のプラッタを含むミニＨＤＤでありうる。メディアプレイヤ１４７２は、ＲＡＭ、ＲＯＭ、フラッシュメモリといった低レイテンシ不揮発性メモリ、及び／又は他の好適な電子データ記憶装置といったメモリ１４７３に接続されうる。メディアプレイヤ１４７２は更に、ＷＬＡＮネットワークインターフェイス１４７４を介するＷＬＡＮとの接続もサポートしうる。
図１４Ｈを参照するに、本発明は、アンテナ１４３９を含みうる、ボイス・オーバ・インターネット・プロトコル（ＶｏＩＰ）電話機１４８３において具現化されうる。本発明は、図１４Ｈにおいて１４８２と概略的に示す信号処理回路及び／又は制御回路のいずれか又は両方、ＷＬＡＮインターフェイス、及び／又はＶｏＩＰ電話機１４８３のマスデータ記憶装置を実装しうる。一部の実施形態では、ＶｏＩＰ電話機１４８３は、一部として、マイクロホン１４８７、スピーカ及び／又はオーディオ出力ジャックといったオーディオ出力１４８９、ディスプレイモニタ１４９１、キーパッド、ポインティングデバイス、音声起動、及び／又は他の入力デバイスといった入力デバイス１４９２、及び、ワイヤレスフィデリティ（Ｗｉ−Ｆｉ）通信モジュール１４８６を含む。信号処理及び／又は制御回路１４８２、及び／又は、ＶｏＩＰ電話機１４８３の他の回路（図示せず）は、データを処理する、符号化及び／又は暗号化する、計算する、データをフォーマット化する、及び／又は、任意の他のＶｏＩＰ機能を行いうる。
ＶｏＩＰ電話機１４８３は、例えば、ハードディスクドライブＨＤＤ及び／又はＤＶＤといった光学及び／又は磁気記憶デバイスといった、データを不揮発性に記憶するマスデータ記憶装置１４０２と通信しうる。少なくとも１つのＨＤＤは、図１４Ａに示す構成を有し、及び／又は、少なくとも１つのＤＶＤは、図１４Ｂに示す構成を有しうる。ＨＤＤは、約１．８インチより小さい直径を有する１つ以上のプラッタを含むミニＨＤＤでありうる。ＶｏＩＰ電話機１４８３は、ＲＡＭ、ＲＯＭ、フラッシュメモリといった低レイテンシ不揮発性メモリ、及び／又は他の好適な電子データ記憶装置といったメモリ１４８５に接続されうる。ＶｏＩＰ電話機１４８３は、Ｗｉ−Ｆｉ通信モジュール１４８６を介してＶｏＩＰネットワーク（図示せず）との通信リンクを確立するよう構成される。上述した実施形態に加えて他の実施形態も想到される。
上述した本発明の実施形態は、例示的であって限定的ではない。様々な代案及び等価物が可能である。本発明は、使用した比較器、計器、パルス幅変調器、ドライバ、又はフィルタのタイプに限定されない。本発明は、基準充電及び放電電流を確立するために使用した増幅器のタイプに限定されない。本発明は、発振器によって限定されない。本発明は、本発明の開示対象が配置されうる集積回路のタイプに限定されない。本発明は、例えば、本開示を製造するために使用しうるＣＭＯＳ、バイポーラ、又はＢＩＣＭＯＳの処理技術の任意の特定の処理タイプに限定されない。他の加減、又は、変更は、本開示を鑑みて明らかであり、それらは、特許請求の範囲内であることを意図する。
［項目１］
第１のデータを符号化する手段と、
符号化された上記第１のデータをマルチレベル固体不揮発性メモリアレイ内に記憶する手段と、
上記メモリアレイから符号化された上記第１のデータを取出す手段と、
上記メモリアレイから取出された上記第１のデータを復号する手段と、
第２のデータを符号化して上記第１のデータを生成する手段と、
復号された上記第１のデータを復号して上記第２のデータを生成する手段と、を備える固体不揮発性メモリユニット。
［項目２］
上記メモリアレイは、フラッシュＥＥＰＲＯＭ（登録商標）アレイである、項目１に記載の固体不揮発性メモリユニット。
［項目３］
上記第１のデータを符号化する手段は、第１のＥＣＣ技術に従って符号化を実行し、
上記第１のＥＣＣ技術は、上記第２のデータを符号化する手段により実行される第２のＥＣＣ技術とは異なる、項目１に記載の固体不揮発性メモリユニット。
［項目４］
上記第２のＥＣＣは、リード−ソロモン符号である、項目３に記載の固体不揮発性メモリユニット。
［項目５］
上記符号化されたデータを変調する手段と、
上記変調されたデータを上記メモリアレイ内に記憶する手段と、
上記メモリアレイから上記変調されたデータを取出す手段と、
上記メモリアレイから取出された上記データを復調する手段と、を更に備える項目１に記載の固体不揮発性メモリユニット。
［項目６］
上記第１のデータを符号化する上記手段は、バイナリ符号に従って符号化する、項目１に記載の固体不揮発性メモリユニット。
［項目７］
上記第１のデータを符号化する上記手段は、ハミング符号、ＢＣＨ符号、リード−マラー符号、及びアレイ符号から構成される群から選択されるバイナリ符号に従って符号化する、項目６に記載の固体不揮発性メモリユニット。
［項目８］
上記第１のデータを符号化する上記手段は、非バイナリ符号器及び畳み込み符号器から構成される群から選択される、項目１に記載の固体不揮発性メモリユニット。
［項目９］
上記第１のデータを符号化する上記手段は、トレリス符号化変調器内に配置される、項目５に記載の固体不揮発性メモリユニット。
［項目１０］
上記第１のデータを符号化する上記手段は、反復符号器である、項目１に記載の固体不揮発性メモリユニット。
［項目１１］
上記反復符号器は、低密度パリティチェック符号及びターボ符号から構成される群から選択される符号に従って符号化する、項目１０に記載の固体不揮発性メモリユニット。
［項目１２］
上記反復符号器は、シンボルに基づいた反復符号器である、項目１０に記載の固体不揮発性メモリユニット。

Claims (25)

  1. 第１の符号器と、
    Ｎ個の物理的なメモリを有し、前記第１の符号器により符号化されたデータを記憶するマルチレベル固体不揮発性メモリアレイと、
    前記メモリアレイから取出されたデータを復号する第１の復号器と、
    前記第１の符号器と通信し、第２の符号化されたデータを前記第１の符号器に供給する第２の符号器と、
    前記第１の復号器と通信する第２の復号器と
    を備え、
    前記第１の符号器および前記第２の符号器のうち少なくとも一方は、ＧＦ（２Ｎ）に基づいたリードソロモン符号を適用し、前記リードソロモン符号のシンボルのＮビットのそれぞれは、前記Ｎ個の物理的なメモリのそれぞれから得られ、
    前記Ｎ個の物理的なメモリは、物理的に互いに積み重ねられている、
    固体不揮発性メモリユニット。
  2. 前記メモリアレイは、フラッシュＥＥＰＲＯＭ（登録商標）アレイである
    請求項１に記載の固体不揮発性メモリユニット。
  3. 前記第１の符号器は、第１のＥＣＣ技術に従って符号化を実行し、
    前記第１のＥＣＣ技術は、前記第２の符号器により実行される第２のＥＣＣ技術とは異なる
    請求項１または２に記載の固体不揮発性メモリユニット。
  4. 前記第２の符号器は、リード−ソロモン符号器を含む
    請求項１から３のいずれか１項に記載の固体不揮発性メモリユニット。
  5. 前記符号化されたデータを変調する変調器と、
    前記メモリアレイから取出された前記変調されたデータを復調する復調器と
    を更に備える請求項１から４のいずれか１項に記載の固体不揮発性メモリユニット。
  6. 前記第１の符号器は、バイナリ符号器である
    請求項１から５のいずれか１項に記載の固体不揮発性メモリユニット。
  7. 前記バイナリ符号器は、ハミング符号、ＢＣＨ符号、リード−マラー符号、及びアレイ符号から構成される群から選択されるバイナリ符号に従って符号化する
    請求項６に記載の固体不揮発性メモリユニット。
  8. 前記第１の符号器は、非バイナリ符号器及び畳み込み符号器から構成される群から選択される
    請求項１に記載の固体不揮発性メモリユニット。
  9. 前記第１の符号器は、トレリス符号化変調器内に配置される
    請求項１に記載の固体不揮発性メモリユニット。
  10. 前記第１の符号器は、反復符号器である
    請求項１に記載の固体不揮発性メモリユニット。
  11. 前記反復符号器は、低密度パリティチェック符号、及び、ターボ符号を含む群から選択される符号に従って符号化する
    請求項１０に記載の固体不揮発性メモリユニット。
  12. 前記反復符号器は、シンボルに基づいた反復符号器である
    請求項１０に記載の固体不揮発性メモリユニット。
  13. 前記固体不揮発性メモリユニットは、集積回路内に配置される
    請求項１から１２のいずれか１項に記載の固体不揮発性メモリユニット。
  14. 固体不揮発性メモリユニットを動作させる方法であって、
    第１のデータを符号化する段階と、
    符号化された前記第１のデータを、Ｎ個の物理的なメモリを有するマルチレベル固体不揮発性メモリアレイ内に記憶する段階と、
    符号化された前記第１のデータを前記メモリアレイから取出す段階と、
    前記メモリアレイから取出された前記第１のデータを復号する段階と、
    前記第１のデータを生成すべく、第２のデータを符号化する段階と、
    前記第２のデータを生成すべく、復号された前記第１のデータを復号する段階と
    を備え、
    前記第１のデータを符号化する段階および前記第２のデータを符号化する段階のうちの少なくとも一方は、ＧＦ（２Ｎ）に基づいたリードソロモン符号を適用することを含み、前記リードソロモン符号のシンボルのＮビットのそれぞれは、前記Ｎ個の物理的なメモリのそれぞれから得られ、
    前記Ｎ個の物理的なメモリは、物理的に互いに積み重ねられている
    方法。
  15. 前記メモリアレイは、フラッシュＥＥＰＲＯＭ（登録商標）アレイである
    請求項１４に記載の方法。
  16. 前記第１のデータの符号化は、第１のＥＣＣ技術に従って実行され、
    前記第１のＥＣＣ技術は、第２のＥＣＣ技術とは異なり、
    前記第２のデータは、前記第２のＥＣＣ技術に従って符号化される
    請求項１４または１５に記載の方法。
  17. 前記第２のＥＣＣは、リード−ソロモン符号である
    請求項１６に記載の方法。
  18. 前記符号化された第１のデータを変調する段階と、
    前記変調されたデータを前記メモリアレイ内に記憶する段階と、
    前記メモリアレイから前記変調されたデータを取出す段階と、
    前記メモリアレイから取出された前記データを復調する段階と
    を更に備える請求項１４から１７のいずれか１項に記載の方法。
  19. 前記第１のデータを、バイナリ符号に従って符号化する段階
    を更に備える請求項１４に記載の方法。
  20. 前記バイナリ符号は、ハミング符号、ＢＣＨ符号、リード−マラー符号、及びアレイ符号から構成される群から選択される
    請求項１９に記載の方法。
  21. 前記第１のデータを、非バイナリ符号及び畳み込み符号のうちの１つに従って符号化する段階
    を更に備える請求項１４に記載の方法。
  22. 前記符号化は、トレリス符号化変調を含む
    請求項１８に記載の方法。
  23. 前記符号化は、反復符号化である
    請求項１４に記載の方法。
  24. 前記反復符号化は、低密度パリティチェック符号及びターボ符号から構成される群から選択される符号に従って実行される
    請求項２３に記載の方法。
  25. 前記反復符号化は、シンボルに基づいた反復符号化である
    請求項２３に記載の方法。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2014517976A (ja) * 2011-05-12 2014-07-24 マイクロン テクノロジー， インク． メモリセルをプログラミングすること

Families Citing this family (281)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100605100B1 (ko) * 2003-11-05 2006-07-26 삼성전자주식회사 데이터 전송 속도가 향상된 아이씨 카드, 아이씨 카드프로세서 및 아이씨 카드 시스템
US9557994B2 (en) * 2004-07-13 2017-01-31 Arm Limited Data processing apparatus and method for performing N-way interleaving and de-interleaving operations where N is an odd plural number
KR101202537B1 (ko) 2006-05-12 2012-11-19 애플 인크. 메모리 디바이스를 위한 결합된 왜곡 추정 및 에러 보정 코딩
CN103280239B (zh) 2006-05-12 2016-04-06 苹果公司 存储设备中的失真估计和消除
US8239735B2 (en) 2006-05-12 2012-08-07 Apple Inc. Memory Device with adaptive capacity
US7697326B2 (en) 2006-05-12 2010-04-13 Anobit Technologies Ltd. Reducing programming error in memory devices
US20070266296A1 (en) * 2006-05-15 2007-11-15 Conley Kevin M Nonvolatile Memory with Convolutional Coding
US7840875B2 (en) * 2006-05-15 2010-11-23 Sandisk Corporation Convolutional coding methods for nonvolatile memory
JP4896605B2 (ja) * 2006-07-04 2012-03-14 株式会社東芝 不揮発性半導体記憶システム
US8046660B2 (en) * 2006-08-07 2011-10-25 Marvell World Trade Ltd. System and method for correcting errors in non-volatile memory using product codes
US7369434B2 (en) * 2006-08-14 2008-05-06 Micron Technology, Inc. Flash memory with multi-bit read
US8060806B2 (en) 2006-08-27 2011-11-15 Anobit Technologies Ltd. Estimation of non-linear distortion in memory devices
US7904783B2 (en) * 2006-09-28 2011-03-08 Sandisk Corporation Soft-input soft-output decoder for nonvolatile memory
US7818653B2 (en) 2006-09-28 2010-10-19 Sandisk Corporation Methods of soft-input soft-output decoding for nonvolatile memory
US7805663B2 (en) * 2006-09-28 2010-09-28 Sandisk Corporation Methods of adapting operation of nonvolatile memory
US7821826B2 (en) 2006-10-30 2010-10-26 Anobit Technologies, Ltd. Memory cell readout using successive approximation
WO2008053472A2 (en) 2006-10-30 2008-05-08 Anobit Technologies Ltd. Reading memory cells using multiple thresholds
US7827450B1 (en) 2006-11-28 2010-11-02 Marvell International Ltd. Defect detection and handling for memory based on pilot cells
US7924648B2 (en) 2006-11-28 2011-04-12 Anobit Technologies Ltd. Memory power and performance management
US8190961B1 (en) 2006-11-28 2012-05-29 Marvell International Ltd. System and method for using pilot signals in non-volatile memory devices
US8151163B2 (en) 2006-12-03 2012-04-03 Anobit Technologies Ltd. Automatic defect management in memory devices
US9116823B2 (en) * 2006-12-06 2015-08-25 Intelligent Intellectual Property Holdings 2 Llc Systems and methods for adaptive error-correction coding
KR100766042B1 (ko) * 2006-12-06 2007-10-12 삼성전자주식회사 연접 부호화를 이용한 멀티 레벨 셀 메모리 장치
US20080313364A1 (en) 2006-12-06 2008-12-18 David Flynn Apparatus, system, and method for remote direct memory access to a solid-state storage device
KR100785925B1 (ko) * 2006-12-06 2007-12-17 삼성전자주식회사 Ｔｃｍ을 이용한 멀티 레벨 셀 메모리 장치
US7900102B2 (en) 2006-12-17 2011-03-01 Anobit Technologies Ltd. High-speed programming of memory devices
KR100822030B1 (ko) * 2006-12-26 2008-04-15 삼성전자주식회사 고 부호화율 부호를 이용한 멀티 레벨 셀 메모리 장치
US8583981B2 (en) * 2006-12-29 2013-11-12 Marvell World Trade Ltd. Concatenated codes for holographic storage
KR100842680B1 (ko) * 2007-01-08 2008-07-01 삼성전자주식회사 플래시 메모리 장치의 오류 정정 컨트롤러 및 그것을포함하는 메모리 시스템
US7751240B2 (en) 2007-01-24 2010-07-06 Anobit Technologies Ltd. Memory device with negative thresholds
US8151166B2 (en) 2007-01-24 2012-04-03 Anobit Technologies Ltd. Reduction of back pattern dependency effects in memory devices
US8369141B2 (en) 2007-03-12 2013-02-05 Apple Inc. Adaptive estimation of memory cell read thresholds
US7904793B2 (en) * 2007-03-29 2011-03-08 Sandisk Corporation Method for decoding data in non-volatile storage using reliability metrics based on multiple reads
US7971127B2 (en) * 2007-03-31 2011-06-28 Sandisk Technologies Inc. Guided simulated annealing in non-volatile memory error correction control
US7966546B2 (en) * 2007-03-31 2011-06-21 Sandisk Technologies Inc. Non-volatile memory with soft bit data transmission for error correction control
US7975209B2 (en) * 2007-03-31 2011-07-05 Sandisk Technologies Inc. Non-volatile memory with guided simulated annealing error correction control
US7966550B2 (en) * 2007-03-31 2011-06-21 Sandisk Technologies Inc. Soft bit data transmission for error correction control in non-volatile memory
US8001320B2 (en) 2007-04-22 2011-08-16 Anobit Technologies Ltd. Command interface for memory devices
WO2008139441A2 (en) 2007-05-12 2008-11-20 Anobit Technologies Ltd. Memory device with internal signal processing unit
US8234545B2 (en) 2007-05-12 2012-07-31 Apple Inc. Data storage with incremental redundancy
US8117520B2 (en) * 2007-06-15 2012-02-14 Micron Technology, Inc. Error detection for multi-bit memory
US8065583B2 (en) 2007-07-06 2011-11-22 Micron Technology, Inc. Data storage with an outer block code and a stream-based inner code
US8051358B2 (en) * 2007-07-06 2011-11-01 Micron Technology, Inc. Error recovery storage along a nand-flash string
US7925936B1 (en) 2007-07-13 2011-04-12 Anobit Technologies Ltd. Memory device with non-uniform programming levels
KR101480383B1 (ko) * 2007-07-25 2015-01-09 삼성전자주식회사 코드 인코딩 장치
US8259497B2 (en) 2007-08-06 2012-09-04 Apple Inc. Programming schemes for multi-level analog memory cells
WO2009021065A1 (en) * 2007-08-08 2009-02-12 Marvell World Trade Ltd. Encoding and decoding using generalized concatenated codes (gcc)
US7995412B2 (en) * 2007-09-07 2011-08-09 Micron Technology, Inc. Analog-to-digital and digital-to-analog conversion window adjustment based on reference cells in a memory device
US8174905B2 (en) 2007-09-19 2012-05-08 Anobit Technologies Ltd. Programming orders for reducing distortion in arrays of multi-level analog memory cells
US8650352B2 (en) 2007-09-20 2014-02-11 Densbits Technologies Ltd. Systems and methods for determining logical values of coupled flash memory cells
US8365040B2 (en) 2007-09-20 2013-01-29 Densbits Technologies Ltd. Systems and methods for handling immediate data errors in flash memory
US7773413B2 (en) 2007-10-08 2010-08-10 Anobit Technologies Ltd. Reliable data storage in analog memory cells in the presence of temperature variations
US8068360B2 (en) 2007-10-19 2011-11-29 Anobit Technologies Ltd. Reading analog memory cells using built-in multi-threshold commands
US8000141B1 (en) 2007-10-19 2011-08-16 Anobit Technologies Ltd. Compensation for voltage drifts in analog memory cells
WO2009050703A2 (en) 2007-10-19 2009-04-23 Anobit Technologies Data storage in analog memory cell arrays having erase failures
US8694715B2 (en) 2007-10-22 2014-04-08 Densbits Technologies Ltd. Methods for adaptively programming flash memory devices and flash memory systems incorporating same
US8301963B2 (en) * 2007-10-23 2012-10-30 Spansion Llc Low-density parity-check code based error correction for memory device
US8443242B2 (en) 2007-10-25 2013-05-14 Densbits Technologies Ltd. Systems and methods for multiple coding rates in flash devices
US8270246B2 (en) 2007-11-13 2012-09-18 Apple Inc. Optimized selection of memory chips in multi-chips memory devices
US8225180B2 (en) * 2007-11-20 2012-07-17 California Institute Of Technology Error correcting codes for rank modulation
US8499229B2 (en) 2007-11-21 2013-07-30 Micro Technology, Inc. Method and apparatus for reading data from flash memory
US7633798B2 (en) * 2007-11-21 2009-12-15 Micron Technology, Inc. M+N bit programming and M+L bit read for M bit memory cells
US8046542B2 (en) * 2007-11-21 2011-10-25 Micron Technology, Inc. Fault-tolerant non-volatile integrated circuit memory
US8327245B2 (en) * 2007-11-21 2012-12-04 Micron Technology, Inc. Memory controller supporting rate-compatible punctured codes
US8225181B2 (en) 2007-11-30 2012-07-17 Apple Inc. Efficient re-read operations from memory devices
US8335977B2 (en) 2007-12-05 2012-12-18 Densbits Technologies Ltd. Flash memory apparatus and methods using a plurality of decoding stages including optional use of concatenated BCH codes and/or designation of “first below” cells
WO2009072101A2 (en) 2007-12-05 2009-06-11 Densbits Technologies Ltd. Apparatus and methods for generating row-specific reading thresholds in flash memory
US8607128B2 (en) 2007-12-05 2013-12-10 Densbits Technologies Ltd. Low power chien-search based BCH/RS decoding system for flash memory, mobile communications devices and other applications
US8234539B2 (en) * 2007-12-06 2012-07-31 Sandisk Il Ltd. Correction of errors in a memory array
US8276051B2 (en) * 2007-12-12 2012-09-25 Densbits Technologies Ltd. Chien-search system employing a clock-gating scheme to save power for error correction decoder and other applications
US8209588B2 (en) 2007-12-12 2012-06-26 Anobit Technologies Ltd. Efficient interference cancellation in analog memory cell arrays
WO2009074978A2 (en) * 2007-12-12 2009-06-18 Densbits Technologies Ltd. Systems and methods for error correction and decoding on multi-level physical media
US8456905B2 (en) 2007-12-16 2013-06-04 Apple Inc. Efficient data storage in multi-plane memory devices
WO2009078006A2 (en) 2007-12-18 2009-06-25 Densbits Technologies Ltd. Apparatus for coding at a plurality of rates in multi-level flash memory systems, and methods useful in conjunction therewith
US8085586B2 (en) 2007-12-27 2011-12-27 Anobit Technologies Ltd. Wear level estimation in analog memory cells
US8001316B2 (en) * 2007-12-27 2011-08-16 Sandisk Il Ltd. Controller for one type of NAND flash memory for emulating another type of NAND flash memory
US8156398B2 (en) 2008-02-05 2012-04-10 Anobit Technologies Ltd. Parameter estimation based on error correction code parity check equations
US7924587B2 (en) 2008-02-21 2011-04-12 Anobit Technologies Ltd. Programming of analog memory cells using a single programming pulse per state transition
US7864573B2 (en) 2008-02-24 2011-01-04 Anobit Technologies Ltd. Programming analog memory cells for reduced variance after retention
KR101497073B1 (ko) * 2008-02-29 2015-03-02 삼성전자주식회사 메모리 셀에 저장되는 데이터의 비트 수를 결정하는 장치
US8230300B2 (en) 2008-03-07 2012-07-24 Apple Inc. Efficient readout from analog memory cells using data compression
JP2010513994A (ja) * 2008-03-07 2010-04-30 株式会社東芝 情報処理装置および不揮発性半導体メモリドライブ
KR20090097673A (ko) * 2008-03-12 2009-09-16 삼성전자주식회사 연판정 값에 기반하여 메모리에 저장된 데이터를 검출하는장치
US8400858B2 (en) 2008-03-18 2013-03-19 Apple Inc. Memory device with reduced sense time readout
US8059457B2 (en) 2008-03-18 2011-11-15 Anobit Technologies Ltd. Memory device with multiple-accuracy read commands
US8972472B2 (en) 2008-03-25 2015-03-03 Densbits Technologies Ltd. Apparatus and methods for hardware-efficient unbiased rounding
US8239728B1 (en) * 2008-06-27 2012-08-07 Link—A—Media Devices Corporation Set partitioning and multilevel coding
WO2010002948A1 (en) * 2008-07-01 2010-01-07 Lsi Corporation Methods and apparatus for soft demapping and intercell interference mitigation in flash memories
US8498151B1 (en) 2008-08-05 2013-07-30 Apple Inc. Data storage in analog memory cells using modified pass voltages
US7924613B1 (en) 2008-08-05 2011-04-12 Anobit Technologies Ltd. Data storage in analog memory cells with protection against programming interruption
US8406048B2 (en) * 2008-08-08 2013-03-26 Marvell World Trade Ltd. Accessing memory using fractional reference voltages
US8332725B2 (en) 2008-08-20 2012-12-11 Densbits Technologies Ltd. Reprogramming non volatile memory portions
US7986158B2 (en) * 2008-08-21 2011-07-26 OFID Microdevices, Inc. Methods, apparatuses, and products for a secure circuit
US8169825B1 (en) 2008-09-02 2012-05-01 Anobit Technologies Ltd. Reliable data storage in analog memory cells subjected to long retention periods
US8949684B1 (en) 2008-09-02 2015-02-03 Apple Inc. Segmented data storage
US8482978B1 (en) 2008-09-14 2013-07-09 Apple Inc. Estimation of memory cell read thresholds by sampling inside programming level distribution intervals
US8000135B1 (en) 2008-09-14 2011-08-16 Anobit Technologies Ltd. Estimation of memory cell read thresholds by sampling inside programming level distribution intervals
KR101758192B1 (ko) 2008-09-30 2017-07-14 엘에스아이 코포레이션 소프트 데이터 값 생성 방법 및 소프트 데이터 값 생성 시스템
US8239734B1 (en) * 2008-10-15 2012-08-07 Apple Inc. Efficient data storage in storage device arrays
US8261159B1 (en) 2008-10-30 2012-09-04 Apple, Inc. Data scrambling schemes for memory devices
US7852671B2 (en) * 2008-10-30 2010-12-14 Micron Technology, Inc. Data path for multi-level cell memory, methods for storing and methods for utilizing a memory array
US8208304B2 (en) 2008-11-16 2012-06-26 Anobit Technologies Ltd. Storage at M bits/cell density in N bits/cell analog memory cell devices, M>N
US8291297B2 (en) * 2008-12-18 2012-10-16 Intel Corporation Data error recovery in non-volatile memory
US8248831B2 (en) 2008-12-31 2012-08-21 Apple Inc. Rejuvenation of analog memory cells
WO2010077408A1 (en) * 2008-12-31 2010-07-08 Rambus Inc. Pattern-sensitive coding of data for storage in multi-level memory cells
US8397131B1 (en) 2008-12-31 2013-03-12 Apple Inc. Efficient readout schemes for analog memory cell devices
US8924661B1 (en) 2009-01-18 2014-12-30 Apple Inc. Memory system including a controller and processors associated with memory devices
US8228701B2 (en) 2009-03-01 2012-07-24 Apple Inc. Selective activation of programming schemes in analog memory cell arrays
US8259506B1 (en) 2009-03-25 2012-09-04 Apple Inc. Database of memory read thresholds
US8832354B2 (en) 2009-03-25 2014-09-09 Apple Inc. Use of host system resources by memory controller
CN101847447A (zh) * 2009-03-27 2010-09-29 联发科技股份有限公司 存储控制器、存储控制方法及数据存取系统
US8418021B2 (en) 2009-03-27 2013-04-09 Mediatek Inc. Storage controller with encoding/decoding circuit programmable to support different ECC requirements and related method thereof
US8819385B2 (en) 2009-04-06 2014-08-26 Densbits Technologies Ltd. Device and method for managing a flash memory
US8458574B2 (en) 2009-04-06 2013-06-04 Densbits Technologies Ltd. Compact chien-search based decoding apparatus and method
US8238157B1 (en) 2009-04-12 2012-08-07 Apple Inc. Selective re-programming of analog memory cells
US8370709B2 (en) * 2009-04-16 2013-02-05 Micron Technology, Inc. Multiple-level memory cells and error detection
US8341501B2 (en) 2009-04-30 2012-12-25 International Business Machines Corporation Adaptive endurance coding of non-volatile memories
US8307261B2 (en) * 2009-05-04 2012-11-06 National Tsing Hua University Non-volatile memory management method
US8566510B2 (en) 2009-05-12 2013-10-22 Densbits Technologies Ltd. Systems and method for flash memory management
US8479080B1 (en) 2009-07-12 2013-07-02 Apple Inc. Adaptive over-provisioning in memory systems
US8868821B2 (en) 2009-08-26 2014-10-21 Densbits Technologies Ltd. Systems and methods for pre-equalization and code design for a flash memory
US8305812B2 (en) 2009-08-26 2012-11-06 Densbits Technologies Ltd. Flash memory module and method for programming a page of flash memory cells
US9330767B1 (en) 2009-08-26 2016-05-03 Avago Technologies General Ip (Singapore) Pte. Ltd. Flash memory module and method for programming a page of flash memory cells
US8995197B1 (en) 2009-08-26 2015-03-31 Densbits Technologies Ltd. System and methods for dynamic erase and program control for flash memory device memories
US8495465B1 (en) 2009-10-15 2013-07-23 Apple Inc. Error correction coding over multiple memory pages
US8730729B2 (en) 2009-10-15 2014-05-20 Densbits Technologies Ltd. Systems and methods for averaging error rates in non-volatile devices and storage systems
US8724387B2 (en) 2009-10-22 2014-05-13 Densbits Technologies Ltd. Method, system, and computer readable medium for reading and programming flash memory cells using multiple bias voltages
US8626988B2 (en) 2009-11-19 2014-01-07 Densbits Technologies Ltd. System and method for uncoded bit error rate equalization via interleaving
US8130553B2 (en) * 2009-12-02 2012-03-06 Seagate Technology Llc Systems and methods for low wear operation of solid state memory
US8176235B2 (en) * 2009-12-04 2012-05-08 International Business Machines Corporation Non-volatile memories with enhanced write performance and endurance
US8176234B2 (en) * 2009-12-04 2012-05-08 International Business Machines Corporation Multi-write coding of non-volatile memories
US8677054B1 (en) 2009-12-16 2014-03-18 Apple Inc. Memory management schemes for non-volatile memory devices
WO2011073940A1 (en) 2009-12-17 2011-06-23 International Business Machines Corporation Data management in solid state storage systems
US9037777B2 (en) 2009-12-22 2015-05-19 Densbits Technologies Ltd. Device, system, and method for reducing program/read disturb in flash arrays
US8607124B2 (en) 2009-12-24 2013-12-10 Densbits Technologies Ltd. System and method for setting a flash memory cell read threshold
TWI419481B (zh) * 2009-12-31 2013-12-11 Nat Univ Tsing Hua 低密度奇偶檢查碼編解碼器及其方法
US8694814B1 (en) 2010-01-10 2014-04-08 Apple Inc. Reuse of host hibernation storage space by memory controller
US8677203B1 (en) 2010-01-11 2014-03-18 Apple Inc. Redundant data storage schemes for multi-die memory systems
US8341502B2 (en) 2010-02-28 2012-12-25 Densbits Technologies Ltd. System and method for multi-dimensional decoding
WO2011108540A1 (ja) 2010-03-03 2011-09-09 国立大学法人大阪大学 ヌクレオチドを識別する方法および装置、ならびにポリヌクレオチドのヌクレオチド配列を決定する方法および装置
EP2545554A4 (en) 2010-03-12 2015-03-11 Lsi Corp LDPC CLEARANCE DECODING FOR FLASH MEMORY
US8418022B2 (en) * 2010-03-25 2013-04-09 Allen LeRoy Limberg Utilization of non-systematic (207, 187) Reed-Solomon coding in mobile/hand-held digital television receivers
US8775913B2 (en) 2010-03-31 2014-07-08 Lsi Corporation Methods and apparatus for computing soft data or log likelihood ratios for received values in communication or storage systems
US8504885B2 (en) 2010-03-31 2013-08-06 Lsi Corporation Methods and apparatus for approximating a probability density function or distribution for a received value in communication or storage systems
US8429500B2 (en) 2010-03-31 2013-04-23 Lsi Corporation Methods and apparatus for computing a probability value of a received value in communication or storage systems
US8527840B2 (en) 2010-04-06 2013-09-03 Densbits Technologies Ltd. System and method for restoring damaged data programmed on a flash device
US8516274B2 (en) 2010-04-06 2013-08-20 Densbits Technologies Ltd. Method, system and medium for analog encryption in a flash memory
US8745317B2 (en) 2010-04-07 2014-06-03 Densbits Technologies Ltd. System and method for storing information in a multi-level cell memory
US9021177B2 (en) 2010-04-29 2015-04-28 Densbits Technologies Ltd. System and method for allocating and using spare blocks in a flash memory
US8694853B1 (en) 2010-05-04 2014-04-08 Apple Inc. Read commands for reading interfering memory cells
US8406051B2 (en) * 2010-05-17 2013-03-26 Seagate Technology Llc Iterative demodulation and decoding for multi-page memory architecture
US8386895B2 (en) * 2010-05-19 2013-02-26 Micron Technology, Inc. Enhanced multilevel memory
US8572457B2 (en) * 2010-05-28 2013-10-29 Seagate Technology Llc Outer code protection for solid state memory devices
US8489979B2 (en) 2010-05-28 2013-07-16 Seagate Technology Llc Methods and devices to reduce outer code failure rate variability
US11336303B2 (en) * 2010-06-04 2022-05-17 Micron Technology, Inc. Advanced bitwise operations and apparatus in a multi-level system with nonvolatile memory
US8615703B2 (en) 2010-06-04 2013-12-24 Micron Technology, Inc. Advanced bitwise operations and apparatus in a multi-level system with nonvolatile memory
US8572423B1 (en) 2010-06-22 2013-10-29 Apple Inc. Reducing peak current in memory systems
US8539311B2 (en) 2010-07-01 2013-09-17 Densbits Technologies Ltd. System and method for data recovery in multi-level cell memories
US8468431B2 (en) 2010-07-01 2013-06-18 Densbits Technologies Ltd. System and method for multi-dimensional encoding and decoding
US20120008414A1 (en) 2010-07-06 2012-01-12 Michael Katz Systems and methods for storing, retrieving, and adjusting read thresholds in flash memory storage system
US8595591B1 (en) 2010-07-11 2013-11-26 Apple Inc. Interference-aware assignment of programming levels in analog memory cells
US9104580B1 (en) 2010-07-27 2015-08-11 Apple Inc. Cache memory for hybrid disk drives
US8767459B1 (en) 2010-07-31 2014-07-01 Apple Inc. Data storage in analog memory cells across word lines using a non-integer number of bits per cell
US8856475B1 (en) 2010-08-01 2014-10-07 Apple Inc. Efficient selection of memory blocks for compaction
US8694854B1 (en) 2010-08-17 2014-04-08 Apple Inc. Read threshold setting based on soft readout statistics
US8964464B2 (en) 2010-08-24 2015-02-24 Densbits Technologies Ltd. System and method for accelerated sampling
US8508995B2 (en) 2010-09-15 2013-08-13 Densbits Technologies Ltd. System and method for adjusting read voltage thresholds in memories
US8499227B2 (en) * 2010-09-23 2013-07-30 Micron Technology, Inc. Memory quality monitor based compensation method and apparatus
US9021181B1 (en) 2010-09-27 2015-04-28 Apple Inc. Memory management for unifying memory cell conditions by using maximum time intervals
CN103119563B (zh) 2010-09-29 2016-03-23 国际商业机器公司 在固态存储器设备中的解码
US8341498B2 (en) 2010-10-01 2012-12-25 Sandisk Technologies Inc. System and method of data encoding
US8769374B2 (en) 2010-10-13 2014-07-01 International Business Machines Corporation Multi-write endurance and error control coding of non-volatile memories
US20140136927A1 (en) * 2010-10-27 2014-05-15 Lsi Corporation Adaptive ecc techniques for flash memory based data storage
US9063878B2 (en) 2010-11-03 2015-06-23 Densbits Technologies Ltd. Method, system and computer readable medium for copy back
US8464137B2 (en) 2010-12-03 2013-06-11 International Business Machines Corporation Probabilistic multi-tier error correction in not-and (NAND) flash memory
US8850100B2 (en) 2010-12-07 2014-09-30 Densbits Technologies Ltd. Interleaving codeword portions between multiple planes and/or dies of a flash memory device
US8719663B2 (en) 2010-12-12 2014-05-06 Lsi Corporation Cross-decoding for non-volatile storage
US8756473B1 (en) * 2010-12-23 2014-06-17 Sk Hynix Memory Solutions Inc. Solid state device coding architecture for chipkill and endurance improvement
US9898361B2 (en) 2011-01-04 2018-02-20 Seagate Technology Llc Multi-tier detection and decoding in flash memories
US9292377B2 (en) 2011-01-04 2016-03-22 Seagate Technology Llc Detection and decoding in flash memories using correlation of neighboring bits and probability based reliability values
US10079068B2 (en) 2011-02-23 2018-09-18 Avago Technologies General Ip (Singapore) Pte. Ltd. Devices and method for wear estimation based memory management
US9502117B2 (en) 2011-03-14 2016-11-22 Seagate Technology Llc Cell-level statistics collection for detection and decoding in flash memories
US8693258B2 (en) 2011-03-17 2014-04-08 Densbits Technologies Ltd. Obtaining soft information using a hard interface
US8839076B2 (en) * 2011-03-31 2014-09-16 International Business Machines Corporation Encoding a data word for writing the encoded data word in a multi-level solid state memory
US8990665B1 (en) 2011-04-06 2015-03-24 Densbits Technologies Ltd. System, method and computer program product for joint search of a read threshold and soft decoding
US8719656B2 (en) * 2011-04-11 2014-05-06 Nec Laboratories America, Inc. Four-dimensional non-binary LDPC-coded modulation schemes for ultra high-speed optical fiber communication
US9501392B1 (en) 2011-05-12 2016-11-22 Avago Technologies General Ip (Singapore) Pte. Ltd. Management of a non-volatile memory module
US9372792B1 (en) 2011-05-12 2016-06-21 Avago Technologies General Ip (Singapore) Pte. Ltd. Advanced management of a non-volatile memory
US9195592B1 (en) 2011-05-12 2015-11-24 Densbits Technologies Ltd. Advanced management of a non-volatile memory
US8996790B1 (en) 2011-05-12 2015-03-31 Densbits Technologies Ltd. System and method for flash memory management
US9110785B1 (en) 2011-05-12 2015-08-18 Densbits Technologies Ltd. Ordered merge of data sectors that belong to memory space portions
US9396106B2 (en) 2011-05-12 2016-07-19 Avago Technologies General Ip (Singapore) Pte. Ltd. Advanced management of a non-volatile memory
US8667211B2 (en) 2011-06-01 2014-03-04 Densbits Technologies Ltd. System and method for managing a non-volatile memory
US8588003B1 (en) 2011-08-01 2013-11-19 Densbits Technologies Ltd. System, method and computer program product for programming and for recovering from a power failure
US8527849B2 (en) * 2011-08-19 2013-09-03 Stec, Inc. High speed hard LDPC decoder
US8553468B2 (en) 2011-09-21 2013-10-08 Densbits Technologies Ltd. System and method for managing erase operations in a non-volatile memory
US8918705B1 (en) 2012-01-11 2014-12-23 Sk Hynix Memory Solutions Inc. Error recovery by modifying soft information
US8996788B2 (en) 2012-02-09 2015-03-31 Densbits Technologies Ltd. Configurable flash interface
US8947941B2 (en) 2012-02-09 2015-02-03 Densbits Technologies Ltd. State responsive operations relating to flash memory cells
US8788743B2 (en) 2012-04-11 2014-07-22 Micron Technology, Inc. Mapping between program states and data patterns
US8996793B1 (en) 2012-04-24 2015-03-31 Densbits Technologies Ltd. System, method and computer readable medium for generating soft information
US8856611B2 (en) 2012-08-04 2014-10-07 Lsi Corporation Soft-decision compensation for flash channel variation
US9047214B1 (en) 2012-05-22 2015-06-02 Pmc-Sierra, Inc. System and method for tolerating a failed page in a flash device
US8996957B1 (en) 2012-05-22 2015-03-31 Pmc-Sierra, Inc. Systems and methods for initializing regions of a flash drive having diverse error correction coding (ECC) schemes
US9176812B1 (en) 2012-05-22 2015-11-03 Pmc-Sierra, Inc. Systems and methods for storing data in page stripes of a flash drive
US8793556B1 (en) 2012-05-22 2014-07-29 Pmc-Sierra, Inc. Systems and methods for reclaiming flash blocks of a flash drive
US9183085B1 (en) 2012-05-22 2015-11-10 Pmc-Sierra, Inc. Systems and methods for adaptively selecting from among a plurality of error correction coding schemes in a flash drive for robustness and low latency
US8972824B1 (en) 2012-05-22 2015-03-03 Pmc-Sierra, Inc. Systems and methods for transparently varying error correction code strength in a flash drive
US9021336B1 (en) 2012-05-22 2015-04-28 Pmc-Sierra, Inc. Systems and methods for redundantly storing error correction codes in a flash drive with secondary parity information spread out across each page of a group of pages
US9021337B1 (en) 2012-05-22 2015-04-28 Pmc-Sierra, Inc. Systems and methods for adaptively selecting among different error correction coding schemes in a flash drive
US8788910B1 (en) 2012-05-22 2014-07-22 Pmc-Sierra, Inc. Systems and methods for low latency, high reliability error correction in a flash drive
US9021333B1 (en) 2012-05-22 2015-04-28 Pmc-Sierra, Inc. Systems and methods for recovering data from failed portions of a flash drive
US8838937B1 (en) 2012-05-23 2014-09-16 Densbits Technologies Ltd. Methods, systems and computer readable medium for writing and reading data
US8879325B1 (en) 2012-05-30 2014-11-04 Densbits Technologies Ltd. System, method and computer program product for processing read threshold information and for reading a flash memory module
US8804415B2 (en) 2012-06-19 2014-08-12 Fusion-Io, Inc. Adaptive voltage range management in non-volatile memory
US8856431B2 (en) 2012-08-02 2014-10-07 Lsi Corporation Mixed granularity higher-level redundancy for non-volatile memory
US9239754B2 (en) 2012-08-04 2016-01-19 Seagate Technology Llc Single read based soft-decision decoding of non-volatile memory
US9921954B1 (en) 2012-08-27 2018-03-20 Avago Technologies General Ip (Singapore) Pte. Ltd. Method and system for split flash memory management between host and storage controller
US9577673B2 (en) 2012-11-08 2017-02-21 Micron Technology, Inc. Error correction methods and apparatuses using first and second decoders
US9368225B1 (en) 2012-11-21 2016-06-14 Avago Technologies General Ip (Singapore) Pte. Ltd. Determining read thresholds based upon read error direction statistics
US9059736B2 (en) * 2012-12-03 2015-06-16 Western Digital Technologies, Inc. Methods, solid state drive controllers and data storage devices having a runtime variable raid protection scheme
JP6465810B2 (ja) * 2012-12-21 2019-02-06 サムスン エレクトロニクス カンパニー リミテッド 無線通信システムにおける複数の変調技法を用いた信号送受信方法及び装置
US9069659B1 (en) 2013-01-03 2015-06-30 Densbits Technologies Ltd. Read threshold determination using reference read threshold
US9214965B2 (en) 2013-02-20 2015-12-15 Sandisk Enterprise Ip Llc Method and system for improving data integrity in non-volatile storage
US9009565B1 (en) 2013-03-15 2015-04-14 Pmc-Sierra, Inc. Systems and methods for mapping for solid-state memory
US9208018B1 (en) 2013-03-15 2015-12-08 Pmc-Sierra, Inc. Systems and methods for reclaiming memory for solid-state memory
US9047211B2 (en) 2013-03-15 2015-06-02 SanDisk Technologies, Inc. Managing data reliability
US9053012B1 (en) 2013-03-15 2015-06-09 Pmc-Sierra, Inc. Systems and methods for storing data for solid-state memory
US9081701B1 (en) 2013-03-15 2015-07-14 Pmc-Sierra, Inc. Systems and methods for decoding data for solid-state memory
US9026867B1 (en) 2013-03-15 2015-05-05 Pmc-Sierra, Inc. Systems and methods for adapting to changing characteristics of multi-level cells in solid-state memory
US9136876B1 (en) 2013-06-13 2015-09-15 Densbits Technologies Ltd. Size limited multi-dimensional decoding
US9183095B1 (en) 2013-06-28 2015-11-10 Sk Hynix Memory Solutions Inc. Recovering from a program failure by combining write data
KR102068519B1 (ko) 2013-07-01 2020-01-21 삼성전자주식회사 저장 장치, 그것의 쓰기 방법 및 읽기 방법
US9898365B2 (en) 2013-07-31 2018-02-20 Hewlett Packard Enterprise Development Lp Global error correction
KR102120823B1 (ko) * 2013-08-14 2020-06-09 삼성전자주식회사 비휘발성 메모리 장치의 독출 시퀀스 제어 방법 및 이를 수행하는 메모리 시스템
CA2929929A1 (en) 2013-09-18 2015-03-26 Quantum Biosystems Inc. Biomolecule sequencing devices, systems and methods
US9413491B1 (en) 2013-10-08 2016-08-09 Avago Technologies General Ip (Singapore) Pte. Ltd. System and method for multiple dimension decoding and encoding a message
US9348694B1 (en) 2013-10-09 2016-05-24 Avago Technologies General Ip (Singapore) Pte. Ltd. Detecting and managing bad columns
US9397706B1 (en) 2013-10-09 2016-07-19 Avago Technologies General Ip (Singapore) Pte. Ltd. System and method for irregular multiple dimension decoding and encoding
US9786388B1 (en) 2013-10-09 2017-10-10 Avago Technologies General Ip (Singapore) Pte. Ltd. Detecting and managing bad columns
JP2015077652A (ja) 2013-10-16 2015-04-23 クオンタムバイオシステムズ株式会社 ナノギャップ電極およびその製造方法
US9559725B1 (en) 2013-10-23 2017-01-31 Seagate Technology Llc Multi-strength reed-solomon outer code protection
US9230655B2 (en) * 2013-12-20 2016-01-05 Apple Inc. Data storage management in analog memory cells using a non-integer number of bits per cell
US11140018B2 (en) * 2014-01-07 2021-10-05 Quantumsine Acquisitions Inc. Method and apparatus for intra-symbol multi-dimensional modulation
US9536612B1 (en) 2014-01-23 2017-01-03 Avago Technologies General Ip (Singapore) Pte. Ltd Digital signaling processing for three dimensional flash memory arrays
US10120792B1 (en) 2014-01-29 2018-11-06 Avago Technologies General Ip (Singapore) Pte. Ltd. Programming an embedded flash storage device
US10438811B1 (en) 2014-04-15 2019-10-08 Quantum Biosystems Inc. Methods for forming nano-gap electrodes for use in nanosensors
WO2015170782A1 (en) 2014-05-08 2015-11-12 Osaka University Devices, systems and methods for linearization of polymers
US9542262B1 (en) 2014-05-29 2017-01-10 Avago Technologies General Ip (Singapore) Pte. Ltd. Error correction
US9213602B1 (en) 2014-06-23 2015-12-15 Seagate Technology Llc Write mapping to mitigate hard errors via soft-decision decoding
US9892033B1 (en) 2014-06-24 2018-02-13 Avago Technologies General Ip (Singapore) Pte. Ltd. Management of memory units
US9972393B1 (en) 2014-07-03 2018-05-15 Avago Technologies General Ip (Singapore) Pte. Ltd. Accelerating programming of a flash memory module
US9584159B1 (en) 2014-07-03 2017-02-28 Avago Technologies General Ip (Singapore) Pte. Ltd. Interleaved encoding
US9449702B1 (en) 2014-07-08 2016-09-20 Avago Technologies General Ip (Singapore) Pte. Ltd. Power management
US9710199B2 (en) 2014-11-07 2017-07-18 International Business Machines Corporation Non-volatile memory data storage with low read amplification
US9524211B1 (en) 2014-11-18 2016-12-20 Avago Technologies General Ip (Singapore) Pte. Ltd. Codeword management
US9983808B2 (en) * 2014-12-10 2018-05-29 California Institute Of Technology NAND flash reliability with rank modulation
US10162700B2 (en) 2014-12-23 2018-12-25 International Business Machines Corporation Workload-adaptive data packing algorithm
US10305515B1 (en) 2015-02-02 2019-05-28 Avago Technologies International Sales Pte. Limited System and method for encoding using multiple linear feedback shift registers
US9811417B2 (en) 2015-03-12 2017-11-07 Toshiba Memory Corporation Semiconductor memory device
US10628255B1 (en) 2015-06-11 2020-04-21 Avago Technologies International Sales Pte. Limited Multi-dimensional decoding
US9851921B1 (en) 2015-07-05 2017-12-26 Avago Technologies General Ip (Singapore) Pte. Ltd. Flash memory chip processing
US9712190B2 (en) 2015-09-24 2017-07-18 International Business Machines Corporation Data packing for compression-enabled storage systems
US9870285B2 (en) 2015-11-18 2018-01-16 International Business Machines Corporation Selectively de-straddling data pages in non-volatile memory
US9954558B1 (en) 2016-03-03 2018-04-24 Avago Technologies General Ip (Singapore) Pte. Ltd. Fast decoding of data stored in a flash memory
CA3020669A1 (en) * 2016-04-11 2017-10-19 Quantum Biosystems Inc. Systems and methods for biological data management
US9886979B1 (en) 2016-12-30 2018-02-06 Western Digital Technologies, Inc. Implementing BER-list modulation code for hard disk drives
US10552256B2 (en) * 2017-05-08 2020-02-04 Samsung Electronics Co., Ltd. Morphable ECC encoder/decoder for NVDIMM over DDR channel
US10304550B1 (en) 2017-11-29 2019-05-28 Sandisk Technologies Llc Sense amplifier with negative threshold sensing for non-volatile memory
TWI640997B (zh) * 2017-12-27 2018-11-11 群聯電子股份有限公司 資料保護方法、記憶體控制電路單元與記憶體儲存裝置
US10846172B2 (en) * 2018-01-08 2020-11-24 SK Hynix Inc. Encoding method and system for memory device including QLC cells
TWI759672B (zh) * 2018-04-20 2022-04-01 慧榮科技股份有限公司 解碼方法及相關的快閃記憶體控制器與電子裝置
US11003375B2 (en) 2018-05-15 2021-05-11 Micron Technology, Inc. Code word format and structure
US10831653B2 (en) * 2018-05-15 2020-11-10 Micron Technology, Inc. Forwarding code word address
US10735031B2 (en) 2018-09-20 2020-08-04 Western Digital Technologies, Inc. Content aware decoding method and system
US10862512B2 (en) 2018-09-20 2020-12-08 Western Digital Technologies, Inc. Data driven ICAD graph generation
US10643695B1 (en) 2019-01-10 2020-05-05 Sandisk Technologies Llc Concurrent multi-state program verify for non-volatile memory
US11024392B1 (en) 2019-12-23 2021-06-01 Sandisk Technologies Llc Sense amplifier for bidirectional sensing of memory cells of a non-volatile memory
US11556416B2 (en) 2021-05-05 2023-01-17 Apple Inc. Controlling memory readout reliability and throughput by adjusting distance between read thresholds
US11847342B2 (en) 2021-07-28 2023-12-19 Apple Inc. Efficient transfer of hard data and confidence levels in reading a nonvolatile memory
US11822820B2 (en) 2021-11-10 2023-11-21 Western Digital Technologies, Inc. Storage system and method for multi-cell mapping

Family Cites Families (42)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6011360B2 (ja) * 1981-12-15 1985-03-25 ケイディディ株式会社 音声符号化方式
NL9100218A (nl) * 1991-02-07 1992-09-01 Philips Nv Encodeer/decodeer-schakeling, alsmede digitaal video-systeem voorzien van de schakeling.
US6222762B1 (en) * 1992-01-14 2001-04-24 Sandisk Corporation Multi-state memory
US5365530A (en) * 1992-05-12 1994-11-15 Mitsubishi Denki Kabushiki Kaisha Error-correction encoding and decoding system
US5539757A (en) * 1993-12-22 1996-07-23 At&T Corp. Error correction systems with modified Viterbi decoding
JPH0832633A (ja) * 1994-07-20 1996-02-02 Toshiba Corp トレリス復号器
JPH08163085A (ja) * 1994-12-02 1996-06-21 Toshiba Corp 情報通信装置
JPH09251427A (ja) 1996-03-18 1997-09-22 Nec Home Electron Ltd フラッシュメモリの符号誤り訂正装置及び方法
JPH09284348A (ja) * 1996-04-15 1997-10-31 Ricoh Co Ltd 復号方法
EP0922254B1 (de) * 1996-08-30 2000-05-24 Siemens Aktiengesellschaft Fehlererkennung in einem speichersystem
KR100219842B1 (ko) * 1997-03-12 1999-09-01 서평원 이동 전화시스템
KR100246184B1 (ko) 1997-07-02 2000-03-15 김영환 리드-솔로몬 에러 정정 코드를 이용한 프레쉬 메모리 시스템의 운영 방법
JPH11136139A (ja) * 1997-11-04 1999-05-21 Hitachi Ltd 復号方法および装置、記憶装置およびこれを用いた情報機器、メモリチップ、記録符号、光通信システム
JPH11143787A (ja) * 1997-11-06 1999-05-28 Hitachi Ltd 記録再生装置
US6279133B1 (en) * 1997-12-31 2001-08-21 Kawasaki Steel Corporation Method and apparatus for significantly improving the reliability of multilevel memory architecture
JP4099844B2 (ja) * 1998-01-21 2008-06-11 ソニー株式会社 メモリ装置
JPH11213693A (ja) * 1998-01-27 1999-08-06 Sony Corp メモリ装置
JP2000286719A (ja) * 1999-03-31 2000-10-13 Mitsubishi Electric Corp 誤り訂正システム
JP4074029B2 (ja) * 1999-06-28 2008-04-09 株式会社東芝 フラッシュメモリ
US7890846B2 (en) * 2000-01-06 2011-02-15 Supertalent Electronics, Inc. Electronic data flash card with Reed Solomon error detection and correction capability
US6715116B2 (en) * 2000-01-26 2004-03-30 Hewlett-Packard Company, L.P. Memory data verify operation
US6810502B2 (en) 2000-01-28 2004-10-26 Conexant Systems, Inc. Iteractive decoder employing multiple external code error checks to lower the error floor
JP2001332982A (ja) * 2000-05-18 2001-11-30 Mitsubishi Electric Corp 光伝送システム、ｆｅｃ多重化装置、ｆｅｃ多重分離装置、および誤り訂正方法
JP2002100192A (ja) * 2000-09-22 2002-04-05 Toshiba Corp 不揮発性半導体メモリ
JP3515519B2 (ja) * 2000-12-28 2004-04-05 三洋電機株式会社 データ受信装置
EP1399819A2 (en) 2001-04-24 2004-03-24 Koninklijke Philips Electronics N.V. Improved error correction scheme for use in flash memory allowing bit alterability
JP3578736B2 (ja) * 2001-08-07 2004-10-20 Ｎｅｃマイクロシステム株式会社 ブランチメトリック算出装置およびその算出方法
US7142612B2 (en) * 2001-11-16 2006-11-28 Rambus, Inc. Method and apparatus for multi-level signaling
EP1355234B1 (en) 2002-04-15 2016-06-29 Micron Technology, Inc. Use of an error correction circuit in program and erase verify procedures
US6751766B2 (en) * 2002-05-20 2004-06-15 Sandisk Corporation Increasing the effectiveness of error correction codes and operating multi-level memory systems by using information about the quality of the stored data
TW575806B (en) 2002-07-15 2004-02-11 Silicon Motion Tech Inc A method for enhancing flash memory error correction capability and providing data encryption in the same time
US20040083334A1 (en) * 2002-10-28 2004-04-29 Sandisk Corporation Method and apparatus for managing the integrity of data in non-volatile memory system
US7379505B2 (en) 2003-02-13 2008-05-27 Broadcom Corporation Method and apparatus for performing trellis coded modulation of signals for transmission on a TDMA channel of a cable network
JP2005034758A (ja) * 2003-07-16 2005-02-10 Matsushita Electric Ind Co Ltd 厨芥処理機およびその制御方法
JP2005078721A (ja) * 2003-09-01 2005-03-24 Nippon Telegr & Teleph Corp <Ntt> 誤り訂正方法およびメモリ回路
US7012835B2 (en) 2003-10-03 2006-03-14 Sandisk Corporation Flash memory data correction and scrub techniques
KR100547146B1 (ko) * 2003-10-06 2006-01-26 삼성전자주식회사 영상처리장치 및 그 방법
JP4056488B2 (ja) 2004-03-30 2008-03-05 エルピーダメモリ株式会社 半導体装置の試験方法及び製造方法
JP4135680B2 (ja) * 2004-05-31 2008-08-20 ソニー株式会社 半導体記憶装置および信号処理システム
JP4614732B2 (ja) * 2004-10-22 2011-01-19 パナソニック株式会社 デコード装置
KR100680473B1 (ko) * 2005-04-11 2007-02-08 주식회사 하이닉스반도체 액세스 시간이 감소된 플래시 메모리 장치
US7844879B2 (en) * 2006-01-20 2010-11-30 Marvell World Trade Ltd. Method and system for error correction in flash memory

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2014517976A (ja) * 2011-05-12 2014-07-24 マイクロン テクノロジー， インク． メモリセルをプログラミングすること

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