JPH09251427A - フラッシュメモリの符号誤り訂正装置及び方法 - Google Patents
フラッシュメモリの符号誤り訂正装置及び方法Info
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- JPH09251427A JPH09251427A JP8060671A JP6067196A JPH09251427A JP H09251427 A JPH09251427 A JP H09251427A JP 8060671 A JP8060671 A JP 8060671A JP 6067196 A JP6067196 A JP 6067196A JP H09251427 A JPH09251427 A JP H09251427A
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- JP
- Japan
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- error
- bit
- syndrome
- received word
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- Error Detection And Correction (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Detection And Correction Of Errors (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
Abstract
(57)【要約】
【課題】 フラッシュメモリの符号高速誤り訂正装置及
び方法を提供。 【解決手段】 フラッシュメモリ１から読み出されたデ
ータ１１を受信語２１として受信語記憶手段２に記憶
し、この受信語記憶手段２に記憶された受信語２１の各
ビットのシンドローム３１をシンドローム演算手段３で
演算させ、このシンドローム３１を誤り位置多項式で演
算した結果が”０”の時のみ、制御手段４が誤り位置演
算手段５へ誤り位置多項式の係数４１を送出するよう制
御する。その後、誤り位置演算手段５は、誤り位置多項
式の係数４１から誤り位置多項式を演算して誤り位置５
１を特定し、かつ次に読み出される受信語２２のビット
に基づき、各ビットが誤りであるかどうかを判定手段６
で判定し、この判定手段６で誤りと判定された受信語記
憶手段２のビット位置６１を訂正手段７が訂正する。
び方法を提供。 【解決手段】 フラッシュメモリ１から読み出されたデ
ータ１１を受信語２１として受信語記憶手段２に記憶
し、この受信語記憶手段２に記憶された受信語２１の各
ビットのシンドローム３１をシンドローム演算手段３で
演算させ、このシンドローム３１を誤り位置多項式で演
算した結果が”０”の時のみ、制御手段４が誤り位置演
算手段５へ誤り位置多項式の係数４１を送出するよう制
御する。その後、誤り位置演算手段５は、誤り位置多項
式の係数４１から誤り位置多項式を演算して誤り位置５
１を特定し、かつ次に読み出される受信語２２のビット
に基づき、各ビットが誤りであるかどうかを判定手段６
で判定し、この判定手段６で誤りと判定された受信語記
憶手段２のビット位置６１を訂正手段７が訂正する。
Description
【０００１】
【発明の属する技術分野】本発明は、フラッシュメモリ
の符号誤り訂正装置及び方法に係り、特に、フラッシュ
メモリを搭載するパーソナルコンピュータ及びワードプ
ロセッサ等の符号誤り訂正装置及び方法に関する。
の符号誤り訂正装置及び方法に係り、特に、フラッシュ
メモリを搭載するパーソナルコンピュータ及びワードプ
ロセッサ等の符号誤り訂正装置及び方法に関する。
【０００２】
【従来の技術】従来のＢＣＨ符号のピータソン復号装置
は、図３に示すように、データ１１を記憶するフラッシ
ュメモリ１と、このフラッシュメモリ１から読み出され
たデータ１１を受信語２１，２２として記憶する受信語
記憶手段２と、この受信語記憶手段２に記憶された受信
語２１の各ビットのシンドローム３１を演算するシンド
ローム演算手段３と、このシンドローム演算手段３で演
算されたシンドローム３１から誤り位置多項式の係数５
１を演算する誤り位置演算手段５と、この誤り位置演算
手段５で演算された係数５１及び受信語２２のビットに
基づき、各ビットが誤りであるかどうかを判定する判定
手段６と、この判定手段６で誤りと判定された受信語記
憶手段２のビット位置６１を訂正する訂正手段７と、こ
の訂正手段７で訂正された受信語２１，２２を送出する
出力手段１０４で構成される。
は、図３に示すように、データ１１を記憶するフラッシ
ュメモリ１と、このフラッシュメモリ１から読み出され
たデータ１１を受信語２１，２２として記憶する受信語
記憶手段２と、この受信語記憶手段２に記憶された受信
語２１の各ビットのシンドローム３１を演算するシンド
ローム演算手段３と、このシンドローム演算手段３で演
算されたシンドローム３１から誤り位置多項式の係数５
１を演算する誤り位置演算手段５と、この誤り位置演算
手段５で演算された係数５１及び受信語２２のビットに
基づき、各ビットが誤りであるかどうかを判定する判定
手段６と、この判定手段６で誤りと判定された受信語記
憶手段２のビット位置６１を訂正する訂正手段７と、こ
の訂正手段７で訂正された受信語２１，２２を送出する
出力手段１０４で構成される。
【０００３】また、従来のＢＣＨ符号のピータソン復号
装置の動作は、図３に示すように、受信語記憶手段２の
受信語２１の全てのビットのシンドローム３１がシンド
ローム演算手段３で演算され、全てのシンドローム３１
が”０”の場合、誤りはないと判断されて次の受信語２
２が処理され、シンドローム３１が一つでも”０”でな
い場合、受信語２１が誤りを含んでいると判断され、誤
り位置演算手段５にシンドローム３１が入力されて演算
された誤り位置多項式の係数５１を判定手段６へ送出
し、かつ受信語２１の全てのビットが判定手段６に入力
されて誤り位置多項式の値が”０”であるビットを訂正
手段７が訂正する。
装置の動作は、図３に示すように、受信語記憶手段２の
受信語２１の全てのビットのシンドローム３１がシンド
ローム演算手段３で演算され、全てのシンドローム３１
が”０”の場合、誤りはないと判断されて次の受信語２
２が処理され、シンドローム３１が一つでも”０”でな
い場合、受信語２１が誤りを含んでいると判断され、誤
り位置演算手段５にシンドローム３１が入力されて演算
された誤り位置多項式の係数５１を判定手段６へ送出
し、かつ受信語２１の全てのビットが判定手段６に入力
されて誤り位置多項式の値が”０”であるビットを訂正
手段７が訂正する。
【０００４】
【発明が解決しようとする課題】従来のＢＣＨ符号のピ
ータソン復号法は、受信語の全てのビットに誤りの可能
性があるということを前提に誤り訂正を行っていたた
め、誤りの発生している可能性のないビットに対しても
計算を行っているので、処理速度が低速であるという課
題があった。
ータソン復号法は、受信語の全てのビットに誤りの可能
性があるということを前提に誤り訂正を行っていたた
め、誤りの発生している可能性のないビットに対しても
計算を行っているので、処理速度が低速であるという課
題があった。
【０００５】また、フラッシュメモリは、デバイスの特
性上、ビット反転に方向性があり、１のビットは”０”
になるが、０のビットは”１”にならなず、また０のビ
ットは”１”になるが、１のビットは”０”にならず、
つまり前者の場合、受信語に含まれている１のビットは
誤りの可能性がなく、後者の場合、受信語に含まれてい
る０のビットは誤りの可能性がない。
性上、ビット反転に方向性があり、１のビットは”０”
になるが、０のビットは”１”にならなず、また０のビ
ットは”１”になるが、１のビットは”０”にならず、
つまり前者の場合、受信語に含まれている１のビットは
誤りの可能性がなく、後者の場合、受信語に含まれてい
る０のビットは誤りの可能性がない。
【０００６】そこで、本発明の目的は、高速でフラッシ
ュメモリの符号誤りを訂正するフラッシュメモリの符号
誤り訂正装置及び方法を提供することにある。
ュメモリの符号誤りを訂正するフラッシュメモリの符号
誤り訂正装置及び方法を提供することにある。
【０００７】
【課題を解決するための手段】上述の課題を解決するた
めに、本発明のフラッシュメモリの符号誤り訂正装置
は、データを記憶するフラッシュメモリと、このフラッ
シュメモリから読み出されたデータを受信語として記憶
する受信語記憶手段と、この受信語記憶手段に記憶され
た受信語の各ビットのシンドロームを演算するシンドロ
ーム演算手段と、このシンドローム演算手段で演算され
たシンドロームから誤り位置多項式の係数を演算して誤
り位置を特定する誤り位置演算手段と、上記シンドロー
ムを誤り位置多項式で演算した結果が”０”の時のみ、
この誤り位置多項式の係数を誤り位置演算手段へ送出す
るよう制御する制御手段と、この制御手段から送出され
た誤り位置多項式の係数及び、上記受信語記憶手段から
次に読み出される受信語のビットに基づき、上記各ビッ
トが誤りであるかどうかを判定する判定手段と、この判
定手段で誤りと判定された上記受信語記憶手段のビット
位置を訂正する訂正手段とを具備したことを特徴とす
る。
めに、本発明のフラッシュメモリの符号誤り訂正装置
は、データを記憶するフラッシュメモリと、このフラッ
シュメモリから読み出されたデータを受信語として記憶
する受信語記憶手段と、この受信語記憶手段に記憶され
た受信語の各ビットのシンドロームを演算するシンドロ
ーム演算手段と、このシンドローム演算手段で演算され
たシンドロームから誤り位置多項式の係数を演算して誤
り位置を特定する誤り位置演算手段と、上記シンドロー
ムを誤り位置多項式で演算した結果が”０”の時のみ、
この誤り位置多項式の係数を誤り位置演算手段へ送出す
るよう制御する制御手段と、この制御手段から送出され
た誤り位置多項式の係数及び、上記受信語記憶手段から
次に読み出される受信語のビットに基づき、上記各ビッ
トが誤りであるかどうかを判定する判定手段と、この判
定手段で誤りと判定された上記受信語記憶手段のビット
位置を訂正する訂正手段とを具備したことを特徴とす
る。
【０００８】また、上述の課題を解決するために、本発
明のフラッシュメモリの符号誤り訂正方法は、フラッシ
ュメモリから読み出されたデータを受信語として記憶
し、この受信語の各ビットのシンドロームの演算を行
い、上記受信語のビットのシンドロームが”１”の時の
み、このシンドロームから誤り位置多項式の係数を演算
して誤り位置を算出し、この算出された誤り位置のビッ
トを訂正することを特徴とする。
明のフラッシュメモリの符号誤り訂正方法は、フラッシ
ュメモリから読み出されたデータを受信語として記憶
し、この受信語の各ビットのシンドロームの演算を行
い、上記受信語のビットのシンドロームが”１”の時の
み、このシンドロームから誤り位置多項式の係数を演算
して誤り位置を算出し、この算出された誤り位置のビッ
トを訂正することを特徴とする。
【０００９】
【発明の実施の形態】次に、本発明の一実施の形態によ
るフラッシュメモリの符号誤り訂正装置を図面を参照し
て説明する。
るフラッシュメモリの符号誤り訂正装置を図面を参照し
て説明する。
【００１０】図１は、本発明の一実施の形態によるフラ
ッシュメモリの符号誤り訂正装置のブロック構成図であ
る。
ッシュメモリの符号誤り訂正装置のブロック構成図であ
る。
【００１１】本発明の一実施の形態によるフラッシュメ
モリの符号誤り訂正装置は、図１に示すように、データ
１１を記憶するフラッシュメモリ１と、このフラッシュ
メモリ１から読み出されたデータ１１を受信語２１，２
２として記憶する受信語記憶手段２と、この受信語記憶
手段２に記憶された受信語２１の各ビットのシンドロー
ム３１を演算するシンドローム演算手段３と、このシン
ドローム演算手段３で演算されたシンドローム３１から
誤り位置多項式の係数４１を演算して誤り位置５１を特
定する誤り位置演算手段５と、シンドローム３１を誤り
位置多項式で演算した結果が”０”の時のみ、この誤り
位置多項式の係数４１を誤り位置演算手段５へ送出する
よう制御する制御手段４と、この制御手段４から送出さ
れた誤り位置多項式の係数４１及び、受信語記憶手段２
から次に読み出される受信語２２のビットに基づき、各
ビットが誤りであるかどうかを判定する判定手段６と、
この判定手段６で誤りと判定された受信語記憶手段２の
ビット位置６１を訂正する訂正手段７とで構成される。
モリの符号誤り訂正装置は、図１に示すように、データ
１１を記憶するフラッシュメモリ１と、このフラッシュ
メモリ１から読み出されたデータ１１を受信語２１，２
２として記憶する受信語記憶手段２と、この受信語記憶
手段２に記憶された受信語２１の各ビットのシンドロー
ム３１を演算するシンドローム演算手段３と、このシン
ドローム演算手段３で演算されたシンドローム３１から
誤り位置多項式の係数４１を演算して誤り位置５１を特
定する誤り位置演算手段５と、シンドローム３１を誤り
位置多項式で演算した結果が”０”の時のみ、この誤り
位置多項式の係数４１を誤り位置演算手段５へ送出する
よう制御する制御手段４と、この制御手段４から送出さ
れた誤り位置多項式の係数４１及び、受信語記憶手段２
から次に読み出される受信語２２のビットに基づき、各
ビットが誤りであるかどうかを判定する判定手段６と、
この判定手段６で誤りと判定された受信語記憶手段２の
ビット位置６１を訂正する訂正手段７とで構成される。
【００１２】次に、本発明の一実施の形態によるフラッ
シュメモリの符号誤り訂正装置の動作を図面を参照して
説明する。
シュメモリの符号誤り訂正装置の動作を図面を参照して
説明する。
【００１３】本発明の一実施の形態によるフラッシュメ
モリの符号誤り訂正装置は、図１に示すように、フラッ
シュメモリ１から読み出されたデータ１１を受信語２１
として受信語記憶手段２に記憶し、この受信語記憶手段
２に記憶された受信語２１の各ビットのシンドローム３
１をシンドローム演算手段３で演算させ、このシンドロ
ーム３１を誤り位置多項式で演算した結果が”０”の時
のみ、制御手段４が誤り位置演算手段５へ誤り位置多項
式の係数４１を送出するよう制御する。
モリの符号誤り訂正装置は、図１に示すように、フラッ
シュメモリ１から読み出されたデータ１１を受信語２１
として受信語記憶手段２に記憶し、この受信語記憶手段
２に記憶された受信語２１の各ビットのシンドローム３
１をシンドローム演算手段３で演算させ、このシンドロ
ーム３１を誤り位置多項式で演算した結果が”０”の時
のみ、制御手段４が誤り位置演算手段５へ誤り位置多項
式の係数４１を送出するよう制御する。
【００１４】その後、誤り位置演算手段５は、誤り位置
多項式の係数４１から誤り位置多項式を演算して誤り位
置５１を特定し、かつ受信語記憶手段２から次に読み出
される受信語２２のビットに基づき、各ビットが誤りで
あるかどうかを判定手段６で判定し、この判定手段６で
誤りと判定された受信語記憶手段２のビット位置６１を
訂正手段７が訂正する。
多項式の係数４１から誤り位置多項式を演算して誤り位
置５１を特定し、かつ受信語記憶手段２から次に読み出
される受信語２２のビットに基づき、各ビットが誤りで
あるかどうかを判定手段６で判定し、この判定手段６で
誤りと判定された受信語記憶手段２のビット位置６１を
訂正手段７が訂正する。
【００１５】次に、本発明の一実施の形態によるフラッ
シュメモリの符号誤り訂正方法を図面を参照して説明す
る。
シュメモリの符号誤り訂正方法を図面を参照して説明す
る。
【００１６】図２は、本発明の一実施の形態によるフラ
ッシュメモリの符号誤り訂正方法のフローチャートであ
る。
ッシュメモリの符号誤り訂正方法のフローチャートであ
る。
【００１７】本発明の一実施の形態によるフラッシュメ
モリの符号誤り訂正方法は、図２に示すように、受信語
記憶手段から１ビットづつ全てのビットをシンドローム
演算手段に入力して全てのシンドロームを演算（ステッ
プ２０１）し、全てのシンドロームが”０”の場合は、
誤りはないと判断（ステップ２０２）されて処理を終了
する。
モリの符号誤り訂正方法は、図２に示すように、受信語
記憶手段から１ビットづつ全てのビットをシンドローム
演算手段に入力して全てのシンドロームを演算（ステッ
プ２０１）し、全てのシンドロームが”０”の場合は、
誤りはないと判断（ステップ２０２）されて処理を終了
する。
【００１８】一方、シンドロームが一つでも”０”でな
い場合は、受信語は誤りを含んでいると判断してシンド
ロームを誤り位置演算手段に入力し（ステップ２０
３）、演算した誤り位置多項式の係数を判定手段に入力
させ（ステップ２０４）、かつ次の受信語のビットを入
力して（ステップ２０５）誤りの可能性のあるビットか
どうか判断する（ステップ２０６）。
い場合は、受信語は誤りを含んでいると判断してシンド
ロームを誤り位置演算手段に入力し（ステップ２０
３）、演算した誤り位置多項式の係数を判定手段に入力
させ（ステップ２０４）、かつ次の受信語のビットを入
力して（ステップ２０５）誤りの可能性のあるビットか
どうか判断する（ステップ２０６）。
【００１９】従って、誤り発生の可能性のないビットの
場合、ステップ２０５に戻り上述と同様の手順で次の受
信語のビットの処理を行い、あるいはステップ２０６に
おいて誤り発生の可能性のないビットの場合、誤り確認
要求信号を判定手段に送って（ステップ２０７）誤りが
あるかどうかを判断し（ステップ２０８）、誤りがない
場合、ステップ２０５に戻り上述の手順で次の受信語の
ビットの処理を行い、あるいはステップ８において誤り
がある場合、ビット位置を訂正手段で訂正する（ステッ
プ２０９）。
場合、ステップ２０５に戻り上述と同様の手順で次の受
信語のビットの処理を行い、あるいはステップ２０６に
おいて誤り発生の可能性のないビットの場合、誤り確認
要求信号を判定手段に送って（ステップ２０７）誤りが
あるかどうかを判断し（ステップ２０８）、誤りがない
場合、ステップ２０５に戻り上述の手順で次の受信語の
ビットの処理を行い、あるいはステップ８において誤り
がある場合、ビット位置を訂正手段で訂正する（ステッ
プ２０９）。
【００２０】
【発明の効果】以上説明したように、本発明によるフラ
ッシュメモリの符号誤り訂正装置及び方法によれば、誤
りの可能性の無いビットに対して符号誤り確認処理を行
わないため、フラッシュメモリの符号誤り訂正を高速に
処理する効果がある。
ッシュメモリの符号誤り訂正装置及び方法によれば、誤
りの可能性の無いビットに対して符号誤り確認処理を行
わないため、フラッシュメモリの符号誤り訂正を高速に
処理する効果がある。
【図１】本発明の一実施の形態によるフラッシュメモリ
の符号誤り訂正装置のブロック構成図である。
の符号誤り訂正装置のブロック構成図である。
【図２】本発明の一実施の形態によるフラッシュメモリ
の符号誤り訂正方法のフローチャートである。
の符号誤り訂正方法のフローチャートである。
【図３】従来のＢＣＨ符号のピータソン復号装置のブロ
ック構成図である。
ック構成図である。
１ フラッシュメモリ ２ 受信語記憶手段 ３ シンドローム演算手段 ４ 制御手段 ５ 誤り位置演算手段 ６ 判定手段 ７ 訂正手段 １１ データ ２１，２２ 受信語 ３１ シンドローム ４１ 係数 ６１ ビット位置
Claims (2)
- 【請求項１】 データを記憶するフラッシュメモリと、
このフラッシュメモリから読み出されたデータを受信語
として記憶する受信語記憶手段と、この受信語記憶手段
に記憶された受信語の各ビットのシンドロームを演算す
るシンドローム演算手段と、このシンドローム演算手段
で演算されたシンドロームから誤り位置多項式の係数を
演算して誤り位置を特定する誤り位置演算手段と、上記
シンドロームを誤り位置多項式で演算した結果が”０”
の時のみ、この誤り位置多項式の係数を誤り位置演算手
段へ送出するよう制御する制御手段と、この制御手段か
ら送出された誤り位置多項式の係数及び、上記受信語記
憶手段から次に読み出される受信語のビットに基づき、
上記各ビットが誤りであるかどうかを判定する判定手段
と、この判定手段で誤りと判定された上記受信語記憶手
段のビット位置を訂正する訂正手段とを具備したことを
特徴とするフラッシュメモリの符号誤り訂正装置。 - 【請求項２】 フラッシュメモリから読み出されたデー
タを受信語として記憶し、この受信語の各ビットのシン
ドロームの演算を行い、上記受信語のビットのシンドロ
ームが”１”の時のみ、このシンドロームから誤り位置
多項式の係数を演算して誤り位置を算出し、この算出さ
れた誤り位置のビットを訂正することを特徴とするフラ
ッシュメモリの符号誤り訂正方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8060671A JPH09251427A (ja) | 1996-03-18 | 1996-03-18 | フラッシュメモリの符号誤り訂正装置及び方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8060671A JPH09251427A (ja) | 1996-03-18 | 1996-03-18 | フラッシュメモリの符号誤り訂正装置及び方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09251427A true JPH09251427A (ja) | 1997-09-22 |
Family
ID=13149030
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8060671A Pending JPH09251427A (ja) | 1996-03-18 | 1996-03-18 | フラッシュメモリの符号誤り訂正装置及び方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09251427A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7844879B2 (en) | 2006-01-20 | 2010-11-30 | Marvell World Trade Ltd. | Method and system for error correction in flash memory |
| US8055979B2 (en) | 2006-01-20 | 2011-11-08 | Marvell World Trade Ltd. | Flash memory with coding and signal processing |
| US8522114B2 (en) | 2009-04-30 | 2013-08-27 | Samsung Electronics Co., Ltd. | Memory controller and memory system |
| US8583981B2 (en) | 2006-12-29 | 2013-11-12 | Marvell World Trade Ltd. | Concatenated codes for holographic storage |
-
1996
- 1996-03-18 JP JP8060671A patent/JPH09251427A/ja active Pending
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7844879B2 (en) | 2006-01-20 | 2010-11-30 | Marvell World Trade Ltd. | Method and system for error correction in flash memory |
| US8055979B2 (en) | 2006-01-20 | 2011-11-08 | Marvell World Trade Ltd. | Flash memory with coding and signal processing |
| US8473812B2 (en) | 2006-01-20 | 2013-06-25 | Marvell World Trade Ltd. | Method and system for error correction in flash memory |
| US8677215B2 (en) | 2006-01-20 | 2014-03-18 | Marvell World Trade Ltd. | Method and system for error correction in flash memory |
| US8856622B2 (en) | 2006-01-20 | 2014-10-07 | Marvell World Trade Ltd. | Apparatus and method for encoding data for storage in multi-level nonvolatile memory |
| US9053051B2 (en) | 2006-01-20 | 2015-06-09 | Marvell World Trade Ltd. | Multi-level memory controller with probability-distribution-based encoding |
| US8583981B2 (en) | 2006-12-29 | 2013-11-12 | Marvell World Trade Ltd. | Concatenated codes for holographic storage |
| US8522114B2 (en) | 2009-04-30 | 2013-08-27 | Samsung Electronics Co., Ltd. | Memory controller and memory system |
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