JP2000286719A - 誤り訂正システム - Google Patents

Abstract

(57)【要約】 【課題】 リードソロモンデコーダの訂正能力を拡大
し、受信・デコードシステム全体の誤り訂正能力を拡大
することができる誤り訂正システムを得る。 【解決手段】 訂正システム１０は、復調された信号を
ビタビ復号により誤りを訂正しつつ復号するトレリスデ
コーダ２と、トレリスデコーダ２の出力を再畳み込み符
号化する第１再符号化回路１２と、トレリス符号化変調
として畳み込まれた信号をビタビアルゴリズムによるト
レリス復調する第２ビタビデコーダ１３と、第２ビタビ
デコーダ１３の出力を再畳み込み符号化する第２再符号
化回路１４と、上記各回路の信号に基づいてイレージャ
フラグを検出するイレージャフラグ検出回路１６と、デ
インタリーバ３出力とイレージャフラグの遅延出力から
誤りを検出し誤り訂正を行う誤り訂正を拡大したリード
ソロモンデコーダ１８とを備えて構成する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、ディジタル伝送
を用いるネットワークやディジタル放送、及び符号化し
たデータを蓄積するディジタルストレージメディアにお
ける誤り訂正システムに関し、詳細には、データ伝送フ
ォーマットの誤り訂正符号構成が、内符号に畳み込み符
号、外符号にリードソロモン符号を含むＢＣＨ（Bose-C
haudhuri-Hocquenghem code）符号を採用した誤り訂正
システムに関する。

【０００２】

【従来の技術】図８は"United States Advanced Televi
sion System Committee"（以下、ＡＴＳＣ方式という）
による"Digital Television Standard"に示されている
従来のディジタル放送を受信するシステムの概略を示す
ブロック図である。

【０００３】図において、１はディジタル変調信号、例
えばＶＳＢ（vestigial sideband：残留側波帯）変調信
号を受信しキャリアやクロックなどを再生し復調して元
のベースバンドの信号に変換しかつ伝送路歪み補正等を
行うディジタルデモジュレータ、２は復調された信号を
ビタビ復号（Viterbi decoding）により誤りを訂正しつ
つ復号するトレリス（trellis）デコーダ、３はトレリ
スデコーダの出力に送信側と反対の遅延時間を与え、元
のストリーム列を再現するデインターリーバ、４は送信
側で付加されたリードソロモン（Reed-Solomon）符号の
パリティを含む信号列から誤りを検出し訂正を行うリー
ドソロモンデコーダである。

【０００４】次に動作について説明する。例えば"Unite
d States Advanced Television"では、８値のディジタ
ル変調にトレリス符号化変調を用い送信している。この
トレリス符号化変調のデコードには、通常ビタビ復号器
が採用される。

【０００５】図９はビタビ復号器の構成を示す図であ
り、５は入力信号のパスメトリックを計算し最尤パスを
求めるＡＣＳ回路、６はＡＣＳ回路５出力を記憶するパ
スメモリ回路、７は最新のＡＣＳ結果よりパスメモリ６
に記憶された過去のパスにさかのぼり、最尤パスとなる
状態を求める最尤判定回路である。

【０００６】このビタビ復号器は符号の自由距離（free
distance）の半分まではハミング距離を用いても訂正
可能であり、さらに軟判定すなわちユークリッド距離を
利用すればほぼ自由距離に近い値までの誤りを訂正する
ことが可能である。符号化変調は見方を変えれば、誤り
訂正の内符号を付加していることになる。また、この伝
送システムは外符号としてリードソロモン符号（ＲＳ符
号）を採用し、ＲＳ（２０７，１８７）の２０個のパリ
ティを送信側で付加することにより、この半分の１０バ
イトまでの誤り訂正を行うことができる。従来のディジ
タル放送においては誤り訂正の内符号と外符号の間には
何ら関係がなく、それぞれ個別に誤り訂正を行ってい
る。

【０００７】図１０は「誤り訂正符号とその応用」Ｐ１
７１（テレビジョン学会編、オーム社）に示されたイレ
ージャ訂正を用いる場合の誤り訂正符号の構成を示す図
である。図ではディジタルＶＴＲのイレージャ訂正の利
用について説明している。

【０００８】データを２次元配列し、垂直方向のパリテ
ィの付加を外符号、水平方向のパリティの付加を内符号
としている。データ再生時にまず水平方向の内符号の訂
正を行い、訂正能力を超える時にはフラグを発生する。
このフラグをイレージャフラグとして外符号に通達す
る。この例の場合、内符号にもリードソロモン符号を利
用しているので、パケット（この場合、１水平単位）で
訂正可否が明確に出力される。垂直方向の外符号はイレ
ージャフラグを既知の誤り位置とし、外符号のパリティ
と共に外符号の誤り訂正を拡大して訂正を行う。この訂
正をイレージャ訂正と呼ぶ。

【０００９】通常のリードソロモン符号などの訂正能力
は、付加するパリティの半分であるが、あらかじめ誤り
位置が判明している場合には訂正能力は最大パリティの
数まで拡大することができる。これは誤り位置多項式の
次数を拡大することにより実現できる。

【００１０】

【発明が解決しようとする課題】従来のディジタル放送
における誤り訂正は、内符号にトレリス符号化変調、す
なわち畳み込み符号を用い、外符号にリードソロモン符
号を用いたシステムである。受信側では内符号の畳み込
み符号を畳み込み符号の一般的な復号法として最尤判定
を用いるビタビ復号で復号する。また、外符号はビタビ
復号後独立にリードソロモンデコーダで誤り訂正を行っ
ていた。ビタビ復号はリードソロモンのデコードとは異
なり、最も確からしい符号系列を選択するアルゴリズム
であるため、明確に訂正の有無を判別することができな
い。

【００１１】したがって、内符号のビタビ復号器ではイ
レージャフラグを立てることができず、内符号の結果を
イレージャフラグとして利用して外符号のリードソロモ
ンの訂正能力を拡大することができないため、内符号、
外符号独立の訂正を行うことから、システム的にもその
訂正能力を限界としていた。これはディジタル放送だけ
の問題でなくビット訂正能力の高い畳み込み符号を内符
号に用い、外符号にバイト単位で訂正を行うリードソロ
モン符号を採用するようなディジタル伝送・蓄積システ
ム全般の問題点である。

【００１２】この発明は上記のような課題を解決するた
めになされたもので、内符号である畳み込み符号を復号
するビタビ復号器からイレージャフラグを発生させ、こ
のフラグを外符号のリードソロモンデコーダに伝えるこ
とによりリードソロモンデコーダの訂正能力を拡大し、
受信・デコードシステム全体の誤り訂正能力を拡大する
ことができる誤り訂正システムを得ることを目的とす
る。

【００１３】

【課題を解決するための手段】請求項１に記載の誤り訂
正システムは、データ伝送フォーマットの誤り訂正符号
構成が、内符号に畳み込み符号、外符号にリードソロモ
ン符号を含むＢＣＨ符号を採用した誤り訂正システムに
おいて、畳み込み符号の復号にビタビ復号を用い、充分
なパスメモリをもつ第１ビタビ復号器と、第１ビタビ復
号器より少ないパスメモリをもつ第２ビタビ復号器と、
第１ビタビ復号器の復号データを再畳み込み符号化する
第１再符号化手段と、第２ビタビ復号器の復号データを
再畳み込み符号化する第２再符号化手段と、第１ビタビ
復号器への入力信号、第１及び第２ビタビ復号器の出力
信号、第１及び第２再符号化手段の出力信号に基づいて
内符号に誤りがあることを示すイレージャフラグを立て
るイレージャフラグ検出手段と、イレージャフラグを用
いて訂正可能誤り個数を拡大し、リードソロモン符号の
復号を行うリードソロモン復号器とを備えたことを特徴
とする。

【００１４】請求項２に記載の誤り訂正システムは、第
２ビタビ復号器が、ハミング距離のみを用いた硬判定ビ
タビ復号器であってもよい。

【００１５】請求項３に記載の誤り訂正システムは、イ
レージャフラグ検出手段が、第１ビタビ復号器の入力信
号と第１再符号化手段の再符号化信号とのハミング距離
が最小自由距離の半分以上離れたシンボルを中心にし
て、第１再符号化手段の再符号化信号と第２再符号化手
段の再符号化信号の相関を基にイレージャフラグを立て
るものであってもよい。

【００１６】請求項４に記載の誤り訂正システムは、第
１ビタビ復号器の入力信号と第１再符号化手段の再符号
化信号のハミング距離が最小自由距離の半分以上離れた
シンボルを検出する検出手段と、検出手段の出力に基づ
いて、最小自由距離の半分以上離れたシンボルに対応す
る信号に最小自由距離の半分離れた信号を付加する付加
手段とを備え、第２ビタビ復号器は、付加手段の出力を
ビタビ復号し、第２再符号化手段は、第２ビタビ復号器
の復号データを再畳み込み符号化し、イレージャフラグ
検出手段は、第２再符号化手段出力の収束点と第１再符
号化手段出力の収束点との差または比較からイレージャ
フラグを立てるものであってもよい。

【００１７】請求項５に記載の誤り訂正システムは、イ
レージャフラグ検出手段により検出されたイレージャフ
ラグをバイト位置に換算し、該バイト位置に応じて隣接
したバイト信号にもイレージャフラグを立てるイレージ
ャバイトフラグ発生手段をさらに備えたものであっても
よい。

【００１８】請求項６に記載の誤り訂正システムは、イ
レージャバイトフラグ発生手段が、第１及び第２再符号
化手段の出力と第１ビタビ復号器への入力信号との差ま
たは比較に基づいて隣接するバイト信号にイレージャフ
ラグを発生させるか否かを制御する手段を備えたもので
あってもよい。

【００１９】

【発明の実施の形態】以下、添付した図面を参照して、
この発明を具体的に説明する。

【００２０】実施の形態１．図１はこの発明の実施の形
態１であるディジタル放送受信システムの誤り訂正部分
の構成を示すブロック図である。実施の形態１は、デー
タ伝送フォーマットの誤り訂正符号構成が、内符号に畳
み込み符号、外符号にリードソロモン符号を採用したイ
レージャ訂正システムに適用した例である。実施の形態
１の説明にあたり前記図８と同一構成部分には同一符号
を付している。

【００２１】図において、１０は誤り訂正システムであ
り、１はディジタル変調信号、例えばＶＳＢ変調信号を
受信しキャリアやクロックなどを再生し復調して元のベ
ースバンドの信号に変換しかつ伝送路歪み補正等を行う
ディジタルデモジュレータ、２は復調された信号をビタ
ビ復号により誤りを訂正しつつ復号するトレリスデコー
ダ（第１ビタビ復号器）、３はトレリスデコーダ２の出
力に送信側と反対の遅延時間を与え、元のストリーム列
を再現するデインターリーバである。

【００２２】また、１１はトレリスデコーダ２の入力信
号と出力信号との時間を合わせるための入力信号遅延回
路、１２はトレリスデコーダ２すなわち第１ビタビ復号
器の出力を入力信号と比較し復号データを再畳み込み符
号化する第１再符号化回路（第１再符号化手段）、１３
はトレリス符号化変調として畳み込まれた信号をビタビ
アルゴリズムによるトレリス復調する第２ビタビデコー
ダ（第２ビタビ復号器）、１４は第２ビタビデコーダ１
３の出力を再畳み込み符号化する第２再符号化回路（第
２再符号化手段）、１５はトレリスデコーダ２の出力を
再符号化した信号と第２ビタビデコーダ１３の出力を再
符号化した信号との遅延分が合うように調整する遅延回
路、１６は第１再符号化回路１２の出力コードとトレリ
スデコーダ２の入力を入力信号遅延回路１１で遅延させ
た信号とトレリスデコーダ２の出力を再符号化した信号
と第２ビタビデコーダ１３の出力を再符号化した信号よ
りイレージャフラグを検出するイレージャフラグ検出回
路（イレージャフラグ検出手段）、１７はイレージャフ
ラグ検出回路１６で検出したイレージャフラグとトレリ
スデコーダ２でデインターリーブした信号とを同じ遅延
量にするための遅延回路、１８はデインタリーバ３出力
とイレージャフラグの遅延出力から誤りを検出し誤り訂
正を行う誤り訂正を拡大したリードソロモンデコーダ
（リードソロモン復号器）である。

【００２３】上記トレリスデコーダ２は、内部に充分な
パスメモリをもつビタビ復号器（第１ビタビ復号器）を
有し、ビタビ復号により畳み込み符号の復号を行うもの
である。

【００２４】上記第２ビタビデコーダ１３は、トレリス
デコーダ２のビタビ復号器の構成に対してパスメモリ段
数が異なる構成、ここでは特にパスメモリ段数が短く構
成されている。

【００２５】図２は図１のイレージャ信号検出部分を詳
細に示すブロック図である。

【００２６】図２において、３１はトレリスデコーダの
入力を入力信号遅延回路１１で遅延させた信号とトレリ
スデコーダ２の出力を再符号化した信号の一致を検出す
るイコールコンパレータ、３２はイコールコンパレータ
３１の出力信号を１シンボル遅延させる複数の遅延素
子、３３は遅延素子３２で複数遅延した信号をコード化
するコード回路、３４はトレリスデコーダ２の入力を入
力信号遅延回路１１で遅延させた信号とトレリスデコー
ダ２の出力を第１再符号化回路１２で再符号化した信号
間のハミング距離を検出する第１ハミング距離検出回
路、３５は第１ハミング距離検出回路３４の出力信号を
１シンボル遅延させる複数の遅延素子、３６はハミング
検出回路３４の出力を遅延素子３５でコード化に要した
時間と同じだけ遅延させその間の総和を求める第１総和
回路、３７はトレリスデコーダ２出力を第１再符号化回
路１２で再符号化した信号と第２ビタビデコーダ１３出
力の再符号化信号をトレリスデコーダ出力の再符号化信
号と同じ遅延量に合わせるように遅延回路１５で遅延さ
せた信号間のハミング距離を検出する第２ハミング距離
検出回路、３８は第２ハミング距離検出回路３７の出力
信号を１シンボル遅延させる複数の遅延素子、３９はハ
ミング検出回路３７の出力を遅延素子３２でコード化に
要した時間と同じだけ遅延させその間の総和を求める第
２総和回路、４０はコード回路３３のコードに適応し第
１総和回路３６の出力及び第２総和回路３９の出力に基
づいてイレージャフラグを発生するイレージャフラグ発
生回路である。

【００２７】以下、上述のように構成された誤り訂正シ
ステムの動作を説明する。

【００２８】トレリスデコーダ２は、ビタビ復号器でビ
タビ復号するが、得られる出力は畳み込み前のストリー
ムである。そこで入力データと比較するために第１再符
号化回路１２で再畳み込み符号化し、トレリスデコーダ
２の入力信号を入力信号遅延回路１１で遅延した信号と
形式を合わせる。この２つの信号を比較することでトレ
リスデコーダ２が訂正をしたかどうかを判定することが
できる。この判定は、図２に示すイコールコンパレータ
３１により、トレリスデコーダの入力を入力信号遅延回
路１１で遅延させた信号とトレリスデコーダ２の出力を
再符号化した信号の一致を検出することで訂正の有無を
調べることにより行う。比較結果は、複数の遅延素子３
２で遅延させてコード回路３３に入力する。

【００２９】畳み込み符号はリードソロモンなどのブロ
ック符号とは異なり、一定区間毎にデータを区切らず順
次過去の情報を畳み込んでいくため、上記のような手段
によって、ある時刻に対して前後のデータの訂正状態を
把握することができる。

【００３０】コード回路３３では、この遅延素子３２で
遅延した信号をまとめ、ある時刻の前後の訂正状態をコ
ード化し、イレージャフラグ発生回路４０に出力する。

【００３１】最も簡単なコード化は各遅延素子３２のデ
ータを並列した１つのデータとすることであるが、この
コードからさらに処理しやすいコードヘ変換するＲＯＭ
を用いることもできる。

【００３２】一方、第１ハミング距離検出回路３４で
は、入力信号遅延回路１１で遅延した信号とトレリスデ
コーダ２の出力信号を第１再符号化回路１２で再畳み込
みした信号とのハミング距離を検出する。遅延素子３５
は、第１ハミング距離検出回路３４の出力信号を、コー
ド回路３３でコード化に要した時間と同時間遅延して第
１総和回路３６に出力する。第１総和回路３６では、遅
延素子３５によりコード回路３３と同時間遅延された信
号の各状態の総和を求め、イレージャフラグ発生回路４
０に出力する。

【００３３】イレージャフラグ発生回路４０は、上記コ
ード回路３３の出力、上記第１総和回路３６の出力及び
後述する第２総和回路３９の出力の３つの同じ遅延量を
持つ信号の相関によりイレージャフラグを立てる。この
イレージャフラグの発生方法は以下のような考え方に基
づいている。

【００３４】すなわち、畳み込み符号は複数の状態を符
号器がもち、その符号器のある状態から同じ状態に異な
るパスを通過し合流するパス間のハミング距離が最小自
由距離であり、軟判定のビタビ復号器を用いた時の訂正
限界が最小自由距離に近づくことを利用すれば、一定区
間内の訂正ハミング距離を求めることによりある時点で
その時刻を含む前後の訂正距離を把握することが可能に
なる。そこで、第１総和回路３６の出力とコード回路３
３のコードから、ある誤り訂正パターンを示す時のハミ
ング距離の状態から現在のデータが誤訂正もしくは訂正
抜けでないことをイレージャフラグ発生回路４０で推定
してイレージャフラグを発生する。

【００３５】さらに、トレリスデコーダ２のビタビ復号
器の構成に対してパスメモリ段数が短く構成されている
第２ビタビデコーダ１３の復号出力の再符号化信号とト
レリスデコーダ２の復号出力の再符号化信号とを比較す
ることによりイレージャフラグ発生回路４０での誤訂正
もしくは訂正抜けではないことの推定要素の１つとして
利用する。

【００３６】第２ビタビデコーダ１３は、トレリスデコ
ーダ２よりパスメモリ段数が短く構成されているので、
トレリスデコーダ２よりも訂正能力が低くなるが、ここ
ではそれを利用して第２ビタビデコーダ１３とトレリス
デコーダ２の再符号化信号の系列が違うところ付近に伝
送誤りがあるということを示す。またこれは互いに最尤
判定結果の状態系列を比較する方法でも、互いの再符号
化信号での系列を比較するのと同様の関連性を見つける
ことが可能である。

【００３７】以上のように２つのビタビ復号器の関係を
利用することによりイレージャフラグ発生の適確性を上
げることができる。

【００３８】しかし、このイレージャフラグ発生回路４
０はハミング距離と訂正パターン及び第２ビタビとの相
関からエラーを推定した結果であるため確実な判定では
ない。この推定結果に誤判定を含むイレージャフラグ
を、デインターリーバ３と等価な時間遅延させる遅延回
路１７で遅延させ、訂正を拡大したリードソロモンデコ
ーダ１８に渡す。

【００３９】イレージャフラグはあくまで内符号の誤り
位置を通達するだけであるため、イレージャフラグが誤
判定であってもリードソロモン復号器で誤訂正を起こす
ことはないが、訂正個数に限界があるため、イレージャ
フラグ発生回路４０での発生個数を制限するか、リード
ソロモンデコーダ１８でイレージャフラグの受け取りを
制限することによりイレージャフラグの効果をさらに上
げることも可能である。

【００４０】以上のようにトレリスデコーダつまりビタ
ビ復号器の出力と入力のハミング距離の差と訂正パター
ン及びトレリスデコーダ２と第２ビタビデコーダ１３と
の出力差によりイレージャフラグを発生することを可能
にすることにより、リードソロモン符号の誤り訂正能力
をパリティ個数の半分より増加させることができ、シス
テムとしてエラー訂正能力を改善できる。

【００４１】以上説明したように、実施の形態１に係る
誤り訂正システム１０は、復調された信号をビタビ復号
により誤りを訂正しつつ復号するトレリスデコーダ２
と、トレリスデコーダ２の入力信号と出力信号との時間
を合わせるための入力信号遅延回路１１と、トレリスデ
コーダ２（第１ビタビ復号器）の出力を再畳み込み符号
化する第１再符号化回路１２と、トレリス符号化変調と
して畳み込まれた信号をビタビアルゴリズムによるトレ
リス復調する第２ビタビデコーダ１３と、第２ビタビデ
コーダ１３の出力を再畳み込み符号化する第２再符号化
回路１４と、トレリスデコーダ２の出力と第２ビタビデ
コーダ１３の出力とを同じ遅延量にする遅延回路１５
と、第１再符号化回路１２の出力コードとトレリスデコ
ーダ２の入力を入力信号遅延回路１１で遅延させた信号
とトレリスデコーダ２の出力を再符号化した信号と第２
ビタビデコーダ１３の出力を再符号化した信号よりイレ
ージャフラグを検出するイレージャフラグ検出回路１６
と、検出したイレージャフラグとトレリスデコーダ２で
デインターリーブした信号とを同じ遅延量にする遅延回
路１７と、デインタリーバ３出力とイレージャフラグの
遅延出力から誤りを検出し誤り訂正を行う誤り訂正を拡
大したリードソロモンデコーダ１８とを備えて構成した
ので、内符号の訂正情報を外符号のリードソロモンデコ
ーダ１８に連絡しリードソロモン符号の誤り訂正能力を
パリティ個数の半分より増加させることができ、受信・
デコードシステム全体のエラー訂正能力を拡大すること
ができる。

【００４２】実施の形態２．実施の形態１は、トレリス
デコーダ２に対して入出力の比較及びパスメモリ段数を
短く構成した第２ビタビデコーダ１３との比較により誤
り位置の推定をしイレージャフラグを発生させていた。
実施の形態２では、硬判定のビタビアルゴリズムによる
ビタビ復号器を構成する第２ビタビデコーダを利用す
る。

【００４３】図３はこの発明の実施の形態２であるディ
ジタル放送受信システムの誤り訂正部分の構成を示すブ
ロック図である。実施の形態２の説明にあたり前記図１
に示す誤り訂正システムと同一構成部分には同一符号を
付している。

【００４４】図において、２０は誤り訂正システムであ
り、１はディジタル変調信号、例えばＶＳＢ変調信号を
受信しキャリアやクロックなどを再生し復調して元のベ
ースバンドの信号に変換しかつ伝送路歪み補正等を行う
ディジタルデモジュレータ、２は復調された信号をビタ
ビ復号により誤りを訂正しつつ復号するトレリスデコー
ダ、３はトレリスデコーダ２の出力に送信側と反対の遅
延時間を与え、元のストリーム列を再現するデインター
リーバである。

【００４５】また、１１はトレリスデコーダ２の入力信
号と出力信号との時間を合わせるための入力信号遅延回
路、１２はトレリスデコーダ２すなわち第１ビタビ復号
器の出力を入力信号と比較し復号データを再畳み込み符
号化する第１再符号化回路、２１はトレリスデコーダ２
の入力信号のシンボルビット幅だけを入力し、ハミング
距離だけをメトリック計算しビタビ復号する硬判定によ
る第２ビタビデコーダ（第２ビタビ復号器）、１４は第
２ビタビデコーダ２１の出力を再畳み込み符号化する第
２再符号化回路、１５はトレリスデコーダ２の出力を再
符号化した信号と第２ビタビデコーダ２１の出力を再符
号化した信号との遅延分が合うように調整する遅延回
路、１６は第１再符号化回路１２の出力コードとトレリ
スデコーダ２の入力を入力信号遅延回路１１で遅延させ
た信号とトレリスデコーダ２の出力を再符号化した信号
と第２ビタビデコーダ２１の出力を再符号化した信号よ
りイレージャフラグを検出するイレージャフラグ検出回
路、１７はイレージャフラグ検出回路１６で検出したイ
レージャフラグとトレリスデコーダ２でデインターリー
ブした信号とを同じ遅延量にするための遅延回路、１８
はデインタリーバ３出力とイレージャフラグの遅延出力
から誤りを検出し誤り訂正を行うリードソロモンデコー
ダである。

【００４６】以下、上述のように構成された誤り訂正シ
ステムの動作を説明する。

【００４７】本誤り訂正システムの基本動作について
は、実施の形態１と同様である。実施の形態２では、硬
判定のビタビアルゴリズムによるビタビ復号器である第
２ビタビデコーダ２１を利用する。

【００４８】硬判定のビタビアルゴリズムを採用するこ
とにより、実施の形態１で適用した第２ビタビデコード
１３よりメトリック計算部分の回路が縮小される。よっ
て硬判定のビタビアルゴリズムによるビタビ復号器を構
成する実施の形態１と比較して回路規模を削減しながら
同様のエラー訂正効果を得ることが可能である。

【００４９】実施の形態３．実施の形態２は、２つのビ
タビ復号器の入出力を比較し訂正パターンとハミング距
離及びトレリスデコーダ２と第２ビタビデコーダ２１に
よる復号出力の再符号化信号の比較による相関からイレ
ージャフラグを発生させるシステムであった。実施の形
態３では、特定の狭い範囲に最小自由距離（minimum fr
ee distance）の半分を超えるシンボル又はシンボル間
和がある場合に効果的にイレージャフラグを発生するよ
うにする。

【００５０】図４はこの発明の実施の形態３である誤り
訂正システムのイレージャ信号検出部分を詳細に示すブ
ロック図である。実施の形態３の説明にあたり前記図２
と同一構成部分には同一符号を付している。

【００５１】図４において、３１はトレリスデコーダの
入力を入力信号遅延回路１１で遅延させた信号とトレリ
スデコーダ２の出力を再符号化した信号の一致を検出す
るイコールコンパレータ、３２はイコールコンパレータ
３１の出力信号を１シンボル遅延させる複数の遅延素
子、３３は遅延素子３２で複数遅延した信号をコード化
するコード回路、３４はトレリスデコーダ２の入力を入
力信号遅延回路１１で遅延させた信号とトレリスデコー
ダ２の出力を第１再符号化回路１２で再符号化した信号
間のハミング距離を検出するハミング距離検出回路、３
５は第１ハミング距離検出回路３４の出力信号を１シン
ボル遅延させる複数の遅延素子、４１は第１ハミング距
離検出回路３４で検出したハミング距離を遅延素子３５
で遅延させた各タップ又はセンタータップが最小自由距
離の半分又はそれ以上であることを検出するＤｆｒｅｅ
／２検出回路、３６はハミング検出回路３４の出力を遅
延素子３５でコード化に要した時間と同じだけ遅延させ
その間の総和を求める第１総和回路、３７はトレリスデ
コーダ２出力を第１再符号化回路１２で再符号化した信
号と第２ビタビデコーダ１３出力の再符号化信号をトレ
リスデコーダ出力の再符号化信号と同じ遅延量に合わせ
るように遅延回路１５で遅延させた信号間のハミング距
離を検出するハミング距離検出回路、３８は第２ハミン
グ距離検出回路３７の出力信号を１シンボル遅延させる
複数の遅延素子、３９はハミング検出回路３７の出力を
遅延素子３２でコード化に要した時間と同じだけ遅延さ
せその間の総和を求める第２総和回路、４２はコード回
路３３のコードに適応し、Ｄｆｒｅｅ／２検出回路４１
の出力、第１総和回路３６の出力及び第２総和回路３９
の出力に基づいてイレージャフラグを発生するイレージ
ャフラグ発生回路である。

【００５２】イレージャフラグ発生回路４２は、第１ビ
タビ復号出力の再符号化信号、入力信号、及び第２ビタ
ビ復号出力を再符号化した信号の３つの同じ遅延量を持
つ信号より、第１ビタビ復号出力の再符号化信号と入力
信号とのハミング距離が最小自由距離の半分以上離れた
時点付近に限定して第１ビタビ復号出力の再符号化信号
と第２ビタビ復号出力の再符号化信号の相関をみること
によりイレージャフラグを立てるものである。

【００５３】以下、上述のように構成された誤り訂正シ
ステムの動作を説明する。

【００５４】ビタビ復号の原理において、最小自由距離
の範囲内に最小自由距離の１／２のエラーがある時、硬
判定すなわちハミング距離を用いた場合は訂正限界にな
り、軟判定を用いた場合は最小自由距離に訂正能力が近
づく。例えば、従来例であるＡＴＳＣ方式の場合、自由
距離が３であるため特に３シンボル中に２シンボルのハ
ミング距離が開いた場合、前後の誤りによりビタビ復号
器では誤訂正や訂正ぬけが生じる。

【００５５】このような場合、本実施形態ではセンター
タップが最小自由距離の１／２を超えた場合をＤｆｒｅ
ｅ／２検出回路４１で検出し、またこれより最小自由距
離が大きいＤＶＢ−Ｓなどの方式に対しては特定の範囲
内で最小自由距離の１／２を超える場合を検出する。

【００５６】イレージャフラグ発生回路４２では、Ｄｆ
ｒｅｅ／２検出回路４１によりコード化したコードと、
ユークリッド距離の総和情報及び軟判定のビタビ復号で
あるトレリスデコーダ２と硬判定のビタビ復号である第
２ビタビデコーダ１３との比較との相関を基に、最小自
由距離が１ポイント又は特定の狭い範囲で超えた場合
に、特別にイレージャフラグを立てるようにする。

【００５７】以上説明したように、実施の形態３に係る
誤り訂正システムは、イレージャフラグ検出回路が、第
１ハミング距離検出回路３４で検出したハミング距離を
遅延素子３５で遅延させた各タップ又はセンタータップ
が最小自由距離の半分又はそれ以上であることを検出す
るＤｆｒｅｅ／２検出回路４１を備え、ハミング距離が
特定の狭い範囲で最小自由距離の半分を超えた場合を区
別し、コード化したものとトレリスデコーダと第２ビタ
ビデコーダとの比較から相関を取ることで、特に大きな
エラー信号や短い時間に連続したエラーが発生する場合
に適切にイレージャフラグを発生でき、リードソロモン
符号の誤り訂正能力をパリティ個数の半分より増加させ
ることが可能であり、システム全体としてエラー訂正能
力を改善することができる。

【００５８】実施の形態４．実施の形態３は、特定の狭
い範囲に最小自由距離の半分を超えるシンボル又はシン
ボル間和がある場合に効果的にイレージャフラグを発生
するシステムであった。実施の形態４では、特定の狭い
範囲に最小自由距離の半分を超えるシンボル又はシンボ
ル間和がある場合にその時の信号に最小自由距離の半分
の距離を付加した信号をビタビデコードし、その復号出
力の再符号化信号の系列とトレリスデコード出力の再符
号化信号系列との相関よりイレージャフラグを発生す
る。

【００５９】図５はこの発明の実施の形態４であるディ
ジタル放送受信システムの誤り訂正部分の構成を示すブ
ロック図である。実施の形態４の説明にあたり前記図１
に示す誤り訂正システムと同一構成部分には同一符号を
付している。

【００６０】図において、５０は誤り訂正システムであ
り、１はディジタル変調信号、例えばＶＳＢ変調信号を
受信しキャリアやクロックなどを再生し復調して元のベ
ースバンドの信号に変換しかつ伝送路歪み補正等を行う
ディジタルデモジュレータ、２は復調された信号をビタ
ビ復号により誤りを訂正しつつ復号するトレリスデコー
ダ、３はトレリスデコーダ２の出力に送信側と反対の遅
延時間を与え、元のストリーム列を再現するデインター
リーバである。

【００６１】また、１１はトレリスデコーダ２の入力信
号と出力信号との時間を合わせるための入力信号遅延回
路、１２はトレリスデコーダ２すなわち第１ビタビ復号
器の出力を入力信号と比較し復号データを再畳み込み符
号化する第１再符号化回路、５１は第１ビタビ復号出力
の再符号化信号と入力信号とのハミング距離が最小自由
距離の半分又はそれ以上であることを検出するＤｆｒｅ
ｅ／２検出回路（検出手段）、５２は特定の狭い範囲に
最小自由距離の半分を超えるシンボル又はシンボル間和
がある場合に入力信号遅延回路出力にＤｆｒｅｅ／２分
の距離を付加した信号を生成するＤｆｒｅｅ／２付加回
路（付加手段）、５３はＤｆｒｅｅ／２検出回路５１出
力に対しビタビデコードし再符号化した信号と同様の遅
延分を持たせるために遅延させる遅延回路、５４はＤｆ
ｒｅｅ／２付加回路５２出力に対しビタビデコードし再
符号化した信号と同様の遅延分を持たせるために遅延さ
せる遅延回路、１３はＤｆｒｅｅ／２付加回路５２出力
をビタビアルゴリズムによるトレリス復調する第２ビタ
ビデコーダ、１４は第２ビタビデコーダ２１の出力を再
畳み込み符号化する第２再符号化回路、５５は遅延回路
５３，５４により遅延したトレリスデコーダ２出力の再
符号化信号及び入力信号と第２ビタビデコーダ１３出力
の再符号化信号との相関によりイレージャフラグを検出
するイレージャフラグ検出回路（イレージャフラグ検出
手段）、５６はイレージャフラグ検出回路５５で検出し
たイレージャフラグとトレリスデコーダ２でデインター
リーブした信号とを同じ遅延量にするための遅延回路、
１８はデインタリーバ３出力とイレージャフラグの遅延
出力から誤りを検出し誤り訂正を行うリードソロモンデ
コーダである。

【００６２】Ｄｆｒｅｅ／２検出回路５１は、前記図４
のＤｆｒｅｅ／２検出回路４１と同様の動作をするもの
で、第１ビタビ復号出力の再符号化信号と入力信号との
ハミング距離が最小自由距離の半分以上離れた時点を検
出する。

【００６３】Ｄｆｒｅｅ／２付加回路５２は、最小自由
距離の半分以上離れた時点に対応する遅延した入力信号
に最小自由距離の半分の距離を付加する。

【００６４】第２再符号化回路１４は、Ｄｆｒｅｅ／２
付加回路５２出力を入力とした第２ビタビデコーダ１３
で復号したデータを再畳み込み符号化する。

【００６５】イレージャフラグ検出回路５５は、第１ビ
タビ復号出力の再符号化信号と第２ビタビ復号出力の再
符号化信号の収束点を比較することによりイレージャフ
ラグを立てる。

【００６６】以下、上述のように構成された誤り訂正シ
ステムの動作を説明する。

【００６７】本誤り訂正システムの基本動作について
は、実施の形態１と同様である。

【００６８】本実施形態では、Ｄｆｒｅｅ／２検出回路
５１により第１ビタビ復号出力の再符号化信号と入力信
号とのハミング距離が最小自由距離の半分以上であるこ
とを検出し、特定の狭い範囲に最小自由距離の半分を超
えるシンボル又はシンボル間和がある場合には、Ｄｆｒ
ｅｅ／２付加回路５２で入力信号遅延回路出力にＤｆｒ
ｅｅ／２分の距離を付加した信号を生成する。そして、
第２再符号化回路１４では、Ｄｆｒｅｅ／２付加出力を
入力とした第２ビタビデコーダ１３で復号したデータを
再畳み込み符号化する。

【００６９】このように、ビタビ復号の原理において、
最小自由距離の範囲内に最小自由距離の１／２のエラー
がある時、実際その時のシンボルが最小自由距離の１／
２の距離離れたところに位置していたと仮定して再度ビ
タビデコードをすることにより、最初のトレリスデコー
ダ出力の再符号化信号系列と同じ系列に収束するかしな
いかを判定することが可能になる。

【００７０】以上のように実際に最小自由距離の１／２
の伝送誤りがあったのかどうかを判定し、イレージャフ
ラグを立てるための推定材料にすることができ、正しく
イレージャフラグを立てる率が良くなりシステムとして
エラー訂正能力を改善することが可能である。

【００７１】以上説明したように、実施の形態４に係る
誤り訂正システム５０は、第１ビタビ復号出力の再符号
化信号と入力信号とのハミング距離が最小自由距離の半
分以上であることを検出するＤｆｒｅｅ／２検出回路５
１と、特定の狭い範囲に最小自由距離の半分を超えるシ
ンボル又はシンボル間和がある場合に入力信号遅延回路
出力にＤｆｒｅｅ／２分の距離を付加した信号を生成す
るＤｆｒｅｅ／２付加回路５２とを備え、第２ビタビデ
コーダ１３は、Ｄｆｒｅｅ／２付加回路５２の出力をビ
タビ復号し、第２再符号化回路１４は、第２ビタビデコ
ーダ１３の復号データを再畳み込み符号化し、イレージ
ャフラグ検出回路５５は、第２再符号化回路１４出力の
収束点と第１再符号化回路１２出力の収束点の相関によ
りイレージャフラグを立てるように構成したので、イレ
ージャフラグをより適性位置に立てることが可能とな
り、より一層エラー訂正能力を改善することができる。

【００７２】実施の形態５．実施の形態４は、特定の狭
い範囲に最小自由距離の半分を超えるシンボル又はシン
ボル間和がある場合にその時の信号に最小自由距離の半
分の距離を付加した信号をビタビデコードし、その復号
出力の再符号化信号の系列とトレリスデコード出力の再
符号化信号系列との相関よりイレージャフラグを発生す
るシステムであった。実施の形態５では、実施の形態
１、実施の形態２、実施の形態３及び実施の形態４のイ
レージャフラグ信号に対してバイト単位にイレージャフ
ラグを立てる時にバイトイレージャフラグの立ったバイ
トに隣接したバイトにおいてもバイトイレージャフラグ
を発生する。

【００７３】図６はこの発明の実施の形態５であるディ
ジタル放送受信システムの誤り訂正部分の構成を示すブ
ロック図である。実施の形態５の説明にあたり前記図１
に示す誤り訂正システムと同一構成部分には同一符号を
付している。

【００７４】図において、６０は誤り訂正システムであ
り、１はディジタル変調信号、例えばＶＳＢ変調信号を
受信しキャリアやクロックなどを再生し復調して元のベ
ースバンドの信号に変換しかつ伝送路歪み補正等を行う
ディジタルデモジュレータ、２は復調された信号をビタ
ビ復号により誤りを訂正しつつ復号するトレリスデコー
ダ、３はトレリスデコーダ２の出力に送信側と反対の遅
延時間を与え、元のストリーム列を再現するデインター
リーバである。

【００７５】また、１１はトレリスデコーダ２の入力信
号と出力信号との時間を合わせるための入力信号遅延回
路、１２はトレリスデコーダ２すなわち第１ビタビ復号
器の出力を入力信号と比較し復号データを再畳み込み符
号化する第１再符号化回路、１３はトレリス符号化変調
として畳み込まれた信号をビタビアルゴリズムによるト
レリス復調する第２ビタビデコーダ、１４は第２ビタビ
デコーダ２１の出力を再畳み込み符号化する第２再符号
化回路、１５はトレリスデコーダ２の出力を再符号化し
た信号と第２ビタビデコーダ２１の出力を再符号化した
信号との遅延分が合うように調整する遅延回路、１６は
第１再符号化回路１２の出力コードとトレリスデコーダ
２の入力を入力信号遅延回路１１で遅延させた信号とト
レリスデコーダ２の出力を再符号化した信号と第２ビタ
ビデコーダ２１の出力を再符号化した信号よりイレージ
ャフラグを検出するイレージャフラグ検出回路、６１は
イレージャフラグ検出回路１６出力をバイト位置に換算
しそのイレージャフラグの立っているバイトに隣接する
バイトに対してもイレージャフラグを立てるイレージャ
バイトフラグ発生回路（イレージャバイトフラグ検出手
段）、６２はイレージャバイトフラグ発生回路６１出力
とデインタリーバ３出力との遅延量を合わせるように遅
延させる遅延回路、１８はデインタリーバ３出力とイレ
ージャフラグの遅延出力から誤りを検出し誤り訂正を行
うリードソロモンデコーダである。

【００７６】以下、上述のように構成された誤り訂正シ
ステムの動作を説明する。

【００７７】本誤り訂正システムの基本動作について
は、実施の形態１と同様であるが、さらにイレージャバ
イトフラグ検出回路６１によりイレージャフラグをバイ
ト位置に換算しそのイレージャフラグ位置に応じ隣接し
たバイト信号にもイレージャフラグを立てるようにす
る。

【００７８】このように、イレージャバイトフラグ検出
回路６１が、検出されたバイトイレージャフラグに隣接
するバイトに対してもイレージャバイトフラグを立てる
ことにより、連続伝送誤りのエラーをリードソロモン符
号の復号器に誤りのありそうなバイトとして伝え、該バ
イトに誤り訂正を必ず行うことにより、連続伝送誤りの
エラーを訂正することが可能となりシステムとしてエラ
ー訂正能力を改善することが可能である。

【００７９】以上説明したように、実施の形態５に係る
誤り訂正システム６０は、イレージャフラグ検出出力を
バイト位置に換算しそのイレージャフラグの立っている
バイトに隣接するバイトに対してもイレージャフラグを
立てるイレージャバイトフラグ発生回路６１さらに備え
て構成したので、イレージャフラグの検出されたバイト
に隣接したバイトにイレージャフラグを立ててリード・
ソロモン復号により誤りのあるバイトとして誤り訂正を
行うことができ、連続伝送誤りがある場合にもこれを訂
正することが可能となり、よりエラー訂正能力を改善す
ることができる。

【００８０】実施の形態６．実施の形態５は、バイト単
位にイレージャフラグを立てる時にバイトイレージャフ
ラグの立ったバイトに隣接したバイトにおいてもバイト
イレージャフラグを発生するシステムであった。実施の
形態６では、バイトイレージャフラグの立ったバイトに
隣接したバイトにおいてもバイトイレージャフラグを立
てるかどうかを、トレリスデコーダ出力の再符号化信号
と入力信号と第２ビタビデコード出力の再符号化信号と
の相関から判断しフラグを発生する。

【００８１】図７はこの発明の実施の形態６であるディ
ジタル放送受信システムの誤り訂正部分の構成を示すブ
ロック図である。実施の形態６の説明にあたり前記図６
に示す誤り訂正システムと同一構成部分には同一符号を
付している。

【００８２】図において、７０は誤り訂正システムであ
り、１はディジタル変調信号、例えばＶＳＢ変調信号を
受信しキャリアやクロックなどを再生し復調して元のベ
ースバンドの信号に変換しかつ伝送路歪み補正等を行う
ディジタルデモジュレータ、２は復調された信号をビタ
ビ復号により誤りを訂正しつつ復号するトレリスデコー
ダ、３はトレリスデコーダ２の出力に送信側と反対の遅
延時間を与え、元のストリーム列を再現するデインター
リーバである。

【００８３】また、１１はトレリスデコーダ２の入力信
号と出力信号との時間を合わせるための入力信号遅延回
路、１２はトレリスデコーダ２すなわち第１ビタビ復号
器の出力を入力信号と比較し復号データを再畳み込み符
号化する第１再符号化回路、１３はトレリス符号化変調
として畳み込まれた信号をビタビアルゴリズムによるト
レリス復調する第２ビタビデコーダ、１４は第２ビタビ
デコーダ２１の出力を再畳み込み符号化する第２再符号
化回路、１５はトレリスデコーダ２の出力を再符号化し
た信号と第２ビタビデコーダ２１の出力を再符号化した
信号との遅延分が合うように調整する遅延回路、１６は
第１再符号化回路１２の出力コードとトレリスデコーダ
２の入力を入力信号遅延回路１１で遅延させた信号とト
レリスデコーダ２の出力を再符号化した信号と第２ビタ
ビデコーダ２１の出力を再符号化した信号よりイレージ
ャフラグを検出するイレージャフラグ検出回路、７１は
イレージャフラグ検出出力をバイト位置に換算しそのイ
レージャフラグの立っているバイトに隣接するバイトに
対してもトレリスデコーダ出力の再符号化信号と入力信
号と第２ビタビデコード出力の再符号化信号との相関か
ら判断してイレージャフラグを立てるイレージャバイト
フラグ発生回路（イレージャバイトフラグ検出手段）、
６２はイレージャバイトフラグ発生回路７１出力とデイ
ンタリーバ３出力との遅延量を合わせるように遅延させ
る遅延回路、１８はデインタリーバ３出力とイレージャ
フラグの遅延出力から誤りを検出し誤り訂正を行うリー
ドソロモンデコーダである。

【００８４】以下、上述のように構成された誤り訂正シ
ステムの動作を説明する。

【００８５】実施の形態７は、実施の形態６と同様に、
イレージャバイトフラグ検出回路７１が、検出されたバ
イトイレージャフラグに隣接するバイトに対してもイレ
ージャバイトフラグを立てることにより、連続伝送誤り
のエラーをリードソロモン符号の復号器に誤りのありそ
うなバイトとして伝え、このバイトに誤り訂正を必ず行
うようにするものである。

【００８６】特に、実施の形態７では、イレージャバイ
トフラグ検出回路７１が、むやみにイレージャフラグ検
出回路１６出力によりフラグの立ったバイトに隣接した
バイトすべてにバイトイレージャフラグを立てるのでは
なくトレリスデコーダ出力の再符号化信号と入力信号と
第２ビタビデコード出力の再符号化信号との相関から判
断しバイトイレージャフラグを立てることにより、リー
ドソロモン符号による誤り訂正可能なバイト数の最大値
が増え、よりエラー訂正能力を改善することが可能であ
る。

【００８７】以上説明したように、実施の形態６に係る
誤り訂正システム７０は、イレージャバイトフラグ発生
回路７１が、隣接するバイトに対してもトレリスデコー
ダ出力の再符号化信号と入力信号と第２ビタビデコード
出力の再符号化信号との相関から判断してイレージャフ
ラグを立てるように構成したので、連続伝送誤りがある
場合にもこれを訂正することが可能となり、よりエラー
訂正能力を改善することができる。

【００８８】したがって、このような特長を有する誤り
訂正システムを、ディジタル放送やディジタルストレー
ジメディアにおける誤り訂正システムに適用すること
で、リードソロモンデコーダの訂正能力を拡大し、受信
・デコードシステム全体の誤り訂正能力を拡大すること
ができる。

【００８９】なお、上記各実施の形態では、上述したデ
ィジタル放送やディジタルストレージメディアにおける
誤り訂正システムに適用することができるが、内符号で
ある畳み込み符号を復号するビタビ復号器からイレージ
ャフラグを発生させ、このフラグを外符号のＢＣＨ符号
デコーダに伝える誤り訂正システムであれば、どのよう
な装置にも適用でき、また、ディジタル通信機器等の復
調部の一部回路に組み込まれてもよい。

【００９０】また、上記誤り訂正システムを構成する各
種回路の種類、接続状態、誤り訂正システムに接続され
る信号部の種類、制御方法などは前述した実施の形態に
限られない。

【００９１】

【発明の効果】請求項１の発明によれば、内符号の訂正
情報を外符号のリードソロモンデコーダに連絡しリード
ソロモン符号の誤り訂正能力をパリティ個数の半分より
増加させることができ、受信・デコードシステム全体の
誤り訂正能力を拡大することができる効果を奏する。

【００９２】請求項２の発明によれば、より回路規模を
縮小させつつ、受信・デコードシステム全体の誤り訂正
能力を拡大することができる効果を奏する。

【００９３】請求項３の発明によれば、イレージャフラ
グを適正位置に立てることが可能となり、より誤り訂正
能力を改善することができる効果を奏する。

【００９４】請求項４の発明によれば、イレージャフラ
グを、より適性位置に立てることが可能となり、より一
層誤り訂正能力を改善することができる効果を奏する。

【００９５】請求項５の発明によれば、連続伝送誤りが
ある場合にもこれを訂正することが可能となり、より誤
り訂正能力を改善することができる効果を奏する。

【００９６】請求項６の発明によれば、リードソロモン
符号による誤り訂正可能なバイト数の最大値が増えると
ともに、連続伝送誤りがある場合にもこれを訂正するこ
とが可能となり、より一層誤り訂正能力を改善すること
ができる効果を奏する。

【図面の簡単な説明】

【図１】 この発明の実施の形態１である誤り訂正シス
テムの構成を示すブロック図である。

【図２】 この発明の実施の形態１である誤り訂正シス
テムのイレージャ信号検出部分を詳細に示すブロック図
である。

【図３】 この発明の実施の形態２である誤り訂正シス
テムの構成を示すブロック図である。

【図４】 この発明の実施の形態３である誤り訂正シス
テムのイレージャ信号検出部分を詳細に示すブロック図
である。

【図５】 この発明の実施の形態４である誤り訂正シス
テムの構成を示すブロック図である。

【図６】 この発明の実施の形態５である誤り訂正シス
テムの構成を示すブロック図である。

【図７】 この発明の実施の形態６である誤り訂正シス
テムの構成を示すブロック図である。

【図８】 従来のディジタル放送の受信システムの構成
を示すブロック図である。

【図９】 ビタビ復号器の構成を示す図である。

【図１０】 従来の誤り訂正符号の構成を示す図であ
る。

【符号の説明】

１ ディジタルデモジュレータ、 ２ トレリスデコー
ダ（第１ビタビ復号器）、 ３ デインターリーバ、
１０，２０，５０，６０，７０ 誤り訂正システム、
１１ 入力信号遅延回路、 １２ 第１再符号化回路
（第１再符号化手段）、 １３ 第２ビタビデコーダ
（第２ビタビ復号器）、 １４ 第２再符号化回路（第
２再符号化手段）、 １５，１７，５３，５４，５６，
６２ 遅延回路、 １６，５５ イレージャフラグ検出
回路（イレージャフラグ検出手段）、１８ リードソロ
モンデコーダ（リードソロモン復号器）、 ２１ 硬判
定による第２ビタビデコーダ、 ３１ イコールコンパ
レータ、 ３２，３５，３８複数の遅延素子、 ３３
コード回路、 ３４ 第１ハミング距離検出回路、３６
第１総和回路、 ３７ 第２ハミング距離検出回路、
３９ 第２総和回路、 ４１，５１ Ｄｆｒｅｅ／２
検出回路（検出手段）、 ４０，４２ イレージャフラ
グ発生回路、５２ Ｄｆｒｅｅ／２付加回路（付加手
段）、 ６１，７１ イレージャバイトフラグ発生回路
（イレージャバイトフラグ検出手段）。

Claims (6)

【特許請求の範囲】
1. 【請求項１】 データ伝送フォーマットの誤り訂正符号
   構成が、内符号に畳み込み符号、外符号にリードソロモ
   ン符号を含むＢＣＨ符号を採用した誤り訂正システムに
   おいて、 畳み込み符号の復号にビタビ復号を用い、充分なパスメ
   モリをもつ第１ビタビ復号器と、 前記第１ビタビ復号器より少ないパスメモリをもつ第２
   ビタビ復号器と、 前記第１ビタビ復号器の復号データを再畳み込み符号化
   する第１再符号化手段と、 前記第２ビタビ復号器の復号データを再畳み込み符号化
   する第２再符号化手段と、 前記第１ビタビ復号器への入力信号、第１及び第２ビタ
   ビ復号器の出力信号、第１及び第２再符号化手段の出力
   信号に基づいて内符号に誤りがあることを示すイレージ
   ャフラグを立てるイレージャフラグ検出手段と、 前記イレージャフラグを用いて訂正可能誤り個数を拡大
   し、リードソロモン符号の復号を行うリードソロモン復
   号器とを備えたことを特徴とする誤り訂正システム。
2. 【請求項２】 前記第２ビタビ復号器は、 ハミング距離のみを用いた硬判定ビタビ復号器であるこ
   とを特徴とする請求項１記載の誤り訂正システム。
3. 【請求項３】 前記イレージャフラグ検出手段は、 前記第１ビタビ復号器の入力信号と前記第１再符号化手
   段の再符号化信号とのハミング距離が最小自由距離の半
   分以上離れたシンボルを中心にして、前記第１再符号化
   手段の再符号化信号と前記第２再符号化手段の再符号化
   信号の相関を基にイレージャフラグを立てることを特徴
   とする請求項１記載の誤り訂正システム。
4. 【請求項４】 前記第１ビタビ復号器の入力信号と前記
   第１再符号化手段の再符号化信号のハミング距離が最小
   自由距離の半分以上離れたシンボルを検出する検出手段
   と、 前記検出手段の出力に基づいて、最小自由距離の半分以
   上離れたシンボルに対応する信号に最小自由距離の半分
   離れた信号を付加する付加手段とを備え、 前記第２ビタビ復号器は、前記付加手段の出力をビタビ
   復号し、 前記第２再符号化手段は、前記第２ビタビ復号器の復号
   データを再畳み込み符号化し、 前記イレージャフラグ検出手段は、前記第２再符号化手
   段出力の収束点と前記第１再符号化手段出力の収束点と
   の差または比較からイレージャフラグを立てることを特
   徴とする請求項１記載の誤り訂正システム。
5. 【請求項５】 前記イレージャフラグ検出手段により検
   出されたイレージャフラグをバイト位置に換算し、該バ
   イト位置に応じて隣接したバイト信号にもイレージャフ
   ラグを立てるイレージャバイトフラグ発生手段をさらに
   備えたことを特徴とする請求項１記載の誤り訂正システ
   ム。
6. 【請求項６】 前記イレージャバイトフラグ発生手段
   は、 第１及び第２再符号化手段の出力と前記第１ビタビ復号
   器への入力信号との差または比較に基づいて隣接するバ
   イト信号にイレージャフラグを発生させるか否かを制御
   する手段を備えたことを特徴とする請求項１又は５の何
   れかに記載の誤り訂正システム。