JP5206146B2 - 半導体装置の製造方法 - Google Patents
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Description
本発明の第1実施形態について説明する。図1は本実施形態の半導体装置の製造方法により製造された半導体装置の断面構成を示す図である。
本発明の第2実施形態について説明する。本実施形態の半導体装置の製造方法は第1実施形態に対してマスク膜30の代わりにフォトレジストをマスクとして不純物のイオン注入を行ってチャネル層24を形成したものであり、その他に関しては第1実施形態と同様であるためここでは説明を省略する。
本発明の第3実施形態について説明する。本実施形態の半導体装置の製造方法は第2実施形態に対して、第2ゲート電極28を形成する前に不純物のイオン注入を行ったものであり、その他に関しては第2実施形態と同様であるためここでは説明を省略する。
上記第1実施形態では、マスク膜30としてNSG膜を例に挙げて説明したが、もちろんこれに限定されるものではなく、例えば、窒化シリコン膜を用いることもできる。マスク膜30として窒化シリコン膜を用いた場合には、燐酸等を用いて選択的除去が行い易くなる。
10 MOSトランジスタ
11 p−型ウェル層
15 第1ゲート電極
20 LDMOS
21 LOCOS酸化膜
23 n+型ウェル層
24 チャネル層
26 絶縁膜
28 第2ゲート電極
29 ゲート電極材料
30 マスク膜
32 チャネル形成用のフォトレジスト
Claims (1)
- MOSトランジスタ形成領域とLDMOSトランジスタ形成領域とが備えられている半導体基板(4)を有し、
前記半導体基板(4)の前記MOSトランジスタ形成領域に対して、第1ウェル層(11)を備え、前記第1ウェル層(11)の表面に絶縁膜(21)を介して第1ゲート電極(15)を備えると共に、前記第1ゲート電極(15)の両側における前記第1ウェル層(11)の表層部にソース領域(12)およびドレイン領域(13)を備えてなるMOSトランジスタを形成し、
前記半導体基板(4)の前記LDMOSトランジスタ形成領域に対して、第2ウェル層(23)を備えると共に、前記第2ウェル層(23)の表層部にドレイン領域(22)を備え、前記第2ウェル層(23)と離間するようにチャネル層(24)を備えると共に、前記チャネル層(24)の表層部にソース領域(25)を備え、前記半導体基板(4)の表面に絶縁膜(21、26)を備えると共に、前記絶縁膜(21、26)の表面のうち前記ソース領域(25)と前記ドレイン領域(22)との間に形成されるチャネル領域(27)と対応する部分に第2ゲート電極(28)を備えてなるLDMOSトランジスタを形成する半導体装置の製造方法において、
前記半導体基板(4)の表面に絶縁膜(21、26)を配置する工程と、
前記絶縁膜(21、26)の表面にゲート電極材料(29)を配置する工程と、
前記ゲート電極材料(29)の表面に第1フォトレジスト(33)を配置した後、パターニングして前記第1フォトレジスト(33)を前記第1ゲート電極(15)の形成予定領域および前記LDMOSトランジスタ形成領域に残す工程と、
前記ゲート電極材料(29)をパターニングされた前記第1フォトレジスト(33)をマスクとしてエッチングすることで前記MOSトランジスタ(10)に備えられる前記第1ゲート電極(15)を形成する工程と、
前記第1フォトレジスト(33)を除去する工程と、
前記第1ゲート電極(15)および前記LDMOS形成領域に備えられている前記ゲート電極材料(29)が覆われるように前記絶縁膜(21、26)に第2フォトレジスト(32)を配置し、前記第2フォトレジスト(32)のうち前記LDMOSトランジスタ(20)における前記チャネル層(24)の形成予定領域と対応する部分が開口するように前記フォトレジスト(32)をパターニングする工程と、
前記第2フォトレジスト(32)をマスクとして前記不純物を前記半導体基板(4)に前記ゲート電極材料(29)を貫通させてイオン注入することにより前記チャネル層(24)を形成する工程と、
前記第2フォトレジスト(32)をパターニングして前記第2ゲート電極(28)の形成予定領域および前記MOSトランジスタ形成領域に残す工程と、
前記LDMOSトランジスタ形成領域に備えられている前記ゲート電極材料(29)をパターニングされた前記第2フォトレジスト(32)をマスクとしてエッチングすることで前記LDMOSトランジスタ(20)に備えられる前記第2ゲート電極(28)を形成する工程と、を含むことを特徴とする半導体装置の製造方法。
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