JP5133545B2

JP5133545B2 - 半導体集積回路の内部電圧発生装置

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Publication number: JP5133545B2
Application number: JP2006248747A
Authority: JP
Inventors: 金庚煥
Original assignee: SK Hynix Inc
Current assignee: SK Hynix Inc
Priority date: 2005-09-13
Filing date: 2006-09-13
Publication date: 2013-01-30
Anticipated expiration: 2026-09-13
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Description

本発明は、半導体集積回路に関するもので、より詳しくは、半導体集積回路の内部電圧発生装置に関するものである。

近年、半導体集積回路、特にＤＲＡＭに供給される外部電圧ＶＤＤは、低くなり続ける傾向にあるため（例えば、特許文献１）、温度変化などによる内部電源の変化量を最大限に抑制する必要がある。また、各内部電源が変化する方向（正または負）も好ましい方向に制御する必要がある。

一般的なＤＲＡＭの基本的なメモリーセル構造は、図１のように、ワード線とビット線に連結された一つのトランジスタと、一つのキャパシターとなっている。前記トランジスタは、サイズに対比した性能がＰＭＯＳトランジスタに比べて優れたＮＭＯＳトランジスタが用いられている。

この時、図２はＤＲＡＭで用いられる電圧のレベルを比較したもので、電圧レベルを大きい順に並べれば、ＶＰＰ、ＶＤＤ、ＶＣＯＲＥ、ＶＢＬＰ＆ＶＣＰ、ＶＢＢとなる。

前記ＶＤＤは、ＤＲＡＭの外部から供給される電圧であり、これを昇圧、または減圧し、上述したＶＰＰ、ＶＣＯＲＥ、ＶＢＬＰ＆ＶＣＰ、ＶＢＢを生成する。前記ＶＰＰは、メモリーセルの構成要素であるトランジスタのＶＴ（閾値電圧）損失を補償するためにワードラインドライバーおよびデータアウトドライバーなどに必須に用いられる電圧である。前記ＶＰＰは、前記ＶＤＤを昇圧して生成され、ＶＣＯＲＥ＋ＶＴ（閾値電圧）より大きい値（内部電圧の中で最高値）を有する。前記ＶＣＯＲＥは、セル電圧、すなわち、セルのデータレベルに該当する電圧である。ＶＢＬＰは、ビット線プレチャージ電圧であり、ＶＣＰは、セルプレート電圧であって、前記ＶＢＬＰと同一のレベルである。また、前記ＶＢＢは、基板バイアス電圧であって、負の値を有するようにして前記トランジスタのバルクに印加される。

以下、添付された図面を参照し、従来の技術に係る半導体集積回路素子の内部電圧発生回路を説明すれば次の通りである。

図３は従来の技術に係る半導体集積回路素子の内部電圧発生回路を示す回路図、図４は図３の基板バイアス電圧検出器の内部構成を示す回路図、図５は図３の高電圧検出器の内部構成を示す回路図、図６は従来の技術に係る基準電圧変動を示すグラフ、図７は低温における内部電圧要求条件を説明するためのグラフである。

従来の技術に係る半導体集積回路素子の内部電圧発生回路は、図３に示すように、外部電圧ＶＤＤが上昇して定められたレベルに到達すれば、ベース基準電圧ＶＲＥＦ＿ＢＡＳＥを発生させる基準電圧発生部１０、前記ベース基準電圧ＶＲＥＦ＿ＢＡＳＥをセル電圧および基板バイアス電圧生成のための第１基準電圧ＶＲＥＦ＿Ｃと高電圧生成のための第２基準電圧ＶＲＥＦ＿Ｐに変圧して出力するレベルシフタ１１、前記第１基準電圧ＶＲＥＦ＿Ｃを用いてセル電圧ＶＣＯＲＥを発生させるセル電圧発生部１２、前記第１基準電圧ＶＲＥＦ＿Ｃを用いて基板バイアス電圧ＶＢＢを発生させる基板バイアス電圧発生部１３、および、前記第２基準電圧ＶＲＥＦ＿Ｐを用いて高電圧ＶＰＰを発生させる高電圧発生部１４を含んで構成される。

前記レベルシフタ１１は、差動比較器構造であって、フィードバック動作によって、二つの入力信号である前記ベース基準電圧ＶＲＥＦ＿ＢＡＳＥと抵抗Ｒ１、Ｒ２により分圧された電圧ＶＲ値とが同一に維持され、第１基準電圧ＶＲＥＦ＿Ｃ値が前記Ｒ１、Ｒ２の抵抗比によって決定される。また、第２基準電圧ＶＲＥＦ＿Ｐは、前記第１基準電圧ＶＲＥＦ＿Ｃと同一の方式で抵抗比を調節して生成される。例えば、前記抵抗Ｒ１、Ｒ２に比べて、小さい値の抵抗を多数連結し、そのノード中で所望する電圧を示すノードから出力するようにするものである。

前記セル電圧発生部１２は、反転端子（−）に前記第１基準電圧ＶＲＥＦ＿Ｃが入力される比較器１２−１、ゲートに前記比較器１２−１の出力が入力されて前記ゲートレベルに応じて外部電圧ＶＤＤを変圧し、セル電圧ＶＣＯＲＥを出力すると同時にこれを前記比較器１２−１の非反転端子（＋）にフィードバックさせるトランジスタ１２−２で構成される。この時、セル電圧発生部１２は、第１基準電圧ＶＲＥＦ＿Ｃとセル電圧ＶＣＯＲＥとを比較し、セル電圧ＶＣＯＲＥが第１基準電圧ＶＲＥＦ＿Ｃ以下になれば、トランジスタ１２−２をターンオンさせて外部電圧ＶＤＤが供給されてセル電圧ＶＣＯＲＥを上昇させ、セル電圧ＶＣＯＲＥが第１基準電圧ＶＲＥＦ＿Ｃ以上になればトランジスタ１２−２をターンオフさせてセル電圧ＶＣＯＲＥがそれ以上上昇しないようにする方式で動作して、セル電圧ＶＣＯＲＥレベルを一定に維持させる。

前記基板バイアス電圧発生部１３は、比較器１３−１と、トランジスタ１３−２と、前記トランジスタ１３−２から出力された電圧ＶＣＯＲＥ＿ＢＢレベルを検出して基板バイアス電圧ポンプイネーブル信号を出力する基板バイアス電圧検出器１３−３と、前記基板バイアス電圧ポンプイネーブル信号によって駆動され、前記基板バイアス電圧ＶＢＢをポンピングするための基板バイアス電圧ポンプ１３−４とで構成される。この時、比較器１３−１、トランジスタ１３−２の連結構造は、前記セル電圧発生部１２と同一である。ただし、前記電圧ＶＣＯＲＥ＿ＢＢレベルは、前記セル電圧ＶＣＯＲＥと同一であるが、電流消耗量が少ないため、前記セル電圧発生部１２に比べて比較器１３−１およびトランジスタ１３−２のサイズを小さく構成した相違点があって、前記セル電圧ＶＣＯＲＥと区分される。そして、基板バイアス電圧検出器１３−３は、図４のように構成される。前記基板バイアス電圧ＶＢＢの絶対値が小さくなれば、下方のトランジスタの抵抗成分が増加して「ＤＥＴ」ノードの電位を「ハイ」とし、それに応じて「ＢＢ＿ＥＮｂ１」を「ロー」とする。この時、「ＢＢ＿ＥＮｂ１」は、前記トランジスタ１３−２から出力される電圧ＶＣＯＲＥ＿ＢＢと接地電圧ＶＳＳとの間をスイングする信号であるため、レベルシフタを介して外部電圧ＶＤＤと接地電圧ＶＳＳとの間をスイングする基板バイアス電圧ポンプイネーブル信号「ＢＢ＿ＥＮｂ２」に変圧させる。前記「ＢＢ＿ＥＮｂ２」が「ロー」値になれば前記基板バイアス電圧ポンプ１３−４が動作するようになる。

前記第１基準電圧ＶＲＥＦ＿Ｃがある原因によって上昇するようになれば「ＤＥＴ」ノードの電位も上昇するようになり、基板バイアス電圧ＶＢＢの絶対値がさらに大きくなって初めて「ＤＥＴ」ノードを「ロー」値にすることができるため、結局、基板バイアス電圧ＶＢＢの絶対値が上昇する結果を招く。

前記高電圧発生部１４は、前記第２基準電圧ＶＲＥＦ＿Ｐレベル検出を介して高電圧ポンプイネーブル信号を出力する高電圧検出器１４−１および前記高電圧ポンプイネーブル信号によって駆動され、前記高電圧ＶＰＰをポンピングするための高電圧ポンプ１４−２を含んで構成される。この時、高電圧検出器１４−１は、図５のように構成され、差動比較器の二つの入力に「Ｘ」ノードの電圧と第２基準電圧ＶＲＥＦ＿Ｐとが入力される。前記「Ｘ」ノードは、高電圧ＶＰＰが目標値である時、第２基準電圧ＶＲＥＦ＿Ｐと同一の電位を有するように抵抗分配されたノードである。したがって、高電圧ＶＰＰが目標値より低くなれば前記「Ｘ」ノードも第２基準電圧ＶＲＥＦ＿Ｐより小さくなるため、比較器動作によって高電圧ポンプイネーブル信号「ＰＰ＿ＥＮ」を「ハイ」とし、高電圧ポンプ１４−２が高電圧ＶＰＰをポンピングさせる。

前記高電圧生成のための第２基準電圧ＶＲＥＦ＿Ｐがある原因によって上昇するようになれば、高電圧検出器１４−１は高電圧ＶＰＰが本来意図した目標値よりさらに高くなって初めて高電圧ポンプイネーブル信号「ＰＰ＿ＥＮ」を「ロー」とすることができるため、結局、高電圧ＶＰＰが上昇する結果を招く。

この時、図６に示すように、ベース基準電圧ＶＲＥＦ＿ＢＡＳＥの変動によりレベルシフタ１１から出力された第２基準電圧ＶＲＥＦ＿Ｐも変動することが分かる。すなわち、ベース基準電圧ＶＲＥＦ＿ＢＡＳＥが降下すれば、高電圧生成のための第２基準電圧ＶＲＥＦ＿Ｐもそれに応じて降下するようになる。

一方、低温条件（例えば、−１０℃）では、高電圧ＶＰＰ、セル電圧ＶＣＯＲＥ、基板バイアス電圧ＶＢＢが一定してもＮＭＯＳトランジスタの閾値電圧Ｖ_ＴＮが大きくなるため、ＮＭＯＳトランジスタの電流駆動力が下がるようになる。したがって、低温条件では、図７のように、高電圧ＶＰＰおよびセル電圧ＶＣＯＲＥを上昇させ、基板バイアス電圧ＶＢＢを降下（以後、ＶＢＢ降下は絶対値減少を意味する）させることが半導体集積回路素子の正常な動作に有利である。

しかし、従来の技術によれば、温度条件による変動を考慮せず、同じソースから生成された基準電圧を用いて、該当内部電圧を生成する。したがって、低温条件で基準電圧ＶＲＥＦ＿Ｐ、ＶＲＥＦ＿Ｃを上昇させて該当内部電圧、すなわち、高電圧ＶＰＰとセル電圧ＶＣＯＲＥとを上昇させれば、低くなるか、該当レベルを維持しなければならない基板バイアス電圧ＶＢＢも共に上昇（以後、ＶＢＢ上昇は絶対値増加を意味する）するようになって、半導体集積回路素子の動作性能を低下させるという問題点がある。
特開平６−１０３７６５号公報

本発明は、上記した問題点を解決するために案出したものであって、温度条件に合うように各内部電圧レベルを制御し、半導体集積回路素子の動作性能低下を防止できるようにした半導体集積回路の内部電圧発生装置を提供することにその目的がある。

本発明に係る半導体集積回路の内部電圧発生装置は、温度変化により上昇、または降下するベース基準電圧を発生させる少なくとも一つの可変型基準電圧発生手段と、前記少なくとも一つの可変型基準電圧発生手段の各々から出力されたベース基準電圧を予め設定されている少なくとも一つ以上の内部電圧生成用基準電圧に変圧して出力する少なくとも一つのレベルシフト手段と、前記少なくとも一つのレベルシフト手段の各々から出力された少なくとも一つ以上の内部電圧生成用基準電圧を各々用いて、内部電圧を発生させる少なくとも一つの内部電圧生成手段とを含み、前記可変型基準電圧発生手段は、温度増加により出力レベルが上昇する温度比例型基準電圧発生手段であり、前記温度比例型基準電圧発生手段は、第１トランジスタと、一端が前記第１トランジスタのエミッタと連結された第１抵抗と、互いに直列連結して前記第１抵抗の他端と並列連結された第２および第３抵抗と、エミッタが前記第３抵抗と連結された第２トランジスタと、非反転端子に前記第１抵抗の他端と第１トランジスタのエミッタとの連結ノードが連結され、反転端子に前記第２抵抗と第３抵抗との連結ノードが連結され、出力段が前記第１抵抗と第２抵抗に連結された比較器とを含むことを特徴とする。

本発明に係る半導体集積回路の内部電圧発生装置は、外部で印加される外部電圧を変圧することによって発生するセル電圧ＶＣＯＲＥ、高電圧ＶＰＰおよび基板バイアス電圧ＶＢＢを内部電圧として用いる半導体集積回路において、温度減少によって上昇したベース基準電圧を発生させる温度反比例型基準電圧発生手段と、前記温度反比例型基準電圧発生手段から出力されたベース基準電圧をセル電圧および高電圧生成用基準電圧に変圧して出力する第１レベルシフト手段と、前記第１レベルシフト手段から出力されたセル電圧および高電圧生成用基準電圧を用いて、前記セル電圧および高電圧を発生させる第１内部電圧発生手段と、温度減少により降下したベース基準電圧を発生させる温度比例型基準電圧発生手段と、前記温度比例型基準電圧発生手段から出力されたベース基準電圧を基板バイアス電圧生成用基準電圧に変圧して出力する第２レベルシフト手段と、前記第２レベルシフト手段から出力された基板バイアス電圧生成用基準電圧を用いて、前記基板バイアス電圧を発生させる第２内部電圧発生手段とを含むことを特徴とする。

本発明に係る半導体集積回路の内部電圧発生装置は、外部で印加される外部電圧を変圧することによって発生するセル電圧ＶＣＯＲＥ、高電圧ＶＰＰおよび基板バイアス電圧ＶＢＢを内部電圧として用いる半導体集積回路において、温度変化に関わらず一定のレベルのベース基準電圧を発生させる温度独立型基準電圧発生手段と、前記温度独立型基準電圧発生手段から出力されたベース基準電圧をセル電圧および高電圧生成用基準電圧に変圧して出力する第１レベルシフト手段と、前記第１レベルシフト手段から出力されたセル電圧および高電圧生成用基準電圧を用いて、前記セル電圧および高電圧を発生させる第１内部電圧発生手段と、温度減少により降下したベース基準電圧を発生させる温度比例型基準電圧発生手段と、前記温度比例型基準電圧発生手段から出力されたベース基準電圧を基板バイアス電圧生成用基準電圧に変圧して出力する第２レベルシフト手段と、前記第２レベルシフト手段から出力された基板バイアス電圧生成用基準電圧を用いて、前記基板バイアス電圧を発生させる第２内部電圧発生手段とを含むことを特徴とする。

外部で印加される外部電圧を変圧することによって発生するセル電圧ＶＣＯＲＥ、高電圧ＶＰＰおよび基板バイアス電圧ＶＢＢを内部電圧として用いる半導体集積回路において、温度減少により上昇したベース基準電圧を発生させる温度反比例型基準電圧発生手段と、前記温度反比例型基準電圧発生手段から出力されたベース基準電圧をセル電圧および高電圧生成用基準電圧に変圧して出力する第１レベルシフト手段と、前記第１レベルシフト手段から出力されたセル電圧および高電圧生成用基準電圧を用いて、前記セル電圧および高電圧を発生させる第１内部電圧発生手段と、温度変化に関わらず一定のレベルのベース基準電圧を発生させる温度独立型基準電圧発生手段と、前記温度独立型基準電圧発生手段から出力されたベース基準電圧を基板バイアス電圧生成用基準電圧に変圧して出力する第２レベルシフト手段と、前記第２レベルシフト手段から出力された基板バイアス電圧生成用基準電圧を用いて、前記基板バイアス電圧を発生させる第２内部電圧発生手段とを含むことを特徴とする。

本発明に係る半導体集積回路素子の内部電圧発生回路は、高電圧とセル電圧、そして基板バイアス電圧を温度条件により各々制御することが可能であるため、次のような効果を得ることができる。
第一、温度に応じる半導体集積回路の性能低下を防止することができる。
第二、素子特性変化に敏感でない、すなわち、急激な環境変化にも正常な動作の可能な半導体集積回路設計が可能になる。

本発明に係る細部的な実施例を説明する前に、本発明の基本概念に関わる実施例を図８を参照して説明すれば、次の通りである。

本発明に係る半導体集積回路の内部電圧発生装置は、温度変化により上昇するベース基準電圧と、温度変化により降下するベース基準電圧と、または温度変化に関わらず一定のレベルのベース基準電圧の何れか一つを発生させる第１可変型基準電圧発生部２０と、前記第１可変型基準電圧発生部２０から出力されたベース基準電圧を予め設定されている少なくとも一つ以上の内部電圧生成用基準電圧に変圧して出力する第１レベルシフタ２１と、前記第１レベルシフタ２１から出力された少なくとも一つ以上の内部電圧生成用基準電圧を用いて、内部電圧を発生させる第１内部電圧発生部２２と、温度変化により上昇するベース基準電圧と、温度変化により降下するベース基準電圧と、または温度変化に関わらず一定のレベルのベース基準電圧の何れか一つを発生させる第２可変型基準電圧発生部３０と、前記第２可変型基準電圧発生部３０から出力されたベース基準電圧を予め設定されている少なくとも一つ以上の内部電圧生成用基準電圧に変圧して出力する第２レベルシフタ３１と、前記第２レベルシフタ３１から出力された少なくとも一つ以上の内部電圧生成用基準電圧を用いて内部電圧を発生させる第２内部電圧発生部３２とを含んで構成される。

前記第１可変型基準電圧発生部２０および第２可変型基準電圧発生部３０は、それらによって発生する該当内部電圧が該当温度条件で動作特性を向上させるために、上昇、降下、または維持しなければならないかによって、温度比例型、温度反比例型、または温度独立型の何れか一つで構成される。

この時、温度比例型は温度減少により出力レベルが降下し、温度反比例型は温度減少により出力レベルが上昇し、温度独立型は温度変化に関わらず一定の出力レベルを維持する。

すなわち、前記第１可変型基準電圧発生部２０および第２可変型基準電圧発生部３０は、特定温度条件、例えば、低温条件で内部電圧の上昇が必要であれば前記温度反比例型で構成し、低温条件で内部電圧の降下が必要であれば温度比例型で構成し、温度変化に関わらず内部電圧の維持が必要であれば温度独立型で構成する。

前記第１可変型基準電圧発生部２０が温度反比例型で構成されると、低温条件での動作時にベース基準電圧ＶＲＥＦ＿ＢＡＳＥを本来に比べて上昇させて出力し、それに応じて第１内部電圧発生部２２から出力する内部電圧ＶＩＮＴ１、ＶＩＮＴ１１も本来に比べて上昇したレベルで出力する。一方、第１可変型基準電圧発生部２０が温度比例型で構成されると、低温条件での動作時にベース基準電圧ＶＲＥＦ＿ＢＡＳＥおよび内部電圧ＶＩＮＴ１、ＶＩＮＴ１１が降下するようになり、第１可変型基準電圧発生部２０が温度独立型で構成されると、温度変化に関わらずベース基準電圧ＶＲＥＦ＿ＢＡＳＥおよび内部電圧ＶＩＮＴ１、ＶＩＮＴ１１が本来のレベルを維持する。

また、図８の本発明は、第１可変型基準電圧発生部２０、第１レベルシフタ２１、および第１内部電圧発生部２２からなるセットと、第２可変型基準電圧発生部３０、第２レベルシフタ３１、および第２内部電圧発生部３２からなるセットとを例示したが、これは単なる例示に過ぎず、必要な内部電圧の数によりセットの数は増加、または減少し得る。そして、本発明の実施例に対する説明が後述されるため、図８の構成に対する詳細な説明は省略することにする。

一方、詳述した温度比例型、温度反比例型、または温度独立型基準電圧発生部を構成する原理および実際の構成例を図９および図１０を参照して説明する。

図９は図８による可変型基準電圧発生部の概念を説明するための回路図、図１０は図８の可変型基準電圧発生部の内部構成を示す回路図である。

前記温度比例型、温度反比例型、または温度独立型の構成が可能な可変型基準電圧発生部は、図９のように、第１温度係数に係る電圧を発生させる電圧発生部４１と、前記電圧発生部４１の出力に比例係数Ｋを乗算する乗算器４２と、第２温度係数に係る電圧Ｖ_ＢＥを発生させるＢＪＴ（バイポーラ接合トランジスタ）４３と、前記乗算器４２の出力と前記ＢＪＴ４３の出力を加算して、基準電圧ＶＲＥＦ＿ＢＡＳＥを出力する加算器４４とから構成される。この時、基準電圧ＶＲＥＦ＿ＢＡＳＥは下の式（１）のように定義される

この時、ベース−エミッタ電圧Ｖ_ＢＥの温度係数は約−２．２ｍＶ／℃であり、Ｖ_{ＴＨＥＲＭ}成分の温度係数は約＋０．０８５ｍＶ／℃である。したがって、比例係数Ｋを調節することによって、温度比例型、温度反比例型、または温度独立型基準電圧発生部の構成が可能である。

図９に示す前記可変型基準電圧発生部の概念を実際の回路で構成したものが図１０であり、その構成によると、第１トランジスタ５１と、一端が前記第１トランジスタ５１のエミッタと連結された第１抵抗Ｒ１と、互いに直列連結して前記第１抵抗Ｒ１の他端と並列連結された第２および第３抵抗Ｒ２、Ｒ３と、エミッタが前記第３抵抗Ｒ３と連結された第２トランジスタ５２と、および非反転端子（＋）に前記第１抵抗Ｒ１の他端と第１トランジスタ５１のエミッタとの連結ノードが連結され、反転端子（−）に前記第２抵抗Ｒ２と第３抵抗Ｒ３との連結ノードが連結された比較器５３とを含む。前記比較器５３の出力が前記第１抵抗Ｒ１と第２抵抗Ｒ２にフィードバックされる。この時、基準電圧ＶＲＥＦ＿ＢＡＳＥは下の式（２）のように定義される

この時、第２トランジスタ５２の「ｎ」値は第１トランジスタ５１に対するエミッタサイズの比を意味し、「（１＋Ｒ２／Ｒ３）ｌｎ（ｎ）」値が式（１）の比例係数「Ｋ」に該当する。したがって、設計者は「Ｒ２、Ｒ３およびｎ」を調節して基準電圧発生部を、温度比例型、温度反比例型、または温度独立型で構成することができる。

以下、添付した図面を参照して、本発明に係る半導体集積回路の内部電圧発生装置の好ましい実施例を説明すれば次の通りである。

図１１は本発明に係る半導体集積回路の内部電圧発生装置の第１実施例を示す回路図、図１２は本発明に係る半導体集積回路の内部電圧発生装置の第２実施例を示す回路図、図１３は本発明に係る半導体集積回路の内部電圧発生装置の第３実施例を示す回路図である。

（第１実施例）
本発明の第１実施例では、セル電圧ＶＣＯＲＥおよび高電圧ＶＰＰは低温条件で上昇するようにし、基板バイアス電圧ＶＢＢは降下するように構成したものである。

その構成によると、図１１に示すように、温度減少により上昇したベース基準電圧ＶＲＥＦ＿ＢＡＳＥ１を発生させる温度反比例型基準電圧発生部６０と、前記温度反比例型基準電圧発生部６０から出力されたベース基準電圧ＶＲＥＦ＿ＢＡＳＥ１をセル電圧生成用基準電圧ＶＲＥＦ＿Ｃおよび高電圧生成用基準電圧ＶＲＥＦ＿Ｐに変圧して出力する第１レベルシフタ６１と、前記第１レベルシフタ６１から出力されたセル電圧生成用基準電圧ＶＲＥＦ＿Ｃおよび高電圧生成用基準電圧ＶＲＥＦ＿Ｐを用いて、前記セル電圧ＶＣＯＲＥおよび高電圧ＶＰＰを発生させる第１内部電圧発生部６２と、温度減少により降下したベース基準電圧を発生させる温度比例型基準電圧発生部７０と、前記温度比例型基準電圧発生部７０から出力されたベース基準電圧ＶＲＥＦ＿ＢＡＳＥ２を基板バイアス電圧生成用基準電圧ＶＲＥＦ＿Ｂに変圧して出力する第２レベルシフタ７１と、前記第２レベルシフタ７１から出力された基板バイアス電圧生成用基準電圧ＶＲＥＦ＿Ｂを用いて、前記基板バイアス電圧ＶＢＢを発生させる第２内部電圧発生部７２とを含む。

前記温度反比例型基準電圧発生部６０は、図１０に示す構成を用いるが、温度反比例型の特性を満足するように、第２抵抗Ｒ２、第３抵抗Ｒ３および第２トランジスタ５２のエミッタサイズｎを調節して、温度係数が負（−）の値を有するようにしたものである。

前記第１内部電圧発生部６２は、反転端子（−）に前記第１レベルシフタ６１から出力されたセル電圧生成用基準電圧ＶＲＥＦ＿Ｃが入力される比較器６２−１と、ゲートに前記比較器６２−１の出力が入力されて前記ゲートレベルに応じて外部電圧ＶＤＤを変圧してセル電圧ＶＣＯＲＥを出力すると同時に、これを前記比較器６２−１の非反転端子（＋）にフィードバックさせるトランジスタ６２−２と、前記第１レベルシフタ６１から出力された高電圧生成用基準電圧ＶＲＥＦ＿Ｐのレベルを検出して高電圧ポンプイネーブル信号を出力する高電圧検出器６２−３と、および前記高電圧ポンプイネーブル信号によって駆動され、前記高電圧ＶＰＰをポンピングするための高電圧ポンプ６２−４とを含む。

前記温度比例型基準電圧発生部は、図１０に示す構成を用いるが、温度比例型特性を満足するように、第２抵抗Ｒ２、第３抵抗Ｒ３および第２トランジスタ５２のエミッタサイズｎを調節して、温度係数が正（＋）の値を有するようにしたものである。

前記第２内部電圧発生部７２は、反転端子（−）に前記第２レベルシフタ７１から出力された基板バイアス電圧生成用基準電圧ＶＲＥＦ＿Ｂが入力される比較器７２−１と、ゲートに前記比較器７２−１の出力が入力されて前記ゲートレベルに応じて外部電圧ＶＤＤを変圧して出力すると同時に、前記比較器７２−１の非反転端子（＋）にフィードバックさせるトランジスタ７２−２と、前記トランジスタ７２−２から出力された電圧のレベルを検出して基板バイアス電圧ポンプイネーブル信号を出力する基板バイアス電圧検出器７２−３と、および前記基板バイアス電圧ポンプイネーブル信号によって駆動され、前記基板バイアス電圧ＶＢＢをポンピングするための基板バイアス電圧ポンプ７２−４とを含む。

このように構成された本発明に係る第１実施例の動作を説明すれば次の通りである。

先ず、温度反比例型基準電圧発生部６０が、温度が低くなるにつれて温度降下の前に比べて上昇したベース基準電圧ＶＲＥＦ＿ＢＡＳＥ１を出力する。

続いて、第１レベルシフタ６１が、前記ベース基準電圧ＶＲＥＦ＿ＢＡＳＥ１をセル電圧生成用基準電圧ＶＲＥＦ＿Ｃおよび高電圧生成用基準電圧ＶＲＥＦ＿Ｐに変圧して出力する。

この時、ベース基準電圧ＶＲＥＦ＿ＢＡＳＥ１が本来に比べて上昇したため、セル電圧生成用基準電圧ＶＲＥＦ＿Ｃおよび高電圧生成用基準電圧ＶＲＥＦ＿Ｐもそれに比例して上昇するようになる。

そして、第１内部電圧発生部６２が、前記上昇したセル電圧生成用基準電圧ＶＲＥＦ＿Ｃおよび高電圧生成用基準電圧ＶＲＥＦ＿Ｐを用いて、セル電圧ＶＣＯＲＥおよび高電圧ＶＰＰを発生させる。

この時、セル電圧生成用基準電圧ＶＲＥＦ＿Ｃおよび高電圧生成用基準電圧ＶＲＥＦ＿Ｐが上昇したため、セル電圧ＶＣＯＲＥおよび高電圧ＶＰＰもそれに比例して上昇するようになる。

一方、温度比例型基準電圧発生部７０は、温度が低くなるにつれて温度降下の前に比べて降下したベース基準電圧ＶＲＥＦ＿ＢＡＳＥ２を出力する。

続いて、第２レベルシフタ７１が、前記ベース基準電圧ＶＲＥＦ＿ＢＡＳＥ２を基板バイアス電圧生成用基準電圧ＶＲＥＦ＿Ｂに変圧して出力する。

この時、ベース基準電圧ＶＲＥＦ＿ＢＡＳＥ２が本来に比べて降下したため、基板バイアス電圧生成用基準電圧ＶＲＥＦ＿Ｂもそれに比例して降下する。

そして、第２内部電圧発生部７２が、前記降下した基板バイアス電圧生成用基準電圧ＶＲＥＦ＿Ｂを用いて基板バイアス電圧ＶＢＢを発生させる。

この時、基板バイアス電圧生成用基準電圧ＶＲＥＦ＿Ｂが降下したため、基板バイアス電圧ＶＢＢもそれに比例して降下する。

したがって、低温条件で半導体集積回路セルのＮＭＯＳトランジスタの電流駆動力が下がるが、本発明の第１実施例はセル電圧ＶＣＯＲＥおよび高電圧ＶＰＰの上昇、すなわち、駆動電圧の上昇を通して１次的に前記ＮＭＯＳトランジスタの駆動力を補強し、基板バイアス電圧ＶＢＢの降下、すなわち、閾値電圧の降下を通して２次的に前記ＮＭＯＳトランジスタの駆動力を補強して正常な動作を可能にする。

（第２実施例）
本発明の第２実施例では、セル電圧ＶＣＯＲＥおよび高電圧ＶＰＰは温度変化に関わらず一定に維持するようにし、基板バイアス電圧ＶＢＢは降下するようにしたものである。

その構成によると、図１２に示すように、温度変化に関わらず一定のベース基準電圧ＶＲＥＦ＿ＢＡＳＥ１を発生させる温度独立型基準電圧発生部８０と、前記温度独立型基準電圧発生部８０から出力されたベース基準電圧ＶＲＥＦ＿ＢＡＳＥ１をセル電圧生成用基準電圧ＶＲＥＦ＿Ｃおよび高電圧生成用基準電圧ＶＲＥＦ＿Ｐに変圧して出力する第１レベルシフタ８１と、前記第１レベルシフタ８１から出力されたセル電圧生成用基準電圧ＶＲＥＦ＿Ｃおよび高電圧生成用基準電圧ＶＲＥＦ＿Ｐを用いて、前記セル電圧ＶＣＯＲＥおよび高電圧ＶＰＰを発生させる第１内部電圧発生部８２と、温度減少により降下したベース基準電圧を発生させる温度比例型基準電圧発生部９０と、前記温度比例型基準電圧発生部９０から出力されたベース基準電圧ＶＲＥＦ＿ＢＡＳＥ２を基板バイアス電圧生成用基準電圧ＶＲＥＦ＿Ｂに変圧して出力する第２レベルシフタ９１と、前記第２レベルシフタ９１から出力された基板バイアス電圧生成用基準電圧ＶＲＥＦ＿Ｂを用いて、前記基板バイアス電圧ＶＢＢを発生させる第２内部電圧発生部９２とを含む。

前記温度独立型基準電圧発生部８０は、図１０に示す構成を用いるが、温度独立型特性を満足するように、第２抵抗Ｒ２、第３抵抗Ｒ３および第２トランジスタ５２のエミッタサイズｎを調節して、温度係数が「０」の値を有するようにする。

前記第１内部電圧発生部８２は、図１１に示す本発明の第１実施例の第１内部電圧発生部６２の構成を用いることが可能であるため、詳細な説明は省略することにする。

前記温度比例型基準電圧発生部９０は、図１０に示す構成を用いるが、温度比例型特性を満足するように、第２抵抗Ｒ２、第３抵抗Ｒ３および第２トランジスタ５２のエミッタサイズｎを調節して、温度係数が正（＋）の値を有するようにする。

前記第２内部電圧発生部９２は、図１１に示す本発明の第１実施例の第２内部電圧発生部７２の構成を用いることが可能であるため、詳細な説明は省略することにする。

このように構成された本発明に係る第２実施例の動作を説明すれば次の通りである。

先ず、温度独立型基準電圧発生部８０が、温度変化に関わらず一定のベース基準電圧ＶＲＥＦ＿ＢＡＳＥ１を出力する。

続いて、第１レベルシフタ８１が前記ベース基準電圧ＶＲＥＦ＿ＢＡＳＥ１をセル電圧生成用基準電圧ＶＲＥＦ＿Ｃおよび高電圧生成用基準電圧ＶＲＥＦ＿Ｐに変圧して出力する。

この時、ベース基準電圧ＶＲＥＦ＿ＢＡＳＥ１は温度変化に関わらず一定であるため、セル電圧生成用基準電圧ＶＲＥＦ＿Ｃおよび高電圧生成用基準電圧ＶＲＥＦ＿Ｐもそれに比例して一定の出力レベルを維持する。

そして、第１内部電圧発生部８２が、前記セル電圧生成用基準電圧ＶＲＥＦ＿Ｃおよび高電圧生成用基準電圧ＶＲＥＦ＿Ｐを用いて、セル電圧ＶＣＯＲＥおよび高電圧ＶＰＰを発生させる。

この時、セル電圧生成用基準電圧ＶＲＥＦ＿Ｃおよび高電圧生成用基準電圧ＶＲＥＦ＿Ｐは一定であるため、セル電圧ＶＣＯＲＥおよび高電圧ＶＰＰも一定の出力レベルを維持する。

一方、温度比例型基準電圧発生部９０は、温度が低くなるにつれて温度降下の前に比べて降下したベース基準電圧ＶＲＥＦ＿ＢＡＳＥ２を出力する。

続いて、第２レベルシフタ９１が前記ベース基準電圧ＶＲＥＦ＿ＢＡＳＥ２を基板バイアス電圧生成用基準電圧ＶＲＥＦ＿Ｂに変圧して出力する。

そして、第２内部電圧発生部９２が、前記降下した基板バイアス電圧生成用基準電圧ＶＲＥＦ＿Ｂを用いて基板バイアス電圧ＶＢＢを発生させる。

したがって、低温条件で半導体集積回路セルのＮＭＯＳトランジスタの電流駆動力が下がるが、基板バイアス電圧ＶＢＢの降下、すなわち、閾値電圧の降下を通して前記ＮＭＯＳトランジスタの駆動力を補強して正常な動作を可能にする。

（第３実施例）
本発明の第３実施例では、セル電圧ＶＣＯＲＥおよび高電圧ＶＰＰは低温条件で上昇するようにし、基板バイアス電圧ＶＢＢは温度変化に関わらず一定に維持されるようにしたものである。

その構成によると、図１３に示すように、温度減少により上昇したベース基準電圧ＶＲＥＦ＿ＢＡＳＥ１を発生させる温度反比例型基準電圧発生部１００と、前記温度反比例型基準電圧発生部１００から出力されたベース基準電圧ＶＲＥＦ＿ＢＡＳＥ１をセル電圧生成用基準電圧ＶＲＥＦ＿Ｃおよび高電圧生成用基準電圧ＶＲＥＦ＿Ｐに変圧して出力する第１レベルシフタ１０１と、前記第１レベルシフタ１０１から出力されたセル電圧生成用基準電圧ＶＲＥＦ＿Ｃおよび高電圧生成用基準電圧ＶＲＥＦ＿Ｐを用いて、前記セル電圧ＶＣＯＲＥおよび高電圧ＶＰＰを発生させる第１内部電圧発生部１０２と、温度変化に関わらず一定のベース基準電圧を発生させる温度独立型基準電圧発生部１１０と、前記温度独立型基準電圧発生部１１０から出力されたベース基準電圧ＶＲＥＦ＿ＢＡＳＥ２を基板バイアス電圧生成用基準電圧ＶＲＥＦ＿Ｂに変圧して出力する第２レベルシフタ１１１と、前記第２レベルシフタ１１１から出力された基板バイアス電圧生成用基準電圧ＶＲＥＦ＿Ｂを用いて、前記基板バイアス電圧ＶＢＢを発生させる第２内部電圧発生部１１２とを含む。

前記温度反比例型基準電圧発生部１００は、図１０に示す構成を用いるが、温度反比例型特性を満足するように、第２抵抗Ｒ２、第３抵抗Ｒ３および第２トランジスタ５２のエミッタサイズｎを調節して、温度係数が負（−）の値を有するようにする。

前記第１内部電圧発生部１０２は、図１１に示す本発明の第１実施例の第１内部電圧発生部６２の構成を用いることが可能であるため、詳細な説明は省略することにする。

前記温度独立型基準電圧発生部１１０は、図１０に示す構成を用いるが、温度独立型特性を満足するように、第２抵抗Ｒ２、第３抵抗Ｒ３および第２トランジスタ５２のエミッタサイズｎを調節して、温度係数が「０」の値を有するようにする。

前記第２内部電圧発生部１１２は、図１１に示す本発明の第１実施例の第２内部電圧発生部７２の構成を用いることが可能であるため、詳細な説明は省略することにする。

このように構成された本発明に係る第３実施例の動作を説明すれば次の通りである。

先ず、温度反比例型基準電圧発生部１００が、温度が低くなるにつれて温度降下の前に比べて上昇したベース基準電圧ＶＲＥＦ＿ＢＡＳＥ１を出力する。

続いて、第１レベルシフタ１０１が、前記ベース基準電圧ＶＲＥＦ＿ＢＡＳＥ１をセル電圧生成用基準電圧ＶＲＥＦ＿Ｃおよび高電圧生成用基準電圧ＶＲＥＦ＿Ｐに変圧して出力する。

そして、第１内部電圧発生部１０２が、前記上昇したセル電圧生成用基準電圧ＶＲＥＦ＿Ｃおよび高電圧生成用基準電圧ＶＲＥＦ＿Ｐを用いてセル電圧ＶＣＯＲＥおよび高電圧ＶＰＰを発生させる。

一方、温度独立型基準電圧発生部１１０は、温度変化に関わらず一定のベース基準電圧ＶＲＥＦ＿ＢＡＳＥ２を出力する。

続いて、第２レベルシフタ１１１が、前記ベース基準電圧ＶＲＥＦ＿ＢＡＳＥ２を基板バイアス電圧生成用基準電圧ＶＲＥＦ＿Ｂに変圧して出力する。

この時、ベース基準電圧ＶＲＥＦ＿ＢＡＳＥ２は温度変化に関わらず一定であるため、基板バイアス電圧生成用基準電圧ＶＲＥＦ＿Ｂもそれに応じて一定のレベルを維持するようになる。

そして、第２内部電圧発生部１１２が、前記基板バイアス電圧生成用基準電圧ＶＲＥＦ＿Ｂを用いて基板バイアス電圧ＶＢＢを発生させる。

この時、基板バイアス電圧生成用基準電圧ＶＲＥＦ＿Ｂは一定であるため、基板バイアス電圧ＶＢＢもそれに比例して一定のレベルを維持するようになる。

したがって、低温条件で半導体集積回路セルのＮＭＯＳトランジスタの電流駆動力が下がるが、セル電圧ＶＣＯＲＥおよび高電圧ＶＰＰの上昇、すなわち、駆動電圧の上昇を通して１次的に前記ＮＭＯＳトランジスタの駆動力を補強し、基板バイアス電圧ＶＢＢの上昇を抑制、すなわち、閾値電圧の上昇抑制を通して２次的に前記ＮＭＯＳトランジスタの駆動力を補強して正常な動作を可能にする。

このように、本発明が属する技術分野の当業者であれば、本発明がその技術的思想や必須の特徴を変更しなくとも、他の具体的な形態で実施され得るということを理解できる。従って、以上にて記述した実施例はすべての面で例示的なものであって、限定的なものではないということを理解しなければならない。本発明の範囲は、前記詳細な説明よりも特許請求範囲によって定義され、特許請求範囲の意味および範囲、またその等価概念から導き出されるすべての変更、または、変形された形態が本発明の範囲に含まれるものと解釈されなければならない。

一般的なメモリーセルの構造を示すレイアウト図である。一般的な半導体集積回路で用いられる電圧を比較するグラフである。従来の技術に係る半導体集積回路の内部電圧発生回路を示す回路図である。図３の基板バイアス電圧検出器の内部構成を示す回路図である。図３の高電圧検出器の内部構成を示す回路図である。従来の技術に係る基準電圧変動を示すグラフである。低温における内部電圧要求条件を説明するためのグラフである。本発明に係る半導体集積回路の内部電圧発生装置の概念を示す回路図である。図８に係る可変型基準電圧発生部の概念を説明するための回路図である。図８の可変型基準電圧発生部の内部構成を示す回路図である。本発明の第１実施例に係る半導体集積回路の内部電圧発生装置を示す回路図である。本発明の第２実施例に係る半導体集積回路の内部電圧発生装置を示す回路図である。本発明の第３実施例に係る半導体集積回路の内部電圧発生装置を示す回路図である。

符号の説明

Ｒ１…第１抵抗
Ｒ２…第２抵抗
Ｒ３…第３抵抗
ＶＢＢ…基板バイアス電圧
ＶＢＥ…エミッタ電圧
ＶＣＯＲＥ…セル電圧
ＶＤＤ…外部電圧
ＶＩＮＴ１、ＶＩＮＴ１１…内部電圧
ＶＰＰ…高電圧
ＶＲＥＦ＿Ｂ…基板バイアス電圧生成用基準電圧
ＶＲＥＦ＿ＢＡＳＥ、ＶＲＥＦ＿ＢＡＳＥ１、ＶＲＥＦ＿ＢＡＳＥ２…ベース基準電圧
ＶＲＥＦ＿Ｃ…セル電圧生成用基準電圧
ＶＲＥＦ＿Ｐ…高電圧生成用基準電圧
２０…第１可変型基準電圧発生部
２１、６１、８１、１０１…第１レベルシフタ
２２、６２、８２、１０２…第１内部電圧発生部
３０…第２可変型基準電圧発生部
３１、７１、９１、１１１…第２レベルシフタ
３２、７２、９２、１１２…第２内部電圧発生部
４１…電圧発生部
４２…乗算器
４３、５１、５２…ＢＪＴ（バイポーラ接合トランジスタ）
４４…加算器
５３、６２−１…比較器
６０、１００…温度反比例型基準電圧発生部
６２−２、７２−２…トランジスタ
６２−３…高電圧検出器
６２−４…高電圧ポンプ
７０、９０…温度比例型基準電圧発生部
７２−３…基板バイアス電圧検出器
７２−４…基板バイアス電圧ポンプ
８０、１１０…温度独立型基準電圧発生部

Claims

外部で印加される外部電圧を少なくとも一つ以上の内部電圧に変圧して用いる半導体集積回路において、
温度変化により上昇、または降下するベース基準電圧を発生させる少なくとも一つの可変型基準電圧発生手段と、
前記少なくとも一つの可変型基準電圧発生手段の各々から出力されたベース基準電圧を予め設定されている少なくとも一つ以上の内部電圧生成用基準電圧に変圧して出力する少なくとも一つのレベルシフト手段と、
前記少なくとも一つのレベルシフト手段の各々から出力された少なくとも一つ以上の内部電圧生成用基準電圧を各々用いて、内部電圧を発生させる少なくとも一つの内部電圧生成手段とを含み、
前記可変型基準電圧発生手段は、温度増加により出力レベルが上昇する温度比例型基準電圧発生手段であり、
前記温度比例型基準電圧発生手段は、第１トランジスタと、
一端が前記第１トランジスタのエミッタと連結された第１抵抗と、
互いに直列連結して前記第１抵抗の他端と並列連結された第２および第３抵抗と、
エミッタが前記第３抵抗と連結された第２トランジスタと、
非反転端子に前記第１抵抗の他端と第１トランジスタのエミッタとの連結ノードが連結され、反転端子に前記第２抵抗と第３抵抗との連結ノードが連結され、出力段が前記第１抵抗と第２抵抗に連結された比較器とを含む
ことを特徴とする半導体集積回路の内部電圧発生装置。
外部で印加される外部電圧を変圧することによって発生するセル電圧ＶＣＯＲＥ、高電圧ＶＰＰおよび基板バイアス電圧ＶＢＢを内部電圧として用いる半導体集積回路において、
温度減少により上昇したベース基準電圧を発生させる温度反比例型基準電圧発生手段と、
前記温度反比例型基準電圧発生手段から出力されたベース基準電圧をセル電圧および高電圧生成用基準電圧に変圧して出力する第１レベルシフト手段と、
前記第１レベルシフト手段から出力されたセル電圧および高電圧生成用基準電圧を用いて、前記セル電圧ＶＣＯＲＥおよび高電圧ＶＰＰを発生させる第１内部電圧発生手段と、
温度減少により降下したベース基準電圧を発生させる温度比例型基準電圧発生手段と、
前記温度比例型基準電圧発生手段から出力されたベース基準電圧を基板バイアス電圧生成用基準電圧に変圧して出力する第２レベルシフト手段と、
前記第２レベルシフト手段から出力された基板バイアス電圧生成用基準電圧を用いて、前記基板バイアス電圧ＶＢＢを発生させる第２内部電圧発生手段とを含む半導体集積回路の内部電圧発生装置。
外部で印加される外部電圧を変圧することによって発生するセル電圧ＶＣＯＲＥ、高電圧ＶＰＰおよび基板バイアス電圧ＶＢＢを内部電圧として用いる半導体集積回路において、
温度変化に関わらず一定のレベルのベース基準電圧を発生させる温度独立型基準電圧発生手段と、
前記温度独立型基準電圧発生手段から出力されたベース基準電圧をセル電圧および高電圧生成用基準電圧に変圧して出力する第１レベルシフト手段と、
前記第１レベルシフト手段から出力されたセル電圧および高電圧生成用基準電圧を用いて、前記セル電圧ＶＣＯＲＥおよび高電圧ＶＰＰを発生させる第１内部電圧発生手段と、
温度減少により降下したベース基準電圧を発生させる温度比例型基準電圧発生手段と、
前記温度比例型基準電圧発生手段から出力されたベース基準電圧を基板バイアス電圧生成用基準電圧に変圧して出力する第２レベルシフト手段と、
前記第２レベルシフト手段から出力された基板バイアス電圧生成用基準電圧を用いて、前記基板バイアス電圧ＶＢＢを発生させる第２内部電圧発生手段とを含む半導体集積回路の内部電圧発生装置。
外部で印加される外部電圧を変圧することによって発生するセル電圧ＶＣＯＲＥ、高電圧ＶＰＰおよび基板バイアス電圧ＶＢＢを内部電圧として用いる半導体集積回路において、
温度減少により上昇したベース基準電圧を発生させる温度反比例型基準電圧発生手段と、
前記温度反比例型基準電圧発生手段から出力されたベース基準電圧をセル電圧および高電圧生成用基準電圧に変圧して出力する第１レベルシフト手段と、
前記第１レベルシフト手段から出力されたセル電圧および高電圧生成用基準電圧を用いて、前記セル電圧ＶＣＯＲＥおよび高電圧ＶＰＰを発生させる第１内部電圧発生手段と、
温度変化に関わらず一定のレベルのベース基準電圧を発生させる温度独立型基準電圧発生手段と、
前記温度独立型基準電圧発生手段から出力されたベース基準電圧を基板バイアス電圧生成用基準電圧に変圧して出力する第２レベルシフト手段と、
前記第２レベルシフト手段から出力された基板バイアス電圧生成用基準電圧を用いて、前記基板バイアス電圧ＶＢＢを発生させる第２内部電圧発生手段とを含む半導体集積回路の内部電圧発生装置。
前記温度比例型基準電圧発生手段は、第１トランジスタと、
一端が前記第１トランジスタのエミッタと連結された第１抵抗と、
互いに直列連結して前記第１抵抗の他端と並列連結された第２および第３抵抗と、
エミッタが前記第３抵抗と連結された第２トランジスタと、
非反転端子に前記第１抵抗の他端と第１トランジスタのエミッタとの連結ノードが連結され、反転端子に前記第２抵抗と第３抵抗との連結ノードが連結され、出力段が前記第１抵抗と第２抵抗に連結された比較器とを含むことを特徴とする請求項２又は３に記載の半導体集積回路の内部電圧発生装置。
前記温度比例型基準電圧発生手段は、前記第２抵抗、第３抵抗および第２トランジスタのサイズ調節により温度係数が正（＋）の値を有するように構成することを特徴とする請求項１又は５に記載の半導体集積回路の内部電圧発生装置。
前記温度反比例型基準電圧発生手段は、第１トランジスタと、
一端が前記第１トランジスタのエミッタと連結された第１抵抗と、
互いに直列連結して前記第１抵抗の他端と並列連結された第２および第３抵抗と、
エミッタが前記第３抵抗と連結された第２トランジスタと、
非反転端子に前記第１抵抗の他端と第１トランジスタのエミッタとの連結ノードが連結され、反転端子に前記第２抵抗と第３抵抗との連結ノードが連結され、出力段が前記第１抵抗と第２抵抗に連結された比較器とを含むことを特徴とする請求項２又は４に記載の半導体集積回路の内部電圧発生装置。
前記温度反比例型基準電圧発生手段は、前記第２抵抗、第３抵抗および第２トランジスタのサイズ調節により温度係数が負（−）の値を有するように構成することを特徴とする請求項７に記載の半導体集積回路の内部電圧発生装置。
前記温度独立型基準電圧発生手段は、第１トランジスタと、
一端が前記第１トランジスタのエミッタと連結された第１抵抗と、
互いに直列連結して前記第１抵抗の他端と並列連結された第２および第３抵抗と、
エミッタが前記第３抵抗と連結された第２トランジスタと、
非反転端子に前記第１抵抗の他端と第１トランジスタのエミッタとの連結ノードが連結され、反転端子に前記第２抵抗と第３抵抗との連結ノードが連結され、出力段が前記第１抵抗と第２抵抗に連結された比較器とを含むことを特徴とする請求項３又は４に記載の半導体集積回路の内部電圧発生装置。
前記温度独立型基準電圧発生手段は、前記第２抵抗、第３抵抗および第２トランジスタのサイズ調節により温度係数が「０」になるようにして、温度変化に関わらず出力レベルが一定に維持されるように構成することを特徴とする請求項９に記載の半導体集積回路の内部電圧発生装置。
前記第１内部電圧発生手段は、反転端子に前記第１レベルシフト手段から出力されたセル電圧生成用基準電圧が入力される比較器と、
ゲートに前記比較器出力が入力されて前記ゲートレベルに応じて外部電圧を変圧してセル電圧を出力すると同時に、これを前記比較器の非反転端子にフィードバックさせるトランジスタと、
前記第１レベルシフト手段から出力された高電圧生成用基準電圧のレベルを検出して、高電圧ポンプイネーブル信号を出力する高電圧検出器と、
前記高電圧ポンプイネーブル信号によって駆動され、前記高電圧をポンピングするための高電圧ポンプとを含むことを特徴とする請求項２乃至４のいずれかに記載の半導体集積回路の内部電圧発生装置。
前記第２内部電圧発生手段は、反転端子に前記第２レベルシフト手段から出力された基板バイアス電圧生成用基準電圧が入力される比較器と、
ゲートに前記比較器出力が入力されて前記ゲートレベルに応じて外部電圧を変圧して出力すると同時に、これを前記比較器の非反転端子にフィードバックさせるトランジスタと、
前記トランジスタから出力された電圧のレベルを検出して、基板バイアス電圧ポンプイネーブル信号を出力する基板バイアス電圧検出器と、
前記基板バイアス電圧ポンプイネーブル信号によって駆動され、前記基板バイアス電圧をポンピングするための基板バイアス電圧ポンプとを含むことを特徴とする請求項２乃至４のいずれかに記載の半導体集積回路の内部電圧発生装置。