JP5124000B2 - 画像形成装置 - Google Patents

Description

本発明は、複写機、複合機等の画像形成装置に関し、特に光ビームで被走査体（感光体ドラム）を走査する光走査装置を備えた画像形成装置に関する。

電子写真方式の画像形成装置として、レーザビームで感光体を走査して露光するものが知られている。レーザビームを走査させるための機構としては、固定位置に備えられたレーザ光源から出射したレーザビームをポリゴンミラーで反射させ、ポリゴンミラーの回転に伴う反射角度の変化に応じてレーザビームを所定方向に偏向させて感光体を走査するものが一般的である。

このようなレーザ走査光学系を使用した画像形成装置では、高速書き込みや高精度化のためにマルチレーザビームを用いて画像形成を行うものが知られている。また、１つの機種で複数のスピードレンジ（１分間あたりの記録紙への印字可能枚数）をもつものも知られている。

マルチビームによる走査光学系を備えた画像形成装置に関し、例えば、特許文献１には、マルチビーム光源ユニットにおけるマルチビームレーザ素子の取付調整を容易かつ迅速に行うことを目的としたマルチビーム光源ユニットの調整方法が開示されている。ここでは、ステムに形成された切欠により規定される仮想直線上に複数の発光点が設計上位置するマルチビームレーザ素子と、発光点から出射されるレーザビームを平行光束に変換するコリメータレンズとを備えるマルチビーム光源ユニットを仮想直線を基準として走査光学系に配置する。そしてこの場合に、走査光学系の設計的に予定された基準直線の延びる方向と、複数の発光点の配列方向との間に生じるずれが消失して両方向が揃うように、マルチビームレーザ素子を拡大光学装置により拡大して観察しながら走査光学系の光軸に対応する軸回りに回転させてマルチビームレーザ素子の取付調整を行う。

また、特許文献２には、任意に設定される振動ミラーの走査周波数や副走査方向のビームスポット間隔に対して、走査ラインの間隔が均等になるように調整することで、濃度むらや色ずれ、色変りのない高品位の画像を形成することを目的とした光走査装置が開示されている。この光走査装置は、複数の発光源を備える光源手段と、画素情報に応じて各発光源を変調する光源駆動手段と、ねじり梁を回転軸として支持され各発光源からの光ビームを一括して偏向して被走査面を往復走査する振動ミラーと、各発光源からの光ビームを、被走査面において副走査方向に所定のビームスポット間隔となるように結像する結像光学系と、を有する。さらに光走査装置は、振動ミラーの共振周波数に応じて走査周波数を設定する振動ミラー駆動手段と、設定された振動ミラーの走査周波数に応じて、ビームスポット間隔を調整するピッチ調整手段と、を有する。

特開２００１−２２８３８２号公報 特開２００７−２３３２３５号公報

上記のように、マルチレーザビームを用いて画像形成を行い、また、１つの機種で複数のスピードレンジをもつ画像形成装置が知られている。
従来、このような画像形成装置には、スピードレンジの改造を防止するために、スケーティングビットが設けられている。スケーティングビットとは、不適当な改造を防止するために画像形成装置に組み込む各基板から出力されるデータビットであって、そのデータビットが出力された基板がどの機種用の基板であるかをＣＰＵに知らせるためのものである。スケーティングビットは、所定の信号線から電圧値などによる信号としてＣＰＵに出力される。例えば、基板の所定ラインをグランド接続したり、所定電圧（例えば５Ｖ）の供給ラインに接続する等により対象機種ごとに電気ハード的な構成を異ならせることで、対象機種ごとに基板から異なるスケーティングビットを出力させる。このスケーティングビットにより、ＣＰＵはどの機種用の基板であるかがわかるようになっている。

画像形成装置では、各機種に応じた記録紙搬送速度を制御するソフトウェアや書き込み動作タイミングの情報を１つのフラッシュＲＯＭに記憶させて保持しておき、ＣＰＵが各基板から出力されたスケーティングビットに応じて動作タイミングを切り換えて使用するようになっている。
画像形成装置では、例えば１分間あたりの画像形成可能枚数で表されるスピードレンジを変更するために、プロセス速度（感光体ドラムの速度）を変えずに、記録用紙と記録紙の間隔を変更する機種がある。記録紙間の間隔を狭くするとスピードレンジは速くなり、記録紙間の間隔を広くするとスピードレンジは遅くなる。これにより、基本的に同一の装置構成によって低速機用と高速機用の機種を製造することができ、事業上の機種展開の拡充等に寄与するようになっている。

例えば、スピードレンジが低速である画像形成装置を購入した悪意のユーザが、その画像形成装置の基板のスケーティングビットに対応する部分を低速機用から高速機用に改造してしまうと、その画像形成装置は高速機として動作することが可能となる。
画像形成装置のフラッシュＲＯＭには、上記のように高速機用や低速機用の全てのスピードレンジに応じた記録紙の搬送タイミングを制御するソフトウェアと動作タイミングの情報が記憶されているため、画像形成装置のＣＰＵは、基板から高速機用のスケーティングビットの情報を取得すれば高速機用として動作し、逆に低速機用のスケーティングビットの情報を取得すれば低速機用として動作する。悪意のユーザが低速機用の機種のスケーティングビットに対応する部分を高速機用に改造してしまうと、基板からは高速機用のスケーティングビットが出力され、低速機用として提供された画像形成装置が高速機として動作してしまう。これにより、低速機を高速機に改造することができる。これはいわゆるスケーティングが見破られた状態といわれる。

上記のようなスピードレンジの改造は、画像形成装置を製造し提供するものの意図に反する行為であり、またスピードレンジの改造が可能になることは、安価な低速機用画像形成装置を高速機に容易に変更できることを意味し、画像形成装置の事業収益性の面からも問題であった。

上記引用文献２の発明は、振動ミラーの共振周波数のばらつきに応じて副走査方向のビームスポット間隔を調整する。また、引用文献１の発明は、マルチビームレーザ素子の取付調整を容易に行うようにしたものである。これらの発明は、上記のような低速機から高速機への改造を防止するものではなく、本発明のようにレーザ素子の配置を低速機と高速機とで異ならせるように調整するものでもない。

本発明は、上述ごとき実情に鑑みてなされたものであり、マルチビームを発光されるレーザ素子の配置を低速機と高速とで異ならせることにより、スピードレンジの改造を行った場合に画像に乱れを生じさせ、実質的にスピードレンジの改造ができなくなるようにした画像形成装置を提供することを目的とする。

上記課題を解決するために、本発明の画像形成装置は、複数のレーザ素子と、画像データに応じて前記レーザ素子から出射したレーザビームを感光体上に走査する走査光学系とを備えた画像形成装置において、該画像形成装置は、単位時間あたりの画像形成の能力を表すスピードレンジが予め定められ、相対的に低速のスピードレンジに設定された機種と、相対的に高速のスピードレンジに設定された機種のいずれか一方の機種に設定され、前記低速の機種のレーザ素子の配置と、前記高速の機種のレーザ素子の配置とが互いに異なっていることを特徴としたものである

第２の技術手段は、第１の技術手段において、前記低速の機種のレーザ素子と前記高速の機種のレーザ素子とを、前記画像形成装置の主走査方向に左右に並べたときに、前記低速の機種のレーザ素子と前記高速の機種のレーザ素子の配置とが左右対称になることを特徴としたものである。

第３の技術手段は、第１の技術手段において、前記低速の機種のレーザ素子と前記高速の機種のレーザ素子とを、前記画像形成装置の副走査方向に上下に並べたときに、前記低速の機種のレーザ素子と前記高速の機種のレーザ素子の配置とが上下対称になることを特徴としたものである。

第４の技術手段は、第１の技術手段において、前記高速の機種のレーザ素子の配置位置は、前記低速の機種のレーザ素子の配置位置を該レーザ素子の配置領域の中心点を回転中心として１８０°回転させた位置に一致することを特徴としたものである。

第５の技術手段は、第１〜第４のいずれか１の技術手段において、前記感光体上に走査するレーザビームにより前記感光体上に書き込む画像データの書き込みタイミングを、ソフトウェアによって調整することを特徴としたものである。

第６の技術手段は、第１〜第４のいずれか１の技術手段において、前記感光体上に走査するレーザビームにより前記感光体上に書き込む画像データの書き込みタイミングを、ＦＰＧＡによって調整することを特徴としたものである。

本発明によれば、マルチビームを発光されるレーザ素子の配置を低速機と高速とで異ならせることにより、スピードレンジの改造を行った場合に画像に乱れを生じさせ、実質的にスピードレンジの改造ができなくなるようにした画像形成装置を提供することができる。

本発明の画像形成装置の概略構成と走査光の挙動とを説明するための図である。 本発明による画像形成装置におけるレーザ素子の取り付け構成例とそのときの書き込みタイミング及び像面の挙動を説明する図である。 本発明による画像形成装置におけるレーザ素子の取り付け構成例とそのときの書き込みタイミング及び像面の挙動を説明する他の図である。 図２の構成で高速機のタイミングで露光したときのレーザ素子の配置構成、書き込みタイミング、及び感光体像面の画像の状態を示す図である。 本発明による画像形成装置におけるレーザ素子の他の取り付け構成例とそのときの書き込みタイミング及び像面の挙動を説明する図である。 本発明による画像形成装置におけるレーザ素子の他の取り付け構成例とそのときの書き込みタイミング及び像面の挙動を説明する他の図である。 図５の構成で高速機のタイミングで露光したときのレーザ素子の配置構成、書き込みタイミング、及び感光体像面の画像の状態を示す図である。 本発明による画像形成装置におけるレーザ素子の更に他の取り付け構成例とそのときの書き込みタイミング及び像面の挙動を説明する図である。 本発明による画像形成装置におけるレーザ素子の更に他の取り付け構成例とそのときの書き込みタイミング及び像面の挙動を説明する他の図である。 図８の構成で高速機のタイミングで露光したときのレーザ素子の配置構成、書き込みタイミング、及び感光体像面の画像の状態を示す図である。 本発明に係る画像形成装置の構成例を説明するためのブロック図である。 本発明に係る画像形成装置の他の構成例を説明するためのブロック図である。 図１２のＦＰＧＡに適用する遅延回路の構成と画像クロックを遅延させている様子を説明する図である。

図１は、本発明の画像形成装置の概略構成と走査光の挙動とを説明するための図で、図１（Ａ）は画像形装置の主走査方向のレーザビームを説明する図で、図１（Ｂ）は画像形成装置の副走査方向のレーザビームを説明する図である。ここでは、光学系を構成する光学要素はその主要なもののみについて示し、レーザ光の挙動についても図示しない光学要素に係る詳細な説明は省略する。また、光路は概略的に示している。

レーザ発光部１０１は、複数のレーザ素子によるマルチビーム発光部を構成する。この例では、２つのレーザ素子（ＬＤ１、ＬＤ２）を備えるものとする。各レーザ素子ＬＤ１，ＬＤ２は、主走査方向及び副走査方向の両方にずれをもって配置されている。
主走査方向について、各レーザ素子ＬＤ１、ＬＤ２から出射したレーザビームはポリゴンミラー１０２の反射面に入射する。ポリゴンミラー１０２の反射面は、その回転に伴って主走査方向に角度が変化する。ポリゴンミラー１０２で反射したレーザビームは、等角速度で主走査方向に移動しながら複数のｆθレンズ１０３で作用を受け、感光体１０４の表面の走査ライン上で等線速で移動するように変換される。感光体１０４上では、主走査方向に所定量（数十μｍ）のずれをもった状態で２つのレーザビームが走査される。
次に副走査方向については、レーザ素子ＬＤ１，ＬＤ２から出射したレーザビームは、ポリゴンミラー１０２の反射面でほぼ収束して反射した後、ｆθレンズ１０３を通過し、副走査方向に所定量（数十μｍ）のずれをもった状態で感光体１０４の表面を照射する。

このように、レーザ素子ＬＤ１とＬＤ２はそれぞれ主走査方向と副走査方向にずれをもって配置され、感光体１０４の像面においても、２つのレーザビームは主走査方向と副走査方向とにずれをもって照射される。これにより、２つのレーザビームは、主走査方向と副走査方向に例えば数十μｍのずれをもったまま、ポリゴンミラー１０２の回転に応じて主走査方向に走査される。

また、図１の走査光学系には、レーザビームの書き込みの基準信号を発生させるＢＤ（Beam Detect）センサ１０５が設けられる。レーザビームが感光体１０４を走査するとき、レーザビームは主走査ラインを定期的に走査する。このとき感光体１０４は回転しているので、一定期間ごとに異なる場所が走査されることになる。レーザビームが走査される毎に走査ラインの書き始めの位置は同一となる必要がある。

ＢＤセンサ１０５は受光量に応じたセンサ信号を出力する。そして画像形成装置が備えるＣＰＵなどの制御部は、ＢＤセンサ１０５からのセンサ信号に基づいて、画像書き込み開始位置を決定するための同期信号（ＢＤ信号）を生成する。
具体的にはＢＤセンサ１０５の受光量が、少なくともそのレーザビームが感光体１０４を露光して静電潜像を形成するのに必要な光量以上の場合に、ＢＤ信号が生成される。ＢＤ信号は主走査方向の走査開始基準信号として用いられ、この信号を基準として各ラインの主走査方向の書出し開始位置の同期が取られる。

上記のような構成の画像形成装置において、本発明に係る実施形態では、スピードレンジの設定を変更することで低速機と高速機とを構成する際に、低速機から高速機への改造を防止するために、マルチビームを発するレーザ素子の配置をスピードレンジによって異ならせることを特徴とする。

図２及び図３は、本発明による画像形成装置におけるレーザ素子の取り付け構成例とそのときの書き込みタイミング及び像面の挙動を説明する図である。
本実施形態の画像形成装置は、同一の機種構成で低速機用と高速機用との２つのスピードレンジを設定可能であるものとする。スピードレンジは、上述のように、プロセス速度（感光体ドラムの速度）を変えずに、記録紙の搬送間隔を変更することで設定する。

図２（Ａ）及び図３（Ａ）は、それぞれ低速機と高速機とにおけるレーザ素子の配置を示す図で、レーザ素子を取り付ける基板側（レーザ素子の足側）から見た配置構成を示すものである。
本発明に係る実施形態では、低速機と高速機とにおいて、レーザ素子の配置を異ならせる。この例では、低速機におけるレーザ素子ＬＤ１，ＬＤ２の配置構成と、高速機におけるレーザ素子ＬＤ１，ＬＤ２の配置構成は左右対称となっている。より具体的には、低速の機種のレーザ素子と高速の機種のレーザ素子とを、画像形成装置の主走査方向に左右に並べたときに、低速の機種のレーザ素子と高速の機種のレーザ素子の配置とが左右対称になるように配置されている。

図２（Ｂ）は、低速機における書き込みタイミングを示している。画像形成装置のＣＰＵは、レーザ素子ＬＤ１，ＬＤ２のいずれかのレーザビームを基準として（この例ではＬＤ１）、ＢＤセンサ１０５がその基準とするレーザビームを検出したタイミングから画像の書き込みまでの時間ｔ１，ｔ２を設定する。レーザ素子ＬＤ１，ＬＤ２は主走査方向にずれをもっているため、書き込みまでの時間ｔ１，ｔ２も異なっている。この例では、レーザ素子ＬＤ１に相当する書き込みまでの時間ｔ１の方がレーザ素子ＬＤ２に相当する書き込みまでの時間ｔ２より短く設定される。この書き込みまでの時間ｔ１，ｔ２は、予め画像形成装置が備えるフラッシュＲＯＭに記憶保持されている。
図２（Ｂ）のように制御することにより、図２（Ｃ）に示すように、感光体像面の書き込み位置が揃えられ、画像の書き込みの部分がきれいな縦線となる。

図３（Ｂ）は、高速機における書き込みタイミングを示している。低速機の例と同様に高速機においても、画像形成装置のＣＰＵは、レーザ素子ＬＤ１，ＬＤ２のいずれかのレーザビームを基準として、ＢＤセンサ１０５がその基準とするレーザビームを検出したタイミングから画像の書き込みまでの時間ｔ３，ｔ４を設定する。
高速機の場合には、レーザ素子ＬＤ１，ＬＤ２の配置が低速機の配置と異なっているため、時間ｔ３、ｔ４も低速機用の時間ｔ１，ｔ２とは異なっている。この例では、レーザ素子ＬＤ１に相当する書き込みまでの時間ｔ３の方がレーザ素子ＬＤ２に相当する書き込みまでの時間ｔ４より長く設定される。書き込みまでの時間ｔ３，ｔ４は、予め画像形成装置が備えるフラッシュＲＯＭに記憶保持されている。
図３（Ｂ）のように制御することにより、図３（Ｃ）に示すように、感光体像面の書き込み位置が揃えられ、画像の書き込みの部分がきれいな縦線となる。

上記のような構成の低速機用の画像形成装置を使用して、高速機のタイミングでレーザ光の露光を行ったときの状態を説明する。低速機用の画像形成装置を改造しようとするユーザが、例えば上述したスケーティングを見破ってスケーティングビットに相当する部分を高速機用に改造したものとする。この場合、その改造した基板からは、高速機用のスケーティングビットがＣＰＵに出力される。ＣＰＵは、基板が高速機用のものであることを判断して、フラッシュＲＯＭから高速機用の動作タイミングを読み出し、感光体に対する書き込み制御を行う。

この場合、ＣＰＵがフラッシュＲＯＭから読み出す書き込みまでの時間データは、高速用のｔ３，ｔ４となる。このときのレーザ素子の配置構成と、書き込みタイミング、及び感光体像面の画像の状態は図４に示すようになる。
図４（Ａ）に示すように、画像形成装置は低速機用に設定されているため、レーザ素子ＬＤ１，ＬＤ２の配置は、図２（Ａ）に示す構成と同じになっている。そして、図４（Ｂ）に示すように、ＢＤセンサ１０５によりその基準とするレーザビームを検出したタイミングから画像の書き込みまでの時間ｔ３，ｔ４が設定される。

しかしながら、時間ｔ３、ｔ４は、本来、図３に示すような高速機用のレーザ素子配置に対応して予め設定されているものであるため、低速機用のレーザ素子配置に対して時間ｔ３，ｔ４を適用しても、画像をうまく書き込むことができない。
ここでは、図４（Ｃ）に示すように、レーザ素子ＬＤ１，ＬＤ２に対応する主走査ライン間で画像の書き込み開始位置がずれてしまい、開始位置の画像はぼやけた二重の縦線になってしまう。つまり副走査方向のラインがｎ重線（ｎ：ビーム数）になってしまう。

このように、マルチビームレーザによる走査光学系を備えた画像形成装置において、低速機用の機種と高速機用の機種とでレーザ素子ＬＤ１，ＬＤ２の配置を左右対称となるように異ならせることにより、スピードレンジの改造を行った場合には画像の品位が悪化してしまう。これにより、スケーティングビットが見破られた場合でも、スピードレンジを容易に改造することはできなくなる。

図５及び図６は、本発明による画像形成装置におけるレーザ素子の他の取り付け構成例とそのときの書き込みタイミング及び像面の挙動を説明する図である。
図５（Ａ）及び図６（Ａ）は、それぞれ低速機と高速機とにおけるレーザ素子の配置を示す図で、レーザ素子を取り付ける基板側（レーザ素子の足側）から見た配置構成を示すものである。この例では、低速機におけるレーザ素子ＬＤ１，ＬＤ２の配置構成と、高速機におけるレーザ素子ＬＤ１，ＬＤ２の配置構成とが上下対称となる。より具体的には、低速の機種のレーザ素子と高速の機種のレーザ素子とを、画像形成装置の副走査方向に上下に並べたときに、低速の機種のレーザ素子と高速の機種のレーザ素子とが上下対称になるように配置されている。この例の場合は、主走査方向には低速用も高速用もＬＤ１の方が主走査の進行方向にむかってずれている。しかしながら副走査方向では、低速機用と高速機用とでＬＤ１とＬＤ２の順序が逆になっている。

図５（Ｂ）は、低速機における書き込みタイミングを示している。画像形成装置のＣＰＵは、レーザ素子ＬＤ１，ＬＤ２のいずれかのレーザビームを基準として（この例ではＬＤ１）、ＢＤセンサ１０５がその基準とするレーザビームを検出したタイミングから画像の書き込みまでの時間ｔ１１，ｔ１２を設定する。レーザ素子ＬＤ１，ＬＤ２は主走査方向にずれをもっているため、書き込みまでの時間ｔ１１，ｔ１２も異なっている。この例では、レーザ素子ＬＤ１に相当する書き込みまでの時間ｔ１１の方がレーザ素子ＬＤ２に相当する書き込みまでの時間ｔ１２より短く設定される。この書き込みまでの時間ｔ１１，ｔ１２は、予め画像形成装置が備えるフラッシュＲＯＭに記憶保持されている。
図５（Ｂ）のように制御することにより、図５（Ｃ）に示すように、感光体像面の書き込み位置が揃えられ、画像の書き込みの部分がきれいな縦線となる。

図６（Ｂ）は、高速機における書き込みタイミングを示している。低速機の例と同様に高速機においても、画像形成装置のＣＰＵは、レーザ素子ＬＤ１，ＬＤ２のいずれかのレーザビームを基準として、ＢＤセンサ１０５がその基準とするレーザビームを検出したタイミングから画像の書き込みまでの時間ｔ１３，ｔ１４を設定する。
高速機の場合には、レーザ素子ＬＤ１，ＬＤ２の配置が低速機の配置と異なっているため、時間ｔ１３、ｔ１４も低速機用の時間ｔ１１，ｔ１２とは異なっている。この例では、レーザ素子ＬＤ１に相当する書き込みまでの時間ｔ１４の方がレーザ素子ＬＤ２に相当する書き込みまでの時間ｔ１３より短く設定される。書き込みまでの時間ｔ１３，ｔ１４は、予め画像形成装置が備えるフラッシュＲＯＭに記憶保持されている。
図６（Ｂ）のように制御することにより、図６（Ｃ）に示すように、感光体像面の書き込み位置が揃えられ、画像の書き込みの部分がきれいな縦線となる。

上記のような構成の低速機用の画像形成装置を使用して、高速機のタイミングでレーザ光の露光を行ったときの状態を説明する。低速機用の画像形成装置を改造しようとするユーザが、例えば上述したスケーティングを見破ってスケーティングビットに相当する部分を高速機用に改造することで、ＣＰＵが高速機用の動作タイミングで感光体に対する書き込み制御を行ったものとする。

この場合、ＣＰＵがフラッシュＲＯＭから読み出す書き込みまでの時間データは、高速機用のｔ１３，ｔ１４となる。このときのレーザ素子の配置構成と、書き込みタイミング、及び感光体像面の画像の状態は図７に示すようになる。
図７（Ａ）に示すように、画像形成装置は低速機用に設定されているため、レーザ素子ＬＤ１，ＬＤ２の配置は、図５（Ａ）に示す構成と同じになっている。そして、図７（Ｂ）に示すように、ＢＤセンサ１０５によりその基準とするレーザビームを検出したタイミングから画像の書き込みまでの時間ｔ１３，ｔ１４が設定される。

このときレーザ素子ＬＤ１に時間ｔ１４を用い、レーザ素子ＬＤ２に時間ｔ１３を用いることは問題ないが、低速機と高速機とでは、レーザ素子ＬＤ１，ＬＤ２の副走査方向の配置順序が異なっている。従って、感光体像面には、レーザ素子ＬＤ１とＬＤ２の光ビームが副走査方向に入れ替わって書き込まれてしまう。具体的には図６（Ｃ）に示すように、高速機の副走査方向の順序は上からＬＤ２，ＬＤ１の順序となる必要があるが、低速機を高速機に改造した図７（Ｃ）では副走査方向に上からＬＤ１，ＬＤ２の順序となってしまう。これにより、本来得ようとする画像を像面に書き込むことができなくなる。つまり、副走査方向のデータがビーム数単位で入れ替わってしまう。

このように、マルチビームレーザによる走査光学系を備えた画像形成装置において、低速機用の機種と高速機用の機種とでレーザ素子ＬＤ１，ＬＤ２の配置を上下対称となるように異ならせることにより、スピードレンジの改造を行った場合には画像の主走査ラインが副走査方向に入れ替わってしまい画像がうまく形成できなくなる。これにより、スケーティングビットが見破られた場合でも、スピードレンジを容易に改造することはできなくなる。

図８及び図９は、本発明による画像形成装置におけるレーザ素子の更に他の取り付け構成例とそのときの書き込みタイミング及び像面の挙動を説明する図である。
図８（Ａ）及び図９（Ａ）は、それぞれ低速機と高速機とにおけるレーザ素子の配置を示す図で、レーザ素子を取り付ける基板側（レーザ素子の足側）から見た配置構成を示すものである。この例では、低速機におけるレーザ素子ＬＤ１，ＬＤ２の配置構成と、高速機におけるレーザ素子ＬＤ１，ＬＤ２の配置構成とがレーザ素子の配置領域の中心点を回転中心として１８０°回転させたときに互いに一致する。この例では、主走査方向と副走査方向の両方において、低速機用と高速機用とでＬＤ１とＬＤ２の順序が逆になっている。

図８（Ｂ）は、低速機における書き込みタイミングを示している。画像形成装置のＣＰＵは、レーザ素子ＬＤ１，ＬＤ２のいずれかのレーザビームを基準として（この例ではＬＤ１）、ＢＤセンサ１０５がその基準とするレーザビームを検出したタイミングから画像の書き込みまでの時間ｔ２１，ｔ２２を設定する。レーザ素子ＬＤ１，ＬＤ２は主走査方向にずれをもっているため、書き込みまでの時間ｔ２１，ｔ２２も異なっている。この例では、レーザ素子ＬＤ１に相当する書き込みまでの時間ｔ２１の方がレーザ素子ＬＤ２に相当する書き込みまでの時間ｔ２２より短く設定される。この書き込みまでの時間ｔ２１，ｔ２２は、予め画像形成装置が備えるフラッシュＲＯＭに記憶保持されている。
図８（Ｂ）のように制御することにより、図８（Ｃ）に示すように、感光体像面の書き込み位置が揃えられ、画像の書き込みの部分がきれいな縦線となる。

図９（Ｂ）は、高速機における書き込みタイミングを示している。低速機の例と同様に高速機においても、画像形成装置のＣＰＵは、レーザ素子ＬＤ１，ＬＤ２のいずれかのレーザビームを基準として、ＢＤセンサ１０５がその基準とするレーザビームを検出したタイミングから画像の書き込みまでの時間ｔ２３，ｔ２４を設定する。
高速機の場合には、レーザ素子ＬＤ１，ＬＤ２の配置が低速機と配置と異なっているため、時間ｔ２３、ｔ２４も低速機用の時間ｔ２１，ｔ２２とは異なっている。この例では、レーザ素子ＬＤ２に相当する書き込みまでの時間ｔ２３の方がレーザ素子ＬＤ１に相当する書き込みまでの時間ｔ２４より短く設定される。書き込みまでの時間ｔ２３，ｔ２４は、予め画像形成装置が備えるフラッシュＲＯＭに記憶保持されている。
図９（Ｂ）のように制御することにより、図９（Ｃ）に示すように、感光体像面の書き込み位置が揃えられ、画像の書き込みの部分がきれいな縦線となる。

上記のような構成の低速機用の画像形成装置を使用して、高速機のタイミングでレーザ光の露光を行ったときの状態を説明する。低速機用の画像形成装置を改造しようとするユーザが、例えば上述したスケーティングを見破ってスケーティングビットに相当する部分を高速機用に改造することで、ＣＰＵが高速機用の動作タイミングで感光体に対する書き込み制御を行ったものとする。

この場合、ＣＰＵがフラッシュＲＯＭから読み出す書き込みまでの時間データは、高速用のｔ２３，ｔ２４となる。このときのレーザ素子の配置構成と、書き込みタイミング、及び感光体像面の画像の状態は図１０に示すようになる。
図１０（Ａ）に示すように、画像形成装置は低速機用に設定されているため、レーザ素子ＬＤ１，ＬＤ２の配置は、図８（Ａ）に示す構成と同じになっている。そして、図１０（Ｂ）に示すように、ＢＤセンサ１０５によりその基準とするレーザビームを検出したタイミングから画像の書き込みまでの時間ｔ２３，ｔ２４が設定される。

このとき時間ｔ２３、ｔ２４は、本来、図９に示すような高速機用のレーザ素子配置に対応して予め設定されているものであるため、低速機用のレーザ素子配置に対して時間ｔ２３，ｔ２４を適用しても、画像をうまく書き込むことができない。つまり、図１０（Ｃ）に示すように、レーザ素子ＬＤ１，ＬＤ２に対応する主走査ライン間で画像の書き込み開始位置がずれてしまい、開始位置の画像はぼやけた二重の縦線になってしまう。つまり副走査方向のラインがｎ重線（ｎ：ビーム数）になってしまう。また、同時に、本例では低速機と高速機とでレーザ素子ＬＤ１，ＬＤ２の配置が全く逆になっている。従って、感光体像面には、レーザ素子ＬＤ１とＬＤ２の光ビームが副走査方向に入れ替わって書き込まれてしまう。つまり、副走査方向のデータがビーム数単位で入れ替わってしまう。

このように、マルチビームレーザによる走査光学系を備えた画像形成装置において、低速機用の機種と高速機用の機種とでレーザ素子ＬＤ１，ＬＤ２を、そのレーザ素子の配配置領域の中心点で１８０°回転させたときに互いに一致させるように配置することにより、スピードレンジの改造を行った場合には、ラインがｎ重線になるとともに、画像の主走査ラインが副走査方向に入れ替わってしまい画像がうまく形成できなくなる。これにより、スケーティングビットが見破られた場合でも、スピードレンジを容易に改造することはできなくなる。

図１１は、本発明に係る画像形成装置の構成例を説明するためのブロック図である。
ＣＰＵ１２は、画像形成装置内の各ブロックの制御を行う。フラッシュＲＯＭ１１には、レーザの書き込みタイミングの制御等を行うソフトウェアが保持され、またレーザの書き込みタイミングなどの情報が保持される。ＣＰＵ１２はそのソフトウェアを起動し、書き込みタイミングなどの情報を取得して制御動作を行う。
ＩＣＵ（Image Control Unit）１６は、外部接続機器等から受け入れた画像データに対して所定の画像処理を施し、内部の画像メモリに保存する。

ＬＳＵ（Laser Scanning Ｕnit）コントローラ１５は、画像形成装置のＩＣＵ１６の画像メモリ等から出力される画像データ信号を入力し、ＣＰＵ１２から送られてくる書き込みタイミングに合わせてレーザドライバ回路（ＬＤ Ｄｒｉｖｅｒ）１７に送り、レーザ素子２０を点灯制御する。またＬＳＵコントローラ１５は、画像形成装置の主走査方向の仕様に合うようにポリゴンミラーを駆動するポリゴンモータ１８の基準回転動作を制御する。また主走査方向の書き始めの位置を検出するＢＤセンサ１０５が光ビームを受光することにより主走査のタイミングを検出し、エラーである場合は、エラー信号をＣＰＵ１２に出力する。ＬＳＵコントローラ１５は、ＡＳＩＣ（特定用途向け集積回路）により構成される。

ＬＳＵコントローラ１５には、システムクロック生成部１３で生成したシステムクロックと、画像クロック生成部１４で生成した画像クロックとが入力される。画像クロックは、レーザドライバ回路１７に供給する画像データを生成する基準となる。また、システムクロックは、ポリゴンミラー等を制御するための基準信号の生成に用いられる。

本発明に係る一実施形態では、高速機用と低速機用の書き込みタイミングの情報、つまり、ＢＤセンサ１０５でレーザビームを検知してから感光体の像面に画像の書き込みを開始するまでの時間に係る情報をフラッシュＲＯＭ１１に記憶させておく。また、書き込みタイミングを制御するソフトウェアをフラッシュＲＯＭ１１に記憶させておく。
ＣＰＵ１２は各回路基板から取得したスケーティングビットに基づいて、フラッシュＲＯＭ１１から該当する書き込みタイミングを取得し、ＩＣＵ１６から取得した画像データと合わせてＬＳＵコントローラ１５に指示する。ＬＳＵコントローラ１５では、この書き込みタイミングに従ってレーザドライバ回路１７によるレーザ駆動を制御する。スケーティングビットは上述のように、機種のスピードレンジに応じて定められている。

このように、ＣＰＵ１２は、フラッシュＲＯＭ１１に記憶されているソフトウェアを使用して、タイミング情報等をスピードレンジに応じて取得し、ＬＳＵコントローラ１５に指示する。これにより、機種仕様（低速機、高速機）が変わればＬＳＵコントローラに指示されるレジスタ値が変わり、レーザの点灯タイミングが変化する。

例えば低速機に設定された画像形成装置のスピードレンジを高速機に改造しようとする第三者が、スケーティングビットを高速機用に改造したとしても、上記のように低速機と高速機ではレーザ素子の配置が異なっているため、適正な画像を得ることができない。また、ＬＳＵコントローラ１５のレジスタ値から第三者がタイミング情報を取得しようとしても、ＣＰＵ１２からＬＳＵコントローラ１５に指示されるレジスタ値は多数（例えば数百）あるため、ＬＳＵコントローラ１５のレジスタ値を解読してタイミング情報を容易に解読することは難しい。

図１２は、本発明に係る画像形成装置の他の構成例を説明するためのブロック図である。
本例の構成では、ＦＰＧＡ (Field Programmable Gate Array)２１を設け、そのＦＰＧＡ２１によって書き込みタイミングを調整させる。従って、フラッシュＲＯＭ１１には書き込みタイミングの情報を記憶させておくことなく、基板からのスケーティングビットに応じてＦＰＧＡ２１で書き込みタイミングを制御する。図１２の他の構成要素については、図１１と同様であるため繰り返しの説明は省略する。

ＦＰＧＡ２１には、シフトレジスタのような遅延回路が設けられる。図１３に遅延回路の構成と画像クロックを遅延させている様子を説明する。画像クロックは、レーザ素子を点灯させる１ドット毎の基本クロックであり、シフトレジスタに入力させた入力データを画像クロック信号で進めていくことにより、データ列をシフトさせていく。
入力データは、記録画像に応じたデータであり、ＨＩＧＨとＬＯＷでレーザ素子の点灯・消灯を示している。そしてシフトレジスタを多段に組み込んで入力データを遅延させた遅延量込みの入力データＱ１，Ｑ２・・を出力する。レーザドライバ回路１７では、遅延量込みの入力データＱ１、Ｑ２に従ってレーザ素子の発光を制御することで、上記のフラッシュＲＯＭに書き込み情報を記憶させた場合と同様の書き込み制御を行うことができる。

この例の場合には、ＦＰＧＡ２１によって書き込みタイミングを制御しているので、スケーティングビットを高速機用に改造したとしても、レーザ素子ＬＤ１，ＬＤ２の配置とＦＰＧＡ２１の書き込みタイミングは低速のままであるため、所望の画像を得ることができない。また、仮に書き込みタイミングをＦＰＧＡ２１で調整していることが解明されたとしても、ＢＧＡ（Ball Grid Array）のパッケージを採用しておけば、第三者がＦＰＧＡを容易に張り替えることはできない。

１１…フラッシュＲＯＭ、１２…ＣＰＵ、１３…システムクロック生成部、１４…画像クロック生成部、１５…ＬＳＵコントローラ、１６…ＩＣＵ、１７…レーザドライバ回路、１８…ポリゴンモータ、２０…レーザ素子、２１…ＦＰＧＡ、１０１…レーザ発光部、１０２…ポリゴンミラー、１０３…ｆθレンズ、１０４…感光体、１０５…ＢＤセンサ。

Claims (6)

1. 複数のレーザ素子と、画像データに応じて前記レーザ素子から出射したレーザビームを感光体上に走査する走査光学系とを備えた画像形成装置において、
   該画像形成装置は、単位時間あたりの画像形成の能力を表すスピードレンジが予め定められ、相対的に低速のスピードレンジに設定された機種と、相対的に高速のスピードレンジに設定された機種のいずれか一方の機種に設定され、
   前記低速の機種のレーザ素子の配置と、前記高速の機種のレーザ素子の配置とが互いに異なっていることを特徴とする画像形成装置。
2. 請求項１に記載の画像形成装置において、
   前記低速の機種のレーザ素子と前記高速の機種のレーザ素子とを、前記画像形成装置の主走査方向に左右に並べたときに、前記低速の機種のレーザ素子と前記高速の機種のレーザ素子の配置とが左右対称になることを特徴とする画像形成装置。
3. 請求項１に記載の画像形成装置において、
   前記低速の機種のレーザ素子と前記高速の機種のレーザ素子とを、前記画像形成装置の副走査方向に上下に並べたときに、前記低速の機種のレーザ素子と前記高速の機種のレーザ素子の配置とが上下対称になることを特徴とする画像形成装置。
4. 請求項１に記載の画像形成装置において、
   前記高速または低速のいずれか１方の機種のレーザ素子の配置位置は、他方の機種のレーザ素子を該レーザ素子の配置領域の中心点を回転中心として１８０°回転させた位置に一致することを特徴とする画像形成装置。
5. 請求項１〜４のいずれか１に記載の画像形成装置において、
   前記感光体上に走査するレーザビームにより前記感光体上に書き込む画像データの書き込みタイミングを、ソフトウェアによって調整することを特徴とする画像形成装置。
6. 請求項１〜４のいずれか１に記載の画像形成装置において、
   前記感光体上に走査するレーザビームにより前記感光体上に書き込む画像データの書き込みタイミングを、ＦＰＧＡによって調整することを特徴とする画像形成装置。

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