JP5039987B2 - 複数誘電体のｆｉｎｆｅｔ構造および方法 - Google Patents

複数誘電体のｆｉｎｆｅｔ構造および方法 Download PDF

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Description

本発明は、一般にはフィン型電界効果トランジスタ（ＦｉｎＦＥＴ）に関し、より詳細には、複数のゲート誘電体厚を含む改良型のＦｉｎＦＥＴ構造に関する。
トランジスタの寸法を減少させる必要性が存続しているために、新規でより小型のトランジスタが生み出されている。トランジスタ技術における最近の１つの進歩は、ＦｉｎＦＥＴとして知られているフィン型電界効果トランジスタの導入である。参照により本明細書に組み込まれる、Ｈｕ等のU. S. patent 6,413,802（以下では「Ｈｕ特許」）はＦｉｎＦＥＴ構造を開示しており、このＦｉｎＦＥＴ構造は、その中心に沿ってチャネルを有する中央フィンと、フィン構造の端部にソースおよびドレインとを含む。チャネル部分は、ゲート導電体で覆われる。
U. S. patent 6,413,802
ＦｉｎＦＥＴ構造は、トランジスタをベースとするデバイスの寸法を縮小するものの、ＦｉｎＦＥＴを改良し続けることは依然として重要である。以下に記載する本発明は、ＦｉｎＦＥＴの性能を向上させる方法および構造を提供する。
本発明は、複数のフィンを基板にパターン化すること、およびこれらのフィンに第１のゲート誘電体を形成することから始まるフィン型電界効果トランジスタ（ＦｉｎＦＥＴ）構造の形成方法を提供する。次いで、本発明は、マスクを使用して第１のフィンを保護し、保護されていない第２のフィンから第１のゲート誘電体を取り除く。第１のフィンからマスクを取り除いた後で、本発明は、第２のフィンと、第１のフィンを覆う第１のゲート誘電体とに追加のゲート誘電体を形成する。これにより、第２のフィンと比較した場合に厚さの異なるゲート誘電体が第１のフィンに形成される。また、この工程は、第１のフィンには複数層の誘電体を形成し、第２のフィンには追加のゲート誘電体のみを形成する。
ＦｉｎＦＥＴ構造を完成させるために使用される処理ステップは、フィンの中央チャネル領域によって分離されるソース領域およびドレイン領域を形成するためにフィンの端部をドーピングすること、およびチャネル領域を覆うようにゲート導電体を形成することを含む。このゲート誘電体は、ゲート導電体からチャネル領域を絶縁する。
本発明は、基板で異なるタイプのトランジスタにおいてこれらのフィンを利用できる。この状況では、あるタイプのトランジスタが、第１の厚さを有するゲート誘電体を含み、第２のタイプのトランジスタが、第１の厚さとは異なる厚さの第２の厚さを有するゲート誘電体を含むことになる。また、本発明は、複数フィンのトランジスタにおいてこれらのフィンを利用できる。
この処理は、基板から伸長するフィンを覆う異なる厚さのゲート誘電体を有するフィン型電界効果トランジスタ（ＦｉｎＦＥＴ）構造を形成する。これらのフィンは、中央チャネル領域と、このチャネル領域の両側にソース領域およびドレイン領域とを有する。さらに、厚い方のゲート誘電体は、複数層の誘電体を含むことができ、薄い方のゲート誘電体は、それよりも少ない層の誘電体を含むことができる。ゲート誘電体とは異なる材料を含むキャップを、フィンを覆うように配置することができる。
回路領域の別々の部分（コア、Ｉ／Ｏ、キャパシタ他）に異なる電圧範囲を使用するには、デバイスの性能と信頼性を最適化するために、異なる誘電体厚が必要となる。本発明は、複数の厚さの誘電体ＦｉｎＦＥＴ構造および方法を、この構造および方法を将来の技術に位置づける（map）ために提案する。本発明は、デバイスの性能／信頼性を最適化するために、ＦｉｎＦＥＴデザインにおける複数のゲート誘電体およびそれらの製作方法を使用する。複数誘電体のデザインを使用することにより、本発明は、より薄い誘電体が課す限界内にデバイスの電界を保つように設計された複雑な積層方式に関連する密度および性能の代償を回避する。本発明は、ＦＩＮＦＥＴのスケーリング能力にも及んでいる。
本発明のこれら態様および目的ならびにその他の態様および目的は、以下の説明および添付の図面と共に考察する場合に、よりよく認識され理解されるであろう。しかし、以下の説明は、本発明の好ましい諸実施形態およびそれらの数多くの具体的な詳細を示してはいるが、それらは例として示されたものであり、限定するものではないことが理解されるべきである。本発明の範囲内で、本発明の趣旨から逸脱することなく多くの変更と改変を行うことができ、本発明は、そのような改変すべてを含むものである。
本発明は、図面を参照する以下の詳細な説明からよりよく理解されるであろう。
本発明および本発明のさまざまな特徴および有利な詳細は、添付の図面に示され、以下の説明で詳述される非限定的な実施形態に関してより完全に説明される。図面に示されている特徴は、必ずしも一定の尺度に応じて描かれているというわけではないことに留意されたい。周知の構成要素および処理技法の説明は、本発明を必要以上に不明瞭にしないために省略される。本明細書で用いられる例は、本発明が実施され得る方法の理解を容易にすること、またさらには、当業者が本発明を実施できるようにすることだけが意図されている。したがって、それらの例は、本発明の範囲を限定するものとして解釈すべきではない。
図５に示すように、本発明の一実施形態は、基板１１０から伸長するフィン１１２〜１１４を覆う、異なる厚さのゲート誘電体５０２、５０４を有するフィン型電界効果トランジスタ（ＦｉｎＦＥＴ）構造を提供する。厚い方のゲート誘電体５０４は、複数層の誘電体（２００および５００）を含むことができ、薄い方のゲート誘電体５０２は、それよりも少ない層の誘電体（５００のみ）を含む。さらに、追加の誘電体層２００を有するフィン１１４はより小さい（より細い）。というのは、追加の誘電体酸化物層２００の処理は、他のフィン１１２、１１３と比較して、フィン１１４のフィン幅をより消費するからである。フィン１１２〜１１４には、ゲート誘電体とは異なる材料を含むキャップ１１６を配置することができる。図６に示すように、フィン６６は、ゲート導電体６４によって覆われた中央チャネル領域と、チャネル領域の両側のソース領域６０およびドレイン領域６２とを有する。
図１〜図５は、本発明の構造を形成するために利用される例示的な一方法を示している。より具体的には、図１は、基板１１０上でパターン化されたフィン１１２〜１１４とキャップ１１６とを示している。図２は、フィン１１２〜１１４で成長させた第１のゲート誘電体２００を示している。次いで、図３に示すように、本発明は、マスク３００を使用して第１のフィン１１４を保護する。図４では、本発明は、保護されていない第２のフィン１１２、１１３から第１のゲート誘電体を取り除く。第１のフィンからマスクを除去した後（図５に示すように）、本発明は、第２のフィン１１２、１１３と、第１のフィン１１４を覆う第１のゲート誘電体２００とに追加のゲート誘電体５００を形成する。さらに、フィン１１２、１１３に対して行う単一の誘電体酸化物５００の処理と比較して、二重の誘電酸化物２００、５００の処理がフィン１１４のフィン幅をより消費するため、追加の誘電体層２００を有するフィン１１４はより小さい（より細い）。
これにより、第２のフィン１１２、１１３の誘電体５０２の厚さと比較すると、（幅の異なるフィンとなるのと同様に）厚さの異なるゲート誘電体５０４が第１のフィン１１４に形成される。この処理は、第１のフィン１１４には複数層の誘電体２００、５００を形成し、第２のフィンには追加のゲート誘電体５００だけを形成する。
図６および図７に示すように、Ｈｕ特許に記載されている処理ステップなどの追加の処理ステップが、ＦｉｎＦＥＴ構造を完成させるために使用される。例えば、中央チャネル領域によって分離されるソース６０領域およびドレイン領域６２を形成するために、フィン６６の端部がドーピングされる。ゲート導電体６４は、フィン６６のチャネル領域を覆うように形成される。ゲート誘電体２００、５００は、ゲート導電体６４からチャネル領域を絶縁する。
図面には、タイプの数が限定されたＦｉｎＦＥＴが示されるが、当業者であれば、本発明が、基板上で多くの異なるタイプのトランジスタにおいてフィンを利用できることを容易に理解するはずである。例えば、本発明は、相補型トランジスタを同じ基板に形成でき、または異なる電圧要求（voltage requirements）を有するトランジスタを基板の異なる領域に形成できる。したがって、これらの状況では、あるタイプのトランジスタが、第１の厚さを有するゲート誘電体を含み、他のタイプのトランジスタが、第２の厚さを有するゲート誘電体を含むことになる。また、本発明は、複数フィンのトランジスタにおいてフィンを利用することもできる。さらに、当業者であれば、本発明が、２つの異なる厚さのゲート誘電体だけに限定されないことを明確に理解するはずである。それらに限定されるのではなく、図３〜図５に示したマスキング工程および堆積工程を単に繰り返すことによって、本発明を用いて任意の数のゲート誘電体の厚さを形成できる。
図８は、本発明の方法を流れ図で示している。より具体的には、項目８００で、本発明は、基板に複数のフィンをパターン化する、項目８０２で、本発明は、これらのフィンに第１のゲート誘電体を形成する。次いで、本発明は、マスクを使用して第１のフィンを保護し（８０４）、保護されていない第２のフィンから第１のゲート誘電体を取り除く（８０６）。第１のフィンからマスクを除去した後で、本発明は、第２のフィンと、第１のフィンを覆う第１のゲート誘電体とに追加のゲート誘電体を形成する（８０８）。これにより、第２のフィンと比較した場合に厚さの異なるゲート誘電体が第１のフィンに形成される。例えば、一方のゲート誘電体が、他方のゲート誘電体の厚さの２倍を超えることもある。また、この工程は、第１のフィンには複数層の誘電体を形成し、第２のフィンには追加のゲート誘電体のみを形成する。ｎ枚の層を一組のフィン（ＦＩＮ）に形成し、ｎ−１枚を別の組に、ｎ−２枚を第３の組に、等といったように、この工程は、繰返し可能で柔軟性がある。ＦｉｎＦＥＴ構造を完成させるために使用される処理ステップは、フィンの中央チャネル領域によって分離されるソース領域およびドレイン領域を形成するためにフィンの端部をドーピングすること（８１０）、およびチャネル領域を覆うようにゲート導電体を形成することを含む（８１２）。
また、一方法が上では述べられているが、この方法の変形も本発明の範囲内に含まれることが意図されている。例えば、図４は、選択されたフィンからの第１のゲート誘電体２００の除去を示しているが、本発明の方法は、その代わりに、一組のフィン（１１２および１１３）の酸化物の成長を（例えば、フィン側壁へのＮ２注入によって）選択的に遅くし、次いで、１１２／１１３には第１の厚さを、１１４には第２の厚さ（より厚い膜）を生じさせる単一の酸化を実行できる。本発明の別の態様は、層２００を成長させ、フィン１１４を保護した後、本発明が、フィン１１２〜１１３の層２００をエッチング除去するというものである。成長した酸化物（２００）が成長過程中にシリコンを消費するので、これには１１２および１１３本体を薄くする効果がある。層５００が成長した後では、１１２および１１３のフィン本体は、正しい方向にスケーリングされた１１４よりも薄くなっている。すなわち、より高い方の電圧に対してより厚い酸化物およびより厚いフィン本体を有することが望ましいのである。
さらに、酸化物、窒素化合物、ガラス、シリコーン、またはｈｉ−Ｋクラスの誘電体のいずれか等を含む、ゲート誘電体として適切に機能する任意の種類の誘電体も使用することができる。当業者には、本発明の趣旨と範囲内で、追加の同様の方法を使用することもできることが理解されるはずである。
回路領域の別々の部分（コア、Ｉ／Ｏ、キャパシタ他）に異なる電圧範囲を使用するには、デバイスの性能と信頼性を最適化するために、異なる誘電体厚が必要となる。本発明は、複数の厚さの誘電体ＦｉｎＦＥＴ構造および方法を、この構造および方法を将来の技術に位置づける（map）ために開示する。本発明は、デバイスの性能／信頼性を最適化するために、ＦｉｎＦＥＴデザインにおける複数のゲート誘電体およびそれらの製作方法を使用する。複数誘電体のデザインを使用することにより、本発明は、より薄い誘電体が課す限界内にデバイスの電界を保つように設計された複雑な積層方式に関連する密度および性能の代償を回避する。本発明は、ＦｉｎＦＥＴのスケーリング能力にも及んでいる。
好ましい諸実施形態に関して本発明を説明してきたが、添付の特許請求の範囲の趣旨および範囲内の変更形態を用いて本発明を実施することもできることが当業者には理解されよう。
部分的に完成されたＦｉｎＦＥＴ構造の概略図である。 部分的に完成されたＦｉｎＦＥＴ構造の概略図である。 部分的に完成されたＦｉｎＦＥＴ構造の概略図である。 部分的に完成されたＦｉｎＦＥＴ構造の概略図である。 部分的に完成されたＦｉｎＦＥＴ構造の概略図である。 部分的に完成されたＦｉｎＦＥＴ構造の概略図である。 部分的に完成されたＦｉｎＦＥＴ構造の概略図である。 本発明の好ましい一方法を示す流れ図である。

Claims (8)

  1. 基板と、
    前記基板から伸長し、各々が中央チャネル領域、ならびに前記中央チャネル領域の両端にソース領域およびドレイン領域を備える、第１のフィンおよび第２のフィンと、
    前記第１のフィンの前記中央チャネル領域の両側面を覆う第１のゲート誘電体と、
    前記第２のフィンの前記中央チャネル領域の両側面を覆う第２のゲート誘電体と、を備え、
    前記第１のフィンの厚さ（幅）が前記第２のフィンの厚さ(幅)よりも薄く、前記第１のゲート誘電体の厚さが前記第２のゲート誘電体の厚さよりも厚い、フィン型電界効果トランジスタ（ＦｉｎＦＥＴ）構造。
  2. 前記第１のゲート誘電体が複数層の誘電体を含み、前記第２のゲート誘電体が前記複数層よりも少ない層数の誘電体を含む、請求項１に記載のＦｉｎＦＥＴ構造。
  3. 前記第１および前記第２のフィンの各々を覆うキャップをさらに備える、請求項１または２に記載のＦｉｎＦＥＴ構造。
  4. 前記キャップが、前記第１および前記第２のゲート誘電体とは異なる材料を含む、請求項３に記載のＦｉｎＦＥＴ構造。
  5. 基板から伸長する第１のフィンおよび前記第１のフィンの厚さ（幅）よりも厚い厚さ（幅）の第２のフィンを形成することと、
    前記第１および第２のフィンに第１のゲート誘電体を形成すること、
    マスクを使用して前記第１のフィンを保護すること、
    保護されていない前記第２のフィンから前記第１のゲート誘電体を取り除くこと、
    前記第１のフィンから前記マスクを取り除くこと、
    前記第１のゲート誘電体が取り除かれた前記第２のフィンと、前記第１のフィンを覆う前記第１のゲート誘電体とに追加のゲート誘電体を形成すること、
    前記第１および第２のフィンの各々の中央チャネル領域によって分離されるソース領域およびドレイン領域を形成するために前記第１および第２のフィンの端部をドーピングすること、ならびに
    前記中央チャネル領域の各々を覆うゲート導電体を形成することを含み、
    前記ゲート誘電体が、前記ゲート導電体から前記中央チャネル領域を絶縁する、フィン型電界効果トランジスタ（ＦｉｎＦＥＴ）構造の形成方法。
  6. 追加のゲート誘電体を形成する前記工程が、前記第１のフィンには複数層の誘電体を形成し、前記第２のフィンには前記追加のゲート誘電体のみを形成する、請求項５に記載の方法。
  7. 前記第１および第２のフィンを形成する前記工程が、前記第１および第２のフィンの各々を覆うキャップを形成することを含む、請求項５または６に記載の方法。
  8. 前記キャップが、前記ゲート誘電体とは異なる材料を含む、請求項７に記載の方法。
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