JP5011852B2 - 電子デバイスの製造方法 - Google Patents
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Description
本発明は電子デバイスの製造方法に係り、特に、Ｐ（燐）注入後にレジストをアッシング除去する工程を含む電子デバイスの製造方法に関する。
従来より半導体装置の製造工程、液晶パネルや有機ＥＬパネルのアクティブ基板の製造工程等の電子デバイスの製造工程においては、ソース・ドレイン領域等を形成するためにイオン注入法が用いられており、その際のイオン注入マスクとしてはフォトレジストが用いられている。
イオン注入後にはこのフォトレジストマスクを剥離する必要があるが、近年、このフォトレジストマスクの剥離を剥離液を用いたウエット処理に代えて、Ｏ2プラズマを用いたアッシング処理が採用されているので、ここで、図１及び図２を参照して従来のアッシング工程の一例を説明する（例えば、特許文献１参照）。
図１を参照するに、まず、ｐ型シリコン基板２０１に素子分離領域２０２を形成して素子形成領域を区画したのち、素子形成領域の一部にＰをイオン注入してｎ型ウエル領域２０３を形成するとともに、他の素子形成領域にＢをイオン注入してｐ型ウエル領域２０４を形成する。
次いで、熱酸化を施すことによってゲート絶縁膜２０５を形成したのち、全面に多結晶シリコン膜を形成しパターニングすることによってゲート電極２０６，２０７を形成する。
次いで、ｎ型ウエル領域２０３をレジストマスク２０８で覆った状態でｐ型ウエル領域２０４にＰイオン２０９をイオン注入することによってｎ型ソース・ドレイン領域２１０を形成する。
なお、このイオン注入に際して、レジストマスク２０８の表面にＰイオンの注入に伴う変質層２１１が形成される。
次いで、Ｏ2を主成分とし、Ｎ2、Ｈ2、及び、ＣＦ4を添加したガスをプラズマ化したプラズマ中から陽イオン及び電子を除去して中性ラジカルとし、この中性ラジカル雰囲気２１２中でアッシング処理を行うことによって変質層２１１及びレジストマスク２０８を除去する。
なお、このアッシング処理工程において、処理速度を高めるために高温でアッシング処理を行った場合には、未変質のレジストが破裂（ポッピング）する現象を抑えるために、変質層２１１の除去工程を１５０℃の基板温度で行い、変質層２１１を除去したのちに、２００℃の基板温度で未変質のレジストマスク２０８を除去する。
図２を参照するに、次いで、被処理基板を大気中に取り出したのち、硫酸水溶液で洗浄処理してアッシング残渣を除去し、次いで、ｐ型ウエル領域２０４をレジストマスク２１３で覆った状態でｎ型ウエル領域２０３にＢイオン２１４をイオン注入することによってｐ型ソース・ドレイン領域２１５を形成する。
次いで、Ｏ2を主成分とし、Ｎ2、Ｈ2、及び、ＣＦ4を添加したガスをプラズマ化したプラズマ中から陽イオン及び電子を除去して中性ラジカル２１７とし、この中性ラジカル２１７雰囲気中でアッシング処理を行うことによって変質層２１６及びレジストマスク２１３を除去することによってＣＭＯＳトランジスタの基本部分が形成される。
なお、この場合も、ポッピング現象を抑制するために、変質層２１６の除去工程を１５０℃の基板温度で行い、変質層２１６を除去したのちに、２００℃の基板温度で未変質のレジストマスク２１３を除去する。
一方、アッシング工程を一定の基板温度で行うために、基板温度を１８０℃にした状態、変質層を１％のＣＦ4を含んだＯ2プラズマ中でアッシング処理し、変質層を除去したのち、未変質のレジストマスクを５％のＮ2を含んだＯ2プラズマ中でアッシング処理を行うことも提案されている（例えば、特許文献２参照）。
近年の半導体装置の高速化にともなって、駆動電流増加とリーク電流低減の両立を図るために相当回数の不純物注入を繰り返しているが、当然、イオン注入マスクとして使用されたレジストは剥離する必要があり、注入の回数が増えればその分のレジスト剥離回数も増加して製造時間の増加をもたらすことになる。
そこで、近年では、上述のようにレジスト剥離時の基板温度を１５０℃以上の高温として反応速度を高めて、一回当たりのレジスト剥離時間を短縮することが行われている。
また、ロードロック室を備えたアッシング装置等においては、高温処理した半導体ウェハをロードロック室を介して大気中に取り出した場合、アーム等の基板保持具と接触している部分と非接触部分との間で温度むらが発生し、大気中で急冷される際に熱変形が発生して半導体ウェハに反りが生じたり、或いは、熱応力が発生して配線に断線や短絡を発生させる虞がある。
そこで、ロードロック室に冷却機構を設けて、ロードロック室にウェハ載置ステージを設けて、ウェハ載置ステージ上に処理済みの半導体ウェハを載置することによって均一な熱分布とした状態で所定温度まで降温することが提案されている（例えば、特許文献３参照）。
或いは、ロードロック室が大気圧になった時点でロードロック室を開放して処理済みの半導体ウェハを自然冷却すること或いは、ロードロック室を大気圧にする際に不活性ガスをロードロック室内に導入することによって処理済みの半導体ウェハを自然冷却することも提案されている（例えば、特許文献４参照）。
特開平１１−０９７４２１号公報
特開平０５−２７５３２６号公報
特開平１１−３４５７７１号公報
特開２００１−３１９８８５号公報
しかし、本発明者は、鋭意研究の結果、５×１０15ｃｍ-2の高濃度のＰをイオン注入した後のアッシング工程において、シリコン基板におけるＰ注入領域やＰが注入された多結晶シリコン層が不所望にエッチングされるＳｉ掘られ現象が発生することを見出した。
図３は、コンタクトホール形成後の要部断面図であり、電子顕微鏡写真をスケッチしたものである。図３は、ゲート電極の延在方向に平行な断面図として示している。
図３を参照するに、上図に示す正常部に対して、下部に示す異常部においては、Ｐの注入されたシリコン基板２２１のコンタクトホール２２４にかかる一端に窪み２２６が形成されているとともに、コンタクトホール２２４に隣接する領域においても窪み２２７が形成されている。
コンタクトホール２２４に隣接する領域における窪み２２７は、コンタクトホール２２４の形成前に発生しているので、窪み２２６と併せてコンタクトホール２２４の形成工程の前、即ち、Ｐ注入領域を形成した後のアッシング工程が原因であると考えられる。
図４は、ゲート電極用の多結晶シリコン層を形成したのち、ｎチャネル型ＦＥＴ用のゲート電極及びゲート引出電極を形成するためにＰイオンを局所的に注入したのち、マスクとして用いたレジストをアッシングで除去したのちの断面図であり、電子顕微鏡写真をスケッチしたものである。
図４を参照するに、多結晶シリコン層のＰ注入部の膜厚が左端の非注入部に比べて薄くなっており、不所望なエッチングが発生したことを示している。
このようなＳｉ掘られ欠陥は、配線層や拡散抵抗層の抵抗値の増加をもたらし、信号遅延の原因になったり、駆動電流の低下の原因となるという問題がある。
なお、図５の（Ａ）に示すようにＢをイオン注入した場合には、（Ｂ）に示すＰのイオン注入に比べて（Ｃ）に示すＳｉ掘られ欠陥が全く発生しておらず、このような事情はＡｓ等の他の不純物の場合にも同様で、Ｐに特有な現象であることが確認された。
図６はＳｉ掘られ欠陥の分布の説明図であり、（Ａ）はアッシング処理後３０〜６０秒程度の長時間経過したのち、大気中に取り出した場合のＳｉ掘られ欠陥以外の分布をドットとして示したものであり、ウェハ内で概ね一様に分布している。
一方、図６の（Ｂ）は、アッシング処理後１０秒以内の短時間経過後に大気中に取り出した場合のＳｉ掘られ欠陥の分布をドットとして示したものであり、（Ａ）に比べてＳｉ掘られ欠陥分だけ欠陥が増加していることが確認された。
この事実から明らかなように、アッシング処理から大気中に取り出すまでの時間を長くすればウェハが降温してＳｉ掘られ欠陥が発生しにくくなることがわかる。
そこで、本発明の概括的な目的は、燐のイオン注入後のアッシング工程に起因するＳｉ掘られ欠陥の発生を抑制する新規で有用な電子デバイスの製造方法を提供することである。また、本発明の具体的な目的は、Ｐのイオン注入後のアッシング工程に起因するＳｉ掘られ欠陥の発生をスループットを低下させることなく抑制する電子デバイスの製造方法を提供することである。またさらに、本発明の他の具体的な目的は、Ｐのイオン注入後のアッシング工程に起因するＳｉ掘られ欠陥の発生を防止する電子デバイスの製造方法を提供することである。
本発明の一観点によれば、レジストをマスクとしてＳｉ或いはＳｉＧｅからなる半導体領域に燐をイオン注入する工程と、次いで、減圧雰囲気中で加熱しつつ前記レジストをアッシング処理する工程と、次いで、前記アッシング処理され、その温度が１３０℃以下の基板を大気中に取り出す工程と、を含む電子デバイスの製造方法が提供される。
本発明によれば、燐のイオン注入に伴うアッシング処理後の基板を１３０℃以下の温度で大気中に直接取り出しているので、Ｓｉ或いはＳｉＧｅからなる半導体領域に発生するＳｉ掘られ欠陥の発生を抑制できる。
本発明の他の観点によれば、レジストをマスクとしてＳｉ或いはＳｉＧｅからなる半導体領域に燐をイオン注入する工程と、次いで、減圧雰囲気中で加熱しつつ前記レジストをアッシング処理する工程と、次いで、減圧雰囲気中で前記燐を注入した半導体領域の表面を覆う保護膜を形成する工程と、次いで、前記保護膜を形成した基板を大気中に取り出して、基板を冷却した後に該保護膜を除去する工程とを含む電子デバイスの製造方法が提供される。
本発明によれば、燐を注入した半導体領域の表面に保護膜が形成されているので、大気中の水と半導体領域との接触が回避されるので、基板を冷却しない状態で大気中に取り出しても、Ｓｉ掘られ欠陥の発生を防止できる。
本発明のその他の観点によれば、レジストをマスクとしてＳｉ或いはＳｉＧｅからなる半導体領域に燐をイオン注入する工程と、次いで、減圧雰囲気中で加熱しつつ前記レジストをアッシング処理する工程と、次いで、減圧雰囲気中で注入した燐イオンを活性化する熱処理を行う工程とを含む電子デバイスの製造方法が提供される。
本発明によれば、燐にイオン注入に伴うアッシング処理の後に、減圧雰囲気中で活性化熱処理を行うことで、燐はＳｉ等の結晶格子位置に置換されるので反応性が低下するため、Ｓｉ掘られ欠陥の発生を防止できる。
本発明によれば、燐のイオン注入後のアッシング工程に起因するＳｉ掘られ欠陥の発生を抑制する新規で有用な電子デバイスの製造方法を提供できる。
本願発明者は、Ｓｉ掘られ欠陥の発生の原因は、５×１０15ｃｍ-2以上、とりわけ６×１０15ｃｍ-2以上の高ドーズ量の燐（Ｐ）が注入されたウェハがアッシング処理後に高温（特に１３０℃を超える基板温度）時に大気中に曝露されると、露出したイオン注入領域のＰと、大気中のＯとＨとが反応して燐酸（Ｈ3ＰＯ4）を発生させ、このＨ3ＰＯ4がＳｉを溶解するためとの結論に至った。
また、アッシングプラズマにより表面に残留したＦとＨとが反応してＨＦを発生させてイオン注入領域の表面に形成されている２ｎｍ以下の自然酸化膜を溶かしてイオン注入領域を露出させ、上記の反応をより促進することも発見した。
図７は本発明の作用効果の説明図であり、ここで図７を参照して、本発明における課題を解決するための手段を説明する。
図７の上図は、Ｐを５×１０15ｃｍ-2のドーズ量で注入後、ステージ温度を２５０℃にアッシング処理した後の基板１をアームによって取り出す際の基板１の温度分布を示したものであり、アームと接触していない部分の最も高い部分Ｐ1では１５３℃になっているが、アームと接触している部分では、アームとの接触により基板温度が低下して最も低い部分Ｐ2では１１２℃となっている。
なお、この場合のアッシング処理は基板１をピンによりステージから浮かせた状態で行っているので、ステージ温度と基板温度とは異なり、約１００℃程度基板温度が低くなる。
図７の下図は、大気中に取り出した後の基板１におけるＳｉ掘られ欠陥３の分布を示す図であり、アームとの接触部を除いて多数のＳｉ掘られ欠陥３が発生しているのに対して、アームとの接触部ではＳｉ掘られ欠陥３が発生していない。
なお、図における基板１の左側のチップ２におけるＳｉ掘られ欠陥３も少ないが、これは計測機器はオーバフローにより計測ストップしたためであり、実際には多数のＳｉ掘られ欠陥３が発生している。
図８および図９は、Ｓｉ掘られ欠陥のステージ温度依存性の説明図であり、ここでは、ステージ温度を１５０℃、１８０℃、２００℃、２２０℃、及び、２５０℃にした場合の結果を示しており、基板温度としてはステージ温度から１００℃程度引いた温度になっている。また、図におけるドットはＳｉ掘られ欠陥を含む各種の欠陥を示している。
図８および図９から明らかなように、１５０℃〜２２０℃のステージ温度においては、欠陥はランダムな分布を示しているとともに、Ｓｉ掘られ欠陥はほとんどない状態となっている。
一方、ステージ温度を２５０℃にした場合には、アーム型分布を示しており、取り出しアームに接触した領域においては、Ｓｉ掘られ欠陥は見られないものの、アームに接触しなかった領域においては多くのＳｉ掘られ欠陥が発生している。
これは、上記の図７の上図に示したように、ステージ温度を２５０℃とした場合に、アームに接触しなかった領域の基板温度が１５０℃程度になっているのに対して、取り出しアームに接触した領域の基板温度は１３０℃以下になっているためと考えられる。
したがって、ステージ温度を２２０℃以下にした場合には、基板温度は１３０℃以下になるため、大気中に曝露した場合に、Ｈ3ＰＯ4の発生が抑制されて、Ｓｉ掘られ欠陥の発生が低減される。
以上の実験結果から、アッシング処理した基板１をアッシング処理室から大気中へ取り出す際の基板１の温度を１３０℃以下にすることによって、Ｈ3ＰＯ4の発生によるＳｉ掘られ欠陥３を回避することができる。
なお、１３０℃以下の条件は、後述する実験結果より求めた。
そのためには、アッシング処理工程における少なくとも終期の基板１の温度をＨ3ＰＯ4の発生によるＳｉ掘られ欠陥３が発生しない１３０℃以下とすれば良く、それによって、冷却時間を不要にすることができる。
或いは、アッシング処理工程後に、アッシング処理室内において半導体に冷却ガスを吹きつけても良いものであり、それによって、１３０℃以下までに冷却するための時間を大幅に短縮することができるとともに、ロードロック室を備えた場合にもロードロック室の構成を簡素化することができる。
或いは、アッシング処理工程後に、アッシング処理室内において、基板１の底面積の少なくとも３／４以上をアッシング処理直後の基板１より低温の物体、典型的には接触面積を大きくしたアームに基板１を接触させても良いものであり、それによって、冷却時間を不要にすることができる。
この場合、再現良くアームとウェハとの熱交換を生じさせるためには、アームが一定温度になるように、アーム自体に冷媒の循環機構等の冷却機構を設けても良いし、或いは、アームをアッシング処理室外に配置した冷却媒体とスタンバイ時に接触させて冷却しても良いものである。
また、本発明は、電子デバイスの製造方法において、レジストをマスクとしてＳｉ或いはＳｉＧｅからなる半導体に燐をイオン注入したのち、レジストを減圧雰囲気中で加熱しつつアッシング処理、例えば、酸素を主成分とし、少なくとも初期にアッシングを促進する元素を含む励起ガス雰囲気中でアッシング処理し、引き続いて、アッシング処理装置内において、少なくともＰ（燐）の注入領域表面を保護膜で被覆することを特徴とする。
このように、少なくとも燐の注入領域表面を保護膜で被覆することにより、基板１をアッシング処理装置から取り出す際に、燐の注入領域表面が大気に直接曝露されることがないので、Ｓｉ掘られ現象の原因となるＨ3ＰＯ4の発生が抑制される。
このような、保護膜は、追加の励起ガス処理、典型的にはプラズマ処理によって燐の注入領域表面に形成した酸化層でも良いし、或いは、追加の励起ガス処理、典型的にはプラズマ処理によって燐の注入領域表面に形成した炭素及びフッ素の混合物からなる層でも良い。
また、本発明は、電子デバイスの製造方法において、レジストをマスクとしてＳｉ或いはＳｉＧｅからなる半導体に燐をイオン注入したのち、レジストを減圧雰囲気中で加熱しつつアッシング処理、例えば、少なくとも初期にフッ素を含む酸素を主成分とする励起ガス雰囲気中でアッシング処理し、引き続いて、少なくとも真空雰囲気を維持しつつ、注入した燐イオンの活性化のための熱処理を行うことを特徴とする。
なお、この熱処理はゲートバルブを介して接続したアニール装置内で行っても良いし、アッシング装置自体にランプアニール用ランプを設けて行っても良いものである。
このように、注入した燐イオンの活性化のための熱処理を行うことによって、燐はＳｉ結晶におけるＳｉを置換して結晶格子位置に入り、ＨやＯとの結合力が低下するのでＨ3ＰＯ4の発生を抑制することができる。
なお、上述のＳｉ掘られ欠陥３の発生は、燐の注入ドーズ量が、５×１０15ｃｍ-2以上である場合に顕著になり、とりわけ６×１０15ｃｍ-2以上である場合にいっそう顕著になる。
また、上述のアッシング工程は、初期から終期まで同じ励起ガス雰囲気中で行っても好いし、或いは、初期から終期まで同じ基板温度で行っても良いものである。
また、アッシング処理後の基板１は、アッシング処理室から直接大気中に取り出しても良いし、或いは、アッシング処理室からロードロック室を介して大気中に取り出しても良く、ロードロック室を介して大気中に取り出す場合には、最後の基板１の処理を終了したのちロードロック室で冷却時間を要することなく大気中に取り出すことが可能になる。
本発明は、レジストをマスクとしてＳｉ或いはＳｉＧｅからなる半導体に燐をイオン注入したのち、レジストを減圧雰囲気中で１３０℃以下の基板温度でアッシング処理するか、或いは、アッシング処理工程後に、アッシング処理室内において半導体に冷却ガスを吹きつけて１３０℃以下までに冷却するか、或いは、アッシング処理工程後に、アッシング処理室内において基板に基板の底面積の少なくとも３／４以上をアッシング処理直後の基板１より低温の物体、典型的には接触面積を大きくしたアームに接触させて基板温度を１３０℃以下にし、アッシング処理した基板をアッシング処理室から取り出す際の基板の温度を１３０℃以下にすることによって大気中に曝露した時のＨ3ＰＯ4の発生を抑制し、Ｓｉ掘られ欠陥の発生を抑制する。
また、本発明は、レジストをマスクとしてＳｉ或いはＳｉＧｅからなる半導体に燐をイオン注入したのち、レジストを減圧雰囲気中でアッシング処理し、引き続いて、アッシング処理装置内において、追加のプラズマ処理によって燐の注入領域表面に酸化層或いはＣＶＤ法による保護膜で被覆することによって、燐と大気との接触を防止して大気中に曝露した時のＨ3ＰＯ4の発生を防止し、Ｓｉ掘られ欠陥の発生を防止する。
また、本発明は、レジストをマスクとしてＳｉ或いはＳｉＧｅからなる半導体に燐をイオン注入したのち、レジストを減圧雰囲気中でアッシング処理し、引き続いて、少なくとも真空雰囲気を維持した状態で、注入した燐イオンの活性化のための熱処理を行うことによって、燐とＨやＯとの結合力が低下させて、大気中に曝露した時のＨ3ＰＯ4の発生を抑制し、Ｓｉ掘られ欠陥の発生を抑制する。
以下、本発明の実施例について説明する。
（実施例１）
次に、図１０〜図１２を参照して、本発明の実施例１のアッシング方法を説明する。
次に、図１０〜図１２を参照して、本発明の実施例１のアッシング方法を説明する。
図１０は、本発明の実施例に用いるアッシング処理装置の概略的構成図である。
図１０を参照するに、反応チャンバー１０は、シャワー板１３によって分離されたアッシング処理室１１とプラズマ発生室１２を備えるとともに、プラズマ発生室１２上には石英製のマイクロ波透過窓１４を介してマイクロ波導入室１５が設けられており、このマイクロ波導入室１５にはオートチューナ１７を備えたマイクロ波導波管１６を介してマグネトロン１８に接続されている。
また、アッシング処理室１１には、ウェハの出し入れを行うゲートバルブ１９及び排気口２０が設けられているとともに、内部にヒータ２２を格納したステージ２１が設置されており、このステージ２１にはステージ２１から突出するピン２３が設けられており、このピン２３によって被処理基板２４をステージ２１から浮かせた状態で保持する。
また、プラズマ発生室１２にはガス導入管２６に接続するガス導入口２５が設けられており、分岐管２７ａ〜２７ｄ及びマスフローコントローラ２８ａ〜２８ｄを介して、ガス供給源２９ａ〜２９ｄに接続されている。
このアッシング処理装置においては、マスフローコントローラ２８ａ〜２８ｄ、分岐管２７ａ〜２７ｄ、ガス導入管２６、及び、ガス導入口２５を介してガス供給源２９ａ〜２９ｄからプラズマ発生室１２に導入されたＯ2を主成分とするＯ2／Ｎ2／Ｈ2／ＣＦ4混合ガスは、マグネトロン１８で発生されてマイクロ波導波管１６を介してマイクロ波導入室１５に導入され、マイクロ波透過窓１４を透過したマイクロ波によってプラズマ化される。
発生した酸素プラズマを主成分とするプラズマ３０の内の陽イオンと電子を接地されたシャワー板１３によって捕捉し、中性ラジカル（中性活性種）のみをシャワー板１３に設けた孔からアッシング処理室１１に導入し、中性ラジカルにより被処理基板２４上に設けられたレジストマスクをアッシングにより除去する。
次に、図１１及び図１２を参照して、本発明の実施例１のアッシング工程を説明する。
まず、図１１（Ａ）の工程では、ｐ型シリコン基板３１に素子分離領域３２を形成して素子形成領域を区画したのち、素子形成領域の一部にＰをイオン注入してｎ型ウエル領域３３を形成するとともに、他の素子形成領域にＢをイオン注入してｐ型ウエル領域３４を形成する。
図１１（Ａ）の工程ではさらに、熱酸化を施すことによってゲート絶縁膜３５を形成したのち、全面に多結晶シリコン膜を形成しパターニングすることによってゲート電極３６，３７を形成する。
次いで、図１１（Ｂ）の工程では、ｎ型ウエル領域３３をレジストマスク３８で覆った状態でｐ型ウエル領域３４にＰイオン３９をイオン注入することによってｎ型ソース・ドレイン領域４０を形成する。なお、このイオン注入に際して、レジストマスク３８の表面にＰイオンの注入に伴う変質層４１が形成される。
次いで、図１１（Ｃ）の工程では、例えば、Ｏ2ガスを９５５ｓｃｃｍ、Ｎ2ガスを４８５ｓｃｃｍ、Ｈ2ガスを１５ｓｃｃｍ、及び、ＣＦ4ガスを４５ｓｃｃｍ導入して、プラズマ発生室１２の圧力を１Ｔｏｒｒに調整した状態で、１０００Ｗのマイクロ波を導入することによってプラズマを発生させ、このプラズマ中の中性ラジカル４２をアッシング処理室１１に導入して、２２０℃以下に加熱したステージ２１により被処理基板を１３０℃以下に加熱した状態でアッシング処理を行うことによって変質層４１及びレジストマスク３８を除去する。
次いで、図１２（Ａ）の工程では、被処理基板をアッシング処理室１１からゲートバルブ１９を介してアームによって大気中に取り出して硫酸水溶液で洗浄処理したのち、ｐ型ウエル領域３４をレジストマスク４３で覆った状態でｎ型ウエル領域３３にＢイオン４４をイオン注入することによってｐ型ソース・ドレイン領域４５を形成する。
次いで、図１２（Ｂ）の工程では、再び、例えば、Ｏ2ガスを９５５ｓｃｃｍ、Ｎ2ガスを４８５ｓｃｃｍ、Ｈ2ガスを１５ｓｃｃｍ、及び、ＣＦ4ガスを４５ｓｃｃｍ導入して、プラズマ発生室１２の圧力を１Ｔｏｒｒに調整した状態で、１０００Ｗのマイクロ波を導入することによってプラズマを発生させ、このプラズマ中の中性ラジカル４７をアッシング処理室１１に導入して、例えば、２５０℃に加熱したステージ２１により被処理基板を１５０℃程度に加熱した状態でアッシング処理を行うことによって変質層４６及びレジストマスク４３を除去する（図１２（Ｃ））。
このように、本発明の実施例１においては、Ｐのイオン注入に伴うアッシング処理を１３０℃以下の基板温度で行っているので、被処理基板をアッシング処理直後に大気中に直接取り出しても、ゲート電極３７を構成する多結晶シリコン及びｎ型ソース・ドレイン領域４０にＳｉ掘られ欠陥が大量に発生することがない。
なお、上記のイオン注入後のアッシング工程では、図１２（Ｂ）の工程におけるステージ温度を２２０℃以下に加熱し、被処理基板を１３０℃以下に加熱した状態で、アッシング処理を行うことが好ましい。これにより、この後に被処理基板をアッシング処理直後に大気中に直接取り出した際に、ゲート電極３７を構成する多結晶シリコン及びｎ型ソース・ドレイン領域４０にＳｉ掘られ欠陥の発生を抑制できる。
さらに、Ｐが注入された、例えばｎ型ソース・ドレイン領域４０のシリコン基板やゲート電極３７の表面が露出した状態でアッシング処理される場合で、Ｐイオンが活性化される以前のときは、アッシング時の被処理基板の温度を１３０℃以下に加熱することが好ましい。これにより、上記のＳｉ掘られ欠陥の発生をいっそう抑制できる。
（実施例２）
次に、図１３を参照して、本発明の実施例２のアッシング工程を説明するが、Ｂのイオン注入に伴うアッシング処理工程は上記の実施例１と略同様であるので、Ｐのイオン注入に伴うアッシング処理工程のみを説明する。
次に、図１３を参照して、本発明の実施例２のアッシング工程を説明するが、Ｂのイオン注入に伴うアッシング処理工程は上記の実施例１と略同様であるので、Ｐのイオン注入に伴うアッシング処理工程のみを説明する。
まず、図１３（Ａ）の工程では、ｐ型シリコン基板３１に素子分離領域３２を形成して素子形成領域を区画したのち、素子形成領域の一部にＰをイオン注入してｎ型ウエル領域３３を形成するとともに、他の素子形成領域にＢをイオン注入してｐ型ウエル領域３４を形成する。
図１３（Ａ）の工程ではさらに、熱酸化を施すことによってゲート絶縁膜３５を形成したのち、全面に多結晶シリコン膜を形成しパターニングすることによってゲート電極３６，３７を形成し、次いで、ｎ型ウエル領域３３をレジストマスク３８で覆った状態でｐ型ウエル領域３４にＰイオン３９をイオン注入することによってｎ型ソース・ドレイン領域４０を形成する。
次いで、図１３（Ｂ）の工程では、例えば、Ｏ2ガスを９５５ｓｃｃｍ、Ｎ2ガスを４８５ｓｃｃｍ、Ｈ2ガスを１５ｓｃｃｍ、及び、ＣＦ4ガスを４５ｓｃｃｍ導入して、プラズマ発生室１２の圧力を１Ｔｏｒｒに調整した状態で、１０００Ｗのマイクロ波を導入することによってプラズマを発生させ、このプラズマ中の中性ラジカル４２をアッシング処理室１１に導入して、２５０℃に加熱したステージ２１により被処理基板を１５０℃程度に加熱した状態でアッシング処理を行うことによって変質層４１及びレジストマスク３８を除去する。
次いで、図１３（Ｃ）の工程では、アッシング処理室１１内に、ガス供給源２９ｂからＮ2ガスをプラズマ発生室１２を介してプラズマ化することなく導入してＮ2ガス４８によって被処理基板を１３０℃以下に冷却したのち、アッシング処理室１１からゲートバルブ１９を介してアームによって大気中に取り出す。
以降は、上記の実施例１と同様にＢのイオン注入及びアッシング処理を行う。
このように、本発明の実施例２においては、アッシング処理を１５０℃の高温で行ったのち、Ｎ2ガスで１３０℃以下に冷却したのち処理室から取り出しているので、大気と接触した場合にＨ3ＰＯ4の発生が抑制される。その結果、Ｓｉ掘られ欠陥の発生を抑制できる。また、この場合は強制冷却であるので自然冷却に比べて冷却時間を大幅に短縮することができる。
なお、Ｂのイオン注入後のアッシング処理の後に、図１３（Ｃ）の工程と同様に、Ｎ2ガス４８によって被処理基板を１３０℃以下に冷却した後、大気中に取り出すことが好ましい。ゲート電極３７を構成する多結晶シリコン及びｎ型ソース・ドレイン領域４０にＳｉ掘られ欠陥の発生を抑制できる。
さらに、Ｐが注入された、例えばｎ型ソース・ドレイン領域４０のシリコン基板やゲート電極３７の表面が露出した状態でアッシング処理される場合で、Ｐイオンが活性化される以前のときは、Ｎ2ガス４８によって被処理基板を１３０℃以下に冷却したのちに大気中に取り出すことが好ましい。アッシング時の被処理基板の温度を１３０℃以下に加熱することが好ましい。これにより、上記のＳｉ掘られ欠陥の発生をいっそう抑制できる。
（実施例３）
次に、図１４を参照して、本発明の実施例３のアッシング工程を説明するが、Ｂのイオン注入に伴うアッシング処理工程は上記の実施例１と略同様であるので、Ｐのイオン注入に伴うアッシング処理工程のみを説明する。
次に、図１４を参照して、本発明の実施例３のアッシング工程を説明するが、Ｂのイオン注入に伴うアッシング処理工程は上記の実施例１と略同様であるので、Ｐのイオン注入に伴うアッシング処理工程のみを説明する。
まず、上記の実施例２と全く同様の条件でＰをイオン注入したのち、実施例２と全く同様の条件でアッシング処理を行い、次いで、アッシング処理室１１からゲートバルブ１９を介してアーム４９によって被処理基板２４を大気中に取り出す。
図１４はアーム先端部の概略的平面図であり、通常のアームより大型にしており、被処理基板とは被処理基板の底面積の３／４以上の面積で接触することになるので、アーム４９との非接触部においても基板温度が低下して１３０℃以下となる。
以降は、上記の実施例１と同様にＢのイオン注入及びアッシング処理を行う。
このように、本発明の実施例３においては、被処理基板との接触面積の大きな大型のアームを用いているので、１５０℃の高温でアッシング処理を行っても、大気中に取り出す際には、冷却のための特別の待機時間を要することなく、基板温度を１３０℃以下にすることができ、それによって、大気と接触した場合にＨ3ＰＯ4の発生が抑制される。その結果、Ｓｉ掘られ欠陥の発生を抑制できる。
なお、Ｂのイオン注入後のアッシング処理の後に、図１４に示すアーム４９によって被処理基板２４を大気中に取り出すことが好ましい。これにより、ゲート電極３７を構成する多結晶シリコン及びｎ型ソース・ドレイン領域４０にＳｉ掘られ欠陥の発生を抑制できる。
さらに、Ｐが注入された、例えばｎ型ソース・ドレイン領域４０のシリコン基板やゲート電極３７の表面が露出した状態でアッシング処理される場合で、Ｐイオンが活性化される以前のときは、図１４に示すアーム４９によって被処理基板２４を大気中に取り出すことが好ましい。これにより、上記のＳｉ掘られ欠陥の発生をいっそう抑制できる。
（実施例４）
次に、図１５を参照して、本発明の実施例４のアッシング工程を説明するが、Ｂのイオン注入に伴うアッシング処理工程は上記の実施例１と全く同様であるので、Ｐのイオン注入に伴うアッシング処理工程のみを説明する。
次に、図１５を参照して、本発明の実施例４のアッシング工程を説明するが、Ｂのイオン注入に伴うアッシング処理工程は上記の実施例１と全く同様であるので、Ｐのイオン注入に伴うアッシング処理工程のみを説明する。
まず、図１５（Ａ）の工程では、上記の実施例２と全く同様の条件でＰをイオン注入したのち、図１５（Ｂ）の工程では、実施例２と全く同様の条件でアッシング処理を行ってレジストマスクを除去する。
次いで、図１５（Ｃ）の工程では、Ｎ2ガス、Ｈ2ガス、及び、ＣＦ4の供給を停止して、Ｏ2ガスのみ供給することによって、酸素プラズマ５０を発生させ、シャワー板１３をフローティング状態にして、アッシング処理室１１に酸素プラズマ５０を導入して、露出したシリコン表面に５ｎｍ以上、例えば、５〜１０ｎｍ程度の酸化膜５１を形成する。
次いで、アッシング処理室１１からゲートバルブ１９を介してアームによって被処理基板を大気中に取り出したのち、硫酸水溶液で洗浄処理してアッシング残渣を除去し、次いで、ＨＦ処理して酸化膜５１を除去する。
以降は、上記の実施例１と同様にＢのイオン注入及びアッシング処理を行う。
このように、本発明の実施例４においてはアッシング直後の被処理基板の露出面に追加のプラズマ処理を施すことによって酸化膜５１を形成しているので、１３０℃以上の高温状態で被処理基板を大気中に取り出しても、Ｐ注入領域が大気と直接接触することがなく、したがって、Ｈ3ＰＯ4の発生が抑制される。その結果、Ｓｉ掘られ欠陥の発生を抑制できる。
なお、Ｂのイオン注入後のアッシング処理の後に、上述した図１５（Ｃ）の工程と同様に、酸素プラズマ５０によって、露出したシリコン表面に酸化膜５１を形成し、被処理基板を大気中に取り出した後に、アッシング残渣および酸化膜５１の除去を行ってもよい。これにより、ゲート電極３７を構成する多結晶シリコン及びｎ型ソース・ドレイン領域４０にＳｉ掘られ欠陥の発生を抑制できる。
さらに、Ｐが注入された、例えばｎ型ソース・ドレイン領域４０のシリコン基板やゲート電極３７の表面が露出した状態でアッシング処理される場合で、Ｐイオンが活性化される以前のときは、上述した図１５（Ｃ）の工程およびアッシング残渣および酸化膜５１の除去を同様に行うことが好ましい。これにより、上記のＳｉ掘られ欠陥の発生をいっそう抑制できる。
（実施例５）
次に、図１６を参照して、本発明の実施例５のアッシング工程を説明するが、Ｂのイオン注入に伴うアッシング処理工程は上記の実施例１と略同様であるので、Ｐのイオン注入に伴うアッシング処理工程のみを説明する。
（実施例５）
次に、図１６を参照して、本発明の実施例５のアッシング工程を説明するが、Ｂのイオン注入に伴うアッシング処理工程は上記の実施例１と略同様であるので、Ｐのイオン注入に伴うアッシング処理工程のみを説明する。
まず、図１６（Ａ）の工程では、上記の実施例２と全く同様の条件でＰをイオン注入したのち、図１６（Ｂ）の工程では、実施例２と全く同様の条件でアッシング処理を行ってレジストマスクを除去する。
次いで、図１６（Ｃ）の工程では、Ｏ2ガス及びＮ2ガスの供給を停止して、Ｈ2ガス及びＣＦ4を供給することによって、Ｃ及びＦの混合プラズマ５２を発生させ、シャワー板１３をフローティング状態にして、アッシング処理室１１に混合プラズマ５２を導入して、露出したシリコン表面に５ｎｍ以上、例えば、５〜１０ｎｍ程度の炭素とフッ素の混合被膜５３を形成する。
次いで、図１６（Ｃ）の工程の後に、アッシング処理室１１からゲートバルブ１９を介してアームによって大気中に被処理基板を取り出したのち、硫酸水溶液で洗浄処理してアッシング残渣を除去する。この時、混合被膜５３は硫酸水溶液に溶解するので同時に除去される。
以降は、上記の実施例１と同様にＢのイオン注入及びアッシング処理を行う。
このように、本発明の実施例５においてはアッシング直後の被処理基板の露出面に追加のプラズマ処理を施すことによって炭素とフッ素の混合被膜５３を形成しているので、１３０℃以上の高温状態で被処理基板を大気中に取り出しても、Ｐ注入領域が大気と直接接触することがなく、したがって、Ｈ3ＰＯ4の発生が抑制される。その結果、Ｓｉ掘られ欠陥の発生を抑制できる。
なお、Ｂのイオン注入後のアッシング処理の後に、上述した図１６（Ｃ）の工程と同様にして、炭素とフッ素の混合被膜５３を形成し、被処理基板を大気中に取り出した後に、アッシング残渣および混合被膜５３の除去を行ってもよい。これにより、ゲート電極３７を構成する多結晶シリコン及びｎ型ソース・ドレイン領域４０にＳｉ掘られ欠陥の発生を抑制できる。
さらに、Ｐが注入された、例えばｎ型ソース・ドレイン領域４０のシリコン基板やゲート電極３７の表面が露出した状態でアッシング処理される場合で、Ｐイオンが活性化される以前のときは、上述した図１６（Ｃ）の工程およびアッシング残渣および混合被膜５３の除去を同様に行うことが好ましい。これにより、上記のＳｉ掘られ欠陥の発生をいっそう抑制できる。
（実施例６）
次に、図１７を参照して、本発明の実施例６のアッシング工程を説明するが、Ｂのイオン注入に伴うアッシング処理工程は上記の実施例２と略同様であるので、Ｐのイオン注入に伴うアッシング処理工程のみを説明する。
（実施例６）
次に、図１７を参照して、本発明の実施例６のアッシング工程を説明するが、Ｂのイオン注入に伴うアッシング処理工程は上記の実施例２と略同様であるので、Ｐのイオン注入に伴うアッシング処理工程のみを説明する。
まず、図１７（Ａ）の工程では、上記の実施例２と全く同様の条件でＰをイオン注入したのち、図１７（Ｂ）の工程では、実施例２と全く同様の条件でアッシング処理を行ってレジストマスクを除去する。
次いで、図示しないゲートバルブを介して隣接するアニール装置内に被処理基板を搬入したのち、高温で熱処理することによって、注入したＰイオンを活性化処理を行う。
以降は、上記の実施例１と同様にＢのイオン注入及びアッシング処理を行う。
このように、本発明の実施例６においてはアッシング直後に大気中に曝露することなく熱処理を行って注入したＰイオンを活性化してシリコン結晶格子位置に配置しているので、ＨやＯとの反応性が低下し、Ｐ活性化領域５４，５５が大気と直接接触しても、Ｓｉ掘られ欠陥を発生させる程度のＨ3ＰＯ4が発生することがない。その結果、Ｓｉ掘られ欠陥の発生を防止できる。
（実施例７）
次に、本発明の実施例７のアッシング工程を説明するが、Ｂのイオン注入に伴うアッシング処理工程は上記の実施例１と略同様であるので、Ｐのイオン注入に伴うアッシング処理工程のみを図１８（Ａ）〜（Ｃ）を参照しつつ説明する。
次に、本発明の実施例７のアッシング工程を説明するが、Ｂのイオン注入に伴うアッシング処理工程は上記の実施例１と略同様であるので、Ｐのイオン注入に伴うアッシング処理工程のみを図１８（Ａ）〜（Ｃ）を参照しつつ説明する。
図１８（Ａ）〜（Ｃ）は本発明の実施例７のアッシング工程の説明図、図１９は、実施例７のアッシング工程に用いるアッシング処理装置の概略的構成図である。
まず、図１８（Ａ）の工程では、熱酸化を施すことによってゲート絶縁膜３５を形成し、さらに、ゲート絶縁膜３５を覆うように多結晶シリコン膜を形成しパターニングすることによってゲート電極３６，３７を形成する。さらに、ｎ型ウエル領域３３をレジストマスク３８で覆った状態で、ｐ型ウエル領域３４にゲート電極３７をマスクとして６×１０15ｃｍ-2のドーズ量のＰイオン３９をイオン注入することによってｎ型ソース・ドレイン領域４０を形成する。
次いで、図１８（Ｂ）の工程では、アッシング処理を行う。アッシング処理は、例えば、Ｏ2ガスを９５５ｓｃｃｍ、Ｎ2ガスを４８５ｓｃｃｍ、Ｈ2ガスを１５ｓｃｃｍ、及びＣＦ4ガスを４５ｓｃｃｍ導入して、プラズマ発生室１２の圧力を１Ｔｏｒｒに調整した状態で、１０００Ｗのマイクロ波を導入することによってプラズマを発生させ、このプラズマ中の中性ラジカル４２をアッシング処理室１１に導入する。さらに、２５０℃に加熱したステージ２１により基板６５を１５０℃程度に加熱した状態でアッシング処理を行うことによって変質層４１及びレジストマスク３８を除去する。
次いで、図１８（Ｃ）の工程では、基板６５を図１９に示すアッシング処理室６３からゲートバルブ（不図示）およびロードロック室６２を介して、真空状態の表面処理室６４に搬送する。
図１８（Ｃ）の工程ではさらに、表面処理室６４内に不活性ガス、例えばＮ2、Ａｒ、Ｈｅ、Ｎｅ等を導入して常圧に戻し、さらに、基板６５の表面に例えばヘキサメチルジシラン（ＨＤＭＳ）、テトラメチルシクロテトラシラン（ＴＭＣＴＳ）等の有機溶媒やフッ化アンモニウム（ＮＨ4Ｆ）等の無機溶媒をスプレー法によりに噴射する。噴射速度は例えば０．１Ｌ／分〜１Ｌ／分に設定する。この処理により、Ｐが注入されたｎ型ソース・ドレイン領域４０のシリコン基板およびゲート電極３７の表面が撥水性に変化する。その結果、基板の表面に水分が付着しにくくなるので、この後に大気中に取り出す際に、Ｈ3ＰＯ4の発生が抑制され、Ｓｉ掘られ欠陥の発生が抑制される。また、上記の有機溶媒あるいは無機溶媒が基板表面から蒸発することで、蒸発熱により基板の温度を低下させる（少なくとも１３０℃以下）ので、これによってもいっそうＳｉ掘られ欠陥の発生が抑制される。
なお、不活性ガスを導入する際に基板６５に不活性ガスを吹きかけてもよい。これにより有機溶媒の噴射開始時の基板温度を低下させることができるので、有機溶媒の使用量を低減でき、また、有機溶媒の選択範囲が広がる。
次いで、図１８（Ｃ）の工程の後は、表面処理室６４から基板６５を大気中に取り出したのち、硫酸水溶液で洗浄処理してアッシング残渣を除去する。この時、被処理基板の表面は清浄化される。
次いで、Ｂのイオン注入及びアッシング処理を行う。具体的には、Ｂのイオン注入は上記の実施例１と同様に行い、その後の工程は、上記の図１８（Ｃ）の工程と同様に行う。 このように、本発明の実施例７においては、アッシング処理を行った後で基板表面に上記の有機溶媒あるいは無機溶媒を噴射することで、Ｐがイオン注入されたｎ型ソース・ドレイン領域４０のシリコン基板およびゲート電極３７の表面が撥水性に変化する。このように、撥水性に改質してから大気中に取り出すので、水分の付着が回避されＨ3ＰＯ4の発生が抑制される。これにより、ｎ型ソース・ドレイン領域４０のシリコン基板およびゲート電極３７の表面にＳｉ掘られ欠陥の発生が抑制される。また、有機溶媒あるいは無機溶媒の蒸発により基板が冷却されるので、大気中への取出しの際の基板温度が低下しているため、Ｓｉ掘られ欠陥の発生がいっそう抑制される。
（実施例８）
次に、本発明の実施例８のアッシング工程を説明するが、Ｂのイオン注入に伴うアッシング処理工程は上記の実施例１と略同様であるので、Ｐのイオン注入に伴うアッシング処理工程のみを図２０（Ａ）および（Ｂ）を参照しつつ説明する。
次に、本発明の実施例８のアッシング工程を説明するが、Ｂのイオン注入に伴うアッシング処理工程は上記の実施例１と略同様であるので、Ｐのイオン注入に伴うアッシング処理工程のみを図２０（Ａ）および（Ｂ）を参照しつつ説明する。
図２０（Ａ）および（Ｂ）は本発明の実施例８のアッシング工程の説明図である。
まず、図２０（Ａ）の工程では、実施例７の図１８（Ａ）と同様にして、パターニングされたゲート絶縁膜３５およびゲート電極３６，３７を形成する。さらに、ｐ型ウエル領域３４にゲート電極３７をマスクとして６×１０15ｃｍ-2のドーズ量のＰイオン３９をイオン注入することによってｎ型ソース・ドレイン領域４０を形成する。
次いで、図２０（Ｂ）の工程では、アッシング処理とｐ型ウエル領域３４のシリコン基板およびゲート電極３７の表面を覆う酸化膜の形成処理を同時に行う。アッシング処理及び酸化膜７１の形成処理は、具体的には、例えば、Ｏ2ガスを１０００ｓｃｃｍ導入して、プラズマ発生室１２の圧力を１Ｔｏｒｒに調整した状態で、１０００Ｗのマイクロ波を導入することによってプラズマを発生させ、このプラズマ中の中性ラジカル７０をアッシング処理室１１に導入する。さらに、被処理基板を１００℃〜５００℃の温度範囲、例えば４００℃に加熱することで、変質層４１及びレジストマスク３８が除去されると共にｎ型ソース・ドレイン領域４０のシリコン基板およびゲート電極３７の表面に厚さ５ｎｍ以上、例えば５ｎｍ〜１０ｎｍの酸化膜７１を形成する。なお、被処理基板の加熱温度が１００℃未満では、アッシング反応が起こり難くなり、５００℃を超えると被処理基板の冷却時間が過大となる。
次いで、図２０（Ｂ）の工程の後は、アッシング処理室から基板をゲートバルブを介して大気中に取り出したのち、硫酸水溶液で洗浄処理してアッシング残渣を除去し、次いで、ＨＦ処理を行い酸化膜７１を除去する。
次いで、Ｂのイオン注入及びアッシング処理を行う。具体的には、Ｂのイオン注入は上記の実施例１と同様に行い、その後の工程は、上記の図２０（Ｂ）の工程と同様に行う。
このように、本発明の実施例８においては、アッシング処理と同時にＰが注入されたｎ型ソース・ドレイン領域４０のシリコン基板およびゲート電極３７の表面に酸化膜７１を形成したのちに基板を大気中に取り出すので、ｎ型ソース・ドレイン領域４０のシリコン基板の表面およびゲート電極３７の表面が保護される。したがって、Ｓｉ掘られ欠陥の発生が防止される。
（実施例９）
本願発明者は、３００ｍｍ基板において、基板の大型化のために、基板１枚あたりのＳｉ掘られ欠陥の個数が増加しているという問題を発見した。
本願発明者は、３００ｍｍ基板において、基板の大型化のために、基板１枚あたりのＳｉ掘られ欠陥の個数が増加しているという問題を発見した。
図２１は、３００ｍｍ基板でのＳｉ掘られ欠陥の分布の説明図である。
図２１を参照するに、先の図１１に示した実施例１のＰのイオン注入（但しドーズ量６×１０15ｃｍ-2）を行ったのち、ステージ温度を３００℃に設定してアッシング処理し、その直後にアーム８５によって大気中に取り出した場合の３００ｍｍ基板８１のＳｉ掘られ欠陥の分布を示している。アーム８５と接触していない部分のチップ８２にはＳｉ掘られ欠陥８３（ドットで示す。）が発生している。一方、アーム８５と接触している部分のチップ８２ではＳｉ掘られ欠陥の数は少ない。なお、アーム８５の紙面下側のチップ８２ａにはＳｉ掘られ欠陥が発生していないように見えるが、実際はＳｉ掘られ欠陥が多数発生しており、欠陥検査機の事情で表示されていないだけである。このようなＳｉ掘られ欠陥の分布の様子は、先の図７に示す分布と略同様である。
図２２は、３００ｍｍ基板でのＳｉ掘られ欠陥数と取り出し温度との関係図である。
図２２を参照するに、３００ｍｍ基板の取り出し温度を８０℃に設定した場合でも、１枚の基板当たり、約数十個のＳｉ掘られ欠陥が発生している。このようなＳｉ掘られ欠陥の発生は、ＣＭＯＳトランジスタのソース・ドレイン領域の多結晶シリコン層を不所望にエッチングするため、ソース・ドレインのシート抵抗の上昇による駆動電流の低下や、駆動電流のばらつきの増大を招くおそれがあり、その場合、トランジスタ特性の劣化を招くという問題を生じる。
そこで、本願発明者は、５×１０15ｃｍ-2以上、とりわけ６×１０15ｃｍ-2以上の高ドーズ量のＰが注入された基板のアッシング処理後のＳｉ掘られ欠陥の発生をいっそう低減することを目的として、次に説明する本発明の実施例９をなしたものである。
本発明の実施例９は、Ｐのイオン注入に伴うアッシング処理の後に、Ｐを注入したシリコン基板やゲート電極の表面を覆う保護膜を形成する。保護膜によってＨ3ＰＯ4の発生を抑制し、Ｓｉ掘られ欠陥の発生を防止する。以下、図２３〜図２５を参照しつつ、半導体装置の製造方法を説明する。
図２３〜図２５は本発明の実施例９の半導体装置の製造工程図である。図中、先に説明した部分に対応する部分には同一の参照符号を付し、説明を省略する。
最初に、図２３（Ａ）の工程では、ｐ型シリコン基板３１に素子分離領域３２を形成して素子形成領域を区画したのち、素子形成領域の一部にＰをイオン注入してｎ型ウエル領域３３を形成するとともに、他の素子形成領域にＢをイオン注入してｐ型ウエル領域３４を形成する。
図２３（Ａ）の工程ではさらに、次いで、熱酸化を施すことによってゲート絶縁膜３５を形成したのち、全面に多結晶シリコン膜を形成しパターニングすることによってゲート電極３６，３７を形成する。
図２３（Ａ）の工程ではさらに、シリコン基板の表面およびゲート電極３６，３７を覆う絶縁膜、例えばシリコン酸化膜やシリコン窒化膜を形成し、さらにエッチバックしてゲート電極３６，３７およびゲート絶縁膜３５の側壁面を覆う側壁絶縁膜９１を形成する。
次いで、図２３（Ｂ）の工程では、ｐ型ウエル領域３４にｎ型ソース・ドレイン領域４０を形成する。具体的には、ｎ型ウエル領域３３をレジストマスク３８で覆った状態でｐ型ウエル領域３４にゲート電極３７および側壁絶縁膜９１をマスクとしてドーズ量６×１０15ｃｍ-2のＰイオン３９を注入することによってｎ型ソース・ドレイン領域４０を形成する。なお、このイオン注入に際して、レジストマスク３８の表面にＰイオンの注入に伴う変質層４１が形成される。
次いで、図２３（Ｃ）の工程では、アッシング処理により、変質層４１及びレジストマスク３８を除去する。具体的には、例えば、図１０に示すマイクロ波型のアッシング処理装置を用いて、例えば、Ｏ2ガスを例えば３５００ｓｃｃｍ、及び、ＣＦ4ガスを例えば３５ｓｃｃｍ導入して、プラズマ発生室１２の圧力を１Ｔｏｒｒの減圧雰囲気で、１０００Ｗのマイクロ波を導入することによってプラズマを発生させる。プラズマ中の陽イオンおよび電子を者和ヘッドにより除去して中性ラジカル４２をアッシング処理室１１に導入して、基板を例えば２５０℃に加熱した状態でアッシング処理を行うことによって変質層４１及びレジストマスク３８を除去する。アッシング処理は、処理開始から変質層４１及びレジストマスク３８の除去が完了するまでの時間の１．５倍〜２倍程度の時間で行ってもよい。これにより、変質層４１及びレジストマスク３８がより完全に除去される。
なお、アッシング処理のプロセスガスとして、Ｎ2ガスを例えば５００ｓｃｃｍ、Ｈ2ガスを例えば５００ｓｃｃｍを用いて、例えば圧力１Ｔｏｒｒの減圧雰囲気としてもよい。 次いで、図２４（Ａ）の工程では、減圧雰囲気を維持したまま、化学気相成長（ＣＶＤ）法により、図２３（Ｃ）の変質層４１及びレジストマスク３８が除去された構造体の表面を覆う保護膜８５を形成する。保護膜８５は、シリコン基板、ポリシリコン、および側壁絶縁膜９１とエッチング選択性を有する材料から選択される。保護膜８５がシリコン酸化膜の場合、保護膜８５は、具体的には、減圧ＣＶＤ装置の成膜室に、ＳｉＨ4ガスを例えば１０００ｓｃｃｍ、及び、Ｎ2Ｏガスを例えば２００００ｓｃｃｍ導入し、圧力を３Ｔｏｒｒの減圧雰囲気で、基板を４００℃に加熱し、周波数１３．５６ＭＨｚの高周波電力（例えば２ｋＷ）を投入し、例えば２ｎｍ〜５ｎｍの厚さに形成する。
なお、シリコン酸化膜を形成するためのプロセスガスは、ＳｉＨ4ガス等のシラン系ガスの代わりにＴＥＯＳ（テトラエトキシシラン）等を用いてもよく、あるいは、ＣＨ4ガス、Ｃ2Ｈ2ガス、Ｃ2Ｈ4ガス、およびＣ2Ｈ6ガスの少なくとも１種の炭化水素系ガスを用いてもよい。シラン系ガスおよび炭化水素系ガスはシリコンを侵蝕する作用がないため、ソース・ドレイン領域やゲート電極の表面の侵蝕を回避できる。その結果、ソース・ドレイン領域４０のシート抵抗の増加を回避できる。
また、シリコン酸化膜を形成するためのプロセスガスは、ＣＨ3Ｆガス、ＣＨ2Ｆ2ガス、およびＣＨＦ3ガスの少なくとも１種のフッ素系ガスを用いてもよい。但し、フッ素系ガスを用いる場合は、フッ素ラジカルが過度に発生しないようにプラズマ密度を制御すべきであり、これにより、フッ素ラジカルがシリコン基板およびゲート電極を過度にエッチングすることを回避する。また、図２３（Ｃ）の工程で不所望の残渣４１ａが残留する場合があり、この工程において残渣４１ａ上にも保護膜８５が形成されるが、次の工程において残渣４１ａを除去可能である。
図２４（Ａ）の工程ではさらに、基板を成膜室から大気中に取り出す。Ｐイオンが６×１０15ｃｍ-2のドーズ量で注入されたｎ型ソース・ドレイン領域４０およびゲート電極３７は保護膜８５に覆われているので、基板が８０℃あるいはさらに高温でも、大気中の水分にｎ型ソース・ドレイン領域４０およびゲート電極３７中のＰとが接触しないためＨ3ＰＯ4の発生が回避され、Ｓｉ掘られ欠陥の発生を防止できる。また、基板温度が低下する前に大気中に取り出せるので、保護膜形成工程を追加したために生じたスループットの低下を抑制できる。
次いで、図２４（Ｂ）の工程では、保護膜８５、酸化膜８２、および残渣４１ａを除去する。保護膜８５がシリコン酸化膜の場合は、硫酸水溶液あるいはアンモニア水溶液で洗浄処理してシリコン酸化膜および残渣を完全に除去する。なお、ｎ型ソース・ドレイン領域４０およびゲート電極３７の表面は、アッシング工程で形成された酸化膜８２が除去されるため、１ｎｍ〜２ｎｍ程度の凹みが形成されるがわずかであるので、ソース・ドレインのシート抵抗が増大するほどではない。
次いで、図２４（Ｃ）の工程では、ｐ型ウエル領域３４をレジストマスク４３で覆った状態でｎ型ウエル領域３３にＢイオン４４をイオン注入することによってｐ型ソース・ドレイン領域４５を形成する。なお、このイオン注入に際して、レジストマスク４３の表面にＢイオンの注入に伴う変質層４６が形成される。
次いで、図２５（Ａ）の工程では、アッシング処理により、変質層４６及びレジストマスク４３を除去する。具体的には、図２３（Ｃ）の工程と同様の条件で行う。アッシング処理は、処理開始から変質層４６及びレジストマスク４３の除去が完了するまでの時間の１．５倍〜２倍程度の時間で行ってもよい。これにより、変質層４６及びレジストマスク４３がより完全に除去され、さらに、ｐ型ウエル領域３４のシリコン基板およびゲート電極３６の表面に例えば１ｎｍ〜２ｎｍの厚さの酸化膜が形成される。
次いで、図２５（Ｂ）の工程では、減圧雰囲気を維持したまま、ＣＶＤ法により、図２５（Ａ）の変質層４６及びレジストマスク４３が除去された構造体の表面を覆う保護膜９０を形成する。すなわち、保護膜９０は、ｎ型ソース・ドレイン領域４０のシリコン基板表面、ｐ型ソース・ドレイン領域４５のシリコン基板表面（酸化膜）を覆い、さらに、ゲート電極３６，３７、側壁絶縁膜９１、および素子分離領域３２を覆う。保護膜９０の形成は先の図２４（Ａ）の工程と同様にして行う。なお、酸化膜８９の厚さを２ｎｍ以下に抑えることにより、後の図２５（Ｃ）の工程で生じるｐ型ソース・ドレイン領域４５の表面の凹みが浅くなり、酸化膜８９の形成に起因するｐ型ソース・ドレイン領域４５の深さの減少が抑制されるので、ｐ型ソース・ドレイン領域４５のシート抵抗の増加が抑制される。
なお、アッシング処理のガスとして、図２３（Ｃ）の工程と同様にＮ2ガスとＨ2ガスを用いてもよい。これにより、ｐ型ソース・ドレイン領域４５のシート抵抗の増加がいっそう抑制される。
図２５（Ｂ）の工程ではさらに、基板を成膜室から大気中に取り出す。Ｐイオンが６×１０15ｃｍ-2のドーズ量で注入されたｎ型ソース・ドレイン領域４０およびゲート電極３７は保護膜９０に覆われているので、基板が８０℃あるいはさらに高温でも、大気中の水分にｎ型ソース・ドレイン領域４０およびゲート電極３７中のＰとが接触しないためＨ3ＰＯ4の発生が回避され、Ｓｉ掘られ欠陥の発生をいっそう防止できる。また、基板温度が低下する前に大気中に取り出せるので、保護膜９０の形成工程を追加したために生じたスループットの低下を抑制できる。
次いで、図２５（Ｃ）の工程では、保護膜９０および残渣４６ａを除去する。保護膜９０および残渣４６ａの除去は、図２４（Ｂ）の工程と同様にして行う。
図２５（Ｃ）の工程ではさらに、ＰイオンおよびＢイオンの活性化処理を行う。活性化処理は、基板をアニール装置内に搬入し、例えば１０００℃の高温で熱処理を行う。これによりＰイオンがシリコン原子と結合し安定な状態になるため、これ以降の工程ではＳｉ掘られ欠陥の発生が防止される。
図２５（Ｃ）の工程の後に、シリサイド化工程、配線層形成工程、およびパッシベーション膜形成工程等を行い、半導体装置が形成される。
このように、本発明の実施例９においては、アッシング処理を行った後で、Ｐが注入されたｎ型ソース・ドレイン領域４０のシリコン基板およびゲート電極３７の表面を覆う保護膜８５を形成するので、ｎ型ソース・ドレイン領域４０のシリコン基板の表面およびゲート電極３７の表面が保護される。したがって、Ｓｉ掘られ欠陥の発生が抑止される。
さらに、Ｂのイオン注入を行ってｐ型ソース・ドレイン領域４５を形成した後のアッシング処理を行った後においても、Ｐが注入されたｎ型ソース・ドレイン領域４０のシリコン基板およびゲート電極３７の表面を覆う保護膜９０を形成するので、Ｓｉ掘られ欠陥の発生がいっそう抑止される。
なお、図２３（Ｃ）あるいは図２５（Ａ）のアッシング処理工程では、マイクロ波型ダウンフローアッシング装置の代わりに誘導結合プラズマ（ＩＣＰ）型ダウンフローアッシング装置を用いてもよい。これにより、中性ラジカルの密度が向上するので、変質層およびレジストマスクの除去の効率を向上でき、処理時間を短縮できる。
また、図２４（Ａ）あるいは図２５（Ｂ）の工程の保護膜の形成処理は、減圧ＣＶＤ装置の代わりに、ＩＣＰ型ＣＶＤ装置を用いてもよい。この場合、成膜室に、例えばＳｉＨ4ガスを例えば１０００ｓｃｃｍ、及び、Ｎ2Ｏガスを例えば２００００ｓｃｃｍ導入し、圧力を例えば３Ｔｏｒｒの減圧雰囲気で、基板を４００℃に加熱し、ＩＣＰコイルに周波数１３．６５ＭＨｚの高周波電力（例えば２ｋＷ）を投入し、基板に周波数８００ｋＨｚの高周波電力を印加し、例えば１ｎｍ〜５ｎｍの厚さのシリコン酸化膜を形成する。ＩＣＰ型ＣＶＤ装置を用いることにより保護膜の堆積速度を向上できる、処理時間を短縮できる。なお、保護膜は、Ｓｉ−４ＣＨ3ガスとＣＯ2ガスのプロセスガスを用いたＳｉＣ膜（例えば厚さ１ｎｍ〜５ｎｍ）としてよい。
なお、図２３（Ｃ）の工程と図２４（Ａ）の工程、あるいは、図２５（Ａ）および（Ｂ）のアッシング処理工程と保護膜成膜工程とを、アッシング処理装置とＣＶＤ装置が一体となった装置を用いてもよい。
以上、本発明の各実施例を説明してきたが、本発明は各実施例に記載した条件・構成に限られるものではなく、各種の変更が可能であり、例えば、上記の各実施例においては、Ｂのイオン注入に伴うアッシング工程をＰのイオン注入に伴うアッシング工程と異なる条件で行っているが、Ｐのイオン注入に伴うアッシング工程と同じ条件で行っても良いものであり、それによってアッシング処理レシピを不純物種毎に変更する必要がなくなる。
また、上記の各実施例においては、Ｐのイオン注入に伴うアッシング工程を中性ラジカル雰囲気中で行っているが、中性ラジカル雰囲気に限られるものではなく、発生したままのプラズマ雰囲気中で行っても良いものである。
また、上記の各実施例においては、Ｐのイオン注入に伴うアッシング工程全体を同一の励起ガス雰囲気中で行っているが、同一の励起ガス雰囲気に限られるものではなく、変質層の除去が終了した後にＣＦ4ガスの供給を停止して、Ｏ2及びＮ2ガスによる励起ガス雰囲気中で未変質のレジストマスクのアッシング処理を行っても良いものである。
また、上記の実施例１においては、Ｐのイオン注入に伴うアッシング工程全体を同一の基板温度で行っているが、同一の基板温度である必要はなく、アッシング終了直前の基板温度が１３０℃以下であれば良く、アッシング初期においては１５０℃等の高温でアッシング処理を行っても良いものである。
さらには、アッシング初期においても１３０℃以下の基板温度でアッシング処理を行い、アッシング終了直前の基板温度をアッシング初期の基板温度より低下させても良いものであり、それによって、Ｓｉ掘られ欠陥の発生をより確実に低減することができる。
また、上記の各実施例においては、Ｓｉ掘られ現象をＰを注入したｎ型ソース・ドレイン領域及びｎ型ゲート電極に起こる現象として説明しているが、これらの機能を有する領域に限られるものではなく、Ｐをイオン注入した領域全てに起こる現象である。
例えば、上記の各実施例においては、説明を簡単にするためにソース・ドレイン領域の形成工程として説明しているが、ｎ型ウエル領域の形成工程、ｎ型チャネルドープ工程、ｎ型エクステンション領域の形成工程等においても同様の現象が起こるものであり、特に、ドーズ量が５×１０15ｃｍ-2以上、とりわけ６×１０15ｃｍ-2以上の場合には上述のアッシング工程を採用することが好ましい。なお、上記ドーズ量の上限は、特には限定されないが、シリコン中のＰの固溶限界に設定されるべきである。この固溶限界以上のドーズ量のＰを注入するとシリコンの結晶性の劣化等の悪影響を及ぼす可能性があるからである。さらに、ソース・ドレイン領域やゲート電極のポリシリコン等の高濃度の不純物注入が要求される領域へのＰのドーズ量の上限として、好ましくは２×１０16ｃｍ-2である。
また、ｐｎｐバイポーラトランジスタのベース領域、ｎｐｎバイポーラトランジスタのエミッタ領域、ｎ型拡散抵抗領域、或いは、配線状のパターニングする前の多結晶シリコン層にＰをイオン注入した場合にも発生する現象である。
また、Ｈ3ＰＯ4はシリコン窒化膜をエッチングするので、このＳｉ掘られ現象は、半導体基板を被覆するシリコン窒化膜のシリコン窒化膜掘られ現象も広義に含むものである。
また、上記の各実施例においては、シリコン基板を例に説明しているが、シリコン基板自体に限られるものではなく、ＳＯＳ構造或いはＳＯＩ構造における素子形成領域を構成するシリコン層にも適用されるものである。
さらには、シリコン基板或いはシリコン層に限られるものではなく、ＳｉＧｅ基板或いはＳｉＧｅ層、Ｃを添加したＳｉＧｅ基板或いはＳｉＧｅ層にも適用されるものである。
また、上記の各実施例においては、配線を多結晶シリコン層を例に説明しているが、多結晶シリコンに限られるものではなく、Ａｌ等を含む多結晶シリコン層或いは多結晶ＳｉＧｅ層にも適用されるものである。
また、上記の各実施例においては、アッシング処理装置をゲートバルブを介して被処理基板を直接大気中に取り出す装置として説明しているが、ロードロック室を設けたアッシング処理装置にも適用されるものであり、この場合には、ロードロック室に冷却機構を設けなくても、最終被処理基板のアッシング処理を終了したのち、ロードロック室に搬入した直後に冷却時間をおくことなく大気中に取り出すことができる。
また、上記の実施例３においては、特に言及していないが、再現良くアームとウェハとの熱交換を生じさせるために、アームが一定温度になるように、アーム自体に冷媒の循環機構等の冷却機構を設けても良いし、或いは、アームをアッシング処理室外に配置した冷却媒体とスタンバイ時に接触させて冷却しても良いものであり、それによって、処理枚数とともに熱が溜まってアーム自体の温度が上昇する現象を回避することができる。
また、上記の実施例６においては、ゲートバルブを介して隣接するアニール装置を用いて活性化のための熱処理を行っているが、アッシング処理装置自体にアニール用のランプを設けてＲＴＡ（Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）処理によりアッシング処理装置内において連続して熱処理を行っても良いものである。
また、Ｐのイオン注入後で、Ｐイオンを活性化処理までのアッシング工程は、実施例１〜５および７〜８のいずれのアッシング処理を行ってもよい。これによりＳｉ掘られ欠陥の発生がいっそう抑制される。
本発明の活用例としては、半導体装置の製造工程におけるＰのイオン注入に伴うアッシング工程が典型的なものであるが、半導体装置の製造工程に限られるものではなく、液晶パネルや有機ＥＬパネルのアクティブ基板等の他の電子デバイスの製造工程にも適用されるものであり、その場合のＰイオン注入対象は、多結晶シリコン或いはアモルファスシリコンになる場合もある。
なお、以上の説明に関してさらに以下の付記を開示する。
（付記１） レジストをマスクとしてＳｉ或いはＳｉＧｅからなる半導体領域に燐をイオン注入する工程と、
次いで、減圧雰囲気中で加熱しつつ前記レジストをアッシング処理する工程と、
次いで、前記アッシング処理され、その温度が１３０℃以下の基板を大気中に取り出す工程と、を含む電子デバイスの製造方法。
（付記２） 前記アッシング処理工程における少なくとも終期の基板の温度を１３０℃以下にすることを特徴とする付記１記載の電子デバイスの製造方法。
（付記３） 前記アッシング処理工程と大気中に取り出す工程との間に、減圧雰囲気中で前記基板を強制的に冷却する工程をさらに含むことを特徴とする付記１または２記載の電子デバイスの製造方法。
（付記４） 前記冷却工程は、前記半導体領域に冷却ガスを吹きつけることを特徴とする付記３記載の電子デバイスの製造方法。
（付記５） 前記冷却工程は、前記基板に、該基板の底面積の少なくとも３／４以上を前記アッシング処理直後の基板よりも低温の物体に接触させることを特徴とする付記３記載の電子デバイスの製造方法。
（付記６） 前記物体は基板を保持して大気中に取り出すためのアームであり、該アーム自体雰囲気温度よりも低温に冷却することを特徴とする付記５記載の電子デバイスの製造方法。
（付記７） 前記アームを、冷却媒体に接触させて冷却することを特徴とする付記６記載の電子デバイスの製造方法。
（付記８） 前記アッシング処理工程と大気中に取り出す工程との間に、不活性ガス雰囲気中で前記半導体領域の表面を撥水性に改質する工程をさらに含むことを特徴とする付記１または２記載の電子デバイスの製造方法。
（付記９） 前記改質工程は、前記基板の表面に撥水性に改質する液体を噴射することを特徴する付記１または２記載の電子デバイスの製造方法。
（付記１０） レジストをマスクとしてＳｉ或いはＳｉＧｅからなる半導体領域に燐をイオン注入する工程と、
次いで、減圧雰囲気中で加熱しつつ前記レジストをアッシング処理する工程と、
次いで、減圧雰囲気中で前記燐を注入した半導体領域の表面を覆う保護膜を形成する工程と、
次いで、前記保護膜を形成した基板を大気中に取り出して、基板を冷却した後に該保護膜を除去する工程とを含む電子デバイスの製造方法。
（付記１１） 前記保護膜の形成工程は、励起ガス処理によって前記燐の注入領域の表面を酸化させて酸化膜を形成することを特徴とする付記１０記載の電子デバイスの製造方法。
（付記１２） 前記保護膜の形成工程は、ＣＶＤ法により保護膜を形成することを特徴とする付記１０記載の電子デバイスの製造方法。
（付記１３） 前記保護膜の形成工程は、ＣＶＤ法により前記燐の注入領域の表面に炭素及びフッ素の混合物からなる層を形成することを特徴とする付記１２記載の電子デバイスの製造方法。
（付記１４） 前記保護膜の形成工程は、ＣＶＤ法によりシラン系ガスあるいは炭化水素系ガスを用いて保護膜を形成することを特徴とする付記１２記載の電子デバイスの製造方法。
（付記１５） 前記アッシング処理工程において、プロセスガスとしてＮ2ガスおよびＨ2ガスを用いてアッシング処理を行うことを特徴する付記１０〜１４のうち、いずれか一項記載の電子デバイスの製造方法。
（付記１６） 前記アッシング処理工程は、基板温度を１００℃〜５００℃に設定し、酸素ガスを供給してアッシング処理を行うと共に前記燐の注入領域の表面に酸化膜を形成する保護膜形成工程を同時に行うことを特徴とする付記１０記載の電子デバイスの製造方法。
（付記１７） 前記燐のイオン注入工程の前に、
シリコン基板上にゲート絶縁膜を形成する工程と、
前記シリコン基板上に、前記チャネル領域に対応して、前記ゲート絶縁膜を介してゲート電極を形成する工程と、
前記ゲート絶縁膜およびゲート電極の両側面上に側壁絶縁膜を形成する工程をさらに含み、
前記燐のイオン注入工程は、前記ゲート電極および側壁絶縁膜をマスクとしてソース・ドレイン拡散領域を形成し、
前記保護膜の形成工程は、側壁絶縁膜に対してエッチング選択性を有する材料からなる保護膜が形成されることを特徴とする付記１０〜１６のうちいずれか一項記載の電子デバイスの製造方法。
（付記１８） レジストをマスクとしてＳｉ或いはＳｉＧｅからなる半導体領域に燐をイオン注入する工程と、
次いで、減圧雰囲気中で加熱しつつ前記レジストをアッシング処理する工程と、
次いで、減圧雰囲気中で注入した燐イオンを活性化する熱処理を行う工程とを含む電子デバイスの製造方法。
（付記１９） 前記燐の注入濃度が、５×１０15ｃｍ-2以上であることを特徴とする付記１〜１８のうちいずれか一項記載の電子デバイスの製造方法。
（付記２０） 前記燐の注入濃度が、６×１０15ｃｍ-2以上であることを特徴とする付記１〜１８のうちいずれか一項記載の電子デバイスの製造方法。
（付記２１） 前記アッシング処理工程は、酸素を主成分とする励起ガスを用いることを特徴とする付記１〜２０のうちいずれか一項記載の電子デバイスの製造方法。
（付記２２） 前記アッシング処理工程は、初期から終期まで同じ励起ガス雰囲気中でアッシング処理を行うことを特徴とする付記１〜２１のうちいずれか一項記載の電子デバイスの製造方法。
（付記２３） 前記アッシング処理工程を、初期から終期まで同じ基板温度で行うことを特徴とする付記１〜２２のうちいずれか一項記載の電子デバイスの製造方法。
（付記２４） 前記基板を大気中に取り出す工程の後に、
他のレジストをマスクとしてＳｉ或いはＳｉＧｅからなる半導体領域に燐以外の不純物元素をイオン注入する工程と、
次いで、減圧雰囲気中で加熱しつつ前記他のレジストをアッシング処理する工程と、
次いで、前記アッシング処理され、その温度が１３０℃以下の基板を大気中に取り出す工程と、を含む付記１〜２３のうちいずれか一項記載の電子デバイスの製造方法。
（付記２５） 前記基板を大気中に取り出す工程の後に、
他のレジストをマスクとしてＳｉ或いはＳｉＧｅからなる半導体領域に燐以外の不純物元素をイオン注入する工程と、
次いで、減圧雰囲気中で加熱しつつ前記他のレジストをアッシング処理する工程と、
次いで、減圧雰囲気中で前記燐以外の不純物元素を注入した半導体領域の表面を覆う他の保護膜を形成する工程と、
次いで、前記他の保護膜を形成した基板を大気中に取り出して、基板を冷却した後に該他の保護膜を除去する工程と、を含むことを特徴とする付記１〜２３のうちいずれか一項記載の電子デバイスの製造方法。
（付記２６） 前記他の保護膜を除去する工程の後に、燐および燐以外の不純物元素を活性化する熱処理工程をさらに含むことを特徴とする付記２５記載の電子デバイスの製造方法。
（付記１） レジストをマスクとしてＳｉ或いはＳｉＧｅからなる半導体領域に燐をイオン注入する工程と、
次いで、減圧雰囲気中で加熱しつつ前記レジストをアッシング処理する工程と、
次いで、前記アッシング処理され、その温度が１３０℃以下の基板を大気中に取り出す工程と、を含む電子デバイスの製造方法。
（付記２） 前記アッシング処理工程における少なくとも終期の基板の温度を１３０℃以下にすることを特徴とする付記１記載の電子デバイスの製造方法。
（付記３） 前記アッシング処理工程と大気中に取り出す工程との間に、減圧雰囲気中で前記基板を強制的に冷却する工程をさらに含むことを特徴とする付記１または２記載の電子デバイスの製造方法。
（付記４） 前記冷却工程は、前記半導体領域に冷却ガスを吹きつけることを特徴とする付記３記載の電子デバイスの製造方法。
（付記５） 前記冷却工程は、前記基板に、該基板の底面積の少なくとも３／４以上を前記アッシング処理直後の基板よりも低温の物体に接触させることを特徴とする付記３記載の電子デバイスの製造方法。
（付記６） 前記物体は基板を保持して大気中に取り出すためのアームであり、該アーム自体雰囲気温度よりも低温に冷却することを特徴とする付記５記載の電子デバイスの製造方法。
（付記７） 前記アームを、冷却媒体に接触させて冷却することを特徴とする付記６記載の電子デバイスの製造方法。
（付記８） 前記アッシング処理工程と大気中に取り出す工程との間に、不活性ガス雰囲気中で前記半導体領域の表面を撥水性に改質する工程をさらに含むことを特徴とする付記１または２記載の電子デバイスの製造方法。
（付記９） 前記改質工程は、前記基板の表面に撥水性に改質する液体を噴射することを特徴する付記１または２記載の電子デバイスの製造方法。
（付記１０） レジストをマスクとしてＳｉ或いはＳｉＧｅからなる半導体領域に燐をイオン注入する工程と、
次いで、減圧雰囲気中で加熱しつつ前記レジストをアッシング処理する工程と、
次いで、減圧雰囲気中で前記燐を注入した半導体領域の表面を覆う保護膜を形成する工程と、
次いで、前記保護膜を形成した基板を大気中に取り出して、基板を冷却した後に該保護膜を除去する工程とを含む電子デバイスの製造方法。
（付記１１） 前記保護膜の形成工程は、励起ガス処理によって前記燐の注入領域の表面を酸化させて酸化膜を形成することを特徴とする付記１０記載の電子デバイスの製造方法。
（付記１２） 前記保護膜の形成工程は、ＣＶＤ法により保護膜を形成することを特徴とする付記１０記載の電子デバイスの製造方法。
（付記１３） 前記保護膜の形成工程は、ＣＶＤ法により前記燐の注入領域の表面に炭素及びフッ素の混合物からなる層を形成することを特徴とする付記１２記載の電子デバイスの製造方法。
（付記１４） 前記保護膜の形成工程は、ＣＶＤ法によりシラン系ガスあるいは炭化水素系ガスを用いて保護膜を形成することを特徴とする付記１２記載の電子デバイスの製造方法。
（付記１５） 前記アッシング処理工程において、プロセスガスとしてＮ2ガスおよびＨ2ガスを用いてアッシング処理を行うことを特徴する付記１０〜１４のうち、いずれか一項記載の電子デバイスの製造方法。
（付記１６） 前記アッシング処理工程は、基板温度を１００℃〜５００℃に設定し、酸素ガスを供給してアッシング処理を行うと共に前記燐の注入領域の表面に酸化膜を形成する保護膜形成工程を同時に行うことを特徴とする付記１０記載の電子デバイスの製造方法。
（付記１７） 前記燐のイオン注入工程の前に、
シリコン基板上にゲート絶縁膜を形成する工程と、
前記シリコン基板上に、前記チャネル領域に対応して、前記ゲート絶縁膜を介してゲート電極を形成する工程と、
前記ゲート絶縁膜およびゲート電極の両側面上に側壁絶縁膜を形成する工程をさらに含み、
前記燐のイオン注入工程は、前記ゲート電極および側壁絶縁膜をマスクとしてソース・ドレイン拡散領域を形成し、
前記保護膜の形成工程は、側壁絶縁膜に対してエッチング選択性を有する材料からなる保護膜が形成されることを特徴とする付記１０〜１６のうちいずれか一項記載の電子デバイスの製造方法。
（付記１８） レジストをマスクとしてＳｉ或いはＳｉＧｅからなる半導体領域に燐をイオン注入する工程と、
次いで、減圧雰囲気中で加熱しつつ前記レジストをアッシング処理する工程と、
次いで、減圧雰囲気中で注入した燐イオンを活性化する熱処理を行う工程とを含む電子デバイスの製造方法。
（付記１９） 前記燐の注入濃度が、５×１０15ｃｍ-2以上であることを特徴とする付記１〜１８のうちいずれか一項記載の電子デバイスの製造方法。
（付記２０） 前記燐の注入濃度が、６×１０15ｃｍ-2以上であることを特徴とする付記１〜１８のうちいずれか一項記載の電子デバイスの製造方法。
（付記２１） 前記アッシング処理工程は、酸素を主成分とする励起ガスを用いることを特徴とする付記１〜２０のうちいずれか一項記載の電子デバイスの製造方法。
（付記２２） 前記アッシング処理工程は、初期から終期まで同じ励起ガス雰囲気中でアッシング処理を行うことを特徴とする付記１〜２１のうちいずれか一項記載の電子デバイスの製造方法。
（付記２３） 前記アッシング処理工程を、初期から終期まで同じ基板温度で行うことを特徴とする付記１〜２２のうちいずれか一項記載の電子デバイスの製造方法。
（付記２４） 前記基板を大気中に取り出す工程の後に、
他のレジストをマスクとしてＳｉ或いはＳｉＧｅからなる半導体領域に燐以外の不純物元素をイオン注入する工程と、
次いで、減圧雰囲気中で加熱しつつ前記他のレジストをアッシング処理する工程と、
次いで、前記アッシング処理され、その温度が１３０℃以下の基板を大気中に取り出す工程と、を含む付記１〜２３のうちいずれか一項記載の電子デバイスの製造方法。
（付記２５） 前記基板を大気中に取り出す工程の後に、
他のレジストをマスクとしてＳｉ或いはＳｉＧｅからなる半導体領域に燐以外の不純物元素をイオン注入する工程と、
次いで、減圧雰囲気中で加熱しつつ前記他のレジストをアッシング処理する工程と、
次いで、減圧雰囲気中で前記燐以外の不純物元素を注入した半導体領域の表面を覆う他の保護膜を形成する工程と、
次いで、前記他の保護膜を形成した基板を大気中に取り出して、基板を冷却した後に該他の保護膜を除去する工程と、を含むことを特徴とする付記１〜２３のうちいずれか一項記載の電子デバイスの製造方法。
（付記２６） 前記他の保護膜を除去する工程の後に、燐および燐以外の不純物元素を活性化する熱処理工程をさらに含むことを特徴とする付記２５記載の電子デバイスの製造方法。
１ 基板
２ チップ
３ Ｓｉ掘られ欠陥
１０ 反応チャンバー
１１ アッシング処理室
１２ プラズマ発生室
１３ シャワー板
１４ マイクロ波透過窓
１５ マイクロ波導入室
１６ マイクロ波導波管
１７ オートチューナ
１８ マグネトロン
１９ ゲートバルブ
２０ 排気口
２１ ステージ
２２ ヒータ
２３ ピン
２４ 被処理基板
２５ ガス導入口
２６ ガス導入管
２７ａ〜２７ｄ 分岐管
２８ａ〜２８ｄ マスフローコントローラ
２９ａ〜２９ｄ ガス供給源
３０ プラズマ
３１ ｐ型シリコン基板
３２ 素子分離領域
３３ ｎ型ウエル領域
３４ ｐ型ウエル領域
３５ ゲート絶縁膜
３６，３７ ゲート電極
３８，４３ レジストマスク
３９ Ｐイオン
４０ ｎ型ソース・ドレイン領域
４１，４６ 変質層
４２，４７ 中性ラジカル
４４ Ｂイオン
４５ ｐ型ソース・ドレイン領域
４８ Ｎ2ガス
４９ アーム
５０，７０ 酸素プラズマ
５１，７１ 酸化膜
５２ 混合プラズマ
５３ 混合被膜
８５，９０ 保護膜
２ チップ
３ Ｓｉ掘られ欠陥
１０ 反応チャンバー
１１ アッシング処理室
１２ プラズマ発生室
１３ シャワー板
１４ マイクロ波透過窓
１５ マイクロ波導入室
１６ マイクロ波導波管
１７ オートチューナ
１８ マグネトロン
１９ ゲートバルブ
２０ 排気口
２１ ステージ
２２ ヒータ
２３ ピン
２４ 被処理基板
２５ ガス導入口
２６ ガス導入管
２７ａ〜２７ｄ 分岐管
２８ａ〜２８ｄ マスフローコントローラ
２９ａ〜２９ｄ ガス供給源
３０ プラズマ
３１ ｐ型シリコン基板
３２ 素子分離領域
３３ ｎ型ウエル領域
３４ ｐ型ウエル領域
３５ ゲート絶縁膜
３６，３７ ゲート電極
３８，４３ レジストマスク
３９ Ｐイオン
４０ ｎ型ソース・ドレイン領域
４１，４６ 変質層
４２，４７ 中性ラジカル
４４ Ｂイオン
４５ ｐ型ソース・ドレイン領域
４８ Ｎ2ガス
４９ アーム
５０，７０ 酸素プラズマ
５１，７１ 酸化膜
５２ 混合プラズマ
５３ 混合被膜
８５，９０ 保護膜
Claims (5)
- レジストをマスクとしてＳｉ或いはＳｉＧｅからなる半導体領域に５×１０１５ｃｍ−２以上の燐をイオン注入する工程と、
次いで、減圧雰囲気中で基板を１５０℃以上に加熱しつつ前記レジストをアッシング処理する工程と、
次いで、前記アッシング処理され、その温度が１３０℃以下の前記基板を大気中に取り出す工程と、を含む電子デバイスの製造方法。 - 前記アッシング処理工程における少なくとも終期の前記基板の温度を１３０℃以下にすることを特徴とする請求項１記載の電子デバイスの製造方法。
- 前記アッシング処理工程と大気中に取り出す工程との間に、減圧雰囲気中で前記基板を強制的に冷却する工程をさらに含むことを特徴とする請求項１または２記載の電子デバイスの製造方法。
- 前記冷却工程は、前記半導体領域に冷却ガスを吹きつけることを特徴とする請求項３記載の電子デバイスの製造方法。
- 前記半導体領域に注入する隣の濃度が６×１０１５ｃｍ−２以上であることを特徴とする請求項４記載の電子デバイスの製造方法。
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