KR100310835B1 - 실리사이드층의 형성방법 및 반도체장치의 제조방법 - Google Patents

실리사이드층의 형성방법 및 반도체장치의 제조방법 Download PDF

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Abstract

이온주입 시에 TEOS산화막을 스루산화막으로서 이용한 경우에 시트저항이 작은 코발트실리사이드층을 형성하는 방법을 제공한다. 이온주입된 영역을 활성화하기 위해서 가열처리를 행한 후에 제1의 산세정을 행하여 오염물을 제거하는 공정과, 상기 스루산화막과, 상기 이온주입 및 가열처리공정에 의해 상기 실리콘기판상에 형성된 실리사이드반응저해층을 드라이에칭에 의해 제거하는 공정과, 제2의 산세정을 하여 오염물을 제거하는 공정과, 불산계 용액에 의한 전처리에 의해서 청정 실리콘표면을 노출시키는공정과, 코발트를 스퍼터하여 코발트실리사이드층을 형성하는 공정을 포함한다.

Description

실리사이드층의 형성방법 및 반도체장치의 제조방법{Method of forming a cobalt silicide layer and method of forming a semiconductor device}
본 발명은 반도체장치의 제조방법, 특히 이온주입시에 TEOS산화막을 스루산화막으로 이용한 경우의 실리사이드층의 형성방법에 관한 것이다.
종래, MOSFET의 제조에 있어서 게이트, 소스, 드레인을 노출시킨 상태에서 한번에 이 3개소의 표면을 자기정합적으로 실리사이드화 하는(이른바 살리사이드화)하는 것이 행하여지고 있다. 이러한 살리사이드구조에서는 게이트뿐만아니라 소스/드레인의 저항을 저감할 수 있기 때문에 서브-미크론 디바이스에의 적용이 가능해진다.
종래의 공정에서는 게이트를 포함하는 Si기판상에 SiH4계 가스를 사용하여 CVD에 의해 스루산화막을 형성하고, 이온주입에 의해 소스, 드레인을 형성한 후, 소스/드레인을 활성화하는 활성화 RTA(Rapid Thermal Anneal)를 행하고 추가로 불산계 용액에 의해 스루산화막을 제거한 후, 노출한 게이트, 소스, 드레인의 표면을 코발트 실리사이드화 하고 있다.
스루산화막으로서 SiH4계의 CVD 산화막을 사용하면 이온주입 및 RTA에 의해 기판표면에 Si-0계의 층이 형성된다. 이와같은 층은 불산계 용액에서의 웨트에칭처리에 의한 스루산화막의 제거시에 동시에 제거되고, 청정 Si표면을 노출시킬 수 있다.
본 출원의 발명자는, 스루풋트의 향상을 도모하기 위해서, 스루산화막으로서 TEOS(tetra ethyl ortho silicate)를 소스로서 감압CVD법으로 형성한 TEOS산화막(SiO2)을 사용하는 것을 생각했다. 그러나 TEOS산화막은 막중에 다량의 탄소 C가 혼입하고 있기 때문에, 이온주입시에 0만이 아니고, C도 녹 온에 의해 기판중에 도입되어 활성화 RTA에 의해 표면에 불산계 용액에 의한 웨트에칭처리에서는 제거할 수 없는 Si-0-C계의 층이 형성된다고 하는 문제가 있었다.
이러한 Si-0-C계의 층이 기판표면에 제거되지 않고서 남으면, O와 C는 모두 코발트의 실리사이드화 반응을 저해하는 원소이기 때문에, 코발트가 실리사이드화 하기 어렵다.
이 상태를 도1에 도시한다. 도1(A)는 이온주입 및 활성화 RTA 후의 MOSFET의 단면을 도시한다. 도면에서 10은 Si기판, 12는 소스, 14는 드레인, 16은 게이트, 20은 사이드 월, 22는 TEOS산화막으로 이루어지는 스루산화막이다. 전술한 바와 같이 TEOS산화막에 포함되는 O 및 C가 녹 온하여, 게이트, 소스, 드레인의 표면에,Si-O-C계 혼합층인 반응저해층(24)이 형성된다.
도1(B)는, 표면의 오염물을 제거하기위해서 황산-과산화수소용액 및 암모니아-과산화수소용액로 산세정을 하여, 희석한 불산용액(희석비율1:100)에 의한 웨트에칭처리에 의해 도1(A)의 구조로부터, TEOS산화막(22)을 제거한 상태를 도시한다. 산세정 및 불산계 용액처리에서는 반응저해층(24)은 완전히 제거할 수 없고, 게이트, 소스, 드레인표면에 잔류한다. 이와 같이 반응저해층이 남은 상태로 400℃의 스퍼터온도로 두께 100Å의 코발트를 스퍼터하고, 실리사이드화 하여 CoSi2를 형성한다. 형성된 CoSi2막의 시트저항을 측정하면 약100Ω/□로 높고, CoSi2의 막두께도 원래 형성되어야 할 300∼350Å보다도 엷은 100Å 이하였다. 이것은, 반응저해층이 코발트의 실리사이드화 반응을 저해하고 있는 것을 도시하고 있다.
그래서, 본 발명의 목적은 이온 주입시에 TEOS산화막을 스루산화막으로 이용한 경우에 코발트실리사이드층의 형성을 쉽게 하는 방법을 제공하는 것에 있다.
본 발명의 다른 목적은 시트저항이 작은 코발트실리사이드층을 형성하는 방법을 제공하는 것에 있다.
본 발명의 또 다른 목적은, 시트저항이 작은 코발트실리사이드층을 갖는 반도체장치를 제조하는 방법을 제공하는 것에 있다.
도1은 종래의 실리사이드층의 형성방법을 설명하기 위한 도면이며, (A)는 이온주입 및 활성화 RTA 후의 MOSFET의 단면을 도시하고, (B)는 TEOS산화막을 제거한 상태를 도시하는 MOSFET의 단면도.
도2는 본 발명의 실리사이드층의 형성방법을 설명하기 위한 도면이며, (A)는 이온주입 및 활성화 RTA 후의 MOSFET의 단면을 도시하고, (B)는 TEOS산화막 및 반응저해층을 제거한 상태를 도시하는 MOSFET의 단면도.
도3은 실시예1의 프로세스 플로우를 도시하는 도면.
도4는 실시예1에 의해 형성한 실리사이드층의 시트저항의 누적확률분포를 도시하는 도면.
도5는 실시예2의 프로세스 플로우를 도시하는 도면.
도6은 실시예2에 의해 형성한 실리사이드층의 시트저항의 누적확률분포를 도시하는 도면.
도7은 실시예3의 프로세스 플로우를 도시하는 도면.
도8은 실시예4의 프로세스 플로우를 도시하는 도면.
<도면의 주요부분에 대한 부호의 설명>
10. Si기판 12. 소스 14. 드레인 16. 게이트
20.사이드 월 22. 스루산화막 24. 반응저해층
본 발명의 실리사이드층의 형성방법에 의하면 TEOS산화막으로 이루어지는 스루산화막을 지나서 실리콘기판에 이온주입하는 공정과, 이온주입된 영역을 활성화하기위해서 가열처리를 행하는 공정과, 제1의 산세정을 행하여 오염물을 제거하는 공정과, 상기 스루산화막과, 상기 이온주입 및 가열처리공정에 의해 상기 실리콘기판상에 형성된 실리사이드반응저해층을 드라이에칭에 의해 제거하는 공정과, 제2의 산세정을 하여 오염물을 제거하는 공정과, 불산계 용액에 의한 전처리에 의해서 청정 실리콘표면을 노출시키는 공정과, 코발트를 스퍼터하여 코발트실리사이드층을 형성하는 공정을 포함하고 있다.
상기 형성방법에 있어서는 제1의 산세정을 생략할 수도 있다.
또한, 상기 스루산화막과, 상기 이온주입 및 가열처리공정에 의해 상기 실리콘기판상에 형성된 실리사이드반응저해층을 드라이에칭에 의해 제거하는 공정 후에 02플라즈마에 의해 오염물을 제거하는 공정을 부가하더라도 좋다. 이 02플라즈마에 의해 전공정의 드라이에칭시에 기판표면에 부착된 폴리머 등의 오염물을 제거할 수가 있다.
더욱이, 제1 및 제2의 산세정을 하는 경우에는 제1의 산세정에 의해 스루산화막을 조금 에칭함으로서 스루산화막과 실리사이드반응저해층을 제거하기 위한 드라이에칭 시간을 짧게 할 수가 있다. 이것은 드라이에칭이 스루산화막 및 실리사이드반응저해층뿐만아니라 실리콘도 에칭하기 때문에 장시간의 에칭처리를 행한 경우 게이트, 소스, 드레인의 표면도 대부분 깎이기 때문에, 미세하고 pn접합이 얕은 디바이스에 대하여는 제1의 산세정을 행하여 스루산화막을 조금 웨트에칭해 두고의도적으로 드라이에칭시간을 짧게 하는 것이 필요하기 때문이다.
이상의 실리사이드층의 형성방법에 있어서, 상기 스루산화막과 상기 실리사이드반응저해층을 제거하는 드라이에칭은 산화물을 에칭하는 가스의 플라즈마에 의해 행한다. 상기 가스는 CF4, C2F6, SF6의 어느 하나, 또는, CF4, C2F6, SF6의 어느 하나와 02의 혼합가스로 할 수 있다.
MOSFET와 같은 반도체장치를 제조하는 경우의 사리사이드화에, 상기 실리사이드층의 형성방법을 쓸 수 있다.
<발명의 실시의 형태>
도2는 본 발명의 실시의 형태를 설명하는 도면이다. 도1과 동일한 구성요소는 동일한 참조번호를 붙여 도시하였다. 도2(A)는 도1(A)와 마찬가지고 이온주입 및 활성화 RTA 후의 MOSFET 구조를 도시한다.
도2(A)의 구조는 실리콘기판(10)상에 SiO2막으로 이루어지는 게이트 산화막(18)을 형성하여 이 게이트산화막상에 도프트·폴리실리콘으로 이루어지는 게이트(높이1500Å, 게이트 길이2.0μm)(16)를 형성하고, 이 게이트의 측벽에 TEOS를 소스로 하여 감압CVD법으로 형성했다. TEOS산화막으로 이루어지는 폭이 약800Å의 사이드 월(20)을 형성하고, 계속해서 전면에 TEOS를 소스로서 감압CVD법으로 형성한 TEOS산화막으로 이루어지는 두께가 약 100Å의 스루산화막(SiO2)을 형성하고, 이온주입한 후 N2분위기속에서 승온속도 100℃/초, 1020℃, 10초의 활성화 RTA를 행하는 것에 의해 형성했다. 전술한 바와 같이 O와 C의 녹 온과 활성화 RTA에 의해 실리사이드반응저해층(24)이 게이트, 소스, 드레인의 표면에 형성되어 있다.
TEOS산화막(22) 및 반응저해층(24)의 제거 및 코발트 스퍼터의 전처리는 이하의 각 실시예에서 도시하는 프로세스 플로우에 의해 행한다.
<실시예1>
도3은 실시예1의 프로세스 플로우를 도시한다. 소스/드레인활성화 RTA후 우선, 황산-과산화수소용액 및 암모니아-과산화수소용액로 제1의 산세정을 하여, 표면의 오물을 제거한(공정1) 후, 스루산화막(22) 및 반응저해층(24)을 드라이에칭에 의해 제거한다(공정2). 이 드라이에칭은 플라즈마에칭에 의해 행한다. 일예로서, CF4+ O2가스를 이용하여 1500mTorr 100W, 30∼120초의 조건으로 플라즈마에 의한 제거를 행하였다. O2가스는 에칭레이트를 제어하여, 디포지션을 억제하기 위한 첨가가스이다. 에칭시간은 각각 30, 75, 90, 105, 120초로 했다.
에칭에 의한 기판표면의 오물을 제거하기 위해서 공정1과 같이 황산-과산화수소용액 및 암모니아-과산화수소용액로 산세정을 행한다(공정3).
코발트 스퍼터의 전에, 1:100으로 희석한 불산용액에 의한 전처리를 60초간 행한다. 이상의 처리에 의해 청정 실리콘표면을 노출시킨다. 도2(B)는 전처리후의 MOSFET의 구조를 도시한다. 이 구조에 스퍼터온도350∼400℃의 온도로 코발트를 100Å의 두께로 스퍼터하고, 게이트, 소스, 드레인상에 약300Å 두께의 CoSi2막을 형성하였다(공정5).
형성된 CoSi2막의 시트저항의 누적확률분포()를 구했다. 구한 누적확률분포를 도4에 도시한다. 도4의 분포로부터 CF4+ 02플라즈마에 의한 드라이에칭을 30초간이상 행함으로서 CoSi2막의 시트저항은 충분히 낮아지고, 또한, 균일성도 작게 됨을 알 수 있다. 또한, 각각의 처리조건에 있어서의 시트저항의 균일성(플롯기울기)이 가까운 것을 알 수 있다.
이상의 결과로부터 드라이에칭에 의한 TEOS산화막의 제거가 양호하게 행하여지고 있는 것이 확인되고, 또한 드라이에칭의 최단처리시간은 30초인 것을 알 수 있다.
<실시예2>
도5는 실시예2의 프로세스 플로우를 도시한다. 도3의 실시예1의 프로세스 플로우와 다른 점은 제1의 산처리공정을 제외한 것이다. 본 실시예에 의하면 소스/드레인활성화 RTA후에 CF4+ 02플라즈마로 TEOS산화막(22) 및 반응저해물의 제거를 행하고(공정11), 공정11에 있어서의 드라이에칭의 조건은 도3의 프로세스 플로우에 있어서의 공정2의 조건과 같다. 다음에, 황산-과산화수소용액 및 암모니아-과산화수소용액로 산세정을 행하고(공정12), 계속해서 코발트 스퍼터 전처리로서 희석한 불산용액에 의한 처리(공정13)을 행한다. 이상의 처리에 의해 청정 실리콘표면을 노출시켜 도3의 프로세스 플로우의 공정14와 같은 조건으로 코발트를 스퍼터하여 게이트, 소스, 드레인상에 CoSi2막을 형성하였다(공정14). 형성된 CoSi2막의 시트저항의 누적확률분포()를 구했다. 구한 누적확률분포를 도6에 도시한다. 도6의 분포로부터, 제1의 산세정을 하지 않는 경우 CF4+ 02플라즈마에 의한 드라이에칭이 30초사이에서는 CoSi2막의 시트저항은 낮아지지만 균일성이 크다. 그러나, 30초보다 길게 행하여지면 CoSi2막의 시트저항은 충분히 낮아지고, 또한, 균일성도 작게 되는 것을 알 수 있다.
또, 각각의 처리조건에 있어서의 시트저항의 균일성(플롯기울기)이 30초처리의 것과 다른 것은, 웨이퍼간의 패턴치수의 균일성의 영향이 미치고 있기 때문이라고 생각된다.
이상의 결과로부터 드라이에칭에 의한 TEOS산화막의 제거가 양호히 행하여지고 있는 것이 확인되고, 또한 드라이에칭의 최단처리시간은 30초임을 알 수 있다. 더욱이, 제1의 산세정의 공정을 생략하더라도 문제가 없음을 알 수 있다.
<실시예3>
도7은 실시예3의 프로세스 플로우를 도시한다. 본 실시예는 실시예1의 도3의 플로우에 있어서 CF4+ 02플라즈마에 의한 드라이에칭 공정2 후에 동일의 플라즈마에칭 장치내에 있어서 02플라즈마로 1000mTorr, 1400W, 20초의 조건에서 처리하는 공정21을 추가했다. 이 드라이에칭은 전공정에서의 CF4+ O2플라즈마에 의한 드라이에칭에 의해 표면에 부착된 폴리머 등의 오염물을 제거하기 위한 것이다.
<실시예4>
도8은 실시예4의 프로세스 플로우를 도시한다. 본 실시예는 실시예2의 도5의 플로우에 있어서 CF4+ 02플라즈마에 의한 드라이에칭공정11 후에 동일의 플라즈마에칭장치내에서 실시예3과 같은 조건으로 02플라즈마에 의해 처리하는 공정(22)을 부가했다.
<실시예5>
본 실시예는 제1, 제3실시예의 변형예이다. 드라이에칭은 TEOS산화막 및 반응저해물 뿐만아니라 실리콘도 에칭하기 때문에 지나친 에칭처리(장시간의 처리)를 행한 경우 게이트, 소스, 드레인의 표면도 대부분 깎여 버린다. 이것 때문에 미세하고 pn접합이 얕은 디바이스에 대하여는 제1의 산세정을 하여 TEOS산화막을 조금 웨트에칭해 두고 의도적으로 드라이에칭시간을 짧게 한다.
이상 설명한 바와 같이 본 발명에 의하면 이온주입에 의해 형성된 코발트에 대한 실리콘반응저해층을 제거할 수 있기 때문에 우수한 특성을 갖는 CoSi2를 게이트 및 소스/드레인상에 안정되게 형성할 수 있다.

Claims (33)

  1. 실리사이드 반응을 행하기 전에 실리콘영역의 표면에서 실리사이드반응저해층을 제거하는 방법에 있어서, 드라이에칭에 의하여 실리사이드반응저해층을 제거하는 것을 특징으로 하는 방법.
  2. 제1항에 있어서,
    상기 실리사이드반응저해층을 제거한 후 추가로 상기 표면을 산성용액에 처리함으로서 표면을 세정하는 공정을 행하는 것을 특징으로 하는 방법.
  3. 제2항에 있어서,
    상기 산성용액으로서 황산-과산화수소용액 및 암모니아-과산화수소용액의 적어도 한쪽을 사용하는 것을 특징으로 하는 방법.
  4. 제2항에 있어서,
    상기 세정공정은 상기 표면을 상기 산성용액에 처리한 후 상기 표면을 희석한 불산용액에 처리하는 것을 특징으로 하는 방법.
  5. 제1항에 있어서,
    상기 드라이에칭은 플라즈마에칭으로 이루어지는 것을 특징으로 하는 방법.
  6. 제5항에 있어서,
    상기 플라즈마에칭은 CF4, C2F6, SF6가스 및 O2와 CF4, C2F6, SF6와의 혼합가스로 이루어진 군에서 선택되는 적어도 하나를 사용하여 행하여지는 것을 특징으로 하는 방법.
  7. 제5항에 있어서,
    상기 실리사이드반응저해층을 제거한 후 추가로 상기 표면을 O2플라즈마에 처리함으로서 표면을 세정하는 공정을 행하는 것을 특징으로 하는 방법.
  8. 코발트실리사이드반응을 행하기 전에 실리콘영역의 표면에서 TEOS산화막과 실리사이드반응저해층과의 적층체를 제거하는 방법에 있어서,
    드라이에칭에 의하여 TEOS산화막과 실리사이드반응저해층과의 적층체를 제거하는 것을 특징으로 하는 방법.
  9. 제8항에 있어서,
    상기 TEOS산화막과 실리사이드반응저해층과의 적층체를 제거한 후 추가로 상기 표면을 산성용액에 처리함으로서 표면을 세정하는 공정을 행하는 것을 특징으로 하는 방법.
  10. 제9항에 있어서,
    상기 산성용액으로서 황산-과산화수소용액 및 암모니아-과산화수소용액의 적어도 한쪽을 사용하는 것을 특징으로 하는 방법.
  11. 제9항에 있어서,
    상기 세정공정은 상기 표면을 산성용액에 처리한 후 상기 표면을 희석한 불산용액에 처리하는 것을 특징으로 하는 방법.
  12. 제8항에 있어서,
    상기 드라이에칭은 플라즈마에칭으로 이루어지는 것을 특징으로 하는 방법.
  13. 제12항에 있어서,
    상기 플라즈마에칭은 CF4, C2F6, SF6가스 및 O2와 CF4, C2F6, SF6과의 혼합가스로 이루어진 군에서 선택되는 적어도 하나를 사용하여 행하여지는 것을 특징으로 하는 방법.
  14. 제12항에 있어서,
    상기 TEOS산화막과 실리사이드반응저해층과의 적층체를 제거한 후 추가로 상기 표면을 O2플라즈마에 처리함으로서 표면을 세정하는 공정을 행하는 것을 특징으로 하는 방법.
  15. 코발트실리사이드층을 실리콘영역의 표면에 형성하는 방법에 있어서, 상기 방법은 드라이에칭을 행하고, TEOS산화막과 실리사이드반응저해층과의 적층체를 실리콘영역의 표면에서 제거하는 공정과, 이 실리콘영역의 표면에 코발트실리사이드층을 형성하는 공정으로 이루어지는 것을 특징으로 하는 방법.
  16. 제15항에 있어서,
    상기 TEOS산화막과 실리사이드반응저해층과의 적층체를 제거한 후 코발트실리사이드층을 형성하기 전에 추가로 상기 실리콘영역의 표면을 산성용액에 처리함으로서 표면을 세정하는 공정을 행하는 것을 특징으로 하는 방법.
  17. 제16항에 있어서,
    상기 산성용액으로서 황산-과산화수소용액 및 암모니아-과산화수소용액의 적어도 한쪽을 사용하는 것을 특징으로 하는 방법.
  18. 제16항에 있어서,
    상기 세정공정은 상기 표면을 산성용액에 처리한 후 상기 표면을 희석한 불산용액에 처리하는 것을 특징으로 하는 방법.
  19. 제15항에 있어서,
    상기 드라이에칭은 플라즈마에칭으로 이루어지는 것을 특징으로 하는 방법.
  20. 제19항에 있어서,
    상기 플라즈마에칭은 CF4, C2F6, SF6가스 및 O2와 CF4,C2F6, SF6과의 혼합가스로 이루어진 군에서 선택되는 적어도 하나를 사용하여 행하여지는 것을 특징으로 하는 방법.
  21. 제19항에 있어서,
    상기 TEOS산화막과 실리사이드반응저해층과의 적층체를 제거한 후 코발트실리사이드층을 형성하기 전에 추가로 상기 표면을 O2플라즈마에 처리함으로서 표면을 세정하는 공정을 행하는 것을 특징으로 하는 방법.
  22. 제15항에 있어서,
    상기 TEOS산화막과 실리사이드반응저해층과의 적층체를 제거하기 전에 TEOS산화막의 표면을 산성용액에 처리함으로서 추가의 세정공정을 행하는 것을 특징으로 하는 방법.
  23. 제22항에 있어서,
    상기 산성용액으로서 황산-과산화수소용액 및 암모니아-과산화수소용액의 적어도 한쪽을 사용하는 것을 특징으로 하는 방법.
  24. 제22항에 있어서,
    상기 TEOS산화막의 표면이 세정될 뿐만아니라 추가로 상기 TEOS산화막의 표면부분이 제거되기까지 상기 TEOS산화막의 표면을 상기 산성용액에 처리한 후 상기 TEOS산화막의 잔존부분과 실리사이드반응저해층과를 상기 드라이에칭에 의하여 제거하는 것을 특징으로 하는 방법.
  25. 코발트실리사이드층을 실리콘영역에 형성하는 방법에 있어서, 상기 방법은 TEOS산화막을 상기 실리콘영역의 표면에 형성하는 공정과, 이온주입을 행하고 이온을 상기 TEOS산화막을 매재하여 상기 실리콘영역중에 주입하는 공정과, 상기 실리콘영역중에 주입한 이온을 활성화하기 위한 열처리를 행하고, 이것에 의하여 상기 TEOS산화막과 상기 실리콘영역의 표면과의 계면상에 실리사이드반응저해층이 형성되는 공정과, 상기 TEOS산화막과 상기 실리사이드반응저해층과를 드라이에칭에 의하여 제거하는 공정과, 이 실리콘영역의 표면을 산성용액에 처리한 후 희석한 불산용액에 처리함으로서 실리콘영역의 표면을 세정하는 공정과, 이 실리콘영역의 표면에 코발트실리사이드층을 형성하는 공정으로 이루어지는 것을 특징으로 하는 방법.
  26. 제25항에 있어서,
    상기 산성용액으로서 황산-과산화수소용액 및 암모니아-과산화수소용액의 적어도 한쪽을 사용하는 것을 특징으로 하는 방법.
  27. 제25항에 있어서,
    상기 드라이에칭은 플라즈마에칭으로 이루어지는 것을 특징으로 하는 방법.
  28. 제27항에 있어서,
    상기 플라즈마에칭은 CF4, C2F6, SF6가스 및 O2와 CF4,C2F6, SF6과의 혼합가스로 이루어진 군에서 선택되는 적어도 하나를 사용하여 행하여지는 것을 특징으로 하는 방법.
  29. 제27항에 있어서,
    상기 TEOS산화막과 실리사이드반응저해층과의 적층체를 제거한 후 코발트실리사이드층을 형성하기 전에 추가로 상기 표면을 O2플라즈마에 처리함으로서 표면을 세정하는 공정을 행하는 것을 특징으로 하는 방법.
  30. 제25항에 있어서,
    상기 TEOS산화막과 실리사이드반응저해층과의 적층체를 제거하기 전에 TEOS산화막의 표면을 산성용액에 처리함으로서 추가의 세정공정을 행하는 것을 특징으로 하는 방법.
  31. 제30항에 있어서,
    상기 산성용액으로서 황산-과산화수소용액 및 암모니아-과산화수소용액의 적어도 한쪽을 사용하는 것을 특징으로 하는 방법.
  32. 제30항에 있어서,
    상기 TEOS산화막의 표면이 세정될 뿐만아니라 추가로 상기 TEOS산화막의 표면부분이 제거되기까지 상기 TEOS산화막의 표면을 상기 불산용액에 처리한 후 상기 TEOS산화막의 잔존부와 실리사이드반응저해층을 상기 드라이에칭에 의해 제거하는 것을 특징으로 하는 방법.
  33. 코발트살리사이드층을 절연영역에서 획정된 실리콘영역의 표면에 형성하는 방법에 있어서, 상기 방법은 청구항25에 기 재된 방법인 것을 특징으로 하는 방법.
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