JP4990491B2 - 半導体素子およびその製造方法 - Google Patents

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Description

本発明は半導体素子製造方法に関するものであって、さらに詳細にはフィン電界効果トランジスタおよびその形成方法に関するものである。
半導体素子が高性能、高速度、低消費電力化および経済的観点などで持続的に高集積化されることによって、トランジスタ特性を劣化させる様々な問題点を発生している。例えば、電界効果トランジスタのチャンネル長さが徐々に短くなることによって発生するパンチツルー（ｐｕｎｃｈ−ｔｈｒｏｕｇｈ）、ドレイン起因バリヤ降下（ＤＩＢＬ：Ｄｒａｉｎ Ｉｎｄｕｃｅｄ Ｂａｒｒｉｅｒ Ｌｏｗｅｒｉｎｇ）、サブスレッショールスイング（ｓｕｂｔｈｒｅｓｈｏｌｄ ｓｗｉｎｇ）などの短いチャンネル効果（ｓｈｏｒｔ ｃｈａｎｎｅｌ ｅｆｆｅｃｔ）、漏洩電流増加などの問題が発生している。
このような問題点を緩和させるために三次元的素子に対する研究が進行されており、代表的として、二重ゲートトランジスタまたはフィン電界効果トランジスタ技術が提案された。
フィン電界効果トランジスタ技術は大きくＳＯＩ基板を利用するものとバルクシリコン基板を利用するものがある。例えば、特許文献１はＳＯＩ基板を利用したフィン電界効果トランジスタ形成方法を開示しており、特許文献２はバルクシリコン基板を利用したフィン電界効果トランジスタ形成方法を開示している。これら特許が開示するフィン電界効果トランジスタはゲート電極物質としてポリシリコンを使用する。このようなポリシリコンゲートを使用するフィン電界効果トランジスタは持続的な高集積化に従ってＲＣ遅延による速度低下問題に直面するようになるであろう。
これと関連して、非特許文献１に、通常の平面形トランジスタと同様にゲートをポリシリコンおよびシリサイドの二重膜で形成する構造を提案したものがある。非特許文献１によれば、ＳＯＩ基板をエッチングしてシリコンフィンを形成した後、シリコンフィンを横切る（シリコンフィンの上部および側面を通る）ポリシリコンを形成し、続いて前記ポリシリコン上にニッケルシリサイド膜を形成して二重層のゲートを形成する。したがって、ポリシリコン単一層に比べてゲート抵抗は多少減少する効果を得ることができる。しかし、シリコンフィン上部に積層されるゲートスタック（ポリシリコン／ニッケルシリサイド）の厚さが依然として大きいので、ゲート電極とソース／ドレインコンタクトプラグとの間の寄生容量（ｐａｒａｓｉｔｉｃ ｃａｐａｃｉｔａｎｃｅ）には大きい変化がなく、依然としてＲＣ遅延問題は発生する。
一方、ゲート抵抗をさらに減らすためにポリシリコンを完全にシリサイド化する方法が非特許文献２に記載されている。非特許文献２によれば、ニッケルシリサイドゲートがシリコンフィンを横切って形成される。ポリシリコンを完全にシリサイド化することによってＣＭＯＳ素子のしきい値電圧を調節して高性能のＣＭＯＳ素子を実現する。しかし、これもゲートスタックの高さが依然として高く寄生容量によってＲＣ遅延の問題が発生してしまう。さらに、シリコンフィンの側面の深さだけシリサイドを進行しなければならないので、ソース／ドレイン接合領域に厚いシリサイドが形成されて、そこで接合漏洩電流特性が劣化してしまう。また、熱負担（ｔｈｅｒｍａｌ ｂｕｄｇｅｔ）によってドーパント（ｄｏｐａｎｔ）が拡散する問題も発生してしまう。
したがって、高性能、高速度半導体素子およびその製造方法が切実に要求される。
米国特許登録第6,413,802号 米国特許登録第5,844,278号 Ｂｉｎ Ｙｕ、"ＦｉｎＦＥＴ Ｓｃａｌｉｎｇ ｔｏ Ｇａｔｅ Ｌｅｎｇｔｈ"、2002年ＩＥＥＥ Ｊａｋｕｂ Ｋｅｄｚｉｅｒｓｋｉ，"Ｍｅｔａｌ−ｇａｔｅ ＦｉｎＦＥＴ ａｎｄ ｆｕｌｌｙ−ｄｅｐｌｅｔｅｄ ＳＯＩ ｄｅｖｉｃｅｓ ｕｓｉｎｇ ｔｏｔａｌ ｓｉｌｉｃｉｄａｔｉｏｎ"、２００２年ＩＥＤＭ
本発明の課題は、新しい構造のフィン電界効果トランジスタおよびその製造方法を提供することである。
上述の課題を達成するための本発明の半導体素子は、チャンネル制御用第１ゲートとワードライン用第２ゲートを含むことを一つの特徴とする。シリコンフィンはその上部にキャッピングパターンを具備し、前記第１ゲートは前記シリコンフィンの側面および前記キャッピングパターンの側面に限定される。前記第２ゲートは前記シリコンフィン上の前記キャッピングパターンを通りながら、前記シリコンフィン以外の領域では前記第１ゲートと直接接触する。すなわち、前記第２ゲートは前記キャッピングパターンおよび前記第１ゲートと接触する。
前記第２ゲートは金属、シリサイド、金属窒化物などの低抵抗物質で形成される。したがって、ゲート積層構造の総厚さを低めることができるので、寄生容量によるＲＣ遅延問題を解決することができる。一方、前記第１ゲートはポリシリコンで形成される。したがって、チャンネル制御が容易になり、またＣＭＯＳ素子の適用において、デュアルゲート形成が容易である。
さらに、前記第２ゲートは前記第１ゲートと直接接触するので、こられの間の接着特性が良好となって、前記第２ゲートの浮き上がり現像が発生しない。
具体的に、前記技術的課題を達成するための本発明のフィン電界効果トランジスタは、基板から上方に突出し、その上面にキャッピングパターンが形成された半導体フィンと、前記キャッピングパターンおよび半導体フィンの両側面に形成された垂直部と前記垂直部で横に延長する水平部で構成された第１ゲートと、前記第１ゲートの水平部の上部および前記キャッピングパターンの上部に形成され、前記第１ゲートに比べて比抵抗が小さい第２ゲートを含む。前記第１ゲートの垂直部および前記半導体フィンの間にゲート絶縁膜が介在される。前記第１ゲートの垂直部はチャンネルを制御し、前記第１ゲートの水平部は前記第２ゲートと良好な接着特性を提供して、前記第２ゲートが下部構造から浮き上がることを防止する。
一実施形態において、前記第１ゲートはポリシリコンであり、前記第２ゲートは金属、金属の窒化物、金属シリサイド、またはこれらの組み合わせ膜からなることができる。本発明の第２ゲートとして使用されることができる金属ではタングステン、モリブデン、チタンなどがあり、金属シリサイドではコバルトシリサイド、ニッケルシリサイド、チタンシリサイド、タングステンシリサイドなどがあり、金属の窒化物ではタングステン窒化膜、チタン窒化膜などがあり、ここで列挙したことはただ例示的なことに過ぎない。
一実施形態において、前記キャッピングパターンは酸化膜で形成されるか、窒化膜で形成されるか、または酸化膜および窒化膜が順次に積層された構造で形成されることができる。この時、前記キャッピングパターンの厚さは前記ゲート絶縁膜より相対的にさらに厚く、これによって前記半導体フィンの上部はチャンネルとして作用しない。
一実施形態において、前記半導体フィンの下部を囲む下部絶縁膜と、前記第１ゲートの垂直部および水平部、そして前記下部絶縁膜によって限定される領域を満たす上部絶縁膜をさらに含む。すなわち、前記第１ゲートは前記半導体フィンの側面、前記キャッピングパターンの側面、そして前記上部絶縁膜上に位置する。結局、前記第２ゲートが上部絶縁膜と直接接触しないようになる。
この時、前記下部絶縁膜は酸化膜および窒化膜が順次に積層された構造であり、前記上部絶縁膜は酸化膜である。または前記下部絶縁膜は窒化膜であり、前記上部絶縁膜は酸化膜である。
一実施形態において、前記基板はＳＯＩ基板であり得る。すなわち、前記半導体フィンと前記基板との間に埋没酸化膜が位置する。
前記技術的課題を達成するための本発明による半導体素子形成方法は、平坦化工程を通じてチャンネル制御のための第１ゲートを半導体フィン上のキャッピングパターン下に、そして前記半導体フィンの側面に極限させ、低抵抗の第２ゲートを前記第１ゲートおよび前記キャッピングパターン上に形成することを一つの特徴とする。
具体的に、本発明による半導体素子形成方法では、上方に突出し、その上部にキャッピングパターンが形成された半導体フィンを具備する基板を準備し、前記基板の全面に沿って窒化膜ライナを形成し、前記窒化膜ライナ上に上部絶縁膜を形成し、前記キャッピングパターン上の窒化膜ライナが露出するまで前記上部絶縁膜を平坦化エッチングし、前記平坦化された上部絶縁膜の一部分を除去してその高さを前記キャッピングパターンよりさらに低くなるようにし、露出した窒化膜ライナの一部分を除去して前記半導体フィンの側面を露出させ、露出した半導体フィンの側面上にゲート絶縁膜を形成し、前記キャッピングパターンの上部と同一な高さまたはさらに低くなるように前記低められた上部絶縁膜および前記露出した半導体フィンの側面上のゲート絶縁膜上に第１ゲート膜を形成し、前記第１ゲート膜より比抵抗が低い第２ゲート膜を前記第１ゲート膜および前記キャッピングパターン上に形成し、前記キャッピングパターンおよび前記第１ゲート膜が露出するまで前記第２ゲート膜をパターニングして前記半導体フィンを横切る第２ゲートを形成し、残存する窒化膜ライナが露出するまで前記第２ゲートの両側に露出した第１ゲート膜をエッチングして第１ゲートを形成することを含む。
一実施形態において、前記第１ゲート膜を形成することは、前記半導体フィンの側面、前記低められた上部絶縁膜および前記キャッピングパターン上にポリシリコンを形成し、前記キャッピングパターンを平坦化停止層として前記ポリシリコンを平坦化エッチングすることを含んでなされる。これによって、ポリシリコンが半導体フィンの側面およびキャッピングパターンの側面に極限され、またはその上部の表面は前記キャッピングパターンの上部表面以下になる。したがって、ポリシリコンのドーピング濃度およびドーパントの種類を適切に調節すれば、チャンネル制御を容易に達成することができ、またＣＭＯＳ素子を容易に実現することができる。
ここで、ポリシリコンに対するドーパント注入は傾斜イオン注入工程を利用する。すなわち、前記第２ゲートの両側に露出した第１ゲート膜をエッチングして第１ゲートを形成した後、前記キャッピングパターンおよび前記低められた上部絶縁膜をイオン注入マスクとして使用して前記半導体フィンの両側面の第１ゲートに不純物イオン（ドーパント）を注入する。
一実施形態において、前記第２ゲートを形成することは、前記第１ゲートおよび前記キャッピングパターン上に低抵抗金属膜を形成し、前記低抵抗金属膜上にゲートマスクを形成し、前記ゲートマスクによって露出した金属膜をエッチングすることを含んでなされる。
一実施形態において、前記低抵抗金属膜を形成する前に、金属シリサイド膜を形成することをさらに含むことができる。この時、金属シリサイド膜は例えば、タングステンシリサイドのように蒸着工程によって形成されることができる。
一実施形態において、前記窒化膜ライナの一部分を除去して前記半導体フィンの側面を露出させることを前記平坦化された上部絶縁膜の一部分を除去してその高さが前記キャッピングパターンよりさらに低くなるようにすることより先に進行することができる。
一実施形態において、上方に突出され、その上部にキャッピングパターンが形成された半導体フィンを具備する基板を準備することは、シリコン基板を準備し、前記シリコン基板上にパッド酸化膜およびパッド窒化膜を順次に形成した後、これをパターニングして前記キャッピングパターンを形成し、前記キャッピングパターンによって露出したシリコン基板をエッチングすることを含んでなされることができる。この時、前記窒化膜ライナを形成する前に前記半導体フィンの下部側面を覆う下部絶縁膜を形成することをさらに含むことができる。
一実施形態において、上方に突出し、その上部にキャッピングパターンが形成された半導体フィンを具備する基板を準備することは、第１半導体基板、埋没酸化膜、第２半導体基板が順次に積層されて形成されたＳＯＩ基板を準備し、前記ＳＯＩ基板上にパッド酸化膜およびパッド窒化膜を順次に形成した後これをパターニングして前記キャッピングパターンを形成し、前記ＳＯＩ基板の埋没酸化膜が露出するまで、前記キャッピングパターンによって露出したＳＯＩ基板の第２半導体基板をエッチングすることを含んでなされることができる。
一実施形態において、前記窒化膜ライナを形成する前に酸化膜ライナを形成することをさらに含むことが望ましい。この時、前記酸化膜ライナは前記窒化膜ライナの一部が除去される時、前記キャッピングパターンのパッド窒化膜がエッチングされることを保護する。
一実施形態において、前記キャッピングパターン上の窒化膜ライナが露出するまで前記上部絶縁膜を平坦化エッチングすることは、前記キャッピングパターンのパッド酸化膜が露出するまで前記上部絶縁膜、ライナ窒化膜およびパッド窒化膜を同時に平坦化エッチングすることをさらに含み、この時、前記平坦化された上部絶縁膜の一部分を除去してその高さを前記キャッピングパターンよりさらに低くなるようにする前に、熱酸化工程を進行して酸化膜からなったキャッピングパターンを形成することをさらに含む。
前記技術的課題を達成するための本発明による半導体素子形成方法は、上方に突出し、その上部にキャッピングパターンが形成された半導体フィンを具備する基板を準備し、前記基板の全面に沿って窒化膜ライナを形成し、前記窒化膜ライナ上に上部絶縁膜を形成し、前記キャッピングパターン上の窒化膜ライナが露出するまで前記上部絶縁膜を平坦化エッチングし、前記平坦化された上部絶縁膜の一部分を除去してその高さを前記キャッピングパターンよりさらに低くなるようにし、前記窒化膜ライナの一部分を除去して前記半導体フィンの側面を露出させ、露出した半導体フィンの側面上にゲート絶縁膜を形成し、前記キャッピングパターンの上部よりさらに高くなるように前記低められた上部絶縁膜および前記露出した半導体フィンの側面上のゲート絶縁膜上にポリシリコン膜を形成し、前記第１ゲート膜上に前記半導体フィンを横切るグルーブを具備する犠牲絶縁膜を形成し、前記グルーブを満たすように露出したポリシリコン膜および前記犠牲絶縁膜上に高融点金属膜を形成し、シリサイド熱処理工程を進行して前記グルーブの下の前記キャッピングパターン上のポリシリコンをシリサイド膜に変換させて第２ゲートを形成し、シリサイド反応に参与しない金属膜および犠牲絶縁膜を除去し、前記第２ゲートをエッチングマスクとしてシリサイド反応に参与しない露出したポリシリコンをエッチングして前記第２ゲートの下、そして前記半導体フィンおよびキャッピングパターンの側面に残存する第１ゲートを形成することを含む。
前記技術的課題を達成するための半導体素子形成方法は、上方に突出され、その上部にキャッピングパターンが形成された半導体フィンを具備する基板を準備し、前記半導体フィンの電気的隔離のために前記半導体フィンの底の側面を覆う下部絶縁膜を形成し、前記下部絶縁膜およびキャッピングパターンによって露出した半導体フィンの側面上にゲート絶縁膜を形成し、前記キャッピングパターンの上部と同一な高さまたはさらに低い高さを有する第１ゲート膜を前記ゲート絶縁膜および前記下部絶縁膜上に形成し、前記第１ゲート膜より比抵抗が低い第２ゲート膜を前記第１ゲート膜およびキャッピングパターン上に形成し、前記キャッピングパターンおよび前記第１ゲート膜が露出するまで前記第２ゲート膜をパターニングして前記半導体フィンを横切る第２ゲートを形成し、下部絶縁膜が露出するまで前記第２ゲートの両側に露出した第１ゲート膜をエッチングして第１ゲートを形成することを含む。
前記技術的課題を達成するための半導体素子形成方法は上方に突出され、その上部にキャッピングパターンが形成された半導体フィンを具備する基板を準備し、前記半導体フィンの電気的隔離のために前記半導体フィンの底の側面を覆う下部絶縁膜を形成し、前記下部絶縁膜およびキャッピングパターンによって露出した半導体フィンの側面上にゲート絶縁膜を形成し、前記キャッピングパターンの上部よりさらに高い上部面を有するポリシリコン膜を前記キャッピングパターン、ゲート絶縁膜および下部絶縁膜上に形成し、前記ポリシリコン膜上に前記半導体フィンを横切るグルーブを具備する犠牲絶縁膜を形成し、前記グルーブを満たすように露出したポリシリコン膜および前記犠牲絶縁膜上に高融点金属膜を形成し、シリサイド熱処理工程を進行して前記グルーブ下の前記キャッピングパターン上のポリシリコンをシリサイド膜に変換させて第２ゲートを形成し、シリサイド反応に参与しない金属膜および犠牲絶縁膜を除去し、前記第２ゲートをエッチングマスクとして使用してシリサイド反応に参与しない露出したポリシリコンをエッチングして前記第２ゲートの下、そして前記半導体フィンの側面およびキャッピングパターンの側面に残存する第１ゲートを形成することを含む。
本発明によれば、フィン電界効果トランジスタはシリコンフィン側面に限定されたポリシリコンからなった第１ゲートを利用してチャンネルを容易に調節できる。
また、低抵抗物質で第２ゲートを形成し、また第２ゲートが第1ゲートと直接接触することによって、素子動作速度を向上させ、第２ゲートの浮き上がり現像を防止することができる。
以下、添付の図面を参照して本発明の実施形態を詳細に説明する。しかし、本発明はここで説明される実施形態に限定されず、他の形態に具体化されることもできる。むしろ、ここで紹介される実施形態は開示された内容が徹底で、完全になるように、そして当業者に本発明の思想を十分に伝達するために提供されるものである。ここで、膜が他の膜、または基板上にあると言及される場合に、それは他の膜、または基板上に直接形成されることができるもの、またはそれらの間に第３の膜が介在されることもできるものである。図面において、膜および領域の厚さは明確性のために誇張されたものである。
本明細書で、‘ライナ（ｌｉｎｅｒ）’はある膜がその下部構造による輪郭に沿って均一な厚さで形成されるか、または均一な厚さで形成されていることを意味する。
図１Ａ乃至図１Ｃは本発明の一実施形態による半導体素子を概略的に示している。図１Ａは概略的な斜視図であり、図１Ｂは図１Ａでゲートに沿って切断した時（Ａ−Ａ’線に沿って切断した時）の断面図であり、図１Ｃは図１Ａでゲートと直交し、シリコンフィンに沿って切断した時（Ｂ−Ｂ'線に沿って切断した時）の断面図である。
図１Ａ乃至図１Ｃに示すように、本発明による半導体素子、特にフィン電界効果トランジスタはシリコンフィン１０９、ゲート１２７、１２５を含む。ゲート１２７、１２５は垂直部１２３ｖおよび水平部１２３ｈで構成された第１ゲート１２５と第２ゲート１２７を含む。シリコンフィン１０９は基板１０１から上方に突出して側面および上部面を定義する。シリコンフィン１０９の上部面にはキャッピングパターン１０７が位置する。第１ゲート１２５の垂直部１２３ｖはチャンネルを制御する機能を有し、シリコンフィン１０９の側面およびキャッピングパターン１０７の側面に位置する。第１ゲート１２５の水平部１２３ｈは垂直部１２３ｖに連続し、実質的に垂直部１２３ｖと直角になるように水平方向に延長する。第１ゲート１２５の水平部１２３ｈの上部面はシリコンフィン１０９の上部面以上、キャッピングパターン１０７の上部面以下の高さを有する。第１ゲート１２５の水平部１２３ｈは第２ゲート１２７との良好な接着特性を提供する。
第２ゲート１２７が第１ゲート１２５、さらに具体的には、第１ゲート１２５の水平部１２３ｈの上部面およびキャッピングパターン１０７の上部面上を通る。すなわち、第２ゲート１２７はシリコンフィン１０９上ではキャッピングパターン１０７と接触し、シリコンフィン以外の領域では第１ゲート１２５の水平部１２３ｈに接触する。
第１ゲート１２５は望ましくはポリシリコンが使用され、素子特性に適するように不純物をドーピングすることができる。例えば、ＮＭＯＳトランジスタの場合、Ｎタイプの不純物が、ＰＭＯＳトランジスタの場合、Ｐタイプの不純物がドーピングされたポリシリコンである。ドーピングされる不純物の量を適切に調整すれば、チャンネル制御を非常に容易にすることができる。
一方、第２ゲート１２７は低抵抗の金属、金属の窒化物、シリサイド、またはこれらの組み合わせ膜からなる。金属では、タングステン、モリブデン、チタンなどがあり、金属の窒化物では、タングステン窒化膜、チタン窒化膜などがある。シリサイド物質では、コバルトシリサイド、ニッケルシリサイド、チタンシリサイド、タングステンシリサイドなどがある。しかし、ここで列挙した物質はただの例示的なものに過ぎない。
キャッピングパターン１０７はパッド酸化膜およびパッド窒化膜が順次に積層された構造、または酸化膜からなる。たとえ図面には示さないが、第１ゲート１２５の垂直部１２３ｖおよびシリコンフィン１０９との間にはゲート絶縁膜が位置する。シリコンフィン１０９の側面のみがチャンネルとして作用するように、キャッピングパターン１０７の厚さはゲート絶縁膜の厚さより相対的にさらに厚くなることができる。
下部絶縁膜１１５ｒがシリコンフィン１０９の底（下部側面）を囲む。また、上部絶縁膜１１７ｒがシリコンフィン１０９と一定間隔１１９'ｄを置いて第１ゲート１２５の垂直部１２３ｖを囲むように下部絶縁膜１１５ｒ上に形成されている。すなわち、上部絶縁膜１１７ｒの上部面が第１ゲート１２５の水平部１２３ｈの下部面と接触する。
第１ゲート１２５、さらに具体的には垂直部１２３ｖの不純物ドーピングされた上部絶縁膜１１７ｒおよびキャッピングパターン１０７をイオン注入マスクとして使用して、空間領域１１９'を通じて露出した第１ゲート１２５の垂直部１２３ｖに傾斜イオン注入を進行してなされることができる。この時、傾斜イオン注入の傾斜角はθである。
下部絶縁膜１１５ｒは例えば、シリコン窒化膜で形成され、上部絶縁膜１１７ｒはシリコン酸化膜で形成されることができる。
図２乃至図５は本発明の様々な実施形態によるフィン電界効果トランジスタを概略的に示し、図１Ａでゲートに沿って（Ａ−Ａ'線）切断した時の断面図である。
具体的に、図２に示すように、本実施形態によるフィン電界効果トランジスタは図１Ａ乃至図１Ｃの下部絶縁膜１１５ｒの下に酸化膜２１２ｒがさらに介在することを除いては図１Ａ乃至図１Ｃと同一である。すなわち、本実施形態の場合、順次に積層された酸化膜２１２ｒおよび窒化膜２１５ｒが下部絶縁膜２１６ｒを構成する。また、第２ゲート２２７はシリサイド２２７ａおよび金属２２７ｂが順次に積層された構造である。または第２ゲート２２７は金属単一層またはシリサイド単一層であり得る。
次に、図３に示すように、本実施形態によるフィン電界効果トランジスタは、基板３０１とシリコンフィン３０９が埋没酸化膜３０２によって電気的に絶縁されていることを除いては図１Ａ乃至図１Ｃのフィン電界効果トランジスタと同一である。すなわち、本実施形態のフィン電界効果トランジスタはＳＯＩ基板（第１シリコン−埋没酸化膜−第２シリコンが順次に積層された構造の基板）に形成されたものである。
次に、図４に示すように、本実施形態によるフィン電界効果トランジスタは基板４０１から突出し、その上部面にキャッピングパターン４０７が形成されたシリコンフィン４０９およびゲート４２５、４２７を含む。ゲート４２５、４２７は第１ゲート４２５および第２ゲート４２７で構成される。第１ゲート４２５はキャッピングパターン４０７およびシリコンフィン４０９の側面を囲む。図示しないが、シリコンフィン４０９と第１ゲート４２５との間にはゲート絶縁膜が介在する。第２ゲート４２７はキャッピングパターン４０７および第１ゲート４２５と接触する。下部絶縁膜４１５ｒがシリコンフィン４０９の底（底の側面）を囲む。シリコンフィン４０９および基板４０１が電気的に連結される。第２ゲート４２７はシリサイド４２７ａおよび金属４２７ｂが順次に積層された構造である。または第２ゲート４２７は金属またはシリサイドの単一層であり得る。
次に、図５を参照すれば、本実施形態によるフィン電界効果トランジスタは図４のフィン電界効果トランジスタと異なって、基板５０１とシリコンフィン５０９が埋没酸化膜５０２によって互いに電気的に隔離されていることを除いては、図４のフィン電界効果トランジスタと同一である。
以上の例示的に説明した様々な実施形態で、フィン電界効果トランジスタがただ一つのシリコンフィンを具備しているが、二つの以上を具備することができることは当業者において自明である。
以後、以上の説明のフィン電界効果トランジスタを形成する方法に対して添付の図面を参照して説明する。
まず、図６Ａ乃至図１３Ａおよび図６Ｂ乃至図１３Ｂを参照して図１Ａ乃至図１Ｃに示したフィン電界効果トランジスタを形成する方法に対して説明する。図６Ａ乃至図１３Ａは斜視図であり、図６Ｂ乃至図１３Ｂは図６Ａ乃至図１３Ａに対応する断面図として、図６ＡのＡ−Ａ'線に沿って切断した時の断面図である。
まず、図６Ａおよび図６Ｂに示すように、基板１０１上に半導体フィン１０７を限定するキャッピングパターン１０７を形成する。基板１０１は例えば、シリコン原子を含有する半導体基板である。キャッピングパターン１０７はパッド酸化膜１０３およびパッド窒化膜１０５が順次に積層された構造である。キャッピングパターン１０７は基板１０１を熱酸化させるか、または化学的気相蒸着法などの薄膜蒸着技術を使用して熱酸化膜１０３を形成し、その上部に化学的気相蒸着方法などのよく知られた薄膜蒸着技術を利用してシリコン窒化膜１０５を形成した後フォトリソグラフィ工程を進行することによって形成されることができる。
次に、図７Ａおよび図７Ｂに示すように、キャッピングパターン１０７をエッチングマスクとして使用してそれによって露出した基板を所定の深さでエッチングして半導体フィン、すなわちシリコンフィン１０９およびトレンチ１１１を形成する。図面には一つのシリコンフィン１０９のみが図示されているが、様々なシリコンフィンが形成されることは当業者において自明である。
次に、図８Ａおよび図８Ｂに示すように、化学的気相蒸着方法を利用して酸化膜ライナ１１３を形成する。この時、酸化膜ライナ１１３はキャッピングパターン１０７のパッド酸化膜１０３に対してエッチング選択比を有するように形成されることが望ましい。例えば、パッド酸化膜１０３が熱酸化膜で形成される場合、酸化膜ライナ１１３は化学的気相蒸着方法を使用して形成されることが望ましい。
続いて、酸化膜ライナ１１３より相対的に厚い窒化膜ライナ１１５を酸化膜ライナ１１５上に形成する。窒化膜ライナ１１５および酸化膜ライナ１１３が下部絶縁膜１１６を構成する。窒化膜ライナ１１５はよく知られた化学的気相蒸着方法などを使用して形成される。
続いて、トレンチ１１１を満たすように、窒化膜ライナ１１５上に上部窒化膜を形成した後、窒化膜ライナ１１５が露出するまで平坦化工程を進行して平坦にした上部表面を有する上部絶縁膜１１７を形成する。上部絶縁膜は高密度プラズマ酸化膜で形成されることができる。平坦化工程は例えば、酸化膜を選択的にエッチングするスラリを使用する化学的機械研磨工程ＣＭＰを採択することができる。
続いて、図９Ａおよび図９Ｂに示すように、例えば、エッチバック工程を進行して平坦化された上部絶縁膜１１７の高さを低める。この時、上部絶縁膜１１７ｒの高さはシリコンフィン１０９の上部面以上になるようにする。エッチバック工程は窒化膜ライナ１１５に対して酸化膜１１７を選択的にエッチングすることができるエッチングガスを使用する。または湿式エッチグ溶液を使用することもできる。
ここで、上述の図８Ａ（および図８Ｂ）の平坦化工程および図９Ａ（および図９Ｂ）のエッチバック工程が一つの工程、すなわち、一回のエッチバック工程に代替されることができる。すなわち、トレンチ１１１を満たすように窒化膜ライナ１１５上に上部絶縁膜を形成した後、エッチバック工程を進行してその高さがキャッピングパターン１０７の上部面の高さ以下、シリコンフィン１０９の上部面の高さ以上になるようにする。また、エッチバック工程で上部絶縁膜の高さを低めることに代えて湿式エッチング用溶液を使用して上部絶縁膜の高さを低めることができる。
ここで、窒化膜ライナ１１５の一部分を先に除去した後、露出した酸化膜ライナ１１３の一部分を除去してシリコンフィン１０９の側面を露出させると同時に上部絶縁膜１１７の高さを低めることができる。
次に、図１０Ａおよび図１０Ｂに示すように、ライナ窒化膜１１５の一部分およびライナ酸化膜１１３の一部分を除去してシリコンフィン１０９の側面を露出させる。これによって、上部絶縁膜１１７ｒおよびシリコンフィン１０９の間には間隔１１９ｄを有する空間領域１１９が形成される。すなわち、空間領域１１９はシリコンフィン１０９の周りに沿って形成されて、シリコンフィン１０９の形状に対応する例えば、エッチングチューブ形状を示すであろう（図１Ａ参照）。具体的に、まずリン酸などの湿式エッチング溶液また適当な乾式エッチングガスを使用してライナ窒化膜１１５の一部を除去する。この時、ライナ酸化膜１１３がキャッピングパターン１０７のパッド窒化膜１０５がエッチングされることを防止する。続いて、露出したライナ酸化膜１１３の一部分をＨＦまたは適当なエッチングガスを使用して除去してシリコンフィン１０９の側面およびキャッピングパターン１０７を露出させる。結果的に、下部絶縁膜１１６ｒはトレンチ１１１の底に残存してシリコンフィン１０９の底の側面を囲む。ここで除去される窒化膜ライナ１１５および酸化膜ライナ１１３の量はシリコンフィン１０９の高さ、チャンネルの高さなどを考慮して決められ、工程に従って多様に変更されることができることは当業者において自明である。
次に、図１１Ａおよび図１１Ｂに示すように、シリコンフィン１０９の側面にゲート絶縁膜１２１を形成した後、空間領域１１９を満たし、キャッピングパターン１０７を覆うように上部絶縁膜１１７ｒ上に第１ゲート物質１２３を形成する。第１ゲート物質１２３は望ましくはポリシリコンで形成される。この時、ポリシリコンはインサイチュ蒸着工程を通じて所望の導電型にドーピングされるか、またはインサイチュにドーピングされないことができる。本段階で、ポリシリコンがインサイチュにドーピングされなければ、後続工程で傾斜イオン注入工程を通じて所望の導電型の不純物が注入される。ＣＭＯＳ素子を形成する場合、ＮＭＯＳトランジスタおよびＰＭＯＳトランジスタに対して個別的にインサイチュドーピング工程を進行する。一方、インサイチュドーピングをしない場合には、後続工程で個別的に傾斜イオン注入工程を進行する。
また、本段階で、ポリシリコンが所望の導電型と反対導電型でインサイチュにドーピングされても、後続工程で所望の導電型の不純物を傾斜イオン注入することによって、所望の導電型でドーピングすることができる。例えば、ＣＭＯＳ素子を形成する場合、ポリシリコンを第１導電型にインサイチュドーピングした後、後続傾斜イオン注入工程で第２導電型になる部分のみを露出させた後、第２導電型の不純物を傾斜イオン注入することによって、デュアルゲートを形成することができる。
次に、図１２Ａおよび図１２Ｂに示すように、キャッピングパターン１０７が露出するまで第１ゲート物質１２３に対して平坦化工程を進行してその高さを低める。これによって、平坦化されて低められた第１ゲート物質１２３ｒの上部面の高さは実質的にキャッピングパターン１０７の上部面の高さと同一になる。平坦化された第１ゲート物質１２３ｒは垂直部１２３ｒｖおよび水平部１２３ｒｈで構成される。垂直部１２３ｒｖは空間領域１１９を満たす部分としてシリコンフィン１０９の側面およびキャッピングパターン１０７の側面に限定される。水平部１２３ｒｈは低められた上部絶縁膜１１７ｒの上部の全面に形成され、その上部面の高さが実質的にキャッピングパターン１０７の上部面の高さと同一になる。
ここで、平坦化工程で過エッチングを進行して、または平坦化工程の後に、エッチバック工程を進行して水平部１２３ｒｈの上部面の高さがキャッピングパターン１０７の上部面の高さより低められるようにすることができる。
次に、図１３Ａおよび図１３Ｂに示すように、キャッピングパターン１０７および第１ゲート物質１２３ｒ上に金属物質を形成し、続いて、金属物質上にゲートエッチングマスク（不図示）を形成する。金属物質を形成する前にシリサイド膜を蒸着工程を通じてさらに形成することができる。続いて、ゲートエットングマスクによって露出した金属物質をエッチングしてシリコンフィン１０９を横切る線形態の第２ゲート１２７を形成する。続いて、第２ゲート１２７の両側の第１ゲート物質１２３ｒを選択的に除去して第１ゲート１２５を形成する。結果的に第１ゲート１２５は第２ゲート１２７の下に残存し、シリコンフィン１０９およびキャッピングパターン１０７の側面に、そして上部絶縁膜１１７ｒの上部に残存する。すなわち、第１ゲート１２５は第２ゲート１２７の下に整列されてシリコンフィン１０９の側面およびキャッピングパターン１０７の側面に残存する垂直部１２３ｖおよび第２ゲートの下に整列され、上部絶縁膜１１７ｒ上に残存する（すなわち、第２ゲートおよび上部絶縁膜の間に介在する）水平部１２３ｈからなる。
後続工程で傾斜イオン注入工程が進行される。傾斜イオン注入工程は上部絶縁膜１１７ｒ、キャッピングパターン１０７をイオン注入マスクとして使用し、これによってシリコンフィン１０９の側面の第１ゲート（垂直部）に不純物イオンが注入される。これに対しては、図１Ａおよび図１４Ｆを参照して説明する。図１４は図１Ａの一部分を拡大した図面である。
図１Ａに示すように、第２ゲート１２７の両側の第１ゲート物質１２３ｒが除去されて第１ゲート１２５が完成し、空間領域１１９'が形成される。空間領域１１９'は第１ゲート１２５の垂直部１２３ｖを露出させる。第１ゲート１２５を形成した後、上部絶縁膜１１７ｒ、キャッピングパターン１０７をイオン注入マスクとして使用して露出した第１ゲート１２５の垂直部１２３ｖに所望の導電型の不純物イオンを傾斜イオン注入する。この時、傾斜イオン注入角はθである。傾斜イオン注入角θは容易に求められる。すなわち、図１Ａおよび図１４に示すように、すなわち、低められた上部絶縁膜とポリシリコン第１ゲートの間の水平距離ａ、ポリシリコン第１ゲートの底から低められた上部絶縁膜の垂直高さｂからポリシリコン第１ゲートの底で低められた上部絶縁膜の上部表面の間の距離ｃを求めることができる。したがって、傾斜イオン注入角θは三角関数によって容易に求められる。例えば、ｃｏｓθ＝（ａ／ｃ）、ｔａｎθ＝（ｂ／ａ）である。
図１５Ａ乃至図１５Ｅは上述の実施形態と異なって、シリサイド膜として第２ゲートを形成する場合を説明するための半導体基板の概略的な斜視図である。説明の重複を避けるために、先の説明の工程と同一の工程に対しては説明を省略する。
先の図６Ａ乃至図１１Ａおよび図６Ｂ乃至図１１Ｂを参照して説明した工程を進行した後、図１５Ａに示したように、平坦化工程を進行してキャッピングパターン１０７の上部面から所定の厚さを有する第１ゲート物質１２３ｐを形成する。続いて、第１ゲート物質１２３ｐ上に線形態の第２ゲートを限定するグルーブ１２４を具備する犠牲絶縁膜パターン１２６を形成する。通常のフォトリソグラフィ工程を利用してグルーブ１２４を形成することができる。
具体的に、第１ゲート物質１２３ｐ上に犠牲絶縁膜を形成した後、グルーブを限定するエッチングマスク（不図示）を形成する。続いて、第1ゲート物質１２３ｐが露出するまでエッチングマスクによって露出した犠牲絶縁膜をエッチングしてグルーブ１２４を形成する。続いてエッチングマスクパターンを除去する。
次に、図１５Ｂに示すように、グルーブ１２４を満たすように犠牲絶縁膜パターン１２６上に第１ゲート物質であるポリシリコンと反応してシリサイドを形成することができる金属物質１２８を形成する。例えば、金属物質１２８はニッケル、コバルト、タングステンシリサイドのような高融点金属を含む。
次に、図１５Ｃに示すように、通常のシリサイド熱処理工程を進行してグルーブ１２４の下に整列される第２ゲートとしてシリサイド膜１２９を形成する。この時、第１ゲート物質１２３ｐはグルーブ１２４によってのみ露出するので（すなわち、金属物質１２８と第１ゲート物質１２３ｐはグルーブ１２４の底で接するので）、シリサイド熱処理工程を進行すれば、グルーブ１２４の下の第１ゲート物質と金属物質が反応し、これによって、グルーブ１２４の下に整列されてシリサイド膜１２９が形成される。
この時、シリサイド熱処理工程を適切に調節して、シリコンフィン１０９の側面に形成された第１ゲート物質はシリサイド膜に変換されないようにする。すなわち、シリサイド膜１２９の下部面がキャッピングパターン１０７の上部面よりは下に位置するが、シリコンフィン１０９の上部面よりは上方に位置するようにする。
続いて、未反応の金属物質を除去し、犠牲絶縁膜パターン１２６を除去する(図１５Ｄ参照)。
次に、図１５Ｅに示すように、シリサイド膜１２９をエッチングマスクとして使用してそれによって露出した両側の第１ゲート物質１２３ｐｒを除去して第１ゲート１２５を形成する。
続いて、傾斜イオン注入工程を進行して第１ゲート１２５の垂直部１２３ｖに不純物イオンを注入する。
次に、図１６Ａ乃至図１６Ｃに示すように、本発明の他の実施形態によるフィン電界効果トランジスタ形成方法を説明する。本実施形態は酸化膜としてキャッピングパターンを形成する実施形態に関するものであって、先の図６Ａ乃至図１３Ａおよび図６Ｂ乃至図１３Ｂを参照して説明した方法の工程と同一の工程に対しては詳細な説明を省略する。
まず、図１６Ａに示すように、図６Ａ、図７Ａ、図６Ｂ、および図７Ｂを参照して説明した方法と同一にキャッピングパターン１０７、トレンチ１１１、シリコンフィン１０９および窒化膜ライナ１１５を形成した後、トレンチ１１１を満たすようにキャッピングパターン１０７上に上部絶縁膜１１７を形成する。
次に、図１６Ｂに示すように、平坦化工程を進行してキャッピングパターン１０７のパッド酸化膜１０３が露出するまで、上部絶縁膜１１７および窒化膜ライナ１１５およびキャッピングパターン１０７のパッド窒化膜１０５を平坦化エッチングする。次に、熱酸化工程を進行してシリコンフィン１０９の上部を酸化させて酸化膜１０７'からなったキャッピングパターン１０７'を形成する。次に、平坦化された上部絶縁膜の一部分を除去してその高さがキャッピングパターン１０７'の上部面より低くなるようにする。
ここで、平坦化工程は酸化膜および窒化膜を同時にエッチングして、平坦化時間を調節してキャッピングパターン１０７のパッド酸化膜１０３が露出するまで平坦化工程を進行する。工程に従っては、シリコンフィン１０９の上部が露出することもできるであろう。
他の方法では、まず窒化膜ライナ１１５を平坦化停止層として使用して上部絶縁膜１１７を平坦化エッチングし、次に、露出した窒化膜ライナ１１５の一部分およびキャッピングパターン１０７のパッド窒化膜１０５を同時に除去した後、熱酸化工程を進行してシリコンフィン１０９の上部を酸化させて酸化膜１０７'からなったキャッピングパターン１０７'を形成した後、上部絶縁膜１１７をエッチバックまたは湿式エッチングしてその高さを低めることができる。
次に、図１６Ｃに示すように窒化膜ライナ１１５ｐの一部分を除去してシリコンフィン１０９の側面を露出させる。
後続工程として、ゲート形成工程を進行して第１ゲートおよび第２ゲートからなったゲートを形成する。この時、図１１Ａ乃至図１３Ａを参照して説明した工程を進行すれば、図１７に示したように金属からなった第２ゲート１２７が形成される。または後続工程として図１５Ａ乃至図１５Ｅを参照して説明した工程を進行すれば、図１８に示したように、シリサイドからなった第２ゲート１２９が形成される。
次に、図１９Ａ乃至図１９Ｅを参照して本発明の他の実施形態によるフィン電界効果トランジスタを形成する方法に対して説明する。本実施形態では、先の図６Ａ乃至図１３Ａを参照して説明した方法で、酸化膜ライナを形成する前にシリコンフィンの底の側面を囲む酸化膜をさらに形成する。
まず、図１９Ａに示すように基板１０１上にパッド酸化膜１０３およびパッド窒化膜１０５が順次に積層されてなされたキャッピングパターン１０７を形成し、次に、基板１０１をエッチングしてシリコンフィン１０９を形成する。トレンチ１１１を満たすように酸化膜１１２を形成してシリコンフィン１０９およびキャッピングパターン１０７を覆う。
次に、図１９Ｂに示すように、酸化膜１１２の一部分を除去してシリコンフィン１０９の側面を露出させる。これによって残存する酸化膜１１２ｒはシリコンフィン１０９の底の側面を覆う。酸化膜１１２の一部除去は湿式エッチング、エッチバック工程によって行なわれることができる。また平坦化工程およびエッチバック工程または平坦化工程および湿式エッチング工程の順次の進行によって行なわれることができる。この時、平坦化工程はキャッピングパターン１０７をエッチング停止層として使用する。
以後の工程によって先の図８Ａ乃至図１３Ａを参照して説明した工程が進行される。簡略に説明すれば、図１９Ｃに示すように、酸化膜ライナ１１３、窒化膜ライナ１１５および上部絶縁膜１１７を形成する。
次に、図１９Ｄに示すように、上部絶縁膜１１７の高さを低め、窒化膜ライナ１１５および酸化膜ライナ１１３の一部分を除去してシリコンフィン１０９の側面を露出させる。残存する窒化膜ライナ１１５ｒ、酸化膜ライナ１１３ｒ、および酸化膜１１２ｒが下部絶縁膜１１６ｒを構成する。
次に、図１９Ｅに示すように、第１ゲート物質を蒸着した後、パターニング工程を進行する。続いて、金属物質を蒸着し、これをパターニングして第２ゲート１２７を形成する。前記実施形態において、金属物質を蒸着する前にシリサイド膜を蒸着することができる。続いて、第２ゲート１２７の両側の第１ゲート物質を除去して第２ゲート１２７の下に整列された第１ゲート１２５を形成する。後続工程として傾斜イオン注入工程を進行する。
本実施形態でも、図１５Ａ乃至図１５Ｅを参照して説明した方法と同様に第２ゲートを金属シリサイド膜で形成することができる。これに対しては図２０Ａ乃至図２０Ｃを参照して説明する。図２０Ａ乃至図２０Ｃは図１５Ａ乃至図１５Ｅでゲートが伸長する方向に切断した時の断面図である。図２０Ａに示すように、図１９Ａ乃至図１９Ｄを参照して説明した工程を進行した後、第１ゲート物質を形成し、平坦化工程を進行して第１ゲート物質１２３ｐがキャッピングパターン１０７の上部面で所定の高さｈを有するようにする。
次に、図２０Ｂに示すように、第２ゲートを限定するグルーブを具備する犠牲絶縁膜パターン（図１５Ａの１２６参照）を第１ゲート物質１２３ｐ上に形成する。続いて、グルーブを満たすように犠牲絶縁膜パターン上に第１ゲート物質であるポリシリコンと反応してシリサイドを形成することができる金属物質１２８を形成する。
次に、図２０Ｃに示すように、通常のシリサイド熱処理工程を進行してグルーブの下に整列される第２ゲートとしてシリサイド膜１２９を形成する。続いて未反応の金属物質を除去し、犠牲絶縁膜パターンを除去した後、シリサイド膜１２９によって露出した第１ゲート物質１２３ｐを除去して、第１ゲート１２５を形成する。続いて、傾斜イオン注入工程を進行して第１ゲート１２５の垂直部１２３ｖに不純物イオンを注入する。
図２１Ａ乃至図２１Ｄを参照して、本発明の他の実施形態によるフィン電界効果トランジスタ形成方法を説明する。本実施形態はキャッピングパターンを酸化膜で形成することに関するものである。
まず、図２１Ａに示すように、先の図１９Ａおよび図１９Ｂを参照して説明した工程を進行して、パッド酸化膜１０３およびパッド窒化膜１０５からなったキャッピングパターン１０７、シリコンフィン１０９および酸化膜１１２ｒを形成する。
次に、図２１Ｂに示すように、窒化膜ライナ１１５を酸化膜１１２ｒ、シリコンフィン１０９およびキャッピングパターン１０７上に形成する。続いて、キャッピングパターン１０７および窒化膜ライナ１１５を覆うように上部絶縁膜１１７を形成する。
次に、図２１Ｃに示すように、平坦化工程を進行してキャッピングパターン１０７のパッド酸化膜１０３が露出するまで、上部絶縁膜１１７および窒化膜ライナ１１５およびキャッピングパターン１０７のパッド窒化膜１０５を平坦化エッチングする。次に、熱酸化工程を進行してシリコンフィン１０９の上部を酸化させて酸化膜１０７'からなったキャッピングパターン１０７'を形成する。続いて、平坦化された上部絶縁膜の一部分を除去してその高さがキャッピングパターン１０７'の上部面より低くなるようにする。
次に、図２１Ｄに示すように、窒化膜ライナ１１５ｐの一部分を除去してシリコンフィン１０９の側面を露出させる。
後続工程として、ゲート形成工程を進行して第１ゲート１２５および第２ゲートを形成する。この時、図１１Ａ乃至図１３Ａを参照して説明した工程を進行すれば、図２２に示したように、第２ゲート１２７が金属からなる。一方、後続工程として、図１５Ａ乃至図１５Ｅを参照して説明した工程を進行すれば、図２３に示したように、シリサイドからなった第２ゲート１２９が形成される。
図４の半導体素子の製造方法に対して簡略に説明する。図１９Ａおよび図１９Ｂに示すように、キャッピングパターンで保護されたシリコンフィンを形成した後、シリコンフィンの底の側面を覆う下部絶縁膜を形成する。次に、露出したシリコンフィンの側面上にゲート絶縁膜を形成し、ポリシリコン物質を蒸着し、キャッピングパターンが露出するまで平坦化工程を進行する。以後、金属物質を形成し、パターニング工程を通じて金属物質およびポリシリコンをエッチングして第２ゲートおよび第１ゲートを形成する。
この時、シリサイドからなった第２ゲートを形成する場合において、ポリシリコンを蒸着した後、これに対する平坦化工程を進行することにおいて、キャッピングパターン上にポリシリコンを残して、後続シリサイド工程でキャッピングパターン上にシリサイド膜が形成されるようにする。続いて、既に説明した図１５Ａ乃至図１５Ｅを参照して説明した方法と同一の工程を進行してゲートを完成する。簡略に説明すれば、グルーブを有する犠牲酸化膜パターンをポリシリコン膜上に形成し、シリサイド形成のための金属物質を形成した後、シリサイド工程を進行してシリサイド膜を形成し、未反応金属物質を除去し、犠牲酸化膜パターンを除去し、シリサイド膜をエッチングマスクとして使用して下部のポリシリコンをエッチングしてゲートを完成する。
以上のバルクシリコン基板を使用したフィン電界効果トランジスタ形成方法に対して説明した。しかし、以上の開示発明内容から本発明の思想から逸脱しなければ、ＳＯＩ基板上にフィン電界効果トランジスタを形成することができることは当業者において自明である。
これまで本発明に対してその望ましい実施形態を中心からよく見た。本発明が属する技術分野で通常の知識を有する者は本発明が本発明の本質的な特性から逸脱しない範囲で変形された形態で実現可能であることを理解することができるであろう。したがって、本開示された実施形態は限定的な観点ではなく、説明的な観点で考慮しなけれならない。本発明の範囲は上述の説明ではなく、特許請求の範囲に示しており、それと当等な範囲内にあるすべての差異は本発明に含まれたことで解釈されなければならない。
本発明は、フィン電界効果トランジスタの製造において大いに役立たせることができる。
本発明の一実施形態によるフィン電界効果トランジスタを概略的に示した半導体基板の斜視図である。 図１ＡのＡ−Ａ'に沿って切断した半導体基板の断面図である。 図１ＡのＢ−Ｂ'に沿って切断した半導体基板の断面図である。 本発明の様々な実施形態によるフィン電界効果トランジスタを概略的に示した断面図である。 本発明の様々な実施形態によるフィン電界効果トランジスタを概略的に示した断面図である。 本発明の様々な実施形態によるフィン電界効果トランジスタを概略的に示した断面図である。 本発明の様々な実施形態によるフィン電界効果トランジスタを概略的に示した断面図である。 本発明の一実施形態による図１Ａのフィン電界効果トランジスタを形成する方法を説明するための半導体基板の斜視図である。 図６Ａ乃至図１３Ａに対応する断面図である。 本発明の一実施形態による図１Ａのフィン電界効果トランジスタを形成する方法を説明するための半導体基板の斜視図である。 図６Ａ乃至図１３Ａに対応する断面図である。 本発明の一実施形態による図１Ａのフィン電界効果トランジスタを形成する方法を説明するための半導体基板の斜視図である。 図６Ａ乃至図１３Ａに対応する断面図である。 本発明の一実施形態による図１Ａのフィン電界効果トランジスタを形成する方法を説明するための半導体基板の斜視図である。 図６Ａ乃至図１３Ａに対応する断面図である。 本発明の一実施形態による図１Ａのフィン電界効果トランジスタを形成する方法を説明するための半導体基板の斜視図である。 図６Ａ乃至図１３Ａに対応する断面図である。 本発明の一実施形態による図１Ａのフィン電界効果トランジスタを形成する方法を説明するための半導体基板の斜視図である。 図６Ａ乃至図１３Ａに対応する断面図である。 本発明の一実施形態による図１Ａのフィン電界効果トランジスタを形成する方法を説明するための半導体基板の斜視図である。 図６Ａ乃至図１３Ａに対応する断面図である。 本発明の一実施形態による図１Ａのフィン電界効果トランジスタを形成する方法を説明するための半導体基板の斜視図である。 図６Ａ乃至図１３Ａに対応する断面図である。 本発明の一実施形態によるゲートドーピング方法を説明するために図１Ａの一部分を拡大した拡大図である。 本発明の他の実施形態によるフィン電界効果トランジスタを形成する方法を説明するための斜視図である。 本発明の他の実施形態によるフィン電界効果トランジスタを形成する方法を説明するための斜視図である。 本発明の他の実施形態によるフィン電界効果トランジスタを形成する方法を説明するための斜視図である。 本発明の他の実施形態によるフィン電界効果トランジスタを形成する方法を説明するための斜視図である。 本発明の他の実施形態によるフィン電界効果トランジスタを形成する方法を説明するための斜視図である。 本発明のまた他の実施形態によるフィン電界効果トランジスタを形成する方法を説明するための半導体基板の断面図である。 本発明のまた他の実施形態によるフィン電界効果トランジスタを形成する方法を説明するための半導体基板の断面図である。 本発明のまた他の実施形態によるフィン電界効果トランジスタを形成する方法を説明するための半導体基板の断面図である。 図１６Ｃ以後の工程段階を進行した結果として形成されるフィン電界効果トランジスタを概略的に示す断面図である。 図１６Ｃ以後の工程段階を進行した結果として形成されるフィン電界効果トランジスタを概略的に示す断面図である。 本発明のまた他の実施形態によるフィン電界効果トランジスタ形成方法を説明するための半導体基板の断面図である。 本発明のまた他の実施形態によるフィン電界効果トランジスタ形成方法を説明するための半導体基板の断面図である。 本発明のまた他の実施形態によるフィン電界効果トランジスタ形成方法を説明するための半導体基板の断面図である。 本発明のまた他の実施形態によるフィン電界効果トランジスタ形成方法を説明するための半導体基板の断面図である。 本発明のまた他の実施形態によるフィン電界効果トランジスタ形成方法を説明するための半導体基板の断面図である。 本発明のまた他の実施形態によるフィン電界効果トランジスタ形成方法を説明するための半導体基板の断面図である。 本発明のまた他の実施形態によるフィン電界効果トランジスタ形成方法を説明するための半導体基板の断面図である。 本発明のまた他の実施形態によるフィン電界効果トランジスタ形成方法を説明するための半導体基板の断面図である。 本発明のまた他の実施形態によるフィン電界効果トランジスタ形成方法を説明するための半導体基板の断面図である。 本発明のまた他の実施形態によるフィン電界効果トランジスタ形成方法を説明するための半導体基板の断面図である。 本発明のまた他の実施形態によるフィン電界効果トランジスタ形成方法を説明するための半導体基板の断面図である。 本発明のまた他の実施形態によるフィン電界効果トランジスタ形成方法を説明するための半導体基板の断面図である。 図２１Ｄ以後の工程段階を進行した結果として形成されるフィン電界効果トランジスタを概略的に示した断面図である。 図２１Ｄ以後の工程段階を進行した結果として形成されるフィン電界効果トランジスタを概略的に示した断面図である。
符号の説明
１０１ 基板、
１０７ キャッピングパターン、
１０９ シリコンフィン、
１２３ｖ 垂直部、
１２３ｈ 水平部、
１２５ 第１ゲート、
１２７ 第２ゲート。

Claims (30)

  1. 基板から上方に突出し、その上面にキャッピングパターンが形成された半導体フィンと、
    前記キャッピングパターンおよび半導体フィンの両側面に形成された垂直部と前記垂直部で横に延長する水平部で構成された第１ゲートと、
    前記第１ゲートの水平部の上部および前記キャッピングパターンの上に形成され、前記第１ゲートに比べて比抵抗が小さい第２ゲートとを含み、
    前記第１ゲートの垂直部および前記半導体フィンの間にゲート絶縁膜が介在することを特徴とする半導体素子。
  2. 前記第１ゲートはドーピングされたポリシリコンであることを特徴とする請求項１に記載の半導体素子。
  3. 前記第２ゲートは金属、金属シリサイド、または金属シリサイドおよび金属が順次に積層された構造であることを特徴とする請求項２に記載の半導体素子。
  4. 前記キャッピングパターンは酸化膜、窒化膜、または酸化膜および窒化膜が順次に積層された構造であり、前記ゲート絶縁膜より厚さが相対的にさらに厚いことを特徴とする請求項１乃至請求項３のうちのいずれか一項に記載の半導体素子。
  5. 前記半導体フィンの下部を囲む下部絶縁膜と、
    前記半導体フィンと一定の間隔を維持しながら、前記第１ゲートの垂直部を囲み、前記第１ゲートの水平部の下部面に接触し、その上部面が平坦な上部絶縁膜をさらに含むことを特徴とする請求項１乃至請求項３のうちのいずれか一項に記載の半導体素子。
  6. 前記下部絶縁膜は酸化膜および窒化膜が順次に積層された構造または第１酸化膜、前記第１酸化膜より薄い第２酸化膜および前記第２酸化膜より厚い窒化膜が順次に積層された構造であり、前記上部絶縁膜は酸化膜であることを特徴とする請求項５に記載の半導体素子。
  7. 前記下部絶縁膜は窒化膜または酸化膜および前記酸化膜よりさらに厚い窒化膜が順次に積層された構造であり、前記上部絶縁膜は酸化膜であることを特徴とする請求項５に記載の半導体素子。
  8. 前記キャッピングパターンは酸化膜、窒化膜、または酸化膜および窒化膜が順次に積層された構造であり、前記ゲート絶縁膜より厚さが相対的にさらに厚いことを特徴とする請求項５に記載の半導体素子。
  9. 前記基板と半導体フィンとの間に位置する埋没酸化膜と、
    前記半導体フィンの下部を覆うように前記埋没酸化膜上に形成された窒化膜と、
    前記第１ゲートの垂直部の側面および水平部の下面、そして前記窒化膜によって限定される領域を満たす酸化膜とをさらに含み、
    前記埋没酸化膜によって前記半導体フィンと前記基板は絶縁されることを特徴とする請求項１乃至請求項３のうちのいずれか一項に記載の半導体素子。
  10. 前記キャッピングパターンは酸化膜、窒化膜、または酸化膜および窒化膜が順次に積層された構造であり、前記ゲート絶縁膜より厚さが相対的にさらに厚いことを特徴とする請求項９に記載の半導体素子。
  11. 前記第１ゲートの垂直部の上部面および水平部の上部は前記キャッピングパターンの上部と同一な高さであるか、またはさらに低く、前記半導体フィンの上部と同一な高さまたはさらに高いことを特徴とする請求項１に記載の半導体素子。
  12. 上方に突出され、その上部にキャッピングパターンが形成された半導体フィンを具備する基板を準備する工程（１）と、
    工程（１）後、前記基板の全面に沿って窒化膜ライナを形成する工程（２）と、
    工程（２）後、前記窒化膜ライナ上に上部絶縁膜を形成する工程（３）と、
    工程（３）後、前記キャッピングパターン上の前記窒化膜ライナが露出するまで前記上部絶縁膜を平坦化エッチングする工程（４）と、
    工程（４）後、平坦化された前記上部絶縁膜の一部分を除去して、当該上部絶縁膜の高さを前記キャッピングパターンよりさらに低くなるようにする工程（５）と、
    工程（４）後、前記窒化膜ライナの一部分を除去して前記半導体フィンの側面を露出させる工程（６）と、
    工程（５）および工程（６）後、露出した前記半導体フィンの側面上にゲート絶縁膜を形成する工程（７）と、
    工程（７）後、前記キャッピングパターンの上部と同一な高さまたは低い高さを有する第１ゲート膜を、前記上部絶縁膜および前記ゲート絶縁膜上に形成する工程（８）と、
    工程（８）後、前記第１ゲート膜より比抵抗が低い第２ゲート膜を、前記第１ゲート膜および前記キャッピングパターン上に形成する工程（９）と、
    工程（９）後、前記第２ゲート膜をパターニングして、前記キャッピングパターンおよび前記第１ゲート膜を露出させつつ、前記半導体フィンを横切る第２ゲートを形成する工程（１０）と、
    工程（１０）後、残存する窒化膜ライナが露出するまで前記第２ゲートの両側に露出した第１ゲート膜をエッチングして第１ゲートを形成する工程（１１）と、
    を含むことを特徴とする半導体素子形成方法。
  13. 前記第１ゲート膜を形成する工程（８）は、
    前記半導体フィンの側面、前記低められた上部絶縁膜および前記キャッピングパターン上にポリシリコンを形成し、
    前記キャッピングパターンを平坦化停止層として前記ポリシリコンを平坦化エッチングすることを含んでなされることを特徴とする請求項１２に記載の半導体素子形成方法。
  14. 前記第２ゲートを形成する工程（１０）は、
    前記第１ゲート膜および前記キャッピングパターン上に低抵抗金属膜を形成し、
    前記低抵抗金属膜上にゲートマスクを形成し、
    前記ゲートマスクによって露出した金属膜をエッチングすることを含んでなされることを特徴とする請求項１３に記載の半導体素子形成方法。
  15. 前記低抵抗金属膜を形成する前に金属シリサイド膜を形成することをさらに含むことを特徴とする請求項１４に記載の半導体素子形成方法。
  16. 前記第２ゲートの両側に露出した第１ゲート膜をエッチングして第１ゲートを形成する工程（１１）後、前記キャッピングパターンおよび前記低められた上部絶縁膜をイオン注入マスクとして使用して前記半導体フィンの両側の第１ゲートに不純物イオンを傾斜注入することをさらに含むことを特徴とする請求項１３に記載の半導体素子形成方法。
  17. 前記窒化膜ライナの一部分を除去して前記半導体フィンの側面を露出させる工程（６）は、平坦化された前記上部絶縁膜の一部分を除去して、当該上部絶縁膜の高さを前記キャッピングパターンよりさらに低くなるようにする工程（５）よりも、先に実行することを特徴とする請求項１２〜１６のいずれか一項に記載の半導体素子形成方法。
  18. 上方に突出され、その上部にキャッピングパターンが形成された半導体フィンを具備する基板を準備する工程（１）は、
    シリコン基板を準備し、
    前記シリコン基板上にパッド酸化膜およびパッド窒化膜を順次に形成した後、これをパターニングして前記キャッピングパターンを形成し、
    前記キャッピングパターンによって露出したシリコン基板をエッチングすることを含んでなされることを特徴とする請求項１２〜１７のいずれか一項に記載の半導体素子製造方法。
  19. 前記窒化膜ライナを形成する工程（２）前に前記半導体フィンの下部側面を覆う下部絶縁膜を形成することをさらに含むことを特徴とする請求項１８に記載の半導体素子形成方法。
  20. 上方に突出され、その上部にキャッピングパターンが形成された半導体フィンを具備する基板を準備する工程（１）は、
    ＳＯＩ基板を準備し、
    前記ＳＯＩ基板上にシリコン基板上にパッド酸化膜およびパッド窒化膜を順次に形成した後、これをパターニングして前記キャッピングパターンを形成し、
    前記ＳＯＩ基板の埋没酸化膜が露出するまで、前記キャッピングパターンによって露出したＳＯＩ基板をエッチングすることを含んでなされることを特徴とする請求項１２〜１７のいずれか一項に記載の半導体素子形成方法。
  21. 前記窒化膜ライナを形成する工程（２）前に酸化膜ライナを形成することをさらに含み、前記酸化膜ライナは前記窒化膜ライナの一部が除去される時、前記キャッピングパターンのパッド窒化膜がエッチングされることを保護することを特徴とする請求項１８または請求項２０に記載の半導体素子形成方法。
  22. 前記キャッピングパターン上の窒化膜ライナが露出するまで前記上部絶縁膜を平坦化エッチングする工程（４）は、前記キャッピングパターンの前記パッド酸化膜が露出するまで前記上部絶縁膜、前記窒化膜ライナ、および前記パッド窒化膜を同時に平坦化エッチングすることをさらに含み、
    前記平坦化された上部絶縁膜の一部分を除去して、当該上部絶縁膜の高さを前記キャッピングよりさらに低めるようにする前に、前記パッド酸化膜の熱酸化工程を進行して酸化膜からなったキャッピングパターンを形成することをさらに含むことを特徴とする請求項１８または請求項２０に記載の半導体素子形成方法。
  23. 上方に突出され、その上部にキャッピングパターンが形成された半導体フィンを具備する基板を準備する工程（１１）と、
    工程（１１）後、前記基板の全面に沿って窒化膜ライナを形成する工程（１２）と、
    工程（１２）後、前記窒化膜ライナ上に上部絶縁膜を形成する工程（１３）と、
    工程（１３）後、前記キャッピングパターン上の前記窒化膜ライナが露出するまで前記上部絶縁膜を平坦化エッチングする工程（１４）と
    工程（１４）後、前記平坦化された上部絶縁膜の一部分を除去して、当該上部絶縁膜の高さを前記キャッピングパターンよりさらに低くなるようにする工程（１５）と、
    工程（１４）後、前記窒化膜ライナの一部分を除去して前記半導体フィンの側面を露出させる工程（１６）と、
    工程（１５）および工程（１６）後、露出した前記半導体フィンの側面上にゲート絶縁膜を形成する工程（１７）と、
    工程（１７）後、前記キャッピングパターンの上部よりさらに高くなるように、低められた前記上部絶縁膜および前記ゲート絶縁膜上にポリシリコン膜を形成する工程（１８）と、
    工程（１８）後、前記ポリシリコン膜上に、前記半導体フィンを横切りつつ前記ポリシリコン膜を一部露出するグルーブを具備する犠牲絶縁膜を形成する工程（１９）と、
    工程（１９）後、前記グルーブを満たすように、一部露出した前記ポリシリコン膜および前記犠牲絶縁膜上に高融点金属膜を形成する工程（２０）と、
    工程（２０）後、シリサイド熱処理工程を進行して、前記グルーブ下であって前記キャッピングパターン上のポリシリコンをシリサイド膜に変換させて第２ゲートを形成する工程（２１）と、
    工程（２１）後、シリサイド反応せずに残った前記高融点金属膜および前記犠牲絶縁膜を除去して、前記ポリシリコン膜を露出する工程（２２）と、
    工程（２２）後、前記第２ゲートをエッチングマスクとして使用して、前記犠牲絶縁膜を除去して露出した前記ポリシリコン膜をエッチングして、前記第２ゲートの下であって、前記半導体フィンの側面および前記キャッピングパターンの側面に残存する第１ゲートを形成する工程（２３）と、
    をことを含むことを特徴とする半導体素子形成方法。
  24. 前記窒化膜ライナの一部分を除去して前記半導体フィンの側面を露出させる工程（１６）は、平坦化された前記上部絶縁膜の一部分を除去して、当該上部絶縁膜の高さを前記キャッピングパターンよりさらに低くなるようにする工程（１５）よりも、先に実行することを特徴とする請求項２３に記載の半導体素子形成方法。
  25. 上方に突出され、その上部にキャッピングパターンが形成された半導体フィンを具備する基板を準備する工程（１１）は、
    シリコン基板を準備し、
    前記シリコン基板上にパッド酸化膜およびパッド窒化膜を順次に形成した後、これをパターニングして前記キャッピングパターンを形成し、
    前記キャッピングパターンによって露出したシリコン基板をエッチングすることを含んでなされることを特徴とする請求項２３に記載の半導体素子形成方法。
  26. 前記窒化膜ライナを形成する工程（１２）前に、前記半導体フィンの下部側面を覆う下部絶縁膜を形成することをさらに含むことを特徴とする請求項２３に記載の半導体素子形成方法。
  27. 上方に突出され、その上部にキャッピングパターンが形成された半導体フィンを具備する基板を準備する工程（１１）は、
    ＳＯＩ基板を準備し、
    前記ＳＯＩ基板上にシリコン基板上にパッド酸化膜およびパッド窒化膜を順次に形成した後、これをパターニングして前記キャッピングパターンを形成し、
    前記ＳＯＩ基板の埋没酸化膜が露出するまで、前記キャッピングパターンによって露出したＳＯＩ基板をエッチングすることを含んでなされることを特徴とする請求項２３に記載の半導体素子形成方法。
  28. 前記窒化膜ライナを形成する工程（１２）前に、酸化膜ライナを形成することをさらに含み、前記酸化膜ライナは前記窒化膜ライナの一部が除去される時、前記キャッピングパターンのパッド窒化膜がエッチングされることを保護することを特徴とする請求項２５または請求項２７に記載の半導体素子形成方法。
  29. 前記キャッピングパターン上の窒化膜ライナが露出するまで前記上部絶縁膜を平坦化エッチングする工程（１４）は、
    前記キャッピングパターンのパッド酸化膜が露出するまで前記上部絶縁膜、前記窒化膜ライナおよび前記パッド窒化膜を同時に平坦化エッチングすることをさらに含み、
    前記平坦化された上部絶縁膜の一部分を除去して、当該上部絶縁膜の高さを前記キャッピングパターンよりさらに低くなるようにする前に、前記パッド酸化膜の熱酸化工程を進行して酸化膜からなったキャッピングパターンを形成することをさらに含むことを特徴とする請求項２５または請求項２７に記載の半導体素子形成方法。
  30. 上方に突出され、その上部にキャッピングパターンが形成された半導体フィンを具備する基板を準備する工程（３０）と、
    工程（３０）後、前記半導体フィンの電気的隔離のために前記半導体フィンの底の側面を覆う下部絶縁膜を形成する工程（３１）と、
    工程（３１）後、前記下部絶縁膜に覆われずに露出した前記半導体フィンの側面上にゲート絶縁膜を形成する工程（３２）と、
    工程（３２）後、前記キャッピングパターンの上部よりさらに高い上部面を有するポリシリコン膜を前記キャッピングパターン、前記ゲート絶縁膜および前記下部絶縁膜上に形成する工程（３３）と、
    工程（３３）後、前記ポリシリコン膜上に、前記半導体フィンを横切りつつ前記ポリシリコン膜を一部露出するグルーブを具備する犠牲絶縁膜を形成する工程（３４）と、
    工程（３４）後、前記グルーブを満たすように、一部露出した前記ポリシリコン膜および前記犠牲絶縁膜上に高融点金属膜を形成する工程（３５）と、
    工程（３５）後、シリサイド熱処理工程を進行して、前記グルーブ下であって前記キャッピングパターン上のポリシリコンをシリサイド膜に変換させて第２ゲートを形成する工程（３６）と、
    工程（３６）後、シリサイド反応せずに残った前記高融点金属膜および前記犠牲絶縁膜を除去する工程（３７）と、
    前記第２ゲートをエッチングマスクとして使用して、前記犠牲絶縁膜を除去して露出した前記ポリシリコン膜をエッチングして、前記第２ゲートの下であって、前記半導体フィンの側面および前記キャッピングパターンの側面に残存する第１ゲートを形成するする工程（３７）と、
    を含むことを特徴とする半導体素子形成方法。
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