JP4989865B2 - 複数入力信号によるプロセス衝突の防止装置 - Google Patents
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Description
前記信号入力手段が、前記第1入力信号の印加を感知して第1エッジ感知信号を出力する第1エッジ感知部と、前記第2入力信号の印加を感知して第2エッジ感知信号を出力する第2エッジ感知部と、前記第2エッジ感知信号が非アクティブの間、前記第1エッジ感知信号に応答して、前記第1処理要請信号を出力する第1処理要請部と、前記第1エッジ感知信号が非アクティブの間、前記第2エッジ感知信号に応答して、前記第2処理要請信号を出力する第2処理要請部とを備え、
前記衝突制御手段が、前記第1及び第2エッジ感知信号のアクティブ期間が重なっているか否かを感知する衝突感知部と、前記衝突感知部によって制御されて、前記第1及び第2エッジ感知信号を感知し、前記第1及び第2入力信号が同時に入力された場合、所定の優先順位に応じて前記第2エッジ感知信号を非アクティブにし、前記第1処理要請信号による処理の終了後に、前記信号処理部を制御し、前記第2処理信号をアクティブにさせる同時入力信号処理部とを備え、
前記衝突感知部が、前記第1エッジ感知信号が印加された後、前記第2エッジ感知信号が印加された場合、前記第1エッジ感知部をリセットさせる第1要請進行信号を生成し、前記第2エッジ感知信号が印加された後、前記第1エッジ感知信号が印加された場合、前記第2エッジ感知部をリセットさせる第2要請進行信号を生成する要請進行信号生成部と、前記第1及び第2エッジ感知信号のアクティブ期間が重なる場合、衝突感知信号を生成する衝突感知信号生成部とを備える。
また、本発明に係る複数入力信号によるプロセス衝突の防止装置(2)は、非同期的に印加される複数の入力信号を受信し、複数の前記入力信号の処理期間が相互に重ならない場合にのみ、該当する入力信号の処理を要請するための処理要請信号を生成する信号入力手段と、前記処理要請信号に応答して、該当する処理信号を出力する信号処理手段と、複数の前記入力信号の内の一部の信号が同時に印加された場合、所定の最優先順位の入力信号に応じた前記処理要請信号だけを除外した残りの前記処理要請信号を非アクティブにし、前記最優先順位の処理要請信号の処理を終了した後、前記所定の優先順位に応じて該当する処理信号がアクティブになるように前記信号処理手段を制御する衝突制御手段とを備え、
前記衝突制御手段が、前記入力信号による処理信号のアクティブ期間において新しい入力信号が印加された場合、先に印加された前記入力信号及び後で印加された新しい前記入力信号が重なるアクティブ期間を要請進行信号として生成し、
前記信号処理手段が、前記処理信号が非アクティブの際、終了信号をアクティブにし、
前記信号入力手段が、該当する前記要請進行信号及び前記終了信号がアクティブ、または該当する前記処理要請信号及び前記終了信号がアクティブの際、出力信号を非アクティブにし、次に印加された新しい前記入力信号の処理を準備する。
120 第1エッジ感知部
140 第2エッジ感知部
160 第1処理要請部
180 第2処理要請部
200 衝突制御部
220 衝突感知部
240 同時入力信号処理部
300 信号処理部
Claims (19)
- 第1入力信号及び第2入力信号を受信し、第1及び第2処理要請信号を生成する信号入力手段と、
所定の優先順位に応じて、プロセス衝突を制御する衝突制御手段と、
前記第1処理要請信号に応答して、第1処理信号を出力し、第2処理要請信号に応答して、第2処理信号を出力する信号処理部とを備え、
前記信号入力手段が、
前記第1入力信号の印加を感知して第1エッジ感知信号を出力する第1エッジ感知部と、
前記第2入力信号の印加を感知して第2エッジ感知信号を出力する第2エッジ感知部と、
前記第2エッジ感知信号が非アクティブの間、前記第1エッジ感知信号に応答して、前記第1処理要請信号を出力する第1処理要請部と、
前記第1エッジ感知信号が非アクティブの間、前記第2エッジ感知信号に応答して、前記第2処理要請信号を出力する第2処理要請部とを備え、
前記衝突制御手段が、
前記第1及び第2エッジ感知信号のアクティブ期間が重なっているか否かを感知する衝突感知部と、
前記衝突感知部によって制御されて、前記第1及び第2エッジ感知信号を感知し、前記第1及び第2入力信号が同時に入力された場合、所定の優先順位に応じて前記第2エッジ感知信号を非アクティブにし、前記第1処理要請信号による処理の終了後に、前記信号処理部を制御し、前記第2処理信号をアクティブにさせる同時入力信号処理部とを備え、
前記衝突感知部が、
前記第1エッジ感知信号が印加された後、前記第2エッジ感知信号が印加された場合、前記第1エッジ感知部をリセットさせる第1要請進行信号を生成し、前記第2エッジ感知信号が印加された後、前記第1エッジ感知信号が印加された場合、前記第2エッジ感知部をリセットさせる第2要請進行信号を生成する要請進行信号生成部と、
前記第1及び第2エッジ感知信号のアクティブ期間が重なる場合、衝突感知信号を生成する衝突感知信号生成部とを備える
ことを特徴とする複数入力信号によるプロセス衝突の防止装置。 - 前記プロセス衝突が、前記第2エッジ感知信号が前記第1入力信号による前記第1エッジ感知信号のアクティブ期間に入力された時、前記第1エッジ感知信号が前記第2入力信号による前記第2エッジ感知信号のアクティブ期間に入力された時、または、前記第1及び第2エッジ感知信号が同時に入力された時に、生じることを特徴とする請求項1に記載の複数入力信号によるプロセス衝突の防止装置。
- 前記同時入力信号処理部が、
前記衝突感知信号及び前記第1処理要請信号がアクティブの際、または前記衝突感知信号及び前記第2処理要請信号がアクティブの際、前記第2エッジ感知信号を非アクティブにするためのクリア入力信号を生成するクリア信号生成部と、
前記クリア信号生成部の出力信号に応答して、所定時間の後に前記第2処理信号がアクティブになるようにするための衝突処理信号を生成する衝突処理信号生成部と
を備えることを特徴とする請求項1に記載の複数入力信号によるプロセス衝突の防止装置。 - 前記信号処理部が、前記第1処理信号または第2処理信号が非アクティブの際、終了信号をアクティブにすることを特徴とする請求項3に記載の複数入力信号によるプロセス衝突の防止装置。
- 前記信号処理部が、
前記第2処理要請信号及び前記衝突処理信号を入力として、第2全体処理要請信号を生成する入力部と、
前記第2全体処理要請信号及び前記第1処理要請信号がアクティブの際、駆動信号をアクティブにする駆動信号生成部と、
前記駆動信号に制御され、前記第1処理要請信号がアクティブの際、前記第1処理信号を出力する第1処理信号生成部と、
前記駆動信号に制御され、前記第2全体処理要請信号がアクティブの際、前記第2処理信号を出力する第2処理信号生成部と、
前記駆動信号のアクティブ開始点から所定時間後、前記終了信号を生成する終了信号生成部と
を備えることを特徴とする請求項4に記載の複数入力信号によるプロセス衝突の防止装置。 - 前記終了信号生成部が、
前記駆動信号を印加され、パルス信号を生成し、前記第1及び第2処理信号がアクティブである期間の間遅延させ、第2終了信号を出力する第1パルス信号生成部と、
前記第2終了信号を反転させ、第1終了信号として出力する第1インバータと
を備えること特徴とする請求項5に記載の複数入力信号によるプロセス衝突の防止装置。 - 前記クリア信号生成部が、
前記第1及び第2処理要請信号を入力とする第1ORゲートと、
該第1ORゲートの出力信号及び初期化信号を入力とする第2ORゲートと、
該第2ORゲートの出力信号及び前記衝突感知信号がアクティブの際、正出力及び負出力を出力し、前記正出力を前記クリア入力信号として出力する第1フリップフロップと
を備えることを特徴とする請求項6に記載の複数入力信号によるプロセス衝突の防止装置。 - 前記衝突処理信号生成部が、
前記第1フリップフロップの負出力に応答して、自身の正出力をアクティブにする第2フリップフロップと、
該第2フリップフロップの正出力のアクティブに応答して、パルス信号を生成する第2パルス信号生成部と、
該第2パルス信号生成部の出力信号を印加されて、パルス状の前記衝突処理信号を生成する第3パルス信号生成部と、
第1エッジ感知信号を反転させる第2インバータと、
前記第2インバータの出力信号及び前記第3フリップフロップの負出力を入力とする第1NANDゲートと、
該第1NANDゲートの出力信号、前記第2終了信号の出力信号、及び前記初期化信号を入力とする第1NORゲートと、
該第1NORゲートの出力信号を反転させて出力し、前記第2フリップフロップをリセットさせる第3インバータと
を備えることを特徴とする請求項7に記載の複数入力信号によるプロセス衝突の防止装置。 - 前記第1処理要請部が、
前記第1終了信号及び前記第1要請進行信号がアクティブ、または前記第1終了信号及び前記第1処理要請信号がアクティブの際、前記第1エッジ感知部をリセットさせることを特徴とする請求項8に記載の複数入力信号によるプロセス衝突の防止装置。 - 前記第2処理要請部が、
前記第1終了信号及び前記第2要請進行信号がアクティブ、または前記第1終了信号及び前記第2処理要請信号がアクティブ、または前記クリア入力信号がアクティブの際、前記第2エッジ感知部をリセットさせることを特徴とする請求項9に記載の複数入力信号によるプロセス衝突の防止装置。 - 前記入力部が、前記第2処理要請信号及び前記衝突処理信号を入力とする第3ORゲートを備えることを特徴とする請求項10に記載の信号複数入力信号によるプロセス衝突の防止装置。
- 前記要請進行信号生成部が、
前記第1エッジ感知信号をセット信号として、前記第2エッジ感知信号をリセット信号とする第1RSラッチと、
前記第1及び第2エッジ感知信号を入力とする第1ANDゲートと、
前記第1RSラッチの正出力及び前記第1NANDゲートの出力信号を入力とする第1NORゲートと、
該第1NORゲートの出力信号を反転させ、前記第1要請進行信号として出力する第1インバータと、
前記第1RSラッチの負出力及び前記第1NANDゲートの出力信号を入力とする第2NORゲートと、
該第2NORゲートの出力信号を反転させ、前記第2要請進行信号として出力する第2インバータと
を備えることを特徴とする請求項11に記載の複数入力信号によるプロセス衝突の防止装置。 - 前記衝突感知信号生成部が、
前記第1及び第2エッジ感知信号を入力とする第1ORゲートと、
前記第1及び第2エッジ感知信号を入力とするXORゲートと、
前記第1ORゲート及び前記XORゲートの出力信号を入力とするXNORゲートと、
前記XNORゲートの出力信号を反転させ、前記衝突感知信号として出力する第3インバータと
を備えることを特徴とする請求項12に記載の複数入力信号によるプロセス衝突の防止装置。 - 前記駆動信号生成部が、
前記第2全体処理要請信号及び前記第1処理要請信号を入力とする第3NORゲートと、
該第3NORゲートの出力信号を反転させて出力する第4インバータと、
前記第2終了信号及び前記初期化信号を入力とする第4NORゲートと、
該第4NORゲートの出力信号を反転させる第5インバータと、
前記第4インバータの出力信号に応答して出力信号をアクティブにし、前記第5インバータの出力信号に応答してリセットされる第3フリップフロップと、
該第3フリップフロップの正出力に応答して出力信号をアクティブにし、前記第5インバータの出力信号に応答してリセットされる第4フリップフロップと、
該第4フリップフロップの出力信号をバッファする第1バッファと、
該第1バッファの出力信号のアクティブを感知して、パルス信号を生成する第4パルス信号生成部と、
該第4パルス信号生成部の出力信号のアクティブを感知して、パルス信号を生成する第5パルス信号生成部と、
該第5パルス信号生成部の出力信号を反転させる第6インバータと、
該第6インバータの出力信号に応答して、自身の負出力をアクティブにして、 該第5インバータの出力信号に応答して、出力信号をリセットさせる第5フリップフロップと、
該第5フリップフロップの出力信号のアクティブに応答して、パルス信号を出力する第6パルス信号生成部と、
該第6パルス信号生成部の出力信号をバッファする第2バッファと、
該第2バッファの出力信号を遅延させて、前記駆動信号として出力する遅延部と
を備えることを特徴とする請求項13に記載の複数入力信号によるプロセス衝突の防止装置。 - 前記第1処理信号生成部が、
前記第2終了信号及び前記初期化信号を入力とする第5NORゲートと、
前記第5NORゲートの出力信号を反転させる第17インバータと
前記第1処理要請信号に応答して出力信号をアクティブにし、前記第17インバータの出力信号に応答してリセットされる第6フリップフロップと、
該第6フリップフロップの出力信号及び前記駆動信号を入力として、前記第1処理信号を出力する第2NANDゲートと
を備えることを特徴とする請求項14に記載の複数入力信号によるプロセス衝突の防止装置。 - 前記第2処理信号生成部が、
前記第2終了信号及び前記初期化信号を入力とする第5NORゲートと、
該第5NORゲートの出力信号を反転させる第17インバータと、
前記第2全体処理要請信号に応答して自身の出力信号をアクティブにし、前記第17インバータの出力信号に応答してリセットされる第6フリップフロップと、
前記第6フリップフロップの出力信号及び前記駆動信号を入力として、前記第2処理信号を出力する第2NANDゲートと
を備えることを特徴とする請求項14に記載の複数入力信号によるプロセス衝突の防止装置。 - 前記第1処理要請部が、
前記第1エッジ感知信号が反転された信号及び前記第2エッジ感知信号を入力として、前記第1処理要請信号を出力する前記第5NORゲートと、
前記第1処理要請信号を遅延させる第2遅延部と、
前記第1終了信号を反転させる第7インバータと、
該第7インバータの出力信号及び前記第2遅延部の出力信号を入力とする第2NANDゲートと、
該第2NANDゲートの出力信号を反転させる第8インバータと、
前記第1終了信号及び前記第1要請進行信号を入力とする第6NORゲートと、
該第6NORゲートの出力信号及び前記第8インバータの出力信号を入力とする第4ORゲートと、
該第4ORゲートの出力信号及び前記初期化信号を入力とする第7NORゲートと、
該第7NORゲートの出力信号を反転させ、前記第1エッジ感知部をリセットさせる第9インバータと
を備えることを特徴とする請求項14に記載の複数入力信号によるプロセス衝突の防止装置。 - 前記第2処理要請部が、
前記第2エッジ感知信号が反転された信号及び前記第1エッジ感知信号を入力として、前記第2処理要請信号を出力する第5NORゲートと、
前記第2処理要請信号を遅延させる第2遅延部と、
前記第1終了信号を反転させる第7インバータ、
該第7インバータの出力信号及び前記第2遅延部の出力信号を入力とする第2NANDゲートと、
該第2NANDゲートの出力信号を反転させる第8インバータと、
前記第1終了信号及び前記第1要請進行信号を入力とする第6NORゲートと、
該第6NORゲートの出力信号、前記第8インバータの出力信号、及び前記クリア入力信号を入力とする第4ORゲートと、
該第4ORゲートの出力信号及び前記初期化信号を入力とする第7NORゲートと、
該第7NORゲートの出力信号を反転させ、前記第2エッジ感知部をリセットさせる第14インバータと
を備えることを特徴とする請求項14に記載の複数入力信号によるプロセス衝突の防止装置。 - 非同期的に印加される複数の入力信号を受信し、複数の前記入力信号の処理期間が相互に重ならない場合にのみ、該当する入力信号の処理を要請するための処理要請信号を生成する信号入力手段と、
前記処理要請信号に応答して、該当する処理信号を出力する信号処理手段と、
複数の前記入力信号の内の一部の信号が同時に印加された場合、所定の最優先順位の入力信号に応じた前記処理要請信号だけを除外した残りの前記処理要請信号を非アクティブにし、前記最優先順位の処理要請信号の処理を終了した後、前記所定の優先順位に応じて該当する処理信号がアクティブになるように前記信号処理手段を制御する衝突制御手段と
を備え、
前記衝突制御手段が、前記入力信号による処理信号のアクティブ期間において新しい入力信号が印加された場合、先に印加された前記入力信号及び後で印加された新しい前記入力信号が重なるアクティブ期間を要請進行信号として生成し、
前記信号処理手段が、前記処理信号が非アクティブの際、終了信号をアクティブにし、
前記信号入力手段が、該当する前記要請進行信号及び前記終了信号がアクティブ、または該当する前記処理要請信号及び前記終了信号がアクティブの際、出力信号を非アクティブにし、次に印加された新しい前記入力信号の処理を準備する
ことを特徴とする複数入力信号によるプロセス衝突の防止装置。
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