JP4861382B2 - 半導体モジュール、パワー半導体モジュール、パワー半導体構造および多層基板 - Google Patents

Description

発明の詳細な説明

〔背景〕
本発明は、パワー半導体モジュールに関する。

従来のパワー半導体モジュールは、平面セラミック基板上に実装された１つ以上のパワー半導体チップを含んでいる。平面セラミック基板の少なくとも１つの面は、メタライゼーションを含んでいる。このようなセラミック基板の少なくとも１つは、パワー半導体モジュールの金属ベースプレートにはんだ付けされている。当該ベースプレートは、冷却を改善するために、ヒートシンクに押し付けられる。

金属化セラミック基板は、間に金属ベースプレートを配置せずに、ヒートシンクに押し付けられる。基板とヒートシンクとの間の伝熱抵抗を低減するためには、熱伝導ペーストからなる層が必要とされる。このような熱伝導ペーストの熱伝導率は限定的であるため、熱伝導ペーストからなる層の厚さは非常に薄くなくてはならない。しかし基板は、下向きの力が加えられる場所は別として、上方に、すなわちヒートシンクとは別の方向に、湾曲する傾向がある。この結果、熱伝導ペーストの厚さが不均一となる。

これを回避するためには、下向きの力が基板全体に均一に分散される必要がある。このためには、機械的構造を設けて、基板領域全体に圧力が加わるようにする。しかし、半導体チップやボンディングワイヤ等が存在しているため、基板領域全体に圧力を加えることは殆どできない。

上記および上記以外の理由により、本発明が必要とされる。

〔図面の簡単な説明〕
実施形態および参考形態をよりよく理解するために、図面が添付されている。これら図面は、本明細書内に組み込まれ、本明細書の一部を形成する。これら図面は実施形態および参考形態を示しており、本明細書中の説明と共にこれら実施形態および参考形態の原理を説明している。以下の詳細な説明を参照してよりよく理解することによって、他の実施形態、および実施形態の意図される多くの利点を容易に理解することができるであろう。これら図面中の各素子は、必ずしも互いに相対的な縮尺とはなっていない。同様の符号は、対応する同様の箇所を示している。

図１は、３つの金属層および２つのセラミック層を有する単一の多層基板をベースプレートとして有し、当該多層基板と共にヒートシンクに押し付けられるパワー半導体モジュールを含んだ構造の垂直断面図である。

図２は、図１のパワー半導体モジュールの縁領域の拡大図である。

図３は、図１のパワー半導体モジュールの縁領域の変形例の垂直断面図であって、多層基板のセラミック層が、セラミック層の反対側に配置された金属層を電気的に接続するビアを有している状態を示す図である。

図４は、図１のパワー半導体モジュールの縁領域の他の変形例の垂直断面図であって、モジュールのセラミック層の１つに接触圧力を加えるために、モジュールの筐体カバーの側壁が形成された状態を示す図である。

図５は、図１のパワー半導体モジュールの縁領域のさらに他の変形例の垂直断面図であって、ベースプレートは４つ以上の金属層および３つ以上のセラミック層を有しており、セラミック層の一部は半導体チップの下に配置されたビアを含んでいる状態を示す図である。

図６は、多層基板の一参考形態の垂直断面図であって、最上層はパターン化された金属層であり、パワー半導体チップおよび電源端子が備えられており、電源端子の反対側に出力端子が配置されている状態を示す図である。

図７は、備えられた多層基板の別の参考形態の垂直断面図であって、セラミック層の１つは、パワー半導体チップの下に配置された多数のビアを有しており、２つの電源端子および出力端子は、多層基板の同じ縁領域内に配置されている状態を示す図である。

図８は、備えられた多層基板の垂直断面図であって、電源端子の１つが、最上金属層とは異なる金属層に直接はんだ付けまたは溶接されている状態を示す図である。

図９は、備えられた多層基板の垂直断面図であって、出力端子が、最上金属層とは異なる金属層に直接はんだ付けまたは溶接されている状態を示す図である。

図１０は、備えられた多層基板の垂直断面図であって、４つの金属層および３つのセラミック層を含んでおり、最上金属層とは異なる金属層の１つが、互いに離れて位置する複数の区域を含んでいる状態を示す図である。

図１１は、ヒートシンクに押し付けられるパワー半導体モジュールの、備えられた多層基板の垂直断面図であって、多層基板が、パワー半導体モジュールの中心に対する凸面として形成されている状態を示す図である。

図１２は、備えられた多層基板の垂直断面図であって、多層基板が、ヒートシンクに押し付けられ、パワー半導体モジュールの中心に対する凹面として形成されている状態を示す図である。

図１３Ａは、単一スイッチを有するパワー半導体モジュールの回路図である。

図１３Ｂは、多数の半導体チップが互いに並列に切り替えられる、単一スイッチを有するパワー半導体モジュールの回路図である。

図１４は、ハーフブリッジ（「相レッグ（phase leg）」）を有するパワー半導体モジュールの回路図である。

図１５は、図１４に示されている相レッグを３つ有し、それらの相レッグは互いに並列接続されているパワー半導体モジュールの回路図である。

図１６は、図１４に示されている相レッグを３つ有し、それらの相レッグは別々の相出力端子（「６パック」）に接続されているパワー半導体モジュールの回路図である。

図１７は、Ｈ−ブリッジ（H-bridge）を有するパワー半導体モジュールの回路図である。

図１８は、多層基板のサブ基板の製造手順における様々なプロセスを示す図である。

図１９は、多層基板の製造手順における様々なプロセスを示す図である。

図２０は、多層基板の別の製造手順における様々なプロセスを示す図である。

図２１は、予め湾曲された多層基板の製造手順における様々なプロセスを示す図である。

〔詳細な説明〕
以下の詳細な説明では、添付図面を参照する。これらの添付図面は、本明細書の一部を構成するものであり、また本発明を実施し得る具体的な実施形態および参考形態を例証するために示されている。これに関し、説明する（これら）図面の方向を参照して、「上」「下」「前」「後」「先端」「後端」等の方向を示す用語が使用されている。実施形態および参考形態の構成要素は、多くの様々な方向に配置することができる。従って方向を表す上記用語は、例証するために用いられているものであって、限定するものではない。なお、本発明の範囲を逸脱することなく、別の実施形態および参考形態を用いること、および構造的または論理的な変化を加えることができることについて理解されたい。従って以下の詳細な説明は、限定的な意味として捉えられるものではなく、本発明の範囲は特許請求の範囲によって規定される。

本明細書に記載されている典型的な様々な実施形態および参考形態の特徴は、別段の記載がない限りは、互いに組み合わせることができることについて理解されたい。

１つ以上の実施形態は、多層基板を有するパワー半導体モジュールを提供する。一実施形態では、多層基板は、少なくとも第１の金属層、第２の金属層、および第３の金属層からなる金属層の群と、少なくとも第１のセラミック層および第２のセラミック層からなるセラミック層の群とを有している。これら金属層の群からなる層、およびセラミック層の群からなる層は、上記第１のセラミック層が上記第１の金属層と上記第２の金属層との間に配置され、上記第２のセラミック層が上記第２の金属層と上記第３の金属層との間に配置されるように、垂直方向に連続して配置されている。上記第３の金属層は、上記多層基板の最下層を形成している。上記第２のセラミック層は、上記第３の金属層の反対側に面する最上面を含んでいる。上記モジュールの電力回路は、パワー半導体チップを少なくとも１つ有している。上記モジュールの筐体カバーは、上記多層基板に面する底面を含んだ側壁を有している。当該側壁の底面と、上記第２のセラミック層の最上面との間には、少なくとも部分的には、弾性フィラーが配置されている。

別の実施形態は、上記のようなパワー半導体モジュールおよびヒートシンクを有するパワー半導体構造を提供する。当該パワー半導体モジュールは、多層基板を前方にして、ヒートシンクに押し付けられる。

別の実施形態は、パワー半導体モジュール用の多層基板を提供する。当該多層基板は、少なくとも第１の金属層、第２の金属層、および第３の金属層からなる金属層の群と、少なくとも第１のセラミック層および第２のセラミック層からなるセラミック層の群とを有している。これら金属層の群とセラミック層の群からなる層は、上記第１のセラミック層が上記第１の金属層と上記第２の金属層との間に配置され、上記第２のセラミック層が上記第２の金属層と上記第３の金属層との間に配置されるように、垂直方向に連続して配置されている。上記第１の金属層および上記第３の金属層の厚さは、２ｍｍ以下である。上記第３の金属層は、多層基板の外面層を形成している。

図１は、多層基板３として形成された単一のベースプレートを備えたパワー半導体モジュール１を有する構造の垂直断面図である。形成されたパワー半導体モジュール１は、ねじ５を用いて、ヒートシンク９に押し付けられる。ねじ５は、取り付け穴６内に挿入された後、ヒートシンク９の雌ねじ９ａに取り付けられて、パワー半導体モジュール１がヒートシンク９に取り外し可能なように接続される。ねじ５によって生じる下向きの力は、半導体モジュール１の筐体カバー４の取り付け領域４ａに作用する。これにより、多層基板３は、筐体カバー４の側壁４ｄの下方部分によって、ヒートシンク９に押し付けられる。従来のパワー半導体モジュールでは、モジュールがヒートシンクに押し付けられる前に、モジュールが取り付けられるベースプレートが必要とされる。これに対し、本発明に係るパワー半導体モジュール１では、そのような追加的なベースプレートは不要である。すなわち、パワー半導体モジュール１を、多層基板３を前方にして、ヒートシンク９に直接押し付けることができる。必要に応じて、多層基板３とヒートシンク９との間に熱伝導ペーストを配置してもよい。ヒートシンク９に対して多層基板３を直接的または間接に押し付けるために、ねじ５の代わりに、あるいはねじ５に加えて、他の任意の機構を取り付けてもよい。

多層基板３は、３つの金属層１１、１２、１３と、２つのセラミック層２１、２２を有している。これらの層は、垂直方向ｖに向かって、連続して交互に配置されている。金属層１１、１２、１３のうちいずれか２つの間には、セラミック層２１、２２のうち少なくともいずれか１つが配置されている。

金属層１１は、多層基板３の最上層、すなわちモジュール１の内部領域に面する層であり、区域１１ａ、１１ｂ、１１ｃ、１１ｄ、１１ｅ、１１ｆにパターン化されている。これらの区域１１ａ〜１１ｆは、伝導線および／または伝導領域を形成していてよい。これらの区域１１ａ、１１ｃ、１１ｄ、１１ｆには、ボンディング層４１を用いて、パワー半導体チップ４０が直接接合および／または電気的に接続される。ボンディング層４１は、例えば、低温接合技術（ＬＴＪＴ）によって得られる軟質はんだ、伝導接着剤、あるいは銀を含む層などである。これらパワー半導体チップは、ＭＯＳＦＥＴ、ＩＧＢＴ、サイリスタ、あるいはパワーダイオードなど、例えば制御可能なパワー半導体であってよい。パワー半導体チップ４０の上面は、ボンディングワイヤ４２によって、互いに接続されているか、あるいは最上メタライゼーション１１の区域１１ｂおよび１１ｅに接続されている。ボンディングワイヤ４２は、例えば、アルミニウムまたはアルミニウム合金（例えばアルミニウム−マグネシウム合金）からなるワイヤであってよく、あるいは銅または銅合金からなるワイヤであってよい。ボンディングは、例えば超音波ボンディングによって行ってよい。ボンディングワイヤ４２の代わりに、金属クリップを低温接合技術（ＬＴＪＴ）によって接合してもよい。

パワー半導体チップは、高出力および／または高定格電圧の半導体チップである。例えば、定格電流は５０Ａよりも大きくてよく、あるいは７５Ａよりも大きくてよく、定格電圧は、例えば５００Ｖよりも大きくてよい。さらに、上記パワー半導体チップのチップサイズは、５．５ｍｍ×５．５ｍｍよりも大きくてよく、あるいは７ｍｍ×７ｍｍよりも大きくてよい。

パワー半導体モジュール１を、例えば電源、負荷、制御ユニット等に外部接続するために、端子３１、３２、および３４が設けられる。端子３１および３２は、例えば電源端子として形成されてよく、また区域１１ａ、１１ｂ、１１ｃ、１１ｄ、１１ｅ、１１ｆに電気的に接続されていてよく、および／または、区域１１ａ、１１ｂ、１１ｃ、１１ｄ、１１ｅ、１１ｆに機械的に接合されていてよい。端子３４は、例えば、パワー半導体チップ４０のうち制御可能なチップのための制御端子であってよく、あるいはモジュール１の状態に関する情報を供給する出力端子であってよい。

パワー半導体チップ４０の上には、内部駆動端子同士を相互接続するプリント回路基板（ＰＣＢ）８が、任意で設けられる。プリント回路基板８には、パワー半導体チップ４０のうち制御可能なチップを制御する制御電子回路が備えられていてよい。制御電子回路が備えられたパワー半導体モジュールは、インテリジェントパワーモジュール（ＩＰＭ）とも称される。

パワー半導体モジュール１の下方部分は、シリコンゲルなどの任意の軟質ポッティング材５１によってポッティングされる。軟質ポッティング材５１は、垂直方向ｖに向かって、多層基板３から、少なくともボンディングワイヤ４２を超えて、例えばプリント回路基板８まで伸びていてよい。端子３１、３２、３４、およびプリント回路基板８を電気的に絶縁して機械的に安定させるために、軟質ポッティング材５１の上に、（例えばエポキシからなる）硬質ポッティング材５２を任意で配置してもよい。あるいは、硬質ポッティング材５２の代わりに、軟質ポッティング材（例えばシリコン）を用いてもよい。さらに、パワー半導体モジュール１全体が、硬質ポッティング材（例えばエポキシ）を含んでいなくてもよい。

上記モジュールが備える端子は、多層基板３上に直接取り付けられる。端子は、例えば上記筐体カバーまたは筐体カバーなどのプラスチックフレーム内に組み込まれていてよく、また、ワイヤまたはリボン等によって、多層基板３またはデバイス（例えば、その上部に取り付けられる半導体チップ４０）にボンディングされていてよく、および／または、プリント回路基板８またはデバイス（例えば、その上部に取り付けられる制御回路）にボンディングされていてよい。

多層基板３に作用する下向きの力を緩和するために、多層基板３の外縁に沿ってフィラー７が任意で備えられる。フィラー７は、軟質ポッティング材５１とは異なっていてよく、あるいは軟質ポッティング材５１の一部であってもよい。現在のパワー半導体モジュール１は、大きい領域（例えば６ｃｍ×８ｃｍよりも大きい領域）を含む多層基板３を必要とするパワー半導体チップ４０を多数備えているため、上記のような緩衝を行うことは重要である。パワー半導体チップ４０は、例えば３以上の行と３以上の列とに配置することができる。すなわち、多層基板３に取り付けられるパワー半導体チップ４０の数は、９以上であってよく、あるいは、例えば２４以上であってよく、あるいは３６以上であってよい。

一実施形態では、フィラー７は、金属層１１、１２、１３の少なくとも一部を互いに電気的に絶縁するために用いることができる。これとは別に、半導体モジュール１が多層基板３を前方にしてヒートシンク９に押し付けられた際に多層基板３に作用する筐体カバー４の側壁４ｄからの下向きの圧力を、フィラー７は分散させる。フィラー７の硬度（ショアＡ）は、８５未満であってよく、あるいは６５未満であってよい。必要な硬さを確保するために、フィラー７の硬度（ショアＡ）は、例えば２０よりも大きくてよく、あるいは４０よりも大きくてもよい。

フィラー７は、パワー半導体モジュール１の筐体カバー４が多層基板３を前方にしてヒートシンクに押し付けられると圧迫される、すなわち、フィラー７によって緩衝効果が生じる。この緩衝効果に関連するフィラー７の有効長ｄ７は、垂直方向において側壁４ｄの底面４ｆと多層基板３との間に位置するフィラー７の最小寸法である。フィラー７が圧迫されない場合、すなわちパワー半導体モジュールがヒートシンクに押し付けられない場合、有効長ｄ７は０．１ｍｍ〜１ｍｍ、あるいは０．３ｍｍ〜２ｍｍとなる。なお、面４ｆは、筐体カバーの上面４ｈの反対側を向いており、多層基板３に面しているため、底面として示されている。側壁４ｄの「底面」は、必ずしも筐体カバーの上面の反対側に面し上面から最も遠距離にある側壁４ｄの面４ｇであるとは限らず、面４ｆおよび４ｇである場合もある。

多層基板３は、取り付け領域４ａから、パワー半導体モジュール１の外部に向かって垂直方向に距離ｄ１だけ、突出している。このためフィラー７は、パワー半導体モジュール１が、多層基板３を前方にして、取り付け領域４ａを用いてヒートシンクに押し付けられた際に圧迫される。距離ｄ１は、例えば０．１ｍｍ〜１ｍｍ、０．１ｍｍ〜０．５ｍｍ、または０．３ｍｍ〜２．０ｍｍであってよい。

パワー半導体モジュール１は、パワー半導体チップ４０を少なくとも１つ有する電気回路を備えている。当該電気回路は、多層基板３の金属層１１、１２、１３の少なくとも１つに電気的に接続されている。

従って、電気回路に電気的に接続されている金属層の境界領域は、電気的に完全に絶縁される。これに関し、金属層の境界領域とは、各金属層に隣り合うセラミック層２１と２２との間をアクセス可能な領域である。

一般的に、電気回路に電気的に接続されている多層基板３の全ての金属層は、モジュール１の内部に存在するあらゆる空気または気体、またはモジュール１を取り囲むあらゆる空気または気体と接触しないように完全に絶縁されていてもよい。この絶縁は、軟質ポッティング材５１および／またはフィラー／接着材７を用いて行うことができる。図１では、底部金属層１３は浮遊している。すなわち金属層１３は、電気回路には接続されていないため、空気または気体との接触から完全には絶縁されていない。

必要に応じて、電気回路に電気的に接続されている多層基板の全ての金属層１１、１２、１３の最下層および上部の全ての金属層を、例えば、少なくともその境界領域内において、あるいは完全に、空気または気体との接触から絶縁してもよい。

パワー半導体モジュール１を組み立てるために、用意された多層基板３に、パワー半導体チップ４０、ボンディングワイヤ４２、プリント回路基板８、バスバー３５、３６、および端子３１、３２、３４が備えられる。これらが備えられた多層基板３には、筐体カバー４内において端子３１、３２、および３４が挿入され、多層基板３は、筐体カバー４の側壁４ｄに接着される。フィラー７にも接着材を塗布してもよい。あるいは、当該フィラーは、フィラーおよび接着材として機能する。フィラーおよび／または接着材として適切な材料は、例えばシリコンゴム、あるいは他の任意の弾性接着材である。

図２は、図１のパワー半導体モジュール１の一区域を拡大して示している。当該区域は、取り付け領域４ａ、側壁４ｄの下方部分、および多層基板３の外縁を含んでいる。側壁４ｄの下方部分は凹部を含んでおり、当該凹部には、多層基板３および最上金属層１１が側方方向ｒに伸びている。側壁４ｄと多層基板３との間の隙間には、フィラー７が充填されている。多層基板３の各層１１、２１、１２、２２、および１３は、筐体カバー４の上面に向いている主面と、筐体カバー４の上面とは反対側に向いている別の主面とを有している。多層基板３の層１１、１２、１３、２１、２２の各主面は、外縁１１ｋ、１２ｋ、１３ｋ、２１ｋ、および２２ｋをそれぞれ有している。本発明においては、層の「外縁」という表現は、完全な各層の外縁を示している。すなわち、例えば、互いに離れた区域を有する層の縁は、当該層の別の区域に面する面を有しているのであれば、「外縁」とは称されない。

フィラー７は、金属層１１の外縁１１ｋ、金属層１２の外縁１２ｋ、セラミック層２１の外縁２１ｋ、および、モジュール１の中心に面するセラミック層２２の外縁２２ｋを絶縁している。このような絶縁は、例えば１５００Ｖを超える高電圧が金属層１１および／または金属層１２に印加される場合は必要となる。これは、空気と金属層とが接触することによって、当該金属層が部分的に放電する可能性があるためである。図１および図２の参考形態では、基板３の底部金属層１３は、底部セラミック層２２によって、隣接する金属層１２およびモジュールの電力回路から電気的に絶縁されている。従って、フィラー７は、上方の金属層１１および１２の外縁のみを被覆し、底部金属層１３の外縁は被覆していない。

多層基板３は、垂直方向ｖに配置された、３つのメタライゼーション層１１、１２、１３と、２つのセラミック層２１、２２とを有している。多層基板３は、必要に応じて、さらなる金属層および／またはさらなるセラミック層を有していてもよい。金属層１１、１２、１３のいずれか１つ、一部、あるいは全部は、それぞれの厚さｄ１１、ｄ１２、およびｄ１３が、０．０５ｍｍ〜２ｍｍ、あるいは０．２５ｍｍ〜２．５ｍｍであってよい。セラミック層２１、２２の厚さｄ２１およびｄ２２は、それぞれ、例えば０．１ｍｍ〜２ｍｍ、あるいは０．２５ｍｍ〜１ｍｍであってよい。多層基板３の底部金属層１３の厚さｄ１３は、例えば２ｍｍ未満、あるいは１ｍｍ未満であってよい。

図２の参考形態では、金属層１１、１２、および１３の厚さｄ１１、ｄ１２、およびｄ１３は同一であり、例えば０．５ｍｍである。上方のセラミック層２１の厚さｄ２１は０．２５ｍｍであり、下方のセラミック層２２の厚さｄ２２は、０．３８ｍｍあるいは０．６３ｍｍである。多層基板３のセラミック層２１および２２のうち、底部セラミック層２２の厚さｄ２２は、多層基板３の他のいかなるセラミック層２１の厚さｄ２１よりも大きいか、あるいは等しくてもよい。さらに、多層基板３の底部セラミック層２２の厚さｄ１３は、例えば２ｍｍ未満であってよく、あるいは１ｍｍであってよい。セラミック層２１および２２は、側方方向ｒにおいて、各セラミック層２１および２２に隣接して配置された金属層１１／１２および１２／１３をそれぞれ超えて伸びている。具体的には、底部セラミック層２２は、多層基板３の最下層１３が金属層である場合は、垂直方向ｖに対して垂直な各側方方向ｒにおいて、底部金属層１３を超えて伸びている。

多層基板３がヒートシンク９に押し付けられる際に加えられる下向きの圧力は、取り付け領域４ａ内の締結部を用いて生成することができる。取り付け領域４ａは、筐体カバー４の一部であってもよい。図１および図２の参考形態では、取り付け領域４ａは、取り付け穴６を有している。筐体カバー４の外部に設けられた取り付け領域４ａは、プラスチックおよび／または金属部品を有していてよく、弾性接続部４ｂを用いて筐体カバー４に弾力的に取り付けられていてよい。弾性接続部４ｂは、圧力転嫁部および衝撃吸収部として機能する。このような弾性接続部４ｂは、必要とされる下向きの圧力および伸長に対して設計されており、例えば金属および／またはプラスチック、例えば弾性金属、プラスチックバンド、あるいはプラスチックシートからなる、あるいはこれらを含んだ、弾性体として形成することができる。弾性接続部４ｂは、例えばプラスチックからなる筐体カバーのバーなど、筐体カバー４の一体部分であってよい。あるいは、弾性接続部４ｂは、筐体カバー４に接合されていてよく、例えば筐体カバー４にはんだ付けされていてよい。

図３は、図２の変形例を示している。図３では、多層基板３のセラミック層２１および２２のうち、少なくとも１つのセラミック層２２は、１つ以上のビア１０を有している。これらのビア１０は、ビア１０が内部に形成されたセラミック層２２の両面に隣接する金属層１２および１３を、電気的に接続する機能を有している。ビア１０は、例えば円筒形、あるいは円筒形のリングとして形成されていてもよく、その直径Ｄは、例えば５ｍｍ未満、あるいは１ｍｍ〜２．５ｍｍである。図３では、基板３の最下層１３、すなわちモジュール１の中心とは反対側に面している層は、モジュール１の電力回路から電気的に絶縁された金属層である。しかし、電力回路によって生成される電界は、底部金属層１３に結合され、特に底部金属層１３の外縁１３ｋの領域内において放電を引き起こす。これは、電界の最大強度は、金属層の面が曲率の最小半径を含んでいる場所において生じるからである。このような放電を低減または回避するために、底部金属層１３およびこれに隣接する金属層１２は、少なくとも１つのビア１０によって電気的に接続されているが、モジュール１の電力回路からは電気的に絶縁されており、また必要に応じて、基板３のその他全ての金属層１１からも電気的に絶縁されている。金属層１２は、底部金属層１３の電位に電気的に接続されているため、外縁１３ｋにおいて生じる電界の強度は、最下層１３が隣接する金属層１２から電気的に絶縁されている場合に外縁１３ｋにおいて生じる電界よりも低い。これは、２つの外縁１３ｋを有する１つの金属層の代わりに、４つの外縁１３ｋおよび１２ｋを有する２つの金属層が、同一の電位に接続されるからである。

セラミック層２２は、底部金属層１３と、底部金属層１３に隣接する金属層１２との間に配置されている。セラミック層２２の外縁２２ｋの上方は、底部金属層１３とは反対側に面している。フィラー７は、例えば完全に、外縁２２ｋの少なくとも上方を被覆している。必要に応じて、フィラー７は、底部金属層１３とは反対側のセラミック層２２の面上に配置された、基板３の層１２、２１、１１のいずれか１つ、一部、あるいは全部の外縁１２ｋ、２１ｋ、および１１ｋをさらに被覆していてもよい。

図３にさらに示されているように、多層基板３の外縁から距離を置いて位置する１つ以上の支柱４ｃによって、多層基板３に任意の機械的支持を設けてもよい。これらの支柱４ｃは、筐体カバー４の一部であってよく、あるいは筐体カバー４から分離していてもよい。

図１、図２の参考形態、および図３の実施形態では、筐体カバー４の側壁４ｄからの下向きの圧力は、多層基板３の最上層１１に作用する。あるいは、図４に示されているように、下向きの圧力は、多層基板３の最上金属層１１に作用する必要はない。図４の実施形態では、筐体カバー４の側壁４ｄによって生じた下向きの圧力は、セラミック層２２に作用する。これを可能にするために、セラミック層２２は、その上方に位置する多層基板３の層１１、２１、および１２を超えて伸びている。

図５から分かるように、多層基板３は、４つ以上の金属層１１、１２、１３、１４、および４つ以上のセラミック層２１、２２、２３を有していてもよい。多層基板３上に配置されるパワー半導体チップ１４からの放熱を改善するために、多層基板３のセラミック層２１、２２、２３のいずれか１つ、一部、あるいは全部は、パワー半導体チップ４０の下に位置する各領域内に多数のビア１０を含んでいてよい。さらに、これらのビア１０は、隣接し合う金属層同士を電気的に接続する機能を有していてよい。筐体カバー４の側壁４ｄの下方部分の凹部内には、トレンチ４ｅが任意で設けられている。トレンチ４ｅは、多層基板３を筐体カバー４に接着する際に、フィラー７用の槽として機能する。

図２〜図５では、パワー半導体モジュール１が多層基板３を前方にしてヒートシンクに取り付けられたが押し付けられていない場合、筐体カバー４はヒートシンクから離れた位置にあることが分かる。下向きの圧力が増加すると、フィラー７が圧迫される。しかし、多層基板３に作用する下向きの圧力は、距離ｄ７、および／または、側壁４ｄの下端と多層基板３の底部との垂直方向ｖにおける距離ｄ３を調節することによって、所定の値に制限することができる。この制限は、下向きの圧力が増加した際にヒートシンクに接触する側壁４ｄの下端によって得られる。側壁４がヒートシンクに接触すると、もはや筐体カバー４に作用する下向きの力がさらに増加しても、多層基板３に作用する下向きの力がさらに増加することはない。距離ｄ３は、例えば０μｍ〜５０μｍであってよく、あるいは５０μｍ〜３００μｍであってよい。

多層基板３に作用する下向きの力は、筐体カバー４の側壁４ｄと、取り付け穴６の中心との距離ｄ２を決定することによって、さらに制限することができる。距離ｄ２は、例えば１０ｍｍ以上であってよい。

図６は、パワー半導体チップ４０、端子３１、３２、および３３が備えられた多層基板３の垂直断面図である。これらのパワー半導体チップ４０は、電気的に接続されてハーフブリッジを形成している。上記多層基板３の電気的接続は、ボンディングワイヤ４２、最上金属層１１の区域１１ａ、１１ｂ、１１ｃ、１１ｄ、ビア１０、および金属層１２によって行われる。端子３１および３２は、区域１１ｄおよび１１ｃにそれぞれはんだ付けまたは溶接することができ、電源端子としての機能を果たす。これに応じて、端子３３は、最上金属層１１の区域１１ａにはんだ付けまたは溶接することができ、相出力層としての機能を果たす。パワー半導体チップ４０のいずれか１つ（図３の左側）の底部と、電源端子３１との電気的接続は、ボンディング層４１、ビア１０、および金属層１２によって行われる。例えば、一方の電源端子３１および３２、および他方の相出力端子３３は、多層基板３の向かい合う境界領域内に配置することができる。

図７から分かるように、電源端子３１、３２、および相出力端子３３は、多層基板３の同一の境界領域内に配置してもよい。

図８に示されている別の参考形態では、電源端子３１および３２は、多層基板３の同一の境界領域内に配置されているのに対し、相出力端子３３は、多層基板３の内部領域内に配置されている。同様に、図９にしめすように、相出力端子３３を多層基板３の境界領域内に配置し、電源端子３１および３２を多層基板３の内部領域内に配置してもよい。図８の電源端子３１および図９の相出力端子３３は、最上金属層１１にはんだ付けまたは溶接されていないが、残りの金属層１２および１３の別の金属層１２に、はんだ付けまたは溶接されている。図９では、金属層１２は、区域１２ａおよび１２ｂを含んでいる。これらの区域は、離れた位置に配置されており、誘電体１５によって互いに電気的に絶縁されている。

図６〜図９の参考形態では、多層基板３の底部金属層１３は、隣接する金属層１２から電気的に絶縁されている。あるいは、多層基板３の最下層は、パワー半導体チップ４０に電気的に接続されていてよい。

図１０の参考形態は、４つの金属層１１、１２、１３、１４、および３つのセラミック層２１、２２、２３が備えられた、多層基板３を示している。底部金属層１４は、負の電源電圧のために、電源端子３１に電気的に接続されていてよい。あるいは、底部金属層１４は、正の電源電圧のために電源端子３２に電気的に接続されていてよく、あるいは相出力端子３３に電気的に接続されていてよい。図１０にさらに示されているように、パワー半導体チップ４０を電気的に接続するために、１つ以上の下部金属層１２、１３、および１４をさらに用いてもよい。図１０では、金属層１３は、区域１３ａ、１３ｂ、および１３ｃを含んでいる。これらの区域は、互いに距離を置いて配置されており、また誘電体１５によって電気的に絶縁されている。誘電体１５、例えば未焼結の「グリーン」セラミックは、多層基板の形成プロセス中において、例えば押し付けて、溝内に充填することができる。その後、焼結工程が行われる。これらの溝は、誘電体が内部に配置されている金属層１３に隣接するセラミック層２２または２３のいずれか１つの材料と同一の材料によって充填されていてよい。あるいは／さらに、これらの溝は、充填される溝の上に位置する金属層およびセラミック層内に設けられた開口部を介して、例えばプラスチック、例えばポリイミド、エポキシ、あるいはシリコンからなる誘電体ポッティング材によって充填されていてよい。その後、上記ポッティング材は、例えば焼き戻し工程中に、硬化される。

図６〜図１０の参考形態は、パワー半導体チップ４０および端子３１、３２、３３のみが備えられた多層基板３を示している。しかし、これらの多層基板３は、図１〜図５および以下の図１１〜図１７を参照しながら説明する任意の部品を備えたパワー半導体モジュールに完成させることができる。

平坦な多層基板３が、図１を参照しながら説明したように下向きの圧力によってヒートシンクに押し付けられ、当該下向きの圧力が多層基板３（の例えば境界領域）に作用すると、多層基板３は、その内部領域内においてヒートシンクからリフトオフするであろう。同様に、下向きの力によって、平坦な多層基板３の内部領域内において多層基板３がヒートシンクに押し付けられると、多層基板３は、多層基板３の境界領域内においてヒートシンク９からリフトオフするであろう。これらのいずれの場合においても、リフトオフ領域内において熱伝導率が低下するため、多層基板３とヒートシンク９との間における伝熱抵抗が増加する。

これは、図１１および図１２に示されているように、予め湾曲された多層基板３を用いることによって回避することができる。図１１では、多層基板３は、パワー半導体モジュール１の中心に対して予め湾曲された凸面である。このことは、多層基板３とヒートシンク９とが離れている領域２から理解できる。下向きの力が、多層基板３の境界領域に作用して、ヒートシンク９の平面に基板３が押し付けられると、多層基板３は、予め湾曲された形状から、ほぼ平坦な多層基板３へと変形する。

図１２では、多層基板３は、パワー半導体モジュール１の中心に対して予め湾曲された凹面となっている。このことは、多層基板３がヒートシンク９と離れている領域２から理解できる。中心ねじ５によって生じた下向きの力が、筐体カバー４の支柱４ｃによって伝えられて、多層基板３の中心領域３に作用すると、多層基板３は、ヒートシンク９の平面に対して押し付けられ、予め湾曲された形状からほぼ平坦な多層基板３に変形する。支柱４ｃの下端に、フィラー７を設けてもよい。当該フィラーは、下端と側壁４ｄとの間に設けられるフィラー７と同一の特性を有していてよい。

上述した実施形態では、パワー半導体モジュールは、パワー半導体チップを少なくとも１つ有していてもよい。以下の図１３〜図１７は、上述した多層基板を備えたパワー半導体モジュール１の実施形態の回路図を示している。

図１３Ａは、単一スイッチパワー半導体モジュール１の回路図である。この単一スイッチは、ＩＧＢＴ４０ａと、ＩＧＢＴ４０ａに対して逆並列に切り替えられる任意の還流ダイオード４０ｂとを有している。モジュール１は、外部接続のために、電源用の端子３１および３２、並びに制御端子３４を備えている。ＩＧＢＴ４０ａは、単一半導体チップから形成されていてよい。あるいは、ＩＧＢＴ４０ａは、図１３Ｂに示されているように、互いに平行に切り替えられる多数の半導体チップ４０ａ’を有していてよい。

図１４は、ハーフブリッジパワー半導体モジュール１の回路図である。ハーフブリッジ（「相レッグ」）は、上部レッグＩおよび下部レッグＩＩを含んでいる。上部レッグＩは、ＩＧＢＴ４０ａおよび逆並列還流ダイオード４０ｂを含んでおり、下部レッグは、ＩＧＢＴ４０ｃおよび逆並列還流ダイオード４０ｄを含んでいる。ＩＧＢＴ４０ａおよび４０ｃは、直列接続されている。通常の動作中は、ＩＧＢＴ４０ａおよび４０ｃはいずれもオンにされないか、あるいはいずれか１つがオンにされるが、これら２つが同時にオンにされることはない。このようなハーフブリッジによって、電源端子３１および３２に印加された電位のいずれか１つを相出力端子３３に接続し、相出力端子３３に接続された負荷６０に接続することができる。

許容電流を改善するために、各レッグＩ、ＩＩは、ＩＧＢＴおよび還流ダイオードをそれぞれ１つだけ備えるのではなく、各レッグＩ、ＩＩが、２つ以上のＩＧＢＴおよび／または２つ以上の還流ダイオードを備えてもよい。図１５は、そのようなパワー半導体モジュール１の回路図である。上部レッグＩは、互いに並列接続された多数のＩＧＢＴ４０ａ’と、互いに並列接続された多数の還流ダイオード４０ｂ’とを含んでいる。これらのＩＧＢＴは、還流ダイオードに逆並列接続されている。同様に、下部レッグＩＩは、互いに接続された多数のＩＧＢＴ４０ｃ’および還流ダイオード４０ｄ’を含んでいる。

図１６は、図１４に示されている相レッグＬ１、Ｌ２、Ｌ３を３つ備えているパワー半導体モジュール１の回路図である。相レッグＬ１、Ｌ２、Ｌ３の相出力部は、互いに独立して、独立相出力端子３３’、３３’’、３３’’’にそれぞれ接続されている。ＩＧＢＴ４０ａ、４０ｃの制御入力部もまた、互いに独立して、独立制御入力端子３４に接続されている。図１６に示されているように、相レッグＬ１、Ｌ２、Ｌ３は、共通電源端子３１、３２を含んでいてよい。あるいは、相レッグＬ１、Ｌ２、Ｌ３のいずれか１つ、一部、あるいは全部は、固有の電源端子を含んでいてもよい。

図１７は、Ｈ−ブリッジ（H-Bridge）を含んだパワー半導体モジュール１の一実施形態を示している。当該モジュールは、２つのハーフブリッジＩａおよび１ｂを含んでいる。各ハーフブリッジは、図１４を参照しながら説明したハーフブリッジと同様に設計されている。ハーフブリッジＩａの出力部は、第１の相出力端子３３ａに電気的に接続されており、ハーフブリッジ１ｂの出力部は、第２の相出力端子３３ｂに電気的に接続されている。例えばモータである外部負荷６１は、相出力端子３３ａおよび３３ｂに接続されている。モータ６１の回転方向および回転速度は、モジュール１の制御端子３４に供給される入力信号に応じて変化させることができる。例えば、ハーフブリッジＩａの上部レッグＩａ内およびハーフブリッジ１ｂの下部レッグＩ１ｂ内のＩＧＢＴがオンにされ、ハーフブリッジ１ｂの上部レッグ１ｂ内およびハーフブリッジＩａの下部レッグＩＩａ内のＩＧＢＴがオフにされると、上記モータの回転方向は、ハーフブリッジＩａの上部レッグＩａ内およびハーフブリッジ１ｂの下部レッグＩ１ｂ内のＩＧＢＴがオフにされ、ハーフブリッジ１ｂの上部レッグ１ｂ内およびハーフブリッジＩａの下部レッグＩＩａ内のＩＧＢＴがオンにされた時の回転方向の反対になる。

図１３〜図１７を参照しながら、単一スイッチ、ハーフブリッジ、「６パック（six pack）」、およびＨ−ブリッジについて説明した。しかし、他の実施形態は、１つ以上のパワー半導体チップを有する他の構成を含むパワー半導体モジュールに関連してもよい。当該パワー半導体チップは、例えばフルインバータ（「６パック」）として設計されたパワー半導体モジュールである。

図１〜図１２に示されているパワー半導体モジュールは、多層基板３を有している。各多層基板３は、少なくとも３つの金属層および少なくとも２つのセラミック層を含んでいる。このような金属層は、例えば銅、アルミニウム、あるいは銀からなっていてよく、あるいはこれら金属のうち少なくとも１つ、例えば合金を含んでいてよい。合金の場合は、他の材料が含まれていてもよい。必要に応じて、金属層は、複数の副層を有していてもよい。多層基板３の各セラミック層は、例えばＡｌ_２Ｏ_３（酸化アルミニウム）、ＡｌＮ（窒化アルミニウム）、あるいはＳｉ_３Ｎ_４（窒化ケイ素）からなっていてよく、あるいはこれらを含んでいてもよい。多層基板３は、ＡＭＢプロセス（ＡＭＢ＝活性金属ろう付け）、ＤＡＢプロセス（ＤＡＢ＝直接アルミニウムボンディング）、あるいはＤＣＢプロセス（ＤＣＢ＝直接銅ボンディング）を用いて形成することができる。

多層基板を形成する一つの方法として、金属層とセラミック層とを交互に連続してスタックした後、このスタックに圧力および高温を加えることによって、これらのスタックされた層同士を互いにボンディングする方法がある。必要とされる温度は、選択されたボンディングプロセスに依存する。これらの金属層および／またはセラミック層は、スタックされる前にパターン化されてもよい。必要に応じて、これらのセラミック層は、導電性材料（例えば、銅ボールまたは銀ペースト）が内部に挿入される開口部とのボンディング前に設けられてもよい。パターン化された金属層および／またはセラミック層をスタックおよびボンディングする場合は、ボンディング工程前に金属層および／またはセラミック層の位置合わせをしてよい。

別の方法では、上記金属層の一部および上記セラミック層の一部が別々にボンディングされて、サブ基板が形成されてもよい。その後、当該サブ基板は、別の金属層および／または別のセラミック層および／または別のサブ基板に接合される。アクセス可能である限りは、サブ基板の金属層領域は、サブ基板が別の金属層および／または別のセラミック層および／または別のサブ基板に接合される前にパターン化されてもよい。サブ基板は、例えば、１つのセラミック層を含んでいてもよい。当該セラミック層は、１つの金属層に接合されるか、あるいは、セラミック層の対向する面上に配置されていると共にこれに接合された２つの金属層に接合される。これらいずれの方法においても、接合技術としてＡＭＢ、ＤＡＢ、およびＤＣＢを用いることができる。他の技術としては、真空はんだ付け、ＬＴＪＴ、ＴＬＰはんだ付け（ＴＬＰ＝過渡的液相）、あるいは導電性の接着材を用いた接着がある。

図１８は、多層基板のサブ基板を形成する手順の様々なプロセスを示している。図１８Ａでは、２つの金属層１１’、１２’およびセラミック層２１’が設けられる。任意の工程において、セラミック層２１内に開口部１８が形成されてもよい（図１８Ｂ）。開口部１８内には、導電性材料１０、例えば銀ペーストまたは銅ボールが挿入されてよい（図１８Ｃ）。続いて、金属層１１’と１２’との間にセラミック層２１’が配置されるように、金属層１１’、１２’、およびセラミック層２１’がスタックされる（図１８Ｄおよび図１８Ｅ）。接合性を向上させるために、隣り合う層１１’、１２’、２１’の間に、さらなる材料（例えば銀ペーストまたは接着材）が配置されてもよい。次に、層１１’、１２’、および２１’が互いに押し付けられるように、スタックされた上記構造は、クランピングジョー２０の間においてクランプされる（図１８Ｆ）。クランプ中に、スタックの温度を上げてもよい。図１８Ｇは、圧力を開放した後のサブ基板３’を示している。その結果、サブ基板１２’は、２つの金属層１１’、１２’およびビア１０を有する（図１８Ｇ）。

必要に応じて、金属層１１’および１２’の少なくともいずれか１つの内部に、複数の溝１９’を形成してもよい。溝１９’が形成されると、各金属層１２’は、区域１２ａ’、１２ｂ’、１２ｃ’に互いに距離を置いて分割され、また互いに電気的に絶縁される（図１８Ｈ）。溝１９’は、従来のマスキングおよびエッチング技術によって形成することができる。あるいは、溝１９’は、フライス削りによって形成することができる。

１つのセラミック層２１’および２つの金属層１１’、１２’を有するサブ基板を形成する代わりに、１つのセラミック層および１つの金属層のみを有するサブ基板を、同様の方法によって形成することができる。別の変形例として、２つのセラミック層の間に金属層が配置されたサブ基板を形成することができる。

図１９Ａを参照すると、２つのサブ基板３’および３’’が設けられている。各サブ基板３’および３’’は、上述の通りに形成することができる。サブ基板３’の底部金属層１２’およびサブ基板３’’の最上金属層１２’’の各々は、多数の溝１９’を有している。サブ基板３’および３’’は、金属層１２’の溝１９’と金属層１２’’の溝とが合致するように、積層され位置合わせされる。接合性を向上させるために、隣り合うサブ基板３’と３’’との間に、追加的な材料（例えば銀ペーストまたは導電性接着材）を配置してもよい。次に、サブ基板３’および３’’が互いに押し付けられるように、上記スタックされた構造がクランピングジョー２０間においてクランプされる（図１９Ｂ）。クランプ中に、上記少なくともスタックの温度を上げてもよい。図１９Ｃは、圧力を開放した後の多層基板３を示している。隣り合う金属層１２’および１２’’の隣り合う溝１９’は、溝１９を形成している。これらの溝１９が形成されることによって、金属層１２’および１２’’からなる金属層１２が、区域１２ａ、１２ｂ、および１２ｃに互いに距離を置いて分割され、電気的に絶縁される。必要に応じて、最上金属層１１および底部金属層１３のうちの少なくともいずれか１つに、別の溝１９が形成されてもよい（図１９Ｄ）。

多層基板３を形成する方法の別の参考形態について、図２０を参照しながら説明する。図２０Ａは、金属層１１’、１２’、１３’およびセラミック層２１’、２２’を示している。セラミック層２１’には、開口部１８が設けられている。開口部１８には、導電性材料（例えば、銀ペーストまたは銅ボール）を充填してもよい。金属層１２’は、互いに離れて位置する区域１２’ａ、１２’ｂ、および１２’ｃを有している。金属層１１’、１２’、１３’およびセラミック層２１’、２２’を調整および積層した後、このスタックは、層１１’、２１’、１２’、２２’、および１３’が互いに押し付けられるように、クランピングジョー２０間においてクランプされる（図２０Ｂ）。クランプ中に、上記スタックの温度を上げてもよい。圧力を開放した後、多層基板が得られる。この多層基板は、中間の金属層１２が一体である点において、図１９Ｃの多層基板３とは異なっている。金属層１２の区域１２ａ、１２ｂ、および１２ｃは、溝１９の代わりに、空間１６によって離間されていてもよい。

例えば、金属層１１’、１２’、１２’’、および１３’の厚さが同じである場合は、多層基板３の最上金属層１１の厚さｄ１１および底部金属層１３の厚さｄ１３（図１９Ｄ、図２０Ｂ）は、多層基板３のその他全ての金属層１２の厚さｄ１２のほぼ半分である。

図２１は、予め湾曲された多層基板を形成する手順の様々なプロセスを示している。これらのプロセスは、図１９および図２０を参照しながら説明した手順と同一であってよい。しかし、予め湾曲させるために、図１８Ｆを参照しながら説明した平坦なクランピングジョー２０の代わりに、湾曲したクランピングジョー２０を用いてもよい（図２１Ａ）。図２１Ｂは、湾曲されたクランピングジョー２０によって加えられた圧力を開放した後における、予め湾曲されたサブ基板３’を示している。同様に、予め湾曲された多層基板は、図１９Ｂおよび図２０Ｂを参照しながら説明した平坦なクランピングジョー２０の代わりに、湾曲されたクランピングジョー２０を用いて形成することができる。

本明細書において、具体的な実施形態について図示および説明してきたが、当該分野において通常の知識を有する者であれば、本発明の範囲を逸脱することなく、図示および説明してきたこれらの実施形態の代わりに、様々な別の、および／または同等の実施形態を用いることができることについて理解するであろう。本出願は、本明細書に記載の具体的な実施形態の任意の適応または改変を含んでいる。従って本発明は、特許請求の範囲および特許請求の範囲に相当する部分によってのみ限定される。

３つの金属層および２つのセラミック層を有する単一の多層基板をベースプレートとして有し、当該多層基板と共にヒートシンクに押し付けられるパワー半導体モジュールを含んだ構造の垂直断面図である。 図１のパワー半導体モジュールの縁領域の拡大図である。 図１のパワー半導体モジュールの縁領域の変形例の垂直断面図であって、多層基板のセラミック層が、セラミック層の反対側に配置された金属層を電気的に接続するビアを有している状態を示す図である。 図１のパワー半導体モジュールの縁領域の他の変形例の垂直断面図であって、モジュールのセラミック層の１つに接触圧力を加えるために、モジュールの筐体カバーの側壁が形成された状態を示す図である。 図１のパワー半導体モジュールの縁領域のさらに他の変形例の垂直断面図であって、ベースプレートは４つ以上の金属層および３つ以上のセラミック層を有しており、セラミック層の一部は半導体チップの下に配置されたビアを含んでいる状態を示す図である。 多層基板の一参考形態の垂直断面図であって、最上層は構造化された金属層であり、またパワー半導体チップおよび電源端子が備えられており、電源端子の反対側には出力端子が配置されている状態を示す図である。 備えられた多層基板の別の参考形態の垂直断面図であって、セラミック層の１つは、パワー半導体チップの下に配置された多数のビアを有しており、２つの電源端子および出力端子は、多層基板の同じ縁領域内に配置されている状態を示す図である。 備えられた多層基板の垂直断面図であって、電源端子の１つは、最上金属層とは異なる金属層に直接はんだ付けまたは溶接されている状態を示す図である。 備えられた多層基板の垂直断面図であって、出力端子は、最上金属層とは異なる金属層に直接はんだ付けまたは溶接されている状態を示す図である。 備えられた多層基板の垂直断面図であって、４つの金属層および３つのセラミック層を含んでおり、最上金属層とは異なる金属層の１つは、互いに離れて位置する複数の区域を含んでいる状態を示す図である。 ヒートシンクに押し付けられるパワー半導体モジュールの、備えられた多層基板の垂直断面図であって、多層基板は、パワー半導体モジュールの中心に対する凸面として形成されている状態を示す図である。 備えられた多層基板の垂直断面図であって、多層基板は、ヒートシンクに押し付けられ、パワー半導体モジュールの中心に対する凹面として形成されている状態を示す図である。 単一スイッチを有するパワー半導体モジュールの回路図である。 多数の半導体チップが互いに並列に切り替えられる、単一スイッチを有するパワー半導体モジュールの回路図である。 ハーフブリッジ（「相レッグ（phase leg）」）を有するパワー半導体モジュールの回路図である。 図１４に示されている相レッグを３つ有し、それらの相レッグは互いに並列接続されているパワー半導体モジュールの回路図である。 図１４に示されている相レッグを３つ有し、それらの相レッグは別々の相出力端子（「６パック」）に接続されているパワー半導体モジュールの回路図である。 Ｈ−ブリッジ（H-bridge）を有するパワー半導体モジュールの回路図である。 多層基板のサブ基板の製造手順におけるプロセスを示す図である。 多層基板のサブ基板の製造手順におけるプロセスを示す図である。 多層基板のサブ基板の製造手順におけるプロセスを示す図である。 多層基板のサブ基板の製造手順におけるプロセスを示す図である。 多層基板のサブ基板の製造手順におけるプロセスを示す図である。 多層基板のサブ基板の製造手順におけるプロセスを示す図である。 多層基板のサブ基板の製造手順におけるプロセスを示す図である。 多層基板のサブ基板の製造手順におけるプロセスを示す図である。 多層基板の製造手順におけるプロセスを示す図である。 多層基板の製造手順におけるプロセスを示す図である。 多層基板の製造手順におけるプロセスを示す図である。 多層基板の製造手順におけるプロセスを示す図である。 多層基板の別の製造手順におけるプロセスを示す図である。 多層基板の別の製造手順におけるプロセスを示す図である。 予め湾曲された多層基板の製造手順におけるプロセスを示す図である。 予め湾曲された多層基板の製造手順におけるプロセスを示す図である。

Claims (46)

1. 複数の金属層と複数のセラミック層とを有する多層基板と、上記多層基板上に配置された半導体チップとを備え、
   ２つの金属層の間に１つのセラミック層が配置されており、
   上記複数の金属層は、少なくとも第１の金属層、第２の金属層、および第３の金属層を含んでおり、
   上記複数のセラミック層は、少なくとも第１のセラミック層および第２のセラミック層を含んでおり、
   上記第３の金属層は、上記多層基板の最下層であり、
   上記第３の金属層の上に上記第２のセラミック層が配置され、上記第２のセラミック層の上に上記第２の金属層が配置され、
   上記第２の金属層および上記第３の金属層は、上記第２のセラミック層内に形成された少なくとも１つのビアによって互いに電気的に接続されていると共に、上記半導体チップを有する電力回路から電気的に絶縁されている、半導体モジュール。
2. 上記多層基板に押し付けられるヒートシンクを備えている、請求項１に記載の半導体モジュール。
3. 上記ヒートシンクと上記多層基板との間にペーストを含んでいる、請求項２に記載の半導体モジュール。
4. 複数の金属層と複数のセラミック層とを有し、２つの金属層の間に各セラミック層が配置されている多層基板と、
   上記多層基板上に配置されたパワー半導体チップを少なくとも１つ有する電力回路と、
   上記多層基板と向かい合う底面を有する側壁を含んでいる筐体カバーと、
   少なくとも部分的には上記側壁の上記底面と上記セラミック層の最上面との間に配置される弾性フィラーとを含んでおり、
   上記複数の金属層は、少なくとも第１の金属層、第２の金属層、および第３の金属層を含んでおり、
   上記複数のセラミック層は、少なくとも第１のセラミック層および第２のセラミック層を含んでおり、
   上記第３の金属層は、上記多層基板の最下層であり、
   上記第３の金属層の上に上記第２のセラミック層が配置され、上記第２のセラミック層の上に上記第２の金属層が配置され、
   上記第２の金属層および上記第３の金属層は、上記第２のセラミック層内に形成された少なくとも１つのビアによって互いに電気的に接続されていると共に、上記電力回路から電気的に絶縁されている、パワー半導体モジュール。
5. 上記第２の金属層は、上記第２のセラミック層と向かい合う底面を有し、
   上記第２の金属層の上記底面は、外縁を含んでおり、
   上記弾性フィラーは、少なくとも上記第２の金属層の上記底面の上記外縁を、空気または気体との接触から絶縁している、請求項４に記載のパワー半導体モジュール。
6. 上記多層基板は、上記パワー半導体モジュールのベースプレートを形成している、請求項４に記載のパワー半導体モジュール。
7. パワー半導体チップを少なくとも１つ有し、
   上記パワー半導体モジュールの全てのパワー半導体チップは、上記多層基板上に配置されている、請求項４に記載のパワー半導体モジュール。
8. パワー半導体チップは、定格電流が５０Ａを超える半導体チップ、定格電圧が５００Ｖを超える半導体チップ、または、定格電流が５０Ａを超え定格電圧が５００Ｖを超える半導体チップとして規定されている、請求項４に記載のパワー半導体モジュール。
9. パワー半導体チップは、チップサイズが５．５ｍｍ×５．５ｍｍを超える半導体チップとして規定されている、請求項４に記載のパワー半導体モジュール。
10. 上記多層基板は、上記筐体カバーと共に、上記パワー半導体モジュールの筐体を形成している、請求項４に記載のパワー半導体モジュール。
11. 上記多層基板は、実質的に、垂直方向に対して垂直な面に伸びており、
    上記垂直方向における上記側壁の上記底面と上記多層基板との間における上記フィラーの最小寸法は、０．１ｍｍ〜２ｍｍである、請求項４に記載のパワー半導体モジュール。
12. 上記多層基板は、上記第１の金属層によって形成される最上層を含んでおり、
    上記最上層は、互いに離れて位置する導電性区域を含んでいる、請求項４に記載のパワー半導体モジュール。
13. パワー半導体チップの少なくとも１つは、上記第１の金属層の上記区域のいずれか１つに電気的に接続されている、請求項１２に記載のパワー半導体モジュール。
14. 上記多層基板の最上金属層は、上記筐体カバーの上記側壁の凹部の下に伸びている、請求項１２に記載のパワー半導体モジュール。
15. 上記セラミック層の少なくとも１つは、上記パワー半導体チップの少なくとも１つと上記第３の金属層との間に配置された多数のビアを含んでいる、請求項４に記載のパワー半導体モジュール。
16. 熱伝導性の上記ビアの直径は５ｍｍ未満である、請求項１５に記載のパワー半導体モジュール。
17. 熱伝導性の上記ビアの直径は１ｍｍ〜２．５ｍｍである、請求項１５に記載のパワー半導体モジュール。
18. 上記多層基板は、上記パワー半導体モジュールの中心に対して予め湾曲された凸面である、請求項４に記載のパワー半導体モジュール。
19. 上記多層基板は、上記パワー半導体モジュールの中心に対して予め湾曲された凹面である、請求項４に記載のパワー半導体モジュール。
20. 上記金属層の少なくとも１つは、銅、アルミニウム、若しくは銀から形成されているか、又は、銅、アルミニウム、若しくは銀のうち少なくとも１つを含有している、請求項４に記載のパワー半導体モジュール。
21. 上記セラミック層の少なくとも１つは、物質Ａｌ _２ Ｏ _３ 、ＡｌＮ、若しくはＳｉ _３ Ｎ _４ を含有しているか、又は、物質Ａｌ _２ Ｏ _３ 、ＡｌＮ、若しくはＳｉ _３ Ｎ _４ から形成されている、請求項４に記載のパワー半導体モジュール。
22. 上記金属層の少なくとも１つは、厚さが０．０５ｍｍ〜２ｍｍである、請求項４に記載のパワー半導体モジュール。
23. 上記金属層の少なくとも１つは、厚さが０．２５ｍｍ〜０．５ｍｍである、請求項４に記載のパワー半導体モジュール。
24. 上記セラミック層の少なくとも１つは、厚さが０．１ｍｍ〜２ｍｍである、請求項４に記載のパワー半導体モジュール。
25. 上記セラミック層の少なくとも１つは、厚さが０．２５ｍｍ〜１ｍｍである、請求項４に記載のパワー半導体モジュール。
26. 上記第３の金属層は、厚さが２ｍｍ以下である、請求項４に記載のパワー半導体モジュール。
27. 上記第３の金属層は、厚さが１ｍｍ以下である、請求項２６に記載のパワー半導体モジュール。
28. 上記第１の金属層および上記第３の金属層の各々の厚さは、第１の金属層および上記第３の金属層以外の全ての金属層の厚さの約半分である、請求項４に記載のパワー半導体モジュール。
29. 金属層からなる群の第３の金属層を除いて、電力回路に電気的に接続されている上記多層基板の各金属層は、空気または気体との接触から完全に絶縁されている、請求項４に記載のパワー半導体モジュール。
30. 複数の金属層と複数のセラミック層とを有し、２つの金属層の間に各セラミック層が配置されている多層基板と、
    上記多層基板上に配置され、電気的に相互接続されてハーフブリッジを形成している少なくとも２つの制御可能なパワー半導体チップを有する電力回路と、
    上記多層基板に向かい合う底面を含んだ側壁を有する筐体カバーと、
    弾性フィラーと、
    上記ハーフブリッジに電力を供給するための２つの電源端子と、
    上記ハーフブリッジの相出力端子とを備え、
    上記多層基板は、少なくとも第１の金属層、第２の金属層、および第３の金属層を有する金属層からなる第１の群と、少なくとも第１のセラミック層および第２のセラミック層を有するセラミック層からなる第２の群とを含んでおり、
    上記第１のセラミック層が上記第１の金属層と上記第２の金属層との間に配置され、上記第２のセラミック層が上記第２の金属層と上記第３の金属層との間に配置されるように、金属層からなる上記群の層およびセラミック層からなる上記群の層は、垂直方向に連続して配置されており、
    上記第１の群の全ての金属層、および上記第２の群の全てのセラミック層は、上記第１の群の任意の２つの金属層間に上記第２の群のセラミック層が配置されるように、垂直方向に連続して配置されており、
    上記第３の金属層は、上記多層基板の最下層であり、
    上記第３の金属層の上に上記第２のセラミック層が配置され、上記第２のセラミック層の上に上記第２の金属層が配置され、
    上記第２のセラミック層は、上記第３の金属層の反対側に面する最上面を有し、
    上記弾性フィラーは、少なくとも部分的には上記側壁の上記底面と上記多層基板の上記第２のセラミック層の最上面との間に配置されており、
    上記第２の金属層および上記第３の金属層は、上記第２のセラミック層内に形成された少なくとも１つのビアによって互いに電気的に接続されていると共に、上記電力回路から電気的に絶縁されている、パワー半導体モジュール。
31. 上記第１の金属層は、上記多層基板の最上層であり、上記筐体カバーに向かい合っており、
    上記電源端子の少なくとも１つは、上記多層基板の金属層のうち、上記第１の金属層とは異なる金属層のいずれか１つに直接溶接または半田付けされている、請求項３０に記載のパワー半導体モジュール。
32. 上記第１の金属層は、上記多層基板の最上層であり、上記筐体カバーに向かい合っており、
    少なくとも上記相出力端子は、上記金属層のうち、上記第１の金属層とは異なる金属層のいずれか１つに直接はんだ付けまたは溶接されている、請求項３０に記載のパワー半導体モジュール。
33. パワー半導体モジュールであって、
    複数の金属層と複数のセラミック層とを有し、２つの金属層の間に各セラミック層が配置されている多層基板と、
    上記多層基板上に配置されたパワー半導体チップを少なくとも１つ有する電力回路と、
    上記多層基板に向かい合う底面を含んだ側壁を有する筐体カバーと、
    弾性フィラーとを備え、
    上記多層基板は、少なくとも第１の金属層、第２の金属層、および第３の金属層を有する金属層からなる群と、少なくとも第１のセラミック層および第２のセラミック層を有するセラミック層からなる群とを含んでおり、
    上記第１のセラミック層が上記第１の金属層と上記第２の金属層との間に配置され、上記第２のセラミック層が上記第２の金属層と上記第３の金属層との間に配置されるように、金属層からなる上記群の層およびセラミック層からなる上記群の層は、垂直方向に連続して配置されており、
    上記第３の金属層は、上記多層基板の最下層であり、
    上記第３の金属層の上に上記第２のセラミック層が配置され、上記第２のセラミック層の上に上記第２の金属層が配置され、
    上記第２のセラミック層は、上記第３の金属層の反対側に面する最上面を有し、
    上記弾性フィラーは、少なくとも部分的には上記側壁の上記底面と上記第２のセラミック層の上記最上面との間に配置され、
    上記第３の金属層は、厚さが２ｍｍ以下であり、上記パワー半導体モジュールの外面層を形成しており、
    上記第２の金属層および上記第３の金属層は、上記第２のセラミック層内に形成された少なくとも１つのビアによって互いに電気的に接続されていると共に、上記電力回路から電気的に絶縁されている、パワー半導体モジュール。
34. 上記多層基板は、上記パワー半導体モジュールの中心に対する凸面として形成されている、請求項３３に記載のパワー半導体モジュール。
35. 上記多層基板は、上記パワー半導体モジュールの中心に対する凹面として形成されている、請求項３３に記載のパワー半導体モジュール。
36. パワー半導体構造であって、
    複数の金属層と複数のセラミック層とを有し、２つの金属層の間に各セラミック層が配置されている多層基板と、
    上記多層基板上に配置されたパワー半導体チップを少なくとも１つ有する電力回路と、
    上記多層基板に面する底面を含んだ側壁を有する筐体カバーと、
    弾性フィラーと、
    ヒートシンクとを備え、
    上記多層基板は、少なくとも第１の金属層、第２の金属層、および第３の金属層を有する金属層からなる群と、少なくとも第１のセラミック層および第２のセラミック層を有するセラミック層からなる群とを含んでおり、
    上記第１のセラミック層が上記第１の金属層と上記第２の金属層との間に配置され、上記第２のセラミック層が上記第２の金属層と上記第３の金属層との間に配置されるように、金属層からなる上記群の層およびセラミック層からなる上記群の層は、垂直方向に連続して配置されており、
    上記第３の金属層は、上記多層基板の最下層であり、
    上記第３の金属層の上に上記第２のセラミック層が配置され、上記第２のセラミック層の上に上記第２の金属層が配置され、
    上記第２のセラミック層は、上記第３の金属層の反対側に面する最上面を有し、
    上記弾性フィラーは、少なくとも部分的には上記側壁の上記底面と上記第２のセラミック層の上記最上面との間に配置され、
    上記ヒートシンクに対して、パワー半導体モジュールが上記多層基板を前方にして押し付けられ、
    上記第２の金属層および上記第３の金属層は、上記第２のセラミック層内に形成された少なくとも１つのビアによって互いに電気的に接続されていると共に、上記電力回路から電気的に絶縁されている、パワー半導体構造。
37. 上記第２の金属層は、上記第２のセラミック層に向かい合う底面を有しており、
    上記第２の金属層の上記底面は、外縁を含んでおり、
    上記弾性フィラーは、上記第２の金属層の上記底面の少なくとも上記外縁を、空気または気体との接触から絶縁している、請求項３６に記載のパワー半導体構造。
38. 上記多層基板は、上記パワー半導体モジュールのベースプレートを形成している、請求項３６に記載のパワー半導体構造。
39. 上記多層基板と上記ヒートシンクとの間に、熱伝導ペーストからなる層が配置されている、請求項３６に記載のパワー半導体構造。
40. 上記パワー半導体モジュールは、取り外し可能に上記ヒートシンクに接続されている、請求項３６に記載のパワー半導体構造。
41. 金属層からなる上記群の上記第３の金属層を除いて、上記電力回路に電気的に接続されている上記多層基板の各金属層は、空気または気体との接触から完全に絶縁されている、請求項３６に記載のパワー半導体構造。
42. 上記ヒートシンクに隣接する上記金属層の厚さは２ｍｍ以下である、請求項３６に記載のパワー半導体構造。
43. パワー半導体モジュール用のベースプレートとして用いられ、複数の金属層と複数のセラミック層とを有し、２つの金属層の間に各セラミック層が配置されている多層基板であって、
    少なくとも第１の金属層、第２の金属層、および第３の金属層を有する金属層からなる群と、
    少なくとも第１のセラミック層および第２のセラミック層を有するセラミック層からなる群と、
    上記第１のセラミック層が上記第１の金属層と上記第２の金属層との間に配置され、上記第２のセラミック層が上記第２の金属層と上記第３の金属層との間に配置されるように、金属層からなる上記群の層およびセラミック層からなる上記群の層は、垂直方向に連続して配置されており、
    上記第３の金属層は、厚さが２ｍｍ以下であり、多層基板の外面層を形成しており、
    上記第３の金属層は、上記多層基板の最下層であり、
    上記第３の金属層の上に上記第２のセラミック層が配置され、上記第２のセラミック層の上に上記第２の金属層が配置され、
    上記第２の金属層と上記第３の金属層とは、上記第２のセラミック層内に形成された少なくとも１つのビアによって電気的に接続されていると共に、上記パワー半導体モジュールを有する電力回路から電気的に絶縁されている、多層基板。
44. 上記第２の金属層および上記第３の金属層は、上記第１の金属層から電気的に絶縁されている、請求項４３に記載の多層基板。
45. 上記第３の金属層に対する凸面として形成されている、請求項４３に記載の多層基板。
46. 上記第３の金属層に対する凹面として形成されている、請求項４３に記載の多層基板。

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