JP4769965B2 - 半導体装置およびその製造方法 - Google Patents

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Description

本発明は半導体装置およびその製造方法に関し、特に、上面に半導体素子が固着されるアイランドの下面が外部に露出する構造の半導体装置およびその製造方法に関するものである。
図9を参照して、従来型の回路装置100の構成について説明する。図9(A)は回路装置100の平面図であり、図9(B)はその断面図である(特許文献1)。
図9(A)および図9(B)を参照して、回路装置100の中央部には導電材料から成るランド102が形成され、ランド102の周囲には多数個のリード101の一端が接近している。リード101の一端は金属細線105を介して半導体素子104と電気的に接続され、他端は封止樹脂103から露出している。封止樹脂103は、半導体素子104、ランド102およびリード101を封止して一体に支持する働きを有する。
また、図9(B)を参照して、半導体素子104の裏面を外部と導通させるために、半導体素子104が実装されるランド102は、封止樹脂103から外部に露出している。
回路装置100の製造方法は次の通りである。先ず、厚みが0.5mm程度の金属板を打ち抜き加工することで、リード101およびランド102を形成する。次に、ランド102の上面に半導体素子104を固着した後に、半導体素子104の上面に配置された電極とリード101とを金属細線105を用いて電気的に接続する。更に、トランスファーモールドを行うことで、半導体素子104、ランド102、リード101および金属細線105を封止樹脂103により被覆する。また、外部端子として機能する部分のリード101は封止樹脂103から露出させる。更に、ランド102の下面も封止樹脂103から外部に露出させる。
ここで、ランド102の外周部付近には、実装される半導体素子104を取り囲むように、ランド102の上面を部分的に窪ませた溝領域(不図示)を設ける場合がある。この不図示の溝領域を設けることにより、半導体素子104の固着に用いられる液状の半田の外部への流出が防止される。
特開平11−340257号公報
しかしながら、上述した構成の回路装置100は耐湿性が充分で無かった。具体的には、半導体素子104が実装されるランド102の下面は、全体を封止する封止樹脂103から外部に露出している。また、露出するランド102の外周側面と封止樹脂103とは完全に密着しているのではなく、両者の間には僅かながら間隙が存在している。従って、使用状況下に於いて多湿な雰囲気下に回路装置100が晒されると、ランド102と封止樹脂102との間の間隙に外部から水分が進入する。そして、侵入した水分が半導体素子104に到達すると、半導体素子104が不良となってしまう。
また、大きな温度変化の繰り返しが予測される自動車の内部に回路装置100が適用されると、上記した問題が顕在化する傾向にあった。また、半導体素子104が動作に伴う発熱が大きいものであると、温度変化に伴う膨張・収縮により、ランド102と封止樹脂103との間の間隙が大きくなり、回路装置100の耐湿性が更に低下する傾向にあった。
更に、半導体素子104の外部への流出を防止するための溝領域をランド102の外周端部付近に設けると、ランド102の平面的なサイズが大きくなり、回路装置100全体の大型化を招く問題があった。
本発明は、上述した問題を鑑みて成されたものである。本発明の主な目的は、封止樹脂とアイランドの接合強度を高め耐湿性が向上された半導体装置およびその製造方法を提供することにある。
本発明の半導体装置は、半導体素子と、上面および下面を有し、前記上面に前記半導体素子が固着されるアイランドと、前記半導体素子と電気的に接続されるリードと、前記半導体素子、前記アイランドおよび前記リードを被覆する封止樹脂と、前記アイランドの外周端部を前記半導体素子側に突出させた部位であり、内側側面、外側側面、上面および下面を備えた突出部と、を具備し、前記突出部の前記下面は前記アイランドの前記下面よりも上方に配置されると共に、前記突出部の下面と前記アイランドの側面とが成す角度は鋭角であることを特徴とする。
本発明の半導体装置の製造方法は、アイランドおよび前記アイランドに一端が接近するリードが設けられたリードフレームを用意する第1工程と、前記アイランドに対してプレス加工を行い、前記アイランドの外周端部を上方に突出させた突出部を設ける第2工程と、前記アイランドの上面に半導体素子を固着した後に、前記半導体素子と前記リードとを電気的に接続する第3工程と、前記アイランド、前記リードおよび前記半導体素子を封止樹脂で一体に被覆する第4工程と、を具備し、前記第2工程で形成される前記突出部は、内側側面、外側側面、上面および下面を有し、前記突出部の前記下面は、前記アイランドの下面よりも上方に配置されると共に、前記突出部の前記下面と前記アイランドの側面とが成す角度は鋭角であることを特徴とする。

本発明に依れば、アイランドの外周端部を厚み方向に突出させた突出部を設けたので、この突出部により、半導体素子の固着に用いる接合材の流出が抑制される。更に、アイランドの表面に設けた溝領域により接合材の流出を抑制していた背景技術と比較すると、本発明の突出部に必要とされる面積は小さい。従って、アイランドの平面的な大きさを小さくして、半導体装置全体を小型化することができる。
更に、アイランドの外周端部に突出部を設けることで、アイランドと封止樹脂との界面の経路が長くなる。このことから、アイランドの下面が封止樹脂から外部に露出して、アイランドと封止樹脂の界面に水分が侵入しても、この界面の経路が長いので、両者の界面に侵入した水分は半導体素子に到達し難い。従って、本発明の半導体装置の耐湿性が向上されている。
更にまた、本発明では、上記突出部の内側側面とアイランドの上面とが成す角を鋭角にすることで、封止樹脂とアイランド等との密着強度を向上させ、両者の間隙への水分の侵入を抑制している。更に、アイランドの側面と突出部の下面との角度を鋭角にすることによっても、同様の効果を奏することができる。
また、本発明の半導体装置の製造方法に依れば、プレス加工によりアイランドの外周端部を厚み方向に突出させた後に、このアイランドの上面に塗布された接合材を用いて半導体素子を実装している。従って、アイランドの外周部に設けた突出部がダムの如く機能するので、半導体素子をアイランドの上面に固着する際に、半固形状または液状の接合材がアイランドから外部に流出することを抑制できる。
更に、アイランドの下方からプレス加工を行って上記突出部を成型することにより、封止樹脂から外部に露出するタブおよびアイランドの裏面を同一平面上に位置させることができる。従って、タブおよびアイランドの裏面を一体的に封止樹脂から外部に露出させることができるので、半田等の接合材を用いて回路装置の実装を行う際に、接合材を確実にタブに付着させて、接合材の溶着状況を容易に外部から目視確認することができる。
<第1の実施の形態>
本形態では、図1および図2を参照して、半導体装置10の構成および実装構造を説明する。
図1を参照して、半導体装置10の構造を説明する。図1(A)は半導体装置10の斜視図であり、図1(B)は断面図であり、図1(C)は突出部14が設けられた部分を拡大された断面図である。
図1(A)を参照して、本形態の半導体装置10は、半導体素子17と、半導体素子17が実装されるアイランド11と、金属細線18を介して半導体素子17と電気的に接続されたリード12と、半導体素子17等を封止する封止樹脂19とを主要に有し、アイランド11の周辺部に突出部14を設けた構成となっている。
半導体素子17としては、MOSFET(Metal-Oxide Semiconductor Field Effect Transistor)、バイポーラトランジスタ、IGBT(Insulated Gate Bipolar Transistor)等を採用可能である。例えば、半導体素子17としてMOSFETが採用されると、半導体素子17の上面にゲート電極およびソース電極が設けられ、下面にドレイン電極が設けられる。また、半導体素子17としてバイポーラトランジスタが採用されると、半導体素子17の上面にベース電極およびエミッタ電極が設けられ、下面にコレクタ電極が設けられる。半導体素子17の上面に形成された2つの電極は、各々がリード12と金属細線18を経由して接続される。半導体素子17の裏面は導電性の接着材を介してアイランド11の上面に固着される。
また、半導体素子17として、上面に多数の電極が設けられたLSIを採用することができる。この場合は、LSIの電極に対応した数のリード12が設けられ、この電極とリード12とが金属細線18と接続される。更に、LSIの裏面は、導電性または絶縁性の接合材21を介してアイランド11の上面に固着される。
アイランド11は、厚みが0.5mm程度の導電箔をエッチング加工または打ち抜き加工することで形成される。アイランド11の平面的な大きさは、上面に実装される半導体素子17よりも若干大きい程度である。例えば、半導体素子17の平面的なサイズが5mm×5mmの場合は、アイランド11の平面的なサイズは5.5mm×5.5mm程度である。
リード12は、アイランド11と同様の方法により形成され、一端がアイランド11の近傍に位置し、他端が封止樹脂19から外部に露出している。封止樹脂19から露出する部分のリード12はガルウイング状に折り曲げ加工され、リード12の下面の一部分はアイランド11の下面と同一平面上に位置している。また、アイランド11に接近する方のリード12の端部は幅の広い接続部13となっている。この接続部13の上面に金属細線18がワイヤボンディングされている。更に、アイランド11からも連続してリード12が外部に導出しているが、このリード12は接続手段として用いられても良いし用いられなくても良い。
ここでは、アイランド11に一端が接近する2つのリード12が設けられて外部接続端子として機能している。半導体素子17がディスクリート型のトランジスタである場合は、2つのリード12とアイランド11の裏面が外部接続端子として機能する。
タブ15は、アイランド11と連続して形成されて、封止樹脂19の下面および側面から外部に突出する部位である。ここでは、タブ15は2つの連結部16を介してアイランド11と連続しており、タブ15の下面とアイランド11の下面は同一平面上に位置している。タブ15は、半導体装置10を実装する際に、実装に用いられる半田等の接合材がアイランド11に良好に溶着されたか否かを判断するために設けられた部位である。この詳細は後述する。
突出部14は、アイランド11の外周端部を半導体素子17側に突出させた部位である。図1(A)を参照すると、四角形状のアイランド11の外周端部の殆どに突出部14が設けられている。しかしながら、アイランド11とリード12とが連続する箇所およびアイランド11と連結部16とが連続する箇所には突出部14が設けられていない。これは、突出部14の製造方法上に理由による。具体的には、本形態では、アイランド11の外周端部を下方から上方に向かってプレス加工(コイニング)することにより、突出部14を設けている。従って、リード12の不必要な変形を防止するために、アイランド11とリード12とが連続する箇所に対してはプレス加工が行われず、この部分には突出部14は設けられない。同様の理由により、連結部16とアイランド11とが連続する箇所にも突出部14は設けられない。また、突出部14は、アイランド11とタブ15とを連結させる連結部16の端部にも設けられている。
連結部16の上面には、凹状部22が設けられている。この凹状部22は、プレス加工により連結部16の上面を部分的に窪ませた領域である。凹状部22を連結部16の上面に形成することで、アイランド11の上面に塗布された液状の接合材が、連結部16の上面を経由して外部に流出することを防止することができる。即ち、連結部16の上面に於いては、両側に設けられた突出部14および凹状部22により接合材の流出が抑制されている。また、凹状部22は、アイランド11と連続して設けられたリード12の上面に設けられても良い。
ここでは、離間して設けた2つの連結部16を介してタブ15とアイランド11とが連結されている。そして、連結部16同士の間には、アイランド11の材料である導電箔を貫通して設けた貫通部23が位置している。この貫通部23には封止樹脂19が充填されている。このようにアイランド11とタブ15との間に貫通部23を設けることにより、貫通部23に封止樹脂19が充填され、アイランド11およびタブ15と封止樹脂19との密着強度が向上される。
図1(B)を参照して、アイランド11に設けられる突出部14を詳述する。ここでは、アイランド11の両端に突出部14が設けられ、この突出部14で囲まれる領域の内側のアイランド11の上面に半導体素子17が固着されている。半導体素子17は接合材21を介してアイランド11の上面に固着され、この接合材21としては半田、導電ペーストが採用される。具体的な突出部14の幅L1は、例えば0.10mm〜0.30mm(代表的には0.20mm程度)の範囲である。また、アイランド11の上面から突出部14が上方に突出する長さL2(突出部の高さ)は、例えば0.10mm〜0.15mm(代表的には0.125mm程度)である。アイランド11の外周端部に突出部14を設けることにより、実装時に半固形状または液状となる接合材21の外部への流出が防止されている。更に、突出部14を設けることで、突出部14の下方に封止樹脂19が回り込み、アイランド11の封止樹脂19からの離脱が抑制されている。
本形態では、半導体素子17が被覆されるように、アイランド11の上面にポッティング樹脂20が形成されている。このポッティング樹脂20は、半導体素子17の耐湿性を向上させる機能を有する。本形態では、突出部14を設けることにより耐湿性が向上されているので、このポッティング樹脂20を省いて半導体装置10を構成することもできる。
図1(C)は、図1(B)にて点線の円で囲まれた領域を拡大した断面図である。この図を参照して、突出部14とアイランド11とが接触する箇所は鋭角に形成されており、このことにより、半導体装置10の耐湿性が向上する利点がある。具体的には、突出部14の表面は、上面14Aと、下面14Bと外側側面14Cと内側側面14Dとから成る。同様に、アイランド11の表面は、上面11Aと下面11Bと側面11Cとから成る。
本形態では、アイランドの側面11Cと、突出部14の下面14Bとが成す角度Aを鋭角(例えば80度以上90度未満)としている。このように、角度Aを鋭角にすることで、アイランド11の側面11Cおよび突出部14の下面14Bと、封止樹脂19との密着強度が向上する。従って、アイランド11と封止樹脂19との間隙が小さくなり、水分の侵入が抑制される。角度Aが90度以上であると、上述した密着の効果が小さくなる。一方、角度Aが80度未満となると、打ち抜き金型を用いて突出部14を形成する工程にて、突出部14を形成した後のアイランド11からの打ち抜き金型の抜けが困難になることが予想される。
更に本形態では、アイランド11の上面11Aと突出部14の内側側面14Dとが成す角度Bも鋭角(例えば80度以上90度未満)である。このことにより、上面11Aと内側側面14Dとの間に封止樹脂19が嵌合して、アイランド11と封止樹脂19との密着強度が向上し、両者の界面への外部からの水分の侵入が抑制される。ここで、角度Bが80度未満であると、上面11Aと内側側面14Dとの間の空間への封止樹脂19の充填が困難になる。一方、角度Bが90度以上であると、上記した嵌合の効果が充分で無くなることが予測される。
また、図では、角度Aおよび角度Bの両方が鋭角となっているが、どちらか一方のみが鋭角に形成され、他方が略直角または鈍角に形成されても良い。
更に、上述した角度Aや角度Bを鋭角にすることで、これらの角度が直角または鈍角である場合と比較して、外部から半導体素子17に到達するまでの、アイランド11と封止樹脂19との界面の経路が長くなる。従って、アイランド11と封止樹脂19との間に外部から水分が進入しても、半導体素子17に到達するまでの時間が長くなるので、半導体装置10の寿命を延ばすことができる。
次に、図2を参照して、上述した構成の半導体装置10が実装基板40に実装された構成を説明する。図2(A)は実装構造を示す断面図であり、図2(B)は半導体装置10の裏面を示す平面図である。
図2(A)を参照して、上述した構成の半導体装置10は、半田等の固着材42を介して、実装基板40に実装される。実装基板40の上面には所定形状の導電パターン41がパターニングされており、溶融された液状または半固形状の固着材42を用いて、半導体装置10は、パッド形状の導電パターン41に固着される。ここでは、リード12およびアイランド11の下面が、導電パターン41に固着されている。
封止樹脂19から外部に導出するリード12の下面は、パッド状の導電パターン41に接合されている。ここで、外部に導出する部分のリード12はガルウイング形状に折り曲げ加工されており、リード12の端部の下面は、封止樹脂19の下面と略同一平面上に位置している。
上面に半導体素子17が実装されたアイランド11の下面は、封止樹脂19の下面から外部に露出して、固着材42を介して導電パターン41に接合されている。また、連結部16を経由して連結されたタブ15の下面及び側面にも、固着材42が付着している。このように、アイランド11と連結されて封止樹脂19から側方に突出するタブ15を設け、このタブ15に付着した固着材42を目視確認することで、アイランド11の下面の接合状況の良否を容易に知ることができる。即ち、タブ15の側方まで固着材42が付着していたら、アイランド11の下面にも充分に固着材42が行き渡っていることが予測される。一方、タブ15に固着材42が付着していなければ、アイランド11の下方にも固着材42が充分に行き渡っていないことが予測される。
図2(B)を参照して、封止樹脂19の裏面には、アイランド11の裏面とタブ15の裏面が連結部16を経由して連続した状態で露出している。上記した固着材42の目視確認を行う上で重要なことは、アイランド11とタブ15とが連続して封止樹脂19から外部に露出していることである。両者が連続して一体に封止樹脂19から外部に露出していることで、アイランド11に半固形状または液状の固着材を塗布すると、塗布された固着材は、連結部16を経由してタブ15まで到達する。これは、アイランド11およびタブ15を構成している導電材料(例えば銅)の固着材42の濡れ性が良いからである。そして、タブ15に固着材が到達したことを目視で確認することで、アイランド11の裏面に充分に固着材が溶着されたことを確認することができる。
一方、アイランド11とタブ15とが連続せずに途切れて封止樹脂19から露出すると、樹脂を主材料とする封止樹脂19の固着材の濡れ性は一般的に悪いので、アイランド11に塗布された固着材はタブ15まで到達しない。従って、固着材42の溶着の良否判断を、タブ15を用いて行うことができなくなる。
<第2の実施の形態>
本形態では、第1の実施の形態にて構造を説明した半導体装置の製造方法を説明する。
第1工程:図3参照
本工程では、リードフレーム50を加工することにより、複数のユニット61を設ける。図3(A)はリードフレーム50全体を示す平面図であり、図3(B)は1つのユニット61を斜め上方から見た斜視図である。
図3(A)を参照して、厚みが例えば0.5mm程度の導電箔に対して、プレス加工やエッチングを行うことで、数十個〜数百個のユニット61が外枠51の内部に設けられたリードフレーム50を形成する。ここでユニットとは、1つの半導体装置を構成する要素単位のことである。図では、額縁状の外枠51と連結された9個のユニット61が開示されているが、外枠51の内部にマトリックス状に多数個のユニット61が設けられても良い。
リードフレーム50を所定の形状に成形するための加工方法としては、プレス加工またはエッチング加工が考えられるが、プレス加工の方が加工が容易であり低コストで行えるので好適である。リードフレーム50の材料としては、銅または鉄を主材料とする金属や合金が採用される。
図3(B)を参照して、ユニット61は、アイランド11、リード12およびタブ15等を主要に具備している。
アイランド11は四角形状に形成され、その平面的な大きさは上面に載置される半導体素子よりも若干大きな程度であり、例えば5mm×5mm程度である。また、リード12の端部には、部分的に幅広に形成された接続部13が形成されている。更に、リード12の他端はリードフレーム50の外枠51に連結されている。中央部に位置するリード12は、アイランド11から外枠51まで連続して延在して、両者を連結している。
タブ15は、上記したアイランド11等と同様の加工方法により形成され、その幅はアイランド11と略同様である。タブ15とアイランド11とは、2つの連結部16を経由して連続している。更に、連結部16同士の間には、アイランド11等の材料である導電箔を貫通して設けた貫通部23が位置している。
第2工程:図4および図5参照
本工程では、アイランド11の外周端部に突出部14を設け、更に、この突出部14を内側に曲折させる。
先ず本工程では、図4を参照して、アイランド11の外周端部を部分的に上方に突出させて、突出部14を形成する。図4(A)及び図4(B)は本工程を示す断面図であり、図4(C)は突出部14が形成された後のアイランド11の斜視図である。
図4(A)を参照して、ここでは、打ち抜き金型を用いたプレス加工をアイランド11に対して行う。このプレス加工は、再プレスまたはコイニングとも呼ばれている。ここで使用される打ち抜き金型は、アイランド11の上面中央部を上方から押さえ込む上金型53と、アイランド11の外周端部を下方から上方に押圧する下金型54とから成る。アイランド11の外周端部に対応する領域の下金型54の上部には、当接面52が設けられている。この当接面52は、外側に向かって下方に傾斜する勾配を有する面である。当接面52をこのように傾斜面にすることで、本工程で形成される突出部14の下面と、アイランド11の側面とが成す角を鋭角にすることができる。
図4(B)を参照して、次に、下金型54を上昇させて、突出部14を形成する。ここでは、下金型54の当接面52でアイランド11の外周端部を上方向に突出させて、突出部14を形成する。突出部14の上面は、アイランド11の中央部付近の上面に対して、例えば0.10mm〜0.15mm程度上方に突出する。更に、突出部14は、アイランド11の外周端部から例えば0.10mm〜0.30mm内側の領域を突出させて設けられている。
図4(C)は上記工程により突出部14が設けられたアイランド11等を示す斜視図である。ここでは、アイランド11の外周端部の殆どの領域に突出部14が設けられているが、リード12等が連続する部分のアイランド11の外周端部には突出部14は設けられていない。具体的には、アイランド11とリード12とが連続する部分、アイランド11と連結部16とが連続する部分には、突出部14が設けられていない。この理由は、本工程では、アイランド11の中央部付近を上方から下方に押圧するのではなく、アイランド11の外周端部を下方から上方に押圧して突出部14を形成しているからである。上記した連続部分に対して、図4(A)の様な形状の下金型54を用いて下方から押圧力を加えると、リード12や連結部16が不必要に厚み方向に変形してしまう恐れがある。
更に、突出部14は、連結部16の両側辺にも連続して形成される。このように連結部16の両側辺にも突出部14を設けることにより、半田等の接合材を用いてアイランドの上面に半導体素子を固着する際に、液状の半田が連結部16の上面から外部に漏出することを防止することができる。
図5を参照して、次に、突出部14をアイランド11の内側方向に傾斜させる。図5(A)および図5(B)は本工程を示す断面図であり、図5(C)は突出部14を拡大した断面図であり、図5(D)はアイランド11の斜視図である。
図5(A)および図5(B)を参照して、先ず、突出部14に対して押圧力を加えて、アイランド11の内側の方向に突出部14を傾斜させる。突出部14に対応する領域の金型55には、当接面56が設けられている。この当接面56は、下方に向かって拡大する傾斜面であり、湾曲面でも良いし平坦面でも良い。
上記した構成の金型55を下方に移動させると、金型55の下部に設けた当接面56が、アイランド11の外周部に設けた突出部14の上端に接触する。両者が接触した後に、金型55を更に下降させると、突出部14の上端部に、外側から内側に押し込む応力が作用する。その結果、アイランド11の内側に向かって突出部14全体が傾斜する。
図5(C)を参照して、上記工程により傾斜された突出部14の形状を詳述する。先ず、突出部14は、上面14A、下面14B、外側側面14Cおよび内側側面14Dを有する。同様に、アイランド11は、上面11A、下面11Bおよび側面11Cを有する。
そして、コイニング等を行う上記工程により、突出部14が有する側面とアイランド11が有する面とが成す角が鋭角と成っている。このことにより、アイランド11および突出部14と、後の工程で形成される封止樹脂との密着強度が向上され、製造される半導体装置の耐湿性が向上される利点がある。
先ず、突出部14の下面14Bとアイランド11の側面11Cとが成す角Aの角度は鋭角であり、具体的には例えば80度以上90度未満の範囲である。この形状は、図4(A)等に示した当接面52を有する下金型54を用いることにより実現される。この角度Aが90度以上であると、後の工程で形成される封止樹脂とアイランド11等との密着強度が充分でない問題が予測される。更に、角度Aが80度未満であると、下金型54が過度にアイランド11等に嵌合してしまい、下金型54を用いたプレス加工の後に、下金型54のアイランド11からの抜けが容易でない恐れがある。
更に、突出部14の内側側面14Dとアイランド11の上面11Aとが成す角Bの角度も鋭角であり、例えば、80度以上90度未満の範囲である。この形状は、図5(B)に示す金型55を用いて実現される。この角度Bが90度以上であると、後の工程で形成される封止樹脂と突出部14との密着強度が充分でなくなる恐れがある。また、角度Bが80度未満であると、上面11Aと内側側面14Dとの間の領域が狭くなり、封止樹脂を形成する工程でこの領域に充分に封止樹脂が行き渡らない問題が予測される。
図5(D)に本工程を経たアイランド11の斜視図を示す。ここでは、連結部16の上面を部分的に窪ませた凹状部22が設けられている。この凹状部22は、ダイシング、プレス加工またはエッチングにより形成される。この凹状部22を設けることにより、後の工程で用いられる液状の接合材がこの凹状部22に流れ込み、接合材の外部への流出が防止される。
図6を参照して、上記した突出部14の形成方法を検討する。突出部14を形成する方法として2つの方法が考えられる。第1の方法は、上述したようにアイランド11の外周端部を下方から上方に押圧して突出部14を設ける方法である。第2の方法は、アイランド11の中央部を下方に窪ますことで突出部14を設ける方法である。どちらの方法によっても突出部14を設けることは可能であるが、以下に述べる理由により第1の方法の方が好適である。
図6(A)〜図6(C)は上述した第1の方法により形成されたアイランド11等の平面図、断面図および斜視図である。
先ず、図6(A)を参照して、アイランド11の外周端部に不連続に突出部14は設けられている。即ち、アイランド11とリード12とが連続する部分、アイランド11と連結部16とが連続する部分には、突出部14は設けられていない。この理由は、上述したように、アイランド11の外周端部を下方から押圧することにより突出部14を設けるので、上述した連続する部分を下方から方圧すると、リード12や連結部16が不用意に湾曲してしまうからである。
図6(B)を参照して、アイランド11の下面、連結部16の下面およびタブ15の下面は同一平面上に位置している。実装時に目視による接合材の良否判定を容易にするためには、このように3者の下面が同一平面上に位置していることは重要である。
図6(C)は、樹脂封止が終了した後のアイランド11等の下面を上方から見た斜視図である。この図では、封止樹脂19の裏面から、アイランド11、連結部16およびタブ15の下面が連続して一体的に露出している。上記したように、3者の下面が同一平面上に位置しているので、トランスファーモールド等により形成される封止樹脂19の表面から、これらを一体に露出させることができる。この構成により、実装時にアイランド11に半田を付着させると、その半田は連結部16を経由してタブ15まで到達する。従って、タブ15に付着する接合材を視覚的に確認することで、アイランド11の下面に付着された接合材の良否判定を行うことができる。
一方、図6(D)〜図6(F)は、アイランド11の中央部付近を上方からプレスする第2の方法により、下方に突出する凸部24を形成することで、アイランド11の外周端部に突出部14を設けた場合を示している。この場合では、上述した第1の方法とは異なり、アイランド11、連結部16およびタブ15を連続して封止樹脂から外部に露出させることが困難になる。
図6(D)を参照して、先ず、アイランド11の中央部付近を窪ませることで、凸部24が形成され、凸部24を囲むアイランド11の外周端部は突出部14と成っている。ここでは、アイランド11の外周端部の全領域に渡って、突出部14が形成される。
図6(E)を参照して、上方からのプレス加工により形成される凸部24の下面は、連結部16やタブ15の下面と比較すると、下方に突出する。ここでは、タブ15の下面がアイランド11の下面よりも上方に位置しているので、両者を同一平面上に位置させるために、タブ15を上方から下方にプレス加工している。この加工を行うことにより、アイランド11の下面(凸部24の下面)と、タブ15の下面とを同一平面上に位置させることができる。しかしながら、このプレス加工を行うことにより、連結部16は傾斜してしまうので、連結部16の下方には間隙25が形成されてしまう。即ち、この第2の方法によると、アイランド11、連結部16およびタブ15の下面を全て同一平面上に位置させることは困難である。
図6(F)を参照して、上述した形状のアイランド11等を封止樹脂19にて樹脂封止すると、アイランド11の下面は封止樹脂19から露出するが、連結部16の下面は封止樹脂19から露出しない。即ち、アイランド11とタブ15とは分離された状態で封止樹脂19から露出している。この理由は、連結部16の下方に存在する間隙25に封止樹脂19が回り込んでしまうからである。従って、半導体装置の実装時に、アイランド11の下面に接合材を付着させても、アイランド11の露出面に付着された接合材は、タブ15まで行き渡らない。このことから、接合材を視覚的に確認するためにタブ15を設けることの意味が無くなってしまう。
上記のことから、アイランド11の外周部に、上方に突出する突出部14を設けるためには、アイランド11の中心部付近を下方にプレスして突出部14を形成するよりも、アイランド11の外周端部を上方にプレス加工する方が好適である。
第3工程:図7参照
本工程では、アイランド11の上面に半導体素子17を実装して、半導体素子17とリード12とを金属細線18を用いて電気的に接続する。図7(A)は本工程が終了した後のアイランド11等の断面図であり、図7(B)はその斜視図である。
本工程では、先ず、接合材21をアイランド11の上面に塗布した後に、半導体素子17が実装される。接合材21としては、導電性接着材または絶縁性接着材の両方が採用可能である。導電性接着材としては鉛共晶半田、鉛フリー半田、樹脂に導電性材料が混入された導電性ペースト等が採用される。また、絶縁性接着材としては、例えばエポキシ樹脂等の熱硬化性樹脂が採用される。
半導体素子17としては、MOSFET、バイポーラトランジスタ、IGBT、IC、LSI等を採用可能である。
本工程では、アイランド11の外周端部に突出部14を設けることにより、液状または半固形状の接合材21の実装時に於ける外部への流出を防止している。特に接合材21として半田を採用した場合は、溶融された半田は液状であるので、半田の上部に半導体素子17を載置すると、半田は外部に広がる。本工程では、アイランド11の上面に於いて周囲に広がった半田は、突出部14に堰き止められて、アイランド11の上面から外部に漏出しない。
図7(B)を参照して、本形態では、突出部14はアイランド11の外周端部の全ての領域には形成されていない。例えば、連結部16とアイランド11とが連続する連続部には、突出部14は設けられていない。このことから、アイランド11の上面に塗布された液状の接合材21は、アイランド11から連結部16の上面に移動して、外部に漏出する恐れがある。そこで、本形態では、連結部16の側端部に沿って突出部14を設け、更に連結部16に凹状部22を設けることで、連続部からの接合材21の外部への漏出を防止している。ここで、凹状部22は、連結部16の上面を部分的に窪ませた領域である。従って、液状の接合材21がアイランド11の上面から連結部16に侵入しても、連結部16の両側方に設けた突出部14により、側方への接合材21の漏出は防止されている。更に、アイランド11からタブ15の方向に侵入する液状の接合材21は、凹状部22の内部に貯留されて、それ以上はタブ15の方向に移動しない。上記のことから、連結部16とアイランド11が連続する箇所からの接合材21の外部への漏れが防止されている。
上記と同様に、リード12とアイランド11とが連続する連続部にも、突出部14が設けられていない。従って、リード12の側方に突出部14を設けて、その上面に凹状部22を設けることにより、この連続部からの接合材21の外部への漏出を防ぐことができる。
半導体素子17の実装が終了した後は、半導体素子17の上面に設けられた電極と、リード12とを、金属細線18を用いて電気的に接続する。ここで、金属細線18に替えて、銅箔等の導電材料から成る導電板を用いても良い。
第4工程:図8参照
本工程では、半導体素子17、アイランド11およびリード12が被覆されるように封止樹脂19を形成する。図8(A)は本工程を示す断面図であり、図8(B)は本工程が終了した後のリードフレーム50を示す平面図である。
図8(A)を参照して、本工程では、モールド金型57を用いて封止樹脂を形成して樹脂封止を行う。このモールド金型57は、上金型58と下金型59とから成り、両者を当接させることで、樹脂が注入されるキャビティ60が設けられる。樹脂封止の方法としては、熱硬化性樹脂を用いるトランスファーモールドを採用することができる。
具体的な封止方法は、先ず、半導体素子17が上面に実装されたアイランド11とリード12の端部を、キャビティ60に収納させる。次に、モールド金型57に設けたゲートからキャビティ60の内部に封止樹脂を注入して、アイランド11、半導体素子17、金属細線18およびリード12を樹脂封止する。更に本工程では、アイランド11の外周端部に設けた突出部14の下方にも封止樹脂を充填させる。
本工程では、アイランド11、連結部16およびタブ15の下面は同一平面上に位置しており、これらの下面は下金型59の内壁に当接している。この状態で樹脂封止が行われるので、アイランド11、連結部16およびタブ15の下面は、連続して一体的に封止樹脂から外部に露出する。この状態を示すのが、例えば図2(B)である。キャビティ60の内部への樹脂の注入が終了した後は、モールド金型57から樹脂封止体を取り出す。また、封止樹脂として採用された樹脂が熱硬化性樹脂である場合は、加熱硬化を行う。
図8(B)に樹脂封止が終了した後のリードフレーム50を示す。ここでは、リードフレーム50に設けられた各ユニット61が一括して同時に樹脂封止される。
本工程が終了した後は、打ち抜き加工を行うことで、リードフレーム50から各ユニット61を分離した後に、例えば実装基板上に実装する。この状態を示すのが、図2(A)である。上述したように、アイランド11の下面に溶着された固着材42は、連結部16を経由してタブ15まで回り込む。従って、タブ15の側方から固着材42の存在の有無を視覚的に確認することで、アイランド11の下面の接合状態の良否を容易に判定することができる。
本発明の半導体装置を示す図であり、(A)は斜視図であり、(B)は断面図であり、(C)は拡大された断面図である。 本発明の半導体装置を示す図であり、(A)は断面図であり、(B)は平面図である。 本発明の半導体装置の製造方法を示す図であり、(A)は平面図であり、(B)は斜視図である。 本発明の半導体装置の製造方法を示す図であり、(A)は断面図であり、(B)は断面図であり、(C)は斜視図である。 本発明の半導体装置の製造方法を示す図であり、(A)および(B)は断面図であり、(C)は拡大された断面図であり、(D)は斜視図である。 本発明の半導体装置の製造方法を示す図であり、(A)〜(C)はアイランドの外周端部を上方に突出させる第1の方法により突出部を形成した場合のアイランドの形状を示す図であり、(D)〜(F)はアイランドの中央部付近を下方に突出させる第2の方法により突出部を形成した場合のアイランドの形状を示す図である。 本発明の半導体装置の製造方法を示す図であり、(A)は断面図であり、(B)は斜視図である。 本発明の半導体装置の製造方法を示す図であり、(A)は断面図であり、(B)は平面図である。 背景技術の回路装置を示す図であり、(A)は平面図であり、(B)は断面図である。
符号の説明
10 半導体装置
11 アイランド
11A 上面
11B 下面
11C 側面
12 リード
13 接続部
14 突出部
14A 上面
14B 下面
14C 外側側面
14D 内側側面
15 タブ
16 連結部
17 半導体素子
18 金属細線
19 封止樹脂
20 ポッティング樹脂
21 接合材
22 凹状部
23 貫通部
24 凸部
25 間隙
40 実装基板
41 導電パターン
42 固着材
50 リードフレーム
51 外枠
52 当接面
53 上金型
54 下金型
55 金型
56 当接面
57 モールド金型
58 上金型
59 下金型
60 キャビティ
61 ユニット

Claims (12)

  1. 半導体素子と、
    上面および下面を有し、前記上面に前記半導体素子が固着されるアイランドと、
    前記半導体素子と電気的に接続されるリードと、
    前記半導体素子、前記アイランドおよび前記リードを被覆する封止樹脂と、
    前記アイランドの外周端部を前記半導体素子側に突出させた部位であり、内側側面、外側側面、上面および下面を備えた突出部と、を具備し、
    前記突出部の前記下面は前記アイランドの前記下面よりも上方に配置されると共に、前記突出部の下面と前記アイランドの側面とが成す角度は鋭角であることを特徴とする半導体装置。
  2. 前記アイランドの下面は前記封止樹脂から外部に露出し、
    前記突出部の前記下面は前記封止樹脂により被覆されることを特徴とする請求項1に記載の半導体装置。
  3. 前記アイランドと連続して下面および側面が前記封止樹脂から外部に露出するタブを更に具備することを特徴とする請求項1または請求項2に記載の半導体装置。
  4. 前記タブと前記アイランドは連結部を経由して連結され、
    前記連結部の上面を部分的に凹状に形成することを特徴とする請求項3に記載の半導体装置。
  5. 前記連結部の端部を上方に突出させた突出部を設けることを特徴とする請求項4に記載の半導体装置。
  6. 前記突出部の内側側面と前記アイランドの上面とが成す角度は鋭角であることを特徴とする請求項1から請求項5の何れかに記載の半導体装置。
  7. アイランドおよび前記アイランドに一端が接近するリードが設けられたリードフレームを用意する第1工程と、
    前記アイランドに対してプレス加工を行い、前記アイランドの外周端部を上方に突出させた突出部を設ける第2工程と、
    前記アイランドの上面に半導体素子を固着した後に、前記半導体素子と前記リードとを電気的に接続する第3工程と、
    前記アイランド、前記リードおよび前記半導体素子を封止樹脂で一体に被覆する第4工程と、を具備し、
    前記第2工程で形成される前記突出部は、内側側面、外側側面、上面および下面を有し、前記突出部の前記下面は、前記アイランドの下面よりも上方に配置されると共に、前記突出部の前記下面と前記アイランドの側面とが成す角度は鋭角であることを特徴とする半導体装置の製造方法。
  8. 前記第4工程では、前記アイランドの下面が前記封止樹脂から外部に露出すると共に、前記突出部の前記下面が前記封止樹脂により被覆されることを特徴とする請求項に記載の半導体装置の製造方法。
  9. 前記第1工程では、前記アイランドに連続して延在して同一平面上に位置するタブが前記リードフレームに形成され、
    前記第4工程では、前記アイランドの下面が外部に露出されると共に、前記タブの側面および下面が外部に露出されるように前記封止樹脂を形成することを特徴とする請求項または請求項に記載の半導体装置の製造方法。
  10. 前記アイランドと前記タブとは連結部を経由して連続し、
    前記連結部の上面を部分的に凹状に形成することを特徴とする請求項に記載の半導体装置の製造方法。
  11. 前記第3工程では、液状または半固形状の接合材を用いて前記半導体素子を前記アイランドの上面に固着することを特徴とする請求項から請求項10の何れかに記載の半導体装置の製造方法。
  12. 前記突出部の内側側面と前記アイランドの上面とが成す角度を鋭角にすることを特徴とする請求項7から請求項11の何れかに記載の半導体装置の製造方法。
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JP5112972B2 (ja) * 2008-06-30 2013-01-09 オンセミコンダクター・トレーディング・リミテッド 半導体装置およびその製造方法
JP2010109253A (ja) * 2008-10-31 2010-05-13 Sanyo Electric Co Ltd 半導体装置およびその製造方法
JP5216735B2 (ja) * 2009-09-30 2013-06-19 新電元工業株式会社 半導体パッケージ
JP5809440B2 (ja) * 2011-05-10 2015-11-10 ローム株式会社 Ledモジュール
JP7019957B2 (ja) * 2017-03-31 2022-02-16 富士電機株式会社 半導体装置および製造方法

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JPS5826176B2 (ja) * 1975-05-02 1983-06-01 三菱電機株式会社 樹脂封止型半導体装置
JPS6015955A (ja) * 1983-07-08 1985-01-26 Hitachi Micro Comput Eng Ltd 半導体装置
JPH0465157A (ja) * 1990-07-05 1992-03-02 Hitachi Cable Ltd パワートランジスタ用リードフレームとその製造方法
JPH05299569A (ja) * 1992-04-24 1993-11-12 Sony Corp リードフレームおよびそれを用いた樹脂封止型半導体装置
JPH0992757A (ja) * 1995-09-21 1997-04-04 Sony Corp 半導体装置
JP3422936B2 (ja) * 1998-07-17 2003-07-07 新光電気工業株式会社 リードフレーム及びその製造方法
JP2001135767A (ja) * 1999-11-01 2001-05-18 Hitachi Ltd 半導体装置およびその製造方法
JP2002009220A (ja) * 2000-06-23 2002-01-11 Hitachi Ltd 樹脂封止型半導体装置
JP3871587B2 (ja) * 2002-03-18 2007-01-24 日本インター株式会社 樹脂封止型半導体装置

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