JP2009518875A - 頂部及び底部露出化パッケージ化半導体デバイス及び組立方法 - Google Patents

頂部及び底部露出化パッケージ化半導体デバイス及び組立方法 Download PDF

Info

Publication number
JP2009518875A
JP2009518875A JP2008544673A JP2008544673A JP2009518875A JP 2009518875 A JP2009518875 A JP 2009518875A JP 2008544673 A JP2008544673 A JP 2008544673A JP 2008544673 A JP2008544673 A JP 2008544673A JP 2009518875 A JP2009518875 A JP 2009518875A
Authority
JP
Japan
Prior art keywords
lead frame
semiconductor device
packaged semiconductor
lead
packaging method
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2008544673A
Other languages
English (en)
Inventor
テイク ティオン トゥーン
マリア クリスティアナ ビー． エスタシオ
デイビッド チョン スーク リム
Original Assignee
フェアチャイルド・セミコンダクター・コーポレーション
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by フェアチャイルド・セミコンダクター・コーポレーション filed Critical フェアチャイルド・セミコンダクター・コーポレーション
Publication of JP2009518875A publication Critical patent/JP2009518875A/ja
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/02—Containers; Seals
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49537—Plurality of lead frames mounted in one device
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/561—Batch processing
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/568—Temporary substrate used as encapsulation process aid
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/34—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
    • H01L23/42—Fillings or auxiliary members in containers or encapsulations selected or arranged to facilitate heating or cooling
    • H01L23/433—Auxiliary members in containers characterised by their shape, e.g. pistons
    • H01L23/4334—Auxiliary members in encapsulations
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49517—Additional leads
    • H01L23/4952—Additional leads the additional leads being a bump or a wire
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/93—Batch processes
    • H01L24/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L24/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16245—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/731—Location prior to the connecting process
    • H01L2224/73151—Location prior to the connecting process on different surfaces
    • H01L2224/73153—Bump and layer connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73253—Bump and layer connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/93—Batch processes
    • H01L2224/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L2224/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01005—Boron [B]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01006—Carbon [C]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01029—Copper [Cu]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01033—Arsenic [As]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01055—Cesium [Cs]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01082—Lead [Pb]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304—Transistor
    • H01L2924/1306—Field-effect transistor [FET]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304—Transistor
    • H01L2924/1306—Field-effect transistor [FET]
    • H01L2924/13091—Metal-Oxide-Semiconductor Field-Effect Transistor [MOSFET]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/161—Cap
    • H01L2924/1615—Shape
    • H01L2924/16152—Cap comprising a cavity for hosting the device, e.g. U-shaped cap
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation

Abstract

パッケージ化半導体デバイスは、垂直に分離された頂部及び底部リードフレームを有する２片状のリードアセンブリを含む。半導体ダイは該２つのリードフレーム間に在って、該２つのリードフレームに電気的及び熱的接合をなす。その下側のリードフレームは概ね平らである一方、その上側のリードフレームは、平らな頂面と、該下側のリードフレームの２つの両側上に伸張し且つ該底部リードフレームの底面と同一平面にある底面を有するフランジ内で終わる伸張部とを有する。該アセンブリが成形されるとき、該頂部リードフレームの頂面と該フランジの底面と該底部リードフレームとが露出されることで該半導体への電気的接合が可能となり、該半導体ダイにおいて発達する熱を放散するための熱伝導経路が提供される。

Description

本発明は、パッケージ化された半導体デバイス並びにこれを製造する方法に関する。
パッケージ化される半導体デバイスでは、通常、当該半導体デバイスから熱を効率的に伝導するパッケージが求められる。ヒートシンクすなわちクリップを備えるパッケージ化半導体を成形し、該半導体デバイスによって発生される熱を拡散する方法が知られている。しかし、従来のチップを精確に傾き無く位置決めすることは、かかるパッケージ製造において１つの問題となり得る。
成形されるパッケージ化半導体の製造に関連する他の問題は、デバイス毎に均一な最終パッケージ厚を維持する問題である。例えば、従来のデバイスにおいて、頂部露出がなされたドレインクリップを備えるデバイスの積層厚は、該クリップとダイ接着フレームとの間のハンダ接合の高さに依存する。スクリーン印刷ハンダプロセスに比して、ハンダ容積が整合的に施されてデバイス間の均一厚さを維持するようすることは不可能である。
成形されたパッケージ化半導体の製造に関連する更なる他の問題は成形プロセスの間における機械的応力を管理する問題である。例えば、頂部露出がなされたデバイスにおいて、垂直圧縮応力は、当該ドレインクリップに集中し、垂直軸に沿ってハンダ接合に更に伝わり、該半導体ダイに沿って下方に加わる。成形時に発生する応力は、該デバイスの構造的及び機能的の双方において問題を引き起こす場合がある。このように、半導体ダイに対する圧縮応力を最小化するデバイスが望まれている。
本発明は、１つの態様において、半導体デバイスのパッケージ化方法であり、電気的に分離された第１リード及び第２リードを有する第１リードフレームを提供するステップと、該第１リードフレームに該半導体デバイスをハンダ接合によって取り付けるステップと、複数の伸張足を有する第２リードフレームを該ダイ及び該第１リードフレームを覆って設置するステップと、を含み、該伸張足は、該第２リードフレームの対向端部に配置され、該第１リードフレームの頂部から下方に伸張し、該第２リードフレームの頂部と平行である２つのフランジにおいて終端することによって、該フランジが該第１リードフレームの底部と同一平面内にある。該方法は、該第２リードフレームの頂部の裏面を該半導体デバイスにハンダ付けするステップと、該第１及び第２リードフレーム並びに該ダイを、該第２リードフレームの頂部と該フランジの底部と該第１リードフレームの底部とを露出したまま、封止材料で成形するステップと、を更に含む。
本発明は、他の１つの態様において、パッケージ化半導体デバイスであり、電気的に分離された第１リード及び第２リードを有する第１リードフレームと、該第１リードフレームにハンダ接合によって取り付けられた半導体デバイスと、複数の伸張足を有し且つ該ダイにハンダ付けされて該半導体デバイス及び該第１リードフレームを覆って横たわる第２リードフレームと、を含み、該伸張足は、該第２リードフレームの両側に配置され、該第１リードフレームの頂部から下方に伸張し、該第２リードフレームの頂部と平行である２つのフランジにおいて終端することによって、該フランジの底部が該第１リードフレームの底部と同一平面内にある。
本発明の利点は、頂部フレームが頂部露出されたドレインクリップを有することによって該デバイスから熱を除去し、ドレインリードをソース及びゲートリードと同一平面に延長する伸張足部を含むことである。
本発明の上記及び他の特徴、利点及びこれらを実現する手法は、本発明の多様な実施例の説明を添付の図面と共に参照することによって理解される。
明瞭化の目的で適切と理解される箇所で参照符号が図面において対応する特徴を摘示するために繰り返し使用されている。また、図面における多様な物の相対的な大きさが本発明をより明瞭化するために歪められている場合もある。
図１Ａ〜１Ｆを参照すると、本発明によるパッケージ化された半導体デバイスを作成する方法に関する一連の製造ステップが示されている。１つの実施例において、底部リードフレーム１０は、図１Ａに示される如きテープ１２に積層される。個々のデバイスからなる単一ストリップのみが図１Ａ〜１Ｆに示されるが、該製造プロセスはストリップ又はマトリックス状の何れかで該複数のデバイスを製造してもよい。底部リードフレーム１０は、圧延若しくは電子的堆積化及び平面化がなされた銅若しくは同様の電気的導電材料として構築される。底部リードフレーム１０は電気的に分離されたソースリード１４及びゲートリード１６を含む。
図１Ｂに示されるように、フリップチップダイ２０は、パワーＭＯＳＦＥＴであってもよく、これはハンダボール接合を備えて、底部リードフレーム１０上に設置され、ハンダ付けリフロー処理がなされて、ソースリード１４とゲートリード１６との間にハンダ結合２２及び２４を各々形成する。ハンダ付け接合は、バンプ下地金属（Under Bump Metal: UMB）を用いて又は銅鋲（stud）を用いて形成されてもよい。
図１Ｃをここで参照すると、ダイ２０の背面上にハンダペースト２２が印刷されるか若しくは施され、そして頂部リードフレーム３０が底部リードフレーム１０及びダイ２０を覆って設置された後に、第２のリフロー・ハンダ処理が頂部リードフレーム３０をダイ２０にハンダ付けする。１つの実施例において、頂部リードフレーム３０は銅を主材料とする。頂部リードフレーム３０は、ダイ２０のドレインに接続されてもよく、垂直に位置決めされて完成されたデバイスの露出化リード３２（図４参照）によって底部リードフレーム１０の反対側でテープ１２と接合する。上記したように、底部リードフレーム１０及び頂部リードフレーム３０の各々は、別々のストリップ若しくはマトリックスとして形成されてもよく、底部及び頂部リードフレームが配列するためにガイドホール及びアライメント・ピンを用いて組み立てられてもよい。米国特許第６，７６２，０６７号はかかる手順を記載している。
図１Ｄは、図１Ｃにおいて示されたデバイスのストリップ（若しくはマトリックス）に対して実行された成形処理後のプロセスの状態を示している。成形コンパウンド４０の注入に先立って、フィルム補助成形のためのフィルム４２が、頂部リードフレーム３０の頂部４４全体に亘って置かれる。変形例として、底部リードフレーム１０と頂部リードフレーム３０とを繋げるのに先立って、テープ１２の如きテープが頂部リードフレーム３０の頂部４４に施されてもよい。フィルム４２が置かれた後に、当該アセンブリが頂部溝すじ４６ａ及び底部溝すじ４６ｂを有する成形プレス４６に置かれ、成形用コンパウンド４０が成形プレスに注入される。成形用コンパウンドは、例えばエポキシの如き非導電性重合体の封止材料であってもよい。
図１Ｅはアセンブリが鋸引されるべき場所を示す長方形４８を示し、図１Ｆは鋸引されて完成されたデバイス５０を示している。
図２は、完成されたデバイス５０における頂部リードフレーム３０及び底部リードフレーム１０の相対的位置を示している頂部斜視図である。頂部リードフレーム３０の頂部すなわちクリップ４４は、完成されたデバイス５０において成形材料４０によって被覆されず、このようにして追加のヒートシンクが頂部リードフレーム４４に直接設置されるのを可能とするヒートシンクである。頂部リードフレーム３０は、また、頂部リードフレーム３０の両側に伸張足５４を含み、これらは露出された頂部４４から該頂部４４に平行な２つのフランジ５６に伸張する。伸張足５４は、底部リードフレーム１０からの垂直段差を提供し、完成されたデバイス５０の高さを決定する。束縛部（tie bar）５８は、図１Ｅについて上記した鋸引処理に先立って、頂部及び底部リードフレームを各ストリップ若しくはマトリックアセンブリにおける適正位置に保つために用いられる束縛部の残り部分（remnant）である。
図３は完成されたデバイス５０の頂部斜視図であり、図４はその底面図であり、頂部リードフレーム３０及び底部リードフレーム１０の露出された部分を示している。
図５は、図１Ｃに示されたデバイスのうちの１つのデバイスの断面図６０であり、これは本発明の他の実施例に従って改変されている。図５において、以前の図に示された頂部リードフレーム３０は、改変された頂部リードフレーム６２で置き換えられている。頂部リードフレーム６２は、その各曲げ部分の内側に切抜き６４を有することによって、その外側の曲がり角６６が、頂部リードフレーム３０の外側曲がり角よりもより鋭くされている。その結果、完成されたデバイス上で頂上リードフレーム６２の露出面の面積は、頂部リードフレーム３０の場合よりも大きいものであって、なお同じデバイス外側寸法を維持し且つ同じダイサイズに適応している。
底部テープ１２上における頂部リードフレーム３０及び６２の当該支持は、パッケージ高が頂部リードフレーム３０及び６２の高さによって決定されることを意味する。更に、図５における矢印６８によって表されるように、成形プレスが垂直圧縮応力を該デバイスに対して加え、成形材料がテープ１２及び底部リードフレーム１０及び頂部リードフレーム３０の底面３２間に流れるのを防止すると共に、フィルム４２及び頂部リードフレーム３０の頂面４４間に流れるのを防止する。頂部リードフレーム３０及び６２は、この応力の大部分を吸収するのに必要な支持を提供することによって、成形プロセス間にダイ２０に損傷を与えるだろう垂直応力をダイ２０が被らないようにし、更に、成形プロセス間のデバイス高に何らの減少も実質的に無いようにする。
本発明が特定の実施例に関して説明されたが、本発明の範囲から逸脱することなく、多様な変形がなされ得ると共に、発明に含まれる要素をその均等物で代替し得ることは当業者にとって理解され得る。加えて、本発明の範囲から逸脱することなく多くの変形が特定の状況または材料を本発明の教示に適応させるためになされてもよい。
従って、本発明は、本発明を実現するために企図された最良の形態として開示された特定の実施形態に限定することは意図されず、本発明は添付の特許請求の範囲及び思想に含まれる全ての実施形態を含む。
本発明によるパッケージ化半導体デバイスを形成する製造方法における一連のステップによってアセンブルされる部品の図４における線分１Ａ−Ｆに沿って得られる断面図である。 本発明によるパッケージ化半導体デバイスを形成する製造方法における一連のステップによってアセンブルされる部品の図４における線分１Ａ−Ｆに沿って得られる断面図である。 本発明によるパッケージ化半導体デバイスを形成する製造方法における一連のステップによってアセンブルされる部品の図４における線分１Ａ−Ｆに沿って得られる断面図である。 本発明によるパッケージ化半導体デバイスを形成する製造方法における一連のステップによってアセンブルされる部品の図４における線分１Ａ−Ｆに沿って得られる断面図である。 本発明によるパッケージ化半導体デバイスを形成する製造方法における一連のステップによってアセンブルされる部品の図４における線分１Ａ−Ｆに沿って得られる断面図である。 本発明によるパッケージ化半導体デバイスを形成する製造方法における一連のステップによってアセンブルされる部品の図４における線分１Ａ−Ｆに沿って得られる断面図である。 本発明による２片状のリードフレームアセンブリをその頂部から見た斜視図である。 図１Ｆに示されたパッケージ化半導体をその頂部から見た斜視図である。 図１Ｆに示されたパッケージ化半導体をその底部から見た斜視図である。 図１Ｃに示されたデバイスの１つ変形例の断面図である。

Claims (22)

  1. 半導体デバイスのパッケージ化方法であって、
    （ａ）電気的に分離された第１リード及び第２リードを有する第１リードフレームを提供するステップと、
    （ｂ）前記第１リードフレームに前記半導体デバイスをハンダ接合によって取り付けるステップと、
    （ｃ）自身の両側に配置された伸張足を有する第２リードフレームを前記ダイ及び前記第１リードフレームを覆って設置するステップと、
    （ｄ）前記第２リードフレームの頂部の裏面を前記半導体デバイスにハンダ付けするステップと、
    （ｅ）前記第１及び第２リードフレーム並びに前記ダイを、前記第２リードフレームの頂部と前記フランジの底部と前記第１リードフレームの底部とを露出したまま、封止材料で成形するステップと、
    を含み、
    前記伸張足は、前記第２リードフレームの頂部から前記第１リードフレームの方向に伸張し、前記第２リードフレームの頂部と平行である２つのフランジにおいて終端することによって、前記フランジの底部が前記第１リードフレームの底部と同一平面内にあることを特徴とするパッケージ化方法。
  2. 請求項１記載のパッケージ化方法であって、前記第１リードフレームは銅を含むことを特徴とするパッケージ化方法。
  3. 請求項１記載のパッケージ化方法であって、前記ハンダ接合は複数の導電性バンプを含むことを特徴とするパッケージ化方法。
  4. 請求項３記載のパッケージ化方法であって、前記導電性バンプはハンダ付け自在材料を含むこと特徴とするパッケージ化方法。
  5. 請求項１記載のパッケージ化方法であって、前記第２リードフレームの設置前に前記半導体デバイスに対してハンダペーストが施され、前記第２リードフレームの設置後にハンダ付けリフロー処理が実行されることを特徴とするパッケージ化方法。
  6. 請求項１記載のパッケージ化方法であって、前記第２リードフレームは銅を含むことを特徴とするパッケージ化方法。
  7. 請求項１記載のパッケージ化方法であって、前記第２リードフレームは、前記半導体デバイスがパッケージ化された際の個々の全体高を決定することを特徴とするパッケージ化方法。
  8. 請求項１記載のパッケージ化方法であって、前記封止材料で成形するステップは、非導電性ポリマーの封止材料を施すステップを含むこと特徴とするパッケージ化方法。
  9. 請求項８記載のパッケージ化方法であって、前記非導電性ポリマーの封止材料はエポキシであることを特徴とするパッケージ化方法。
  10. 請求項１記載のパッケージ化方法であって、前記第２リードフレームが内側曲げ部を形成する位置において、溝が前記第２リードフレームに形成されることを特徴とするパッケージ化方法。
  11. パッケージ化半導体デバイスであって、
    （ａ）電気的に分離された第１リード及び第２リードを有する第１リードフレームと、
    （ｂ）前記第１リードフレームにハンダ接合によって取り付けられた半導体デバイスと、
    （ｃ）複数の伸張足を有し且つ前記ダイにハンダ付けされて、前記半導体デバイス及び前記第１リードフレームを覆って横たわる第２リードフレームと、
    を含み、
    前記伸張足は、前記第２リードフレームの両側に配置され、前記第１リードフレームの頂部から下方に伸張し、且つ前記第２リードフレームの頂部と平行である２つのフランジにおいて終端することによって、前記フランジが前記第１リードフレームの底部と同一平面内にあることを特徴とするパッケージ化半導体デバイス。
  12. 請求項１１記載のパッケージ化半導体デバイスであって、前記ダイと、前記第１リードフレーム及び第２リードフレームの部分とが成形コンパウンドによって接合されていることを特徴とするパッケージ化半導体デバイス。
  13. 請求項１１記載のパッケージ化半導体デバイスであって、前記ハンダ接合は複数の導電性バンプを含むことを特徴とするパッケージ化半導体デバイス。
  14. 請求項１３記載のパッケージ化半導体デバイスであって、前記導電性バンプはハンダ付け自在材料を含むことを特徴とするパッケージ化半導体デバイス。
  15. 請求項１１記載のパッケージ化半導体デバイスであって、前記第２リードフレームは銅を含むことを特徴とするパッケージ化半導体デバイス。
  16. 請求項１１記載のパッケージ化半導体デバイスであって、前記第２リードフレームは、前記半導体デバイスがパッケージ化された際の個々の全体高を決定することを特徴とするパッケージ化半導体デバイス。
  17. 請求項１２記載のパッケージ化半導体デバイスであって、前記成形コンパウンドは非導電性ポリマー封止材料を含むこと特徴とするパッケージ化半導体デバイス。
  18. 請求項１７記載のパッケージ化半導体デバイスであって、前記非導電性ポリマーの封止材料はエポキシであることを特徴とするパッケージ化半導体デバイス。
  19. 請求項１１記載のパッケージ化半導体デバイスであって、前記第２リードフレームの内側曲げ部が溝を含むことを特徴とするパッケージ化半導体デバイス。
  20. パッケージ化半導体デバイスであって、
    （ａ）１方の面にドレイン端子を備えると共に反対の面にソース端子及びゲート端子を備えるパワーＭＯＳＦＥＴ半導体と、
    （ｂ）露出され且つ電気的に分離されたソース島領域及びゲート島領域を備える底部リードフレームと、
    （ｃ）頂面及び伸張足部を備える頂部リードフレームと、
    （ｄ）ダイ保護のために設けられ、前記頂部リードフレームの頂面及び底面と前記底部リードフレームの底部を露出するように構成された封止材料と、
    を含み、前記伸張足部は、ヒートシンクから前記底部リードフレームの方向に伸張して前記頂面と平行する複数のフランジにおいて終わり、前記フランジは前記底部リードフレームの底部と同一平面内にあることを特徴とするパッケージ化半導体デバイス。
  21. 請求項２０記載のパッケージ化半導体デバイスであって、前記頂部リードフレームは、前記半導体デバイスのドレイン端子との間で電気的及び熱的に接合していることを特徴とするパッケージ化半導体デバイス。
  22. 請求項２０記載のパッケージ化半導体デバイスであって、前記伸張足部は、前記頂部リードフレーム及び前記底部リードフレームの両側に配置されていることを特徴とするパッケージ化半導体デバイス。
JP2008544673A 2005-12-09 2006-12-11 頂部及び底部露出化パッケージ化半導体デバイス及び組立方法 Pending JP2009518875A (ja)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US74914505P 2005-12-09 2005-12-09
US11/608,626 US20070132073A1 (en) 2005-12-09 2006-12-08 Device and method for assembling a top and bottom exposed packaged semiconductor
PCT/US2006/061851 WO2007067998A2 (en) 2005-12-09 2006-12-11 Device and method for assembling a top and bottom exposed packaged semiconductor

Publications (1)

Publication Number Publication Date
JP2009518875A true JP2009518875A (ja) 2009-05-07

Family

ID=38123664

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2008544673A Pending JP2009518875A (ja) 2005-12-09 2006-12-11 頂部及び底部露出化パッケージ化半導体デバイス及び組立方法

Country Status (6)

Country Link
US (1) US20070132073A1 (ja)
JP (1) JP2009518875A (ja)
KR (1) KR20080073735A (ja)
DE (1) DE112006003372T5 (ja)
TW (1) TW200739758A (ja)
WO (1) WO2007067998A2 (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2012253118A (ja) * 2011-06-01 2012-12-20 Denso Corp 半導体装置

Families Citing this family (26)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI452662B (zh) * 2006-05-19 2014-09-11 Fairchild Semiconductor 雙邊冷卻整合電源裝置封裝與模組及製造方法
US7777315B2 (en) * 2006-05-19 2010-08-17 Fairchild Semiconductor Corporation Dual side cooling integrated power device module and methods of manufacture
US8198134B2 (en) 2006-05-19 2012-06-12 Fairchild Semiconductor Corporation Dual side cooling integrated power device module and methods of manufacture
US7663211B2 (en) * 2006-05-19 2010-02-16 Fairchild Semiconductor Corporation Dual side cooling integrated power device package and module with a clip attached to a leadframe in the package and the module and methods of manufacture
DE102007034949A1 (de) 2007-07-26 2009-02-05 Siemens Ag Einheitlich normierte Leistungspackages
US7800219B2 (en) * 2008-01-02 2010-09-21 Fairchild Semiconductor Corporation High-power semiconductor die packages with integrated heat-sink capability and methods of manufacturing the same
US8138585B2 (en) 2008-05-28 2012-03-20 Fairchild Semiconductor Corporation Four mosfet full bridge module
US20090283137A1 (en) * 2008-05-15 2009-11-19 Steven Thomas Croft Solar-cell module with in-laminate diodes and external-connection mechanisms mounted to respective edge regions
US8410590B2 (en) * 2008-09-30 2013-04-02 Infineon Technologies Ag Device including a power semiconductor chip electrically coupled to a leadframe via a metallic layer
EP2340553A1 (en) 2008-10-20 2011-07-06 Nxp B.V. Method for manufacturing a microelectronic package comprising at least one microelectronic device
US9059351B2 (en) 2008-11-04 2015-06-16 Apollo Precision (Fujian) Limited Integrated diode assemblies for photovoltaic modules
US8586857B2 (en) * 2008-11-04 2013-11-19 Miasole Combined diode, lead assembly incorporating an expansion joint
US8124449B2 (en) * 2008-12-02 2012-02-28 Infineon Technologies Ag Device including a semiconductor chip and metal foils
US8049312B2 (en) * 2009-01-12 2011-11-01 Texas Instruments Incorporated Semiconductor device package and method of assembly thereof
US8354303B2 (en) 2009-09-29 2013-01-15 Texas Instruments Incorporated Thermally enhanced low parasitic power semiconductor package
US8203200B2 (en) * 2009-11-25 2012-06-19 Miasole Diode leadframe for solar module assembly
US8586419B2 (en) * 2010-01-19 2013-11-19 Vishay-Siliconix Semiconductor packages including die and L-shaped lead and method of manufacture
TWI453831B (zh) 2010-09-09 2014-09-21 台灣捷康綜合有限公司 半導體封裝結構及其製造方法
CN102593108B (zh) * 2011-01-18 2014-08-20 台达电子工业股份有限公司 功率半导体封装结构及其制造方法
CN103681669B (zh) * 2012-09-13 2016-09-28 快捷半导体(苏州)有限公司 用于电池组保护mosfet的公共漏极电源夹件
KR101482317B1 (ko) * 2012-10-30 2015-01-13 삼성전기주식회사 단위 전력 모듈 및 이를 포함하는 전력 모듈 패키지
US9966330B2 (en) 2013-03-14 2018-05-08 Vishay-Siliconix Stack die package
US9589929B2 (en) 2013-03-14 2017-03-07 Vishay-Siliconix Method for fabricating stack die package
US9425304B2 (en) 2014-08-21 2016-08-23 Vishay-Siliconix Transistor structure with improved unclamped inductive switching immunity
US9922904B2 (en) * 2015-05-26 2018-03-20 Infineon Technologies Ag Semiconductor device including lead frames with downset
KR102283390B1 (ko) * 2019-10-07 2021-07-29 제엠제코(주) 멀티칩용 반도체 패키지 및 그 제조방법

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR960043135A (ko) * 1995-05-01 1996-12-23 엘리 웨이스 성형된 캡슐화 전자 구성요소 및 그의 제조 방법
US6143981A (en) * 1998-06-24 2000-11-07 Amkor Technology, Inc. Plastic integrated circuit package and method and leadframe for making the package
US6215180B1 (en) * 1999-03-17 2001-04-10 First International Computer Inc. Dual-sided heat dissipating structure for integrated circuit package
US6762067B1 (en) 2000-01-18 2004-07-13 Fairchild Semiconductor Corporation Method of packaging a plurality of devices utilizing a plurality of lead frames coupled together by rails
US6891256B2 (en) * 2001-10-22 2005-05-10 Fairchild Semiconductor Corporation Thin, thermally enhanced flip chip in a leaded molded package
US6630726B1 (en) * 2001-11-07 2003-10-07 Amkor Technology, Inc. Power semiconductor package with strap
JP2004349347A (ja) * 2003-05-20 2004-12-09 Rohm Co Ltd 半導体装置
DE10335111B4 (de) * 2003-07-31 2006-12-28 Infineon Technologies Ag Montageverfahren für ein Halbleiterbauteil
US20070045785A1 (en) * 2005-08-30 2007-03-01 Noquil Jonathan A Reversible-multiple footprint package and method of manufacturing

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2012253118A (ja) * 2011-06-01 2012-12-20 Denso Corp 半導体装置

Also Published As

Publication number Publication date
WO2007067998A3 (en) 2008-07-03
WO2007067998A2 (en) 2007-06-14
TW200739758A (en) 2007-10-16
US20070132073A1 (en) 2007-06-14
KR20080073735A (ko) 2008-08-11
DE112006003372T5 (de) 2008-10-30

Similar Documents

Publication Publication Date Title
JP2009518875A (ja) 頂部及び底部露出化パッケージ化半導体デバイス及び組立方法
TWI464833B (zh) 經熱增強之薄型半導體封裝件
TWI450373B (zh) 雙側冷卻整合功率裝置封裝及模組，以及製造方法
TWI441299B (zh) 預模鑄夾具結構
JP4699353B2 (ja) 代替のｆｌｍｐパッケージ設計およびそのパッケージ製造方法
US9029194B2 (en) Making an integrated circuit module with dual leadframes
TWI726063B (zh) 具有夾具對準刻痕的半導體封裝和相關方法
US8133759B2 (en) Leadframe
JP2009516389A (ja) リードフレーム及びクリップを使用する半導体ダイ・パッケージ、並びに製造方法
TW200913202A (en) Semiconductor die package including stand off structures
US8945992B2 (en) Power device package comprising metal tab die attach paddle (DAP) and method of fabricating the package
JP2010118577A (ja) 樹脂封止型半導体装置およびその製造方法
WO2009081494A1 (ja) 半導体装置及びその製造方法
JP2016146457A (ja) 半導体装置およびその製造方法
JP2011151109A (ja) 半導体装置およびその製造方法
JP5119092B2 (ja) 半導体装置の製造方法
JP4207791B2 (ja) 半導体装置
US20080258282A1 (en) Lead frame free package and method of making
JP5857883B2 (ja) モールドパッケージの製造方法
JP6620037B2 (ja) 半導体パッケージ及びその製造方法
WO2006114825A1 (ja) 半導体装置の製造方法
TW525250B (en) Wafer-level packaging and method for manufacturing the same
TW200849513A (en) Leadframe array with riveted heat sinks
JP4326385B2 (ja) 半導体装置
TWI478252B (zh) 一種倒裝晶片的半導體裝置及製造方法