JP5112972B2 - 半導体装置およびその製造方法 - Google Patents

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Description

本発明は半導体装置およびその製造方法に関し、特に、半導体素子が実装されるアイランドと封止樹脂との密着性を向上させた半導体装置およびその製造方法に関するものである。
図１１を参照して、従来型の回路装置１００の構成について説明する。図１１（Ａ）は回路装置１００の平面図であり、図１１（Ｂ）はその断面図である（特許文献１）。
図１１（Ａ）および図１１（Ｂ）を参照して、半導体装置１００では、導電材料から成るアイランド１０１が中央部に形成され、アイランド１０１に一方が接近するリード１０２が配置されている。アイランド１０１の上面には半田等の固着材を介して半導体素子１０３が固着されており、半導体素子１０３の上面の電極は、金属細線１０６を経由してリード１０２と接続されている。封止樹脂１０４は、半導体素子１０３、金属細線１０６、アイランド１０１およびリード１０２を一体的に封止している。
図１１（Ｂ）を参照して、アイランド１０１は、半導体素子１０３の裏面電極（例えばＭＯＳＦＥＴのドレイン電極）と接続されて、接続端子として機能する。従って、アイランド１０１の裏面は封止樹脂１０４により被覆されずに外部に露出している。裏面が封止樹脂１０４により被覆されないアイランド１０１は、上面周辺部と側面のみが封止樹脂１０４と接触することとなり、アイランド１０１と封止樹脂１０４との密着性が十分でない恐れがある。
両者の密着性を向上させる方法として、アイランド１０１の上面を部分的に異形として段差部１０５を設け、この段差部１０５に封止樹脂１０４を嵌合させることにより、アイランド１０１と封止樹脂１０４との密着強度を向上させる構造がある。図１１（Ｂ）を参照すると、２回のプレス加工を行うことによる２段の溝状の段差部１０５を設けることにより、段差部１０５の形状を複雑にし、段差部１０５と封止樹脂１０４との密着をより強固なものとしている。
特開平１１−３４０２５７号公報
しかしながら、複数回のプレス加工により形成される段差部１０５の幅は０．３５ｍｍ程度が必要となる。更に、アイランド１０１の周辺部と段差部１０５との間にマージンが必要となるので、段差部１０５を設けるために広い面積が必要となる。このことから、アイランド１０１の形状が規定されている場合は、段差部１０５をアイランド１０１に設けることにより、半導体素子１０３を載置させる領域として利用できるアイランド１０１の有効面積が小さくなる。結果的に、載置される半導体素子１０３の大きさが制限されることとなり、サイズが大きい低オン抵抗の半導体素子１０３を採用することが困難であった。
本発明は、上述した問題を鑑みて成されたものである。本発明の主な目的は、アイランドと封止樹脂との密着性を向上させつつ、アイランド上面の有効面積を増大させた半導体装置およびその製造方法を提供することにある。
本発明の半導体装置は、半導体素子と、前記半導体素子が固着されるアイランドと、前記半導体素子と電気的に接続されるリードと、前記半導体素子、前記アイランドおよび前記リードを一体に被覆する封止樹脂とを具備し、前記アイランドの周辺端部に、前記半導体素子の実装領域側に窪む複数の段差部を設け、前記段差部は、第１段差部と、前記第１段差部よりも内側に設けられて前記アイランドの上面から連続する第２段差部とを含み、前記第１段差部の底面と側面とが成す角は鋭角であり、前記第１の段差部の外側には、前記第１の段差部の底面から連続して厚み方向に突出する突出部が設けられることを特徴とする。
本発明の半導体装置の製造方法は、イランドおよび前記アイランドに一端が接近するリードが設けられたリードフレームを用意する工程と、周辺端部を含む前記アイランドの周辺部に対して厚み方向にプレス加工を行うことにより、第１段差部を設け、前記第１段差部の側面を含む前記アイランドの周辺部に対して再びプレス加工を行うことにより、前記第１段差部よりも内側に第２段差部を設け、前記第１段差部の底面と側面とが成す角を鋭角にし、前記第１の段差部の外側に、前記第１の段差部の底面から連続して厚み方向に突出する突出部を設ける工程と、半導体素子を前記アイランドに実装すると共に、前記半導体素子の電極と前記リードとを電気的に接続する工程と、前記両段差部を含む前記アイランド、前記リードおよび前記半導体素子を封止樹脂で一体に被覆する工程と、を具備することを特徴とする。
本発明によれば、アイランドの周辺端部に複数の段差部を設けているので、この段差部が封止樹脂と嵌合することにより、アイランドと封止樹脂との密着強度が向上される。結果的に、アイランドの封止樹脂からの剥離が防止される。更に、本発明では、複数の段差部をアイランドの周辺端部に設けることにより密着性を高めているので、密着性を向上させるために溝状の段差部を設けていた背景技術と比較すると、段差部が専有する面積は小さくなる。このことから、半導体素子を載置するための領域として使用できるアイランド上面の有効面積が大きくなる。従って、オン抵抗の小さい大型の半導体素子を、小型のアイランドの上面に実装することが可能となる。
＜第１の実施の形態＞
本形態では、図１から図３を参照して、半導体装置１０の構成および実装構造を説明する。
図１を参照して、半導体装置１０の構造を説明する。図１（Ａ）は半導体装置１０の斜視図であり、図１（Ｂ）は断面図であり、図１（Ｃ）は段差部３０が設けられた部分を拡大された断面図である。
図１（Ａ）を参照して、本形態の半導体装置１０は、半導体素子１８と、半導体素子１８が実装されるアイランド１４と、金属細線１６Ａ、１６Ｂを介して半導体素子１８と電気的に接続されたリード１２Ａ、１２Ｂと、半導体素子１８等を封止する封止樹脂２４とを主要に有し、アイランド１４の周辺端部に段差部３０を設けた構成となっている。半導体装置１０の形状としては、ＳＩＰ等の一側辺にリードが設けられるタイプ、ＤＩＰ等の対向２側辺にリードが設けられるタイプ、ＱＦＰ等の４側辺にリードが並べられるタイプである。
半導体素子１８としては、ＭＯＳＦＥＴ（Metal-Oxide Semiconductor Field Effect Transistor）、バイポーラトランジスタ、ＩＧＢＴ（Insulated Gate Bipolar Transistor）、ＩＣ等を採用可能である。例えば、半導体素子１８としてＭＯＳＦＥＴが採用されると、半導体素子１８の上面にゲート電極およびソース電極が設けられ、下面にドレイン電極が設けられる。また、半導体素子１８としてバイポーラトランジスタが採用されると、半導体素子１８の上面にベース電極およびエミッタ電極が設けられ、下面にコレクタ電極が設けられる。半導体素子１８の上面に形成された２つの電極は、各々がリードと金属細線を経由して接続される。半導体素子１８の裏面電極は、導電性の接合材２８を介してアイランド１４の上面に固着される。ここで、半導体素子１８の接続手段としては、金属細線の他にも、銅などの金属から成る金属板を所定の形状に成型した接続導電板（クリップ）を採用することもできる。例えば、ディスクリート型のパワーＭＯＳを考えた際、一般には、金属細線でリードと素子側のゲート電極を接続し、前記導電板で素子側のソース電極とリードが接続されているが、ゲートも導電板で接続しても良い。
また、半導体素子１８として、上面に多数の電極が設けられたＬＳＩを採用することができる。この場合は、ＬＳＩのパッド電極に対応した数のリードがアイランドの周囲に設けられ、このパッド電極とリードとが金属細線と接続される。更に、ＬＳＩの裏面は、導電性または絶縁性の接合材２８（図１（Ｂ）参照）を介してアイランド１４の上面に固着される。接合材２８としては、エポキシ樹脂等の絶縁性接着材、半田、導電性ペーストが採用される。
アイランド１４は、厚みが０．５ｍｍ程度の導電箔をエッチング加工または打ち抜き加工することで形成される。アイランド１４の平面的な大きさは、上面に実装される半導体素子１８よりも若干大きい程度である。例えば、半導体素子１８の平面的なサイズが５ｍｍ×５ｍｍの場合は、アイランド１４の平面的なサイズは５．５ｍｍ×５．５ｍｍ程度である。
リード１２Ａ、１２Ｂは、アイランド１４と同様にエッチング加工または打ち抜き加工により形成され、一端がアイランド１４の近傍に位置し、他端が封止樹脂２４から外部に露出している。封止樹脂２４から露出する部分のリード１２Ａ、１２Ｂはガルウイング状に折り曲げ加工され、リード１２Ａ、１２Ｂの下面の一部分はアイランド１４の下面と同一平面上に位置している。また、アイランド１４に接近する方のリード１２Ａ、１２Ｂの端部は、他の部分よりも幅の広い接続部２６Ａ、２６Ｂとなっている。この接続部２６Ａ、２６Ｂの上面に金属細線１６Ａ、１６Ｂがワイヤボンディングされている。更に、アイランド１４からも連続してリード１２Ｃが外部に導出しているが、このリード１２Ｃは接続手段として用いられても良いし用いられなくても良い。ここでは、リード１２Ｃは、リード１２Ａ等よりも短くなるように切断され、接続端子としては用いられていない。
ここでは、アイランド１４に一端が接近する２つのリード１２Ａ、１２Ｂが外部接続端子として機能している。半導体素子１８がディスクリート型のトランジスタである場合は、２つのリード１２Ａ、１２Ｂとアイランド１４の裏面が外部接続端子として機能する。また、リード１２Ａ、１２Ｂ、１２Ｃの上面を部分的に窪ませて溝１３が形成されており、この溝１３は封止樹脂２４により被覆されている。溝１３に封止樹脂２４が充填されることで、リード１２Ａ等と封止樹脂２４との密着強度が向上される。
タブ２０は、アイランド１４と連続して形成されて、封止樹脂２４の下面および側面から外部に突出する部位である。ここでは、タブ２０は２つの連結部２２を介してアイランド１４と連続しており、タブ２０の下面とアイランド１４の下面は同一平面上に位置している。タブ２０は、半導体装置１０を実装する際に、実装に用いられる半田等の接合材がアイランド１４に良好に溶着されたか否かを判断するために設けられた部位である。この詳細は後述する。
段差部３０は、アイランド１４の周辺端部に対してプレス加工を行って部分的に高さを低くした部位である。図１（Ａ）を参照すると、対向する２つの側辺の周辺端部に段差部３０が設けられているが、段差部３０はアイランド１４の全ての側辺に沿って設けられても良い。本実施形態では、段差部３０には、外側の方が高さが低くなる複数の段差部が設けられており、このことにより段差部３０が封止樹脂２４に嵌合して、アイランド１４と封止樹脂２４との密着強度が向上されている。
図１（Ｂ）を参照すると、アイランドの両端部に段差部３０が形成されており、段差部３０の幅Ｔ１は例えば０．３５ｍｍ程度で背景技術の半分程度と成っている。このことにより、半導体素子１８が載置可能なアイランド１４の上面の有効面積が大きくなる。従って、オン抵抗が小さい大型の半導体素子１８を実装することが可能となる。また、半導体素子１８の大きさが一定の場合は、アイランド１４のサイズを小さくすることにより、半導体装置１０を小型なものとすることができる。
図１（Ｃ）を参照して、段差部３０は、半導体素子配置領域の外側に位置する第１段差部３２と、半導体素子配置領域の外側で、第１段差部と連続して内側に形成された第２段差部３４とを含んで構成されている。第１段差部３２は、幅が２００μｍ程度であり、高さは１５０μｍ〜１００μｍ程度である。第２段差部３４と連続する側の第１段差部３２の側面３２Ａは、アイランドの上面に対して垂直ではなく、アイランドの外側に向かった傾斜面と成っており、底面３２Ｂはアイランドの上面に対して平行である。即ち、第１段差部３２の側面３２Ａは、上部が下部よりも外側に傾斜した傾斜面であり、側面３２Ａと底面３２Ｂとが構成する角は鋭角である。またこの側面３２Ａと対向する突出部３６の側面も上部が下部よりも外側に傾斜している。第２段差部３４は、幅が５０μｍ〜１００μｍ程度であり、高さが５０μｍ〜１００μｍ程度である。また、第２段差部３４の側面３４Ａはアイランド１４の上面に対して略垂直であり、底面３４Ｂはアイランド１４の上面に対して平行である。そして底面３４Ｂと側面３４Ａで角部が構成されている。
第１段差部３２よりも外側のアイランド１４の端部は、上方に向かって突出する突出部３６と成っている。突出部３６が上方に突出する高さは、第１段差部３２の高さとぼぼ同等であり、突出部３６の上端部は、第２段差部３４の底面３４Ｂとほぼ同程度の高さと成っている。
アイランド１４の側面１４Ａは、上部の方が下部よりも外側に突出する傾斜面と成っており、アイランド１４の下面と角部を形成している。そして、突出部３６の側面もアイランド１４の側面の一部を構成し、上部が下部よりも内側に位置する傾斜面と成っている。アイランド１４の側面１４Ａが傾斜面と成ることにより、側面１４Ａと封止樹脂２４との間にアンカー効果が発生し、アイランド１４と封止樹脂２４との密着が補強される。
また、図１（Ｃ）では、図１（Ｂ）の右側に示す段差部３０の詳細を示しているが、図１（Ｂ）の左側に示す段差部３０の構成も図１（Ｃ）と同様である。
本実施の形態では、先ず、複数の段差部（第１段差部３２および第２段差部３４）から段差部３０を構成している。このことにより、１つのみの段差から段差部３０を構成する場合と比較すると、段差部と封止樹脂２４とが密着する面積が大きくなり、更に段差部と封止樹脂２４との間にアンカー効果が発生して、アイランド１４の封止樹脂２４からの離脱が防止される。更にまた、図１（Ｃ）を参照して、第１段差部３２の側面は外側に向かって傾斜する傾斜面と成っており、このことによっても第１段差部３２の側面３２Ａと封止樹脂２４との間にアンカー効果が発生する。従って、本実施の形態では、段差部３０を設けることにより、アイランド１４と封止樹脂２４との密着強度が非常に大きくされている。
更に、本実施の形態では、アイランド１４の周辺端部に段差部３０を設けている。従って、背景技術に示す溝状の段差部１０５（図１１（Ｂ）参照）とは構成が異なり、段差部３０を形成するために必要とされる幅が半分〜２／３程度となる。図１０（Ｅ）で説明すれば、一点鎖線の左側が存在し、右側の部分が図１（Ｃ）の突出部３６になったものである
また、上記実施例では、２つの段差部から段差部３０を構成しているが、３つ以上の段差部により段差部３０を構成しても良い。
図１（Ｃ）を参照して、別の表現をすれば、素子搭載領域の外側に位置し、アイランド表面から下方に２つのステップがある。まずアイランド１４の上面と繋がる側面３４Ａは、底面３４Ｂと実質９０度で角を構成する。そして、底面３２Ｂと繋がる側面３２Ａは下部が内側に入り込む傾斜面となっている。そのため、底面３４Ｂと側面３２Ａでなる角部は、鋭角になっている。更に、底面３２Ｂの外側の端部は、傾斜面である突出部３６の側面と連続している。そして、突出部３６の内側の側面と外側の側面とが成す角は鋭角となる。
図２の平面図を参照して、上記した半導体装置１０の他の構成を説明する。図１に示す半導体装置１０では、アイランド１４の対向する２つの辺に沿って段差部３０が設けられていたが、ここでは、アイランド１４の全ての４つの側辺に沿って段差部３０が設けられている。この様に全ての側辺に沿って段差部３０を設けることにより、段差部３０と封止樹脂２４とが嵌合する領域が大きくなり、アイランド１４と封止樹脂２４との密着強度が更に向上される。
また、段差部３０は、リード１２Ｃとアイランド１４との接続部分に設けることも可能であるが、ここではこの接続部分には段差部３０は設けられていない。これは、段差部３０を設けることによるリード１２Ｃの強度低下を防止するためである。更に、タブ２０とアイランド１４とを連続させる連結部２２の表面には、不連続に段差部３８が設けられている。この様に、連結部２２の上面に段差部３８を設けることで、連結部２２と封止樹脂２４との密着強度が向上される。
次に、図３を参照して、上述した構成の半導体装置１０が実装基板４０に実装された構成を説明する。図３（Ａ）は実装構造を示す断面図であり、図３（Ｂ）は半導体装置１０の裏面を示す平面図である。
図３（Ａ）を参照して、上述した構成の半導体装置１０は、半田等の固着材４４を介して、実装基板４０に実装される。実装基板４０の上面には所定形状の導電パターン４２がパターニングされており、溶融された液状または半固形状の導電性の固着材４４を用いて、半導体装置１０は、パッド形状の導電パターン４２に固着される。ここでは、リード１２Ａおよびアイランド１４の下面が、導電パターン４２に固着されている。
封止樹脂２４の側面から外部に導出するリード１２Ａの下面は、パッド状の導電パターン４２に接合されている。ここで、外部に導出する部分のリード１２Ａはガルウイング形状に折り曲げ加工されており、リード１２Ａの端部の下面は、封止樹脂２４の下面と略同一平面上に位置している。係る構成は、リード１２Ｂも同様である。
上面に半導体素子１８が実装されたアイランド１４の下面は、封止樹脂２４の下面から外部に露出して、固着材４４を介して導電パターン４２に接合されている。また、連結部２２を経由して連結されたタブ２０の下面及び側面にも、固着材４４が付着している。このように、アイランド１４と連結されて封止樹脂２４から側方に突出するタブ２０を設け、このタブ２０に付着した固着材４４を目視確認することで、アイランド１４の下面の接合状況の良否をある程度判断することができる。即ち、タブ２０の側方まで固着材４４が付着していたら、アイランド１４の下面にも充分に固着材４４が行き渡っていると判断できる。一方、タブ２０に固着材４４が付着していなければ、アイランド１４の下方にも固着材４４が充分に行き渡っていないことが予測される。
図３（Ｂ）を参照して、封止樹脂２４の裏面には、アイランド１４の裏面とタブ２０の裏面が連結部２２を経由して連続した状態で露出している。
ここで、この段差部３０のアンカーだけ考えた場合、アイランドの裏面も封止樹脂でカバーしても良い。これは前述したＬＳＩパッケージも同様である。
ここで、図１（Ｃ）を参照して、上記の説明では、段差部３０を構成する第１段差部３２および第２段差部３４をアイランド１４の上面から設けたが、これらの段差部をアイランド１４の下面から構成することもできる。更には、段差部３０の構成は放熱性を向上させるために基板の上面に載置されるヒートシンクに採用することも可能である。この場合は、アルミニウム等の金属から成る回路基板の上面に、厚みが数ミリ程度の銅等の金属片から成るヒートシンクが載置され、このヒートシンクの上面にＭＯＳＦＥＴ等の半導体素子が載置される。更に、ヒートシンクの周辺端部に段差部３０が設けられ、半導体素子やヒートシンクが被覆されるように、回路基板の上面が封止樹脂により被覆される。この様にすることで、ヒートシンクと封止樹脂との密着強度が向上される。
＜第２の実施の形態＞
本形態では、第１の実施の形態にて構造を説明した半導体装置の製造方法を説明する。
第１工程：図４参照
本工程では、リードフレーム４６を加工することにより、複数のユニット５０を設ける。図４（Ａ）はリードフレーム４６全体を示す平面図であり、図４（Ｂ）は１つのユニット５０を斜め上方から見た斜視図である。
図４（Ａ）を参照して、厚みが例えば０．５ｍｍ程度の銅から成る導電箔に対して、プレス加工やエッチングを行うことで、数十個〜数百個のユニット５０が外枠４８の内部に設けられたリードフレーム４６を形成する。ここでユニットとは、１つの半導体装置を構成する要素単位のことである。図では、額縁状の外枠４８と連結された９個のユニット５０が開示されているが、外枠４８の内部にマトリックス状に多数個のユニット５０が設けられても良い。
リードフレーム４６を所定の形状に成形するための加工方法としては、プレス加工またはエッチング加工が考えられるが、プレス加工の方が加工が容易であり低コストで行えるので好適である。リードフレーム４６の材料としては、銅または鉄を主材料とする金属や合金が採用される。
図４（Ｂ）を参照して、ユニット５０は、アイランド１４、リードおよびタブ２０を主要に具備している。
アイランド１４は四角形状に形成され、その平面的な大きさは上面に載置される半導体素子よりも若干大きい程度であり、例えば５ｍｍ×５ｍｍ程度である。また、リード１２Ａの一端には、部分的に幅広に形成された接続部２６Ａが形成されている。更に、リード１２Ａの他端はリードフレーム４６の外枠４８に連結されている。同様に、リード１２Ｂのアイランド１４側の端部は幅広の接続部２６Ｂとして形成され、他端は外枠４８に連続している。中央に配置されたリード１２Ｃは、アイランド１４と外枠４８に固定するための吊りリードとして機能している。また、タブ２０は、連結部２２を経由してアイランド１４と接続している。
第２工程：図５−図７参照
本工程では、アイランド１４の周辺部に対して複数回のプレス加工（コイニング加工）を行うことにより、複数の段差部をアイランド１４の周辺端部に設ける。なお、ここで行われるプレス加工は、アイランド１４等を成形する際の打ち抜き加工とは異なり、アイランド１４の周辺部を異形とするための加工である。また、本工程のプレス加工は、アイランド１４の対向する２つの側辺のみに対して行われても良いし、アイランド１４の全ての側辺に対して行われても良い。
図５を参照して、先ず、アイランド１４の周辺端部に第１段差部３２を設ける。図５の各図は、本工程を示す断面図である。
図５（Ａ）および図５（Ｂ）を参照して、先ず、プレス用の金型５２にてアイランド１４の終端部をプレスする。金型５２は、アイランド１４の内側を向く側面が垂直面と成っており、下面はアイランド１４の上面に対して平行な面となっている。そして、アイランド１４の外側を向く側面の下部は、上方に向かって広がる傾斜面５４となっており、アイランド１４の上面に対して傾斜面５４が傾斜する角度は例えば４５度である。この傾斜面５４は、アイランド１４の外周端部（紙面では右端）の上方を跨ぐように配置されている。そして、この様な形状の金型５２にてアイランド１４の周辺端部を厚み方向にプレスする。
図５（Ｃ）を参照して、この様なプレス加工により、アイランド１４の周辺端部に第１段差部３２が形成される。第１段差部３２の側面３２Ａはアイランド１４の上面に対して垂直であり、高さは１５０μｍ〜２００μｍ程度である。また、第１段差部３２の底面３２Ｂは、アイランド１４の上面に対して平行であり、幅は２００μｍ程度である。
傾斜面５４を備えた金型５２にてプレス加工を行うことにより、アイランド１４の側面１４Ａは側方に隆起されて傾斜面となる。更に、同様の理由により、第１段差部３２よりも外側に、上方に向かって突出する突出部３６が形成される。
図６を参照して、次に、更にプレス加工を行うことにより、第１段差部３２の内側に第２段差部３４を設ける。図６の各図は本工程を示す断面図である。
図６（Ａ）及び図６（Ｂ）を参照して、第１段差部３２とアイランド１４上面との境界を含むアイランド１４の上面の周辺部を、金型５６にて厚み方向にプレスする。金型５６は下面に平坦面を備えており、金型５６にてプレスする深さは、第１段差部３２をプレスした工程よりも浅い。
図６（Ｃ）を参照して、金型５６によるプレスを行うことで、第１段差部３２の内側に第２段差部３４が形成される。第２段差部３４の側面３４Ａは、アイランド１４の上面に対して垂直であり高さは５０μｍ〜１００μｍ程度である。第２段差部３４の底面３４Ｂは、アイランド１４の上面に対して平行であり幅は５０μｍ〜１００μｍ程度である。このプレス加工により、第１段差部３２の側面３２Ａは側方に隆起されて傾斜面となり、第１段差部３２の側面３２Ａと底面３２Ｂとが成す角は鋭角となる。
図７を参照して、以上の工程により、第１段差部３２と第２段差部３４とから成る段差部３０が形成される。更に本工程では、リード１２Ａ、１２Ｂ、１２Ｃの上面にプレス加工により溝１３が形成される。また、連結部２２の上面にも段差部が設けられても良い。更に、図では、アイランド１４の左右側辺に段差部３０が形成されているが、４つの全ての側辺に段差部３０が設けられても良い。
第３工程：図８参照
本工程では、アイランド１４の上面に半導体素子１８を実装して、半導体素子１８とリードとを金属細線を用いて電気的に接続する。
本工程では、先ず、固着材を介して半導体素子１８をアイランド１４の上面に固着する。使用される接合材としては、導電性接着材または絶縁性接着材の両方が採用可能である。導電性接着材としては鉛共晶半田、鉛フリー半田、樹脂に導電性材料が混入された導電性ペースト等が採用される。また、絶縁性接着材としては、例えばエポキシ樹脂等の熱硬化性樹脂が採用される。
半導体素子１８としては、ＭＯＳＦＥＴ、バイポーラトランジスタ、ＩＧＢＴ、ＩＣ、ＬＳＩ、ダイオード等を採用可能である。
半導体素子１８の上面の電極は、金属細線を経由してリードと接続される。ここでは、リード１２Ａの接続部２６Ａが、金属細線１６Ａを経由して半導体素子１８の電極と接続される。一方、リード１２Ｂの接続部２６Ｂは、金属細線１６Ｂを経由して半導体素子１８の電極と接続される。ここで、本工程では、金属細線に替えて、板状の金属板を所定形状に成形した金属接続板を用いることも可能である。
第４工程：図９参照
本工程では、半導体素子１８、アイランド１４およびリード１２が被覆されるように封止樹脂２４を形成する。図９（Ａ）は本工程を示す断面図であり、図９（Ｂ）は本工程が終了した後のリードフレーム４６を示す平面図である。
図９（Ａ）を参照して、本工程では、モールド金型５８を用いて封止樹脂を形成して樹脂封止を行う。このモールド金型５８は、上金型６０と下金型６２とから成り、両者を当接させることで、樹脂が注入されるキャビティ６４が設けられる。樹脂封止の方法としては、熱硬化性樹脂を用いるトランスファーモールドを採用することができる。
具体的な封止方法は、先ず、半導体素子１８が上面に実装されたアイランド１４とリード１２の端部を、キャビティ６４に収納させる。次に、モールド金型５８に設けたゲート（不図示）からキャビティ６４の内部に封止樹脂を注入して、アイランド１４、半導体素子１８、金属細線１６Ａおよびリード１２を樹脂封止する。更に本工程では、アイランド１４の外周端部に設けた段差部３０も封止樹脂で被覆する。
キャビティ６４の内部への樹脂の注入が終了した後は、モールド金型５８から樹脂封止体を取り出す。また、封止樹脂として採用された樹脂が熱硬化性樹脂である場合は、加熱硬化を行う。
図９（Ｂ）に樹脂封止が終了した後のリードフレーム４６を示す。ここでは、リードフレーム４６に設けられた各ユニット５０が一括して同時に樹脂封止される。
本工程が終了した後は、各ユニット５０のリードに対して打ち抜き加工を行うことで、リードフレーム４６から各ユニット５０を分離する。以上の工程により図１に示す構成の半導体装置１０が製造される。
＜第３の実施の形態＞
図１０を参照して、本実施の形態では、アイランド１４の周辺部に段差部３０を形成する他の方法を説明する。図１０の各図は、この他の方法を示す断面図である。ここでは、アイランド１４の上面に多段の溝状の段差部を形成し、この段差部が設けられた箇所にてアイランド１４を切断することにより、アイランド１４の周辺端部に複数の段差部を設けている。
図１０（Ａ）および図１０（Ｂ）を参照して、先ず、幅が２００μｍ程度の金型６６にてアイランド１４の周辺部付近をプレス加工することで、第１段差部６８を形成する。この第１段差部６８の断面形状は矩形であり、第１段差部６８の深さは１５０μｍ〜２００μｍ程度である。
図１０（Ｃ）および図１０（Ｄ）を参照して、次に、上記した金型６６よりも幅が広い金型７０を用いて、第１段差部６８の両側のアイランド１４の上面から再びプレス加工を行う。ここで使用する金型７０の幅は４００μｍ程度であり、金型がプレスする深さは５０μｍ〜１００μｍ程度である。また、金型７０によるプレス加工により、第１段差部６８の側辺は内側に隆起した傾斜面となる。
図１０（Ｅ）を参照して、次に、一点鎖線の切断線７４にて示す第１段差部の中央部付近で、アイランド１４を切断する。この切断は、プレス加工又はダイシングにより可能である。このことにより、紙面上にて切断線７４よりも左側に位置する第１段差部６８および第２段差部７２が、アイランド１４の周辺部に位置する。一方、紙面上にて切断線７４よりも右側に位置する段差部は、除去される。従って、アイランド１４を封止樹脂にて封止すると、第１段差部６８および第２段差部７２が封止樹脂に嵌合して、その結果アイランド１４と封止樹脂との密着強度が向上される。
アイランド１４の周囲に複数の段差部を設けた後は、第２の実施の形態と同様の方法により、図１に構造が示される半導体装置が製造される。
本発明の半導体装置を示す図であり、（Ａ）は斜視図であり、（Ｂ）は断面図であり、（Ｃ）は拡大された断面図である。 本発明の半導体装置を示す平面図である。 （Ａ）は本発明の半導体装置が実装される構造を示す断面図であり、（Ｂ）は本発明の半導体装置の裏面を示す平面図である。 本発明の半導体装置の製造方法を示す図であり、（Ａ）は平面図であり、（Ｂ）は斜視図である。 本発明の半導体装置の製造方法を示す図であり、（Ａ）−（Ｃ）は断面図である。 本発明の半導体装置の製造方法を示す図であり、（Ａ）−（Ｃ）は断面図である。 本発明の半導体装置の製造方法を示す斜視図である。 本発明の半導体装置の製造方法を示す斜視図である。 本発明の半導体装置の製造方法を示す図であり、（Ａ）は断面図であり、（Ｂ）は平面図である。 本発明の他の半導体装置の製造方法を示す図であり、（Ａ）−（Ｅ）は断面図である。 背景技術の回路装置を示す図であり、（Ａ）は平面図であり、（Ｂ）は断面図である。
符号の説明
１０ 半導体装置
１２、１２Ａ、１２Ｂ、１２Ｃ リード
１４ アイランド
１４Ａ 側面
１６Ａ、１６Ｂ 金属細線
１８ 半導体素子
２０ タブ
２２ 連結部
２４ 封止樹脂
２６Ａ、２６Ｂ 接続部
２８ 接合材
３０ 段差部
３２ 第１段差部
３２Ａ 側面
３２Ｂ 底面
３４ 第２段差部
３４Ａ 側面
３４Ｂ 底面
３６ 突出部
３８ 段差部
４０ 実装基板
４２ 導電パターン
４４ 固着材
４６ リードフレーム
４８ 外枠
５０ ユニット
５２ 金型
５４ 傾斜面
５６ 金型
５８ モールド金型
６０ 上金型
６２ 下金型
６４ キャビティ
６６ 金型
６８ 第１段差部
７０ 金型
７２ 第２段差部
７４ 切断線

Claims (7)

  1. 半導体素子と、前記半導体素子が固着されるアイランドと、前記半導体素子と電気的に接続されるリードと、前記半導体素子、前記アイランドおよび前記リードを一体に被覆する封止樹脂とを具備し、
    前記アイランドの周辺端部に、前記半導体素子の実装領域側に窪む複数の段差部を設け、
    前記段差部は、第１段差部と、前記第１段差部よりも内側に設けられて前記アイランドの上面から連続する第２段差部とを含み、
    前記第１段差部の底面と側面とが成す角は鋭角であり、前記第１の段差部の外側には、前記第１の段差部の底面から連続して厚み方向に突出する突出部が設けられることを特徴とする半導体装置。
  2. 前記段差部は、前記アイランドの４側辺に設けられることを特徴とする請求項１に記載の半導体装置。
  3. 前記リードの少なくとも１つは、前記アイランドから連続して外部に導出し、
    前記段差部は、前記リードと前記アイランドとの接続部を除外した前記アイランドの周辺端部に設けられることを特徴とする請求項１または請求項２に記載の半導体装置。
  4. 前記アイランドの側面は傾斜面であることを特徴とする請求項１から請求項３の何れかに記載の半導体装置。
  5. 前記アイランドの裏面は前記封止樹脂から外部に露出することを特徴とする請求項１から請求項４の何れかに記載の半導体装置。
  6. アイランドおよび前記アイランドに一端が接近するリードが設けられたリードフレームを用意する工程と、
    周辺端部を含む前記アイランドの周辺部に対して厚み方向にプレス加工を行うことにより、第１段差部を設け、前記第１段差部の側面を含む前記アイランドの周辺部に対して再びプレス加工を行うことにより、前記第１段差部よりも内側に第２段差部を設け、前記第１段差部の底面と側面とが成す角を鋭角にし、前記第１の段差部の外側に、前記第１の段差部の底面から連続して厚み方向に突出する突出部を設ける工程と、
    半導体素子を前記アイランドに実装すると共に、前記半導体素子の電極と前記リードとを電気的に接続する工程と、
    前記両段差部を含む前記アイランド、前記リードおよび前記半導体素子を封止樹脂で一体に被覆する工程と、を具備することを特徴とする半導体装置の製造方法。
  7. 前記第１段差部を設ける工程では、
    前記アイランドの周辺端部に対応した領域に傾斜面を備えたプレス金型によりプレス加工を行うことで、前記突出部を形成することを特徴とする請求項６に記載の半導体装置の製造方法。
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* Cited by examiner, † Cited by third party
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JP2013239658A (ja) * 2012-05-17 2013-11-28 Sumitomo Electric Ind Ltd 半導体デバイス
WO2023171505A1 (ja) * 2022-03-11 2023-09-14 三菱電機株式会社 半導体装置及び半導体装置の製造方法
CN115939072B (zh) * 2022-12-29 2023-10-20 佛山市蓝箭电子股份有限公司 一种半导体引线框架及半导体器件

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5535809Y2 (ja) * 1975-12-16 1980-08-23
JPS59164251U (ja) * 1983-04-18 1984-11-02 ロ−ム株式会社 半導体装置用リ−ドフレ−ム
JPS6349242U (ja) * 1986-09-16 1988-04-04
JPH1117088A (ja) * 1997-06-26 1999-01-22 Hitachi Cable Ltd オーバハング成形加工方法
JPH1197611A (ja) * 1997-09-22 1999-04-09 Tokin Corp 半導体装置用リードフレーム
JP3664045B2 (ja) * 2000-06-01 2005-06-22 セイコーエプソン株式会社 半導体装置の製造方法
JP3871587B2 (ja) * 2002-03-18 2007-01-24 日本インター株式会社 樹脂封止型半導体装置
JP4769965B2 (ja) * 2006-07-28 2011-09-07 オンセミコンダクター・トレーディング・リミテッド 半導体装置およびその製造方法

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