WO2023171505A1 - 半導体装置及び半導体装置の製造方法 - Google Patents

半導体装置及び半導体装置の製造方法 Download PDF

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WO2023171505A1
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WO
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semiconductor element
semiconductor device
substrate
semiconductor
bonding material
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PCT/JP2023/007647
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隆行 山田
康平 薮田
隆一 石井
範之 別芝
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三菱電機株式会社
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    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/52—Mounting semiconductor bodies in containers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor

Definitions

  • the present disclosure relates to a semiconductor device and a method for manufacturing a semiconductor device.
  • a semiconductor device that includes a substrate and a semiconductor element bonded to the substrate using a sinterable metal material.
  • a manufacturing method of such a semiconductor device in order to sinter the metal fine particles contained in the sinterable metal material and to diffuse the metal fine particles into each of the substrate and the semiconductor element, the substrate, the semiconductor element, and the sintered A method is known in which each of the metal materials is heated under pressure, and then the pressure is removed and the material is cooled.
  • Patent Document 1 Japanese Unexamined Patent Publication No. 2021-158304
  • the pressurization is performed by directly pressing the semiconductor element with a pressing member, so the semiconductor element is pressed with a stronger force in order to increase the bonding strength over the entire bonding area. If pressure is applied, the semiconductor element may be damaged.
  • the main object of the present disclosure is to provide a semiconductor device and a method for manufacturing the same, in which damage to the semiconductor element is suppressed and the bonding strength is high over the entire bonding region between the sinterable metal bonding material, the semiconductor element, and the substrate. It's about doing.
  • a semiconductor device includes a substrate including a first surface and at least one semiconductor element bonded to the first surface using a sinterable metal bonding material. On the first surface, at least one stepped portion is formed on the outside of the at least one semiconductor element in plan view. The at least one stepped portion extends along at least a portion of the outline of the at least one semiconductor element, and is located inside the outer edge of the substrate in plan view.
  • a method for manufacturing a semiconductor device includes the steps of: preparing a substrate including a first surface having at least one semiconductor element mounting area; and forming at least one semiconductor element mounting area on the first surface of the substrate in a plan view. forming at least one stepped portion outside the outer edge of the substrate and inside the outer edge of the substrate; supplying a sinterable metal bonding material to at least one semiconductor element mounting area; The method includes a step of arranging a semiconductor element, and a step of arranging a buffer material on the semiconductor element and heating the substrate, the sinterable metal bonding material, and the semiconductor element while being pressurized by the buffer material. At least one step portion has a wall surface extending along at least a portion of the outline of the semiconductor element. In the heating step, a state in which the cushioning material is in contact with the wall surface of at least one stepped portion is realized by applying pressure.
  • a semiconductor device and a method for manufacturing the same which has high bonding strength over the entire bonding region between the sinterable metal bonding material, the semiconductor device, and the substrate, while suppressing damage to the semiconductor device. .
  • FIG. 1 is a plan view for explaining a semiconductor device according to a first embodiment
  • FIG. 2 is a sectional view taken along arrow II-II in FIG. 1.
  • FIG. FIG. 2 is a cross-sectional view of a substrate for explaining one step of the method for manufacturing a semiconductor device according to the first embodiment.
  • FIG. 4 is a cross-sectional view of the substrate after the step shown in FIG. 3 in the method for manufacturing a semiconductor device according to the first embodiment.
  • FIG. 5 is a plan view for explaining the positional relationship between the semiconductor element mounting area on the first surface of the substrate and the stepped portion shown in FIG. 4 in the method for manufacturing a semiconductor device according to the first embodiment.
  • 5A is a sectional view taken along arrow VB-VB in FIG. 5A.
  • FIG. 5 is a plan view for explaining one step after the steps shown in FIGS. 4, 5A, and 5B in the method for manufacturing a semiconductor device according to the first embodiment.
  • 6A is a sectional view taken along arrow VIB-VIB in FIG. 6A.
  • FIG. 6A and 6B are plan views for explaining one step after the steps shown in FIGS. 6A and 6B in the method for manufacturing a semiconductor device according to the first embodiment.
  • FIG. 7A is a sectional view taken along arrow VIIB-VIIB in FIG. 7A.
  • FIG. 7A and 7B are plan views for explaining one step after the steps shown in FIGS. 7A and 7B in the method for manufacturing a semiconductor device according to the first embodiment.
  • FIG. 8A is a plan view for explaining one step after the step shown in FIG. 8A.
  • 8B is a sectional view taken along arrow VIIIC-VIIIC in FIG. 8B.
  • FIG. FIG. 2 is a cross-sectional view of a semiconductor device according to a second embodiment.
  • 7 is a cross-sectional view for explaining one step of a method for manufacturing a semiconductor device according to a second embodiment.
  • FIG. 10A is a cross-sectional view for explaining one step after the step shown in FIG. 10A in the method for manufacturing a semiconductor device according to the second embodiment.
  • FIG. 10B is a cross-sectional view for explaining a groove formed by the step shown in FIG. 10B in the method of manufacturing a semiconductor device according to the second embodiment.
  • FIG. 3 is a plan view of a semiconductor device according to a third embodiment.
  • FIG. 7 is a cross-sectional view for explaining a step of forming a step portion in a semiconductor device according to a third embodiment.
  • FIG. 7 is a plan view of a semiconductor device according to a fourth embodiment.
  • 14 is a sectional view taken along arrow XIV-XIV in FIG. 13.
  • FIG. 7 is a plan view of a semiconductor device according to a fifth embodiment.
  • 16 is a sectional view taken along arrow XVI-XVI in FIG. 15.
  • FIG. FIG. 7 is a plan view for explaining one step of a method for manufacturing a semiconductor device according to a fifth embodiment.
  • FIG. 17A is a cross-sectional view taken along arrow XVIIB-XVIIB in FIG. 17A. 17A and 17B in a method for manufacturing a semiconductor device according to Embodiment 5.
  • FIG. FIG. 18A is a cross-sectional view taken along arrow XVIIIB-XVIIIB in FIG. 18A.
  • 18B is a plan view for explaining one step after the step shown in FIGS. 18A and 18B in the method for manufacturing a semiconductor device according to the fifth embodiment.
  • FIG. FIG. 7 is a plan view of a semiconductor device according to a sixth embodiment. 21 is a sectional view taken along arrow XXI-XXI in FIG. 20.
  • FIG. 7 is a cross-sectional view for explaining a first modification of the semiconductor device according to the sixth embodiment.
  • FIG. 7 is a plan view for explaining a second modification of the semiconductor device according to the sixth embodiment.
  • 24 is a sectional view taken along arrow XXIV-XXIV in FIG. 23.
  • FIG. 7 is a cross-sectional view for explaining a third modification of the semiconductor device according to the sixth embodiment.
  • the semiconductor device 10 includes a substrate 1, a plurality of semiconductor elements 2, and a plurality of sinterable metal bonding materials 3.
  • the substrate 1 has a first surface 1A and a second surface 1B located on the opposite side to the first surface 1A.
  • the visual field of the first surface 1A viewed from a direction perpendicular to the first surface 1A will be referred to as a planar view.
  • the material constituting the substrate 1 is, for example, a metal material, and includes, for example, aluminum (Al) or copper (Cu).
  • the material constituting the substrate 1 may be any material, and may be a resin material, a semiconductor material, or the like.
  • the first surface 1A has a plurality of semiconductor element mounting areas.
  • One semiconductor element 2 is mounted in each of the plurality of semiconductor element mounting areas.
  • Each of the plurality of semiconductor element mounting areas is spaced apart from each other in the first direction X, for example.
  • An electrode portion (hereinafter referred to as a substrate electrode) made of a conductive material is formed in each semiconductor element mounting area.
  • a plurality of stepped portions 11 are formed on the first surface 1A.
  • each of the plurality of step portions 11 is a groove recessed with respect to the first surface 1A. Details of the stepped portion 11 will be described later.
  • Each of the plurality of semiconductor elements 2 is bonded to the semiconductor element mounting area of the first surface 1A using a sinterable metal bonding material 3.
  • Each of the plurality of semiconductor elements 2 is, for example, a vertical semiconductor element.
  • Each of the plurality of semiconductor elements 2 has an electrode part (hereinafter referred to as a back electrode) that is electrically connected to the substrate electrode via the sinterable metal bonding material 3 and is arranged on the opposite side of the back electrode. It has an electrode portion (hereinafter referred to as a surface electrode) that is designed to be electrically connected to the lead frame.
  • Each semiconductor element 2 is, for example, an insulated gate bipolar transistor (IGBT), a metal oxide semiconductor field effect transistor (MOSFET), or a metal oxide semiconductor field effect transistor (MOSFET). ect Transistor) or free wheeling diode (FWD) It is.
  • the semiconductor element 2 may be a power semiconductor element.
  • the power semiconductor device 2 is sometimes called a power semiconductor device.
  • the thickness of each semiconductor element 2 is, for example, 50 ⁇ m or more and 300 ⁇ m or less.
  • each semiconductor element 2 has a polygonal shape having a plurality of corners and a plurality of sides.
  • the planar shape of each semiconductor element 2 is, for example, a square.
  • the length of each side of each semiconductor element 2 is, for example, 1 mm or more and 100 mm or less.
  • Each of the plurality of sinterable metal bonding materials 3 is arranged on the semiconductor element mounting area of the first surface 1A of the substrate 1. Each sinterable metal bonding material 3 is not arranged on the first surface 1A of the substrate 1 outside the semiconductor element mounting area.
  • Each sinterable metal bonding material 3 is a bonding material used for sintering bonding.
  • the material constituting the sinterable metal bonding material 3 includes, for example, at least one selected from the group consisting of gold (Au), silver (Ag), and copper (Cu).
  • the sinterable metal bonding material 3 is a paste-like bonding material containing metal particles, a protective film, and an organic solvent before bonding.
  • the sinterable metal bonding material 3 is, for example, a silver (Ag) sinter bonding material. In this case, it is desirable that the average particle diameter of the Ag particles is 100 ⁇ m or less.
  • Each of the protective film and the organic solvent contains an organic component. The protective film protects the metal particles by covering them. Metal particles and organic solvent are mixed.
  • the sinterable metal bonding material 3 does not contain an organic component after bonding.
  • each of the plurality of step portions 11 is arranged inside the outer edge of the first surface 1A of the substrate 1 in plan view.
  • the stepped portion 11 is not connected to the outer edge of the first surface 1A.
  • each of the plurality of step portions 11 is arranged outside the semiconductor element 2 and the sinterable metal bonding material 3, that is, outside the semiconductor element mounting area.
  • each wall surface of the plurality of stepped portions 11 extends along a part of the outline of the semiconductor element 2 at the position closest to the wall surface.
  • each stepped portion 11 extends, for example, along the side of the semiconductor element 2 that is closest to each stepped portion 11, and is preferably parallel to the side.
  • the number of step portions 11 arranged around one semiconductor element 2 is equal to the number of side portions of the semiconductor element 2, for example.
  • one stepped portion 11 is formed between two semiconductor elements 2 adjacent in the first direction X.
  • the one stepped portion 11 is formed, for example, at the center of two adjacent semiconductor elements 2 with the one stepped portion 11 in between.
  • step portions 11 is not particularly limited.
  • the number of step portions 11 arranged around one semiconductor element 2 may be greater than the number of side portions of the semiconductor element 2, for example.
  • a plurality of step portions 11 may be formed between two semiconductor elements 2 adjacent to each other in the first direction X.
  • the shortest distance between each of the plurality of step portions 11 and the semiconductor element 2 is shorter than the shortest distance between each of the plurality of step portions 11 and the outer edge of the first surface 1A, for example. short.
  • each stepped portion 11 is not arranged on a straight line that intersects, for example, the center of the semiconductor element 2 closest to each stepped portion 11 and each of the plurality of corners. .
  • each of the plurality of step portions 11 arranged around one semiconductor element 2 is arranged at intervals from each other across a straight line that intersects the center of the semiconductor element 2 and each of the plurality of corners. ing.
  • the length of the stepped portion 11 in the extending direction is, for example, equal to or less than the length of the side portion of the semiconductor element 2.
  • the stepped portion 11 is, for example, a groove 11A recessed with respect to the first surface 1A.
  • the inner wall surface of the groove 11A is provided so as to extend along the side of the semiconductor element 2 that is closest to each inner wall surface in plan view.
  • the groove 11A is formed by one press process, which will be described later.
  • the stepped portion 11 may be a protruding portion protruding from the first surface 1A.
  • the outer wall surface of the protrusion is provided so as to extend along the side of the semiconductor element 2 that is closest to each inner wall surface in plan view.
  • the dimensions of the stepped portion 11 are not particularly limited.
  • the width of the groove 11A may be 0.25 mm, and the depth of the groove 11A may be 0.07 mm.
  • a substrate 1 having a first surface 1A is prepared.
  • the first surface 1A has a plurality of semiconductor element mounting areas 1A1.
  • One semiconductor element mounting area 1A1 is an area where one semiconductor element 2 is planned to be mounted.
  • At least one substrate electrode is formed in one semiconductor element mounting area 1A1.
  • each of the plurality of grooves 11A is formed, for example, by press working shown in FIGS. 3 and 4.
  • the plurality of grooves 11A are formed simultaneously by one press process using the punch 21, for example. Any method may be used to form the plurality of grooves 11A, such as machining or etching.
  • each of the plurality of grooves 11A is formed on the first surface 1A outside of each of the areas 1A1 (semiconductor element mounting area) where semiconductor elements are to be mounted. .
  • each of the plurality of sinterable metal bonding materials 30 is supplied onto each of the plurality of semiconductor element mounting regions 1A1.
  • Each of the plurality of sinterable metal bonding materials 30 is applied onto each of the plurality of semiconductor element mounting regions 1A1 by, for example, printing using a metal mask.
  • Each sinterable metal bonding material 30 is a paste-like bonding material containing metal particles, a protective film, and an organic solvent.
  • Each sinterable metal bonding material 30 is a precursor of each sinterable metal bonding material 3, and becomes the sinterable metal bonding material 3 by drying and sintering in the steps described below.
  • Each sinterable metal bonding material 3 is in contact with the substrate electrode.
  • the thickness of the sinterable metal bonding material 30 can be arbitrarily set in consideration of the bonding reliability, thermal resistance, manufacturing variations, etc. required of the semiconductor device 10, and is, for example, 10 ⁇ m or more and 100 ⁇ m or less. As the thickness of the sinterable metal bonding material 30 increases, the content of organic components in the sinterable metal bonding material 30 also increases, so organic contamination becomes a problem. Note that the organic component in the sinterable metal bonding material 30 means the organic component contained in each of the protective film and the organic solvent. From the viewpoint of suppressing the generation of organic contamination, the thickness of the sinterable metal bonding material 30 is preferably 50 ⁇ m or less.
  • the mass fraction of the organic solvent contained in the sinterable metal bonding material 30 supplied onto each semiconductor element mounting area 1A1 on the first surface 1A by the above printing is as follows: It is set from the viewpoint of suppressing variations in thickness between the bonding metal bonding materials 30.
  • the mass fraction of the organic solvent contained in the sinterable metal bonding material 30 is, for example, 10% by mass or more and 20% by mass or less.
  • each of the plurality of sinterable metal bonding materials 30 is heated. This heating step is performed to volatilize the organic components in the sinterable metal bonding material 30 and reduce the mass fraction of the organic components in the sinterable metal bonding material 30.
  • the mass fraction of the organic component contained in the sinterable metal bonding material 30 at the start of the sintering process described below is approximately the same as the mass fraction of the organic component contained in the sinterable metal bonding material 30 at the time of application. In the case of remains, making it easy for organic contamination to occur.
  • the processing conditions of this heating step are, for example, such that the organic component contained in the sinterable metal bonding material 30 after heating is 95% or more less than the organic component contained in the sinterable metal bonding material 30 at the time of application. is set.
  • the substrate 1 to which the sinterable metal bonding material 30 is supplied is heated to 130° C. for 20 minutes.
  • each of the plurality of semiconductor elements 2 is mounted on each dried sinterable metal bonding material 30.
  • Each of the plurality of semiconductor elements 2 has a back electrode, and is arranged on the sinterable metal bonding material 30 such that the back electrode is in contact with each sinterable metal bonding material 30. Thereby, the semiconductor element 2 is positioned with respect to the substrate 1.
  • the substrate 1, the sinterable metal bonding material 30, and the semiconductor element 2 are heated while being pressurized via the buffer material 8. Thereby, the semiconductor element 2 is bonded to the semiconductor element mounting area 1A1 of the substrate 1 by the sinterable metal bonding material 3.
  • the buffer material 8 is placed on the side opposite to the substrate 1 with respect to each of the plurality of semiconductor elements 2.
  • the depth of the groove 11A from the first surface 1A is determined from the thickness of the buffer material 8 before being pressurized to the thickness of the semiconductor element 2 and the sinterable metal bonding material 30. is less than or equal to the value obtained by subtracting the sum of The thickness of the buffer material 8 before being pressurized is greater than the sum of the thickness of the semiconductor element 2, the thickness of the sinterable metal bonding material 30 after being pressurized, and the depth of the groove 11A.
  • the thickness of the cushioning material 8 before being pressurized is, for example, 1 mm.
  • the substrate 1, the plurality of sinterable metal bonding materials 30, and the plurality of semiconductor elements 2 are heated in the pressed state.
  • the cushioning material 8 is provided so as to be deformed by pressure applied by the pressure head 9. Specifically, the cushioning material 8 deforms to become thinner under pressure. For example, the thickness of the cushioning material 8 becomes thinner than 1 mm, which is the thickness before the application of pressure, due to the application of pressure.
  • the cushioning material 8 includes, for example, a plurality of semiconductor elements 2 formed around each of the plurality of semiconductor elements 2 in a planar view in a pressurized state, and a plurality of cushioning members formed around each of the plurality of semiconductor elements 2. It is provided so as to overlap each of the grooves 11A (step portions 11).
  • the pressure head is configured to press the plurality of semiconductor elements 2 and the plurality of sinterable metal bonding materials 30 at once through the buffer material 8 .
  • the pressure head includes each of the plurality of semiconductor elements 2 and a plurality of grooves 11A (step differences) formed around each of the plurality of semiconductor elements 2. 11) so as to overlap each other.
  • the cushioning material 8 has at least one semiconductor element 2 and each of the plurality of grooves 11A (step portions 11) formed around the one semiconductor element 2 in a plan view under pressure. It suffices if it is provided so that it overlaps with the
  • the cushioning material 8 is provided so that it deforms and enters into the plurality of grooves 11A under pressure.
  • the cushioning material 8 When the cushioning material 8 is pressurized, it deforms from the center of the semiconductor element mounting area 1A1 toward the outside in a plan view, but the groove 11A and the portion of the cushioning material 8 that has entered the inside of the groove 11A deforms as described above. It acts as a resistance that prevents deformation. This is because before the portion of the cushioning material 8 that has entered the inside of the groove 11A goes outside of the groove 11A, it needs to come out of the groove 11A against the pressing direction.
  • the cushioning material 8 tends to remain on the semiconductor element 2 even under pressure, so the semiconductor element 2 is less likely to be damaged by the pressure, and the semiconductor element 2 and the sinterable metal bonding material 30 are Sufficient pressing force can be applied through the thick cushioning material 8.
  • the buffer material 8 is provided so as to fill the inside of each of the plurality of grooves 11A in a pressurized state.
  • the substrate 1, the sinterable metal bonding material 30, and the semiconductor element 2 are heated to 300° C. while being pressurized to 20 MPa by the pressure head 9 and the buffer material 8, for example.
  • the material constituting the cushioning material 8 is preferably silicone rubber, polyimide, or fluororesin from the viewpoint of heat resistance and cushioning properties.
  • the sinterable metal bonding material 3 formed from the sinterable metal bonding material 30 in this process is produced by sintering by utilizing the phenomenon (diffusion bonding) in which fine metal particles are sintered at a temperature lower than the melting point of the metal.
  • the sinterable metal bonding material 3 and the substrate 1 are bonded together, and the sinterable metal bonding material 3 and the semiconductor element 2 are bonded together.
  • each of the plurality of metal fine particles included in the sinterable metal bonding material 3 is bonded to each other by diffusion bonding and to the back electrode or substrate electrode of the semiconductor element by diffusion bonding.
  • the melting point of the metal fine particles bonded by diffusion bonding is the original melting point of the metal.
  • the original melting point of the metal is higher than the heating temperature in this step. Therefore, the sinterable metal bonding material 3 has a heat resistance higher than the heating temperature during diffusion bonding.
  • the buffer material 8 is removed from above the semiconductor element 2. In this way, the semiconductor device 10 is manufactured.
  • the semiconductor device according to Comparative Example 1 differs from the semiconductor device 10 only in that the groove 11A is not formed around the semiconductor element mounting area 1A1.
  • the cushioning material is likely to be pushed out from above the semiconductor element to the periphery of the semiconductor element under pressure, particularly around the outer edges (sides and edges) of the semiconductor element in a plan view.
  • the cushioning material near the corners tends to be thinner than the cushioning material near the center of the semiconductor element.
  • the thinner portions of the cushioning material are less likely to transmit force to the semiconductor element and the sinterable metal bonding material when the pressure is applied, compared to the thicker portions of the cushioning material.
  • Comparative Example 1 there is a possibility that the bonding strength of the sinterable metal bond may be partially reduced.
  • Comparative Example 1 if the pressure is increased to ensure sufficient bonding strength even in the thin portions of the cushioning material, a large force is applied to the center of the semiconductor element, causing the semiconductor element to There is a risk of damage.
  • the semiconductor device according to Comparative Example 2 differs from the semiconductor device 10 only in that the groove is connected to the outer edge of the first surface.
  • the pressurized cushioning material can be deformed along the groove toward the outer edge of the first surface, so that the inside of the groove and the cushioning material connected to the outer edge of the first surface is The intruded portion cannot sufficiently act as a resistance to prevent the deformation. Therefore, in Comparative Example 2 as well, the cushioning material is likely to be pushed out from above the semiconductor element to the periphery of the semiconductor element under pressure, and there is a possibility that the bonding strength of the sinterable metal bond may be partially reduced.
  • Comparative Example 2 if the force at the time of application is increased to ensure sufficient bonding strength even in the thin part of the cushioning material, a large force is applied to the center of the semiconductor element, so the semiconductor element There is a risk of damage.
  • each of the plurality of grooves 11A is formed outside the semiconductor element 2 and along the side of the semiconductor element 2 in a plan view. Since it is disposed inside the outer edge of the first surface 1A, the cushioning material 8 tends to remain near the outer edge of the semiconductor element 2 in a pressurized state. Therefore, the semiconductor element 2 is not easily damaged by pressure, and the semiconductor element 2 and the sinterable metal bonding material 30 can receive sufficient pressure through the cushioning material 8 having a sufficient thickness. As a result, in the semiconductor device 10, although damage to the semiconductor element 2 is suppressed compared to Comparative Examples 1 and 2, the bonding strength between the substrate 1 and the sinterable metal bonding material 3 and the semiconductor element 2 are reduced. The bonding strength with the sinterable metal bonding material 3 is increased throughout each bonding region.
  • each of the plurality of grooves 11A extends along a part of the outline of each of the plurality of semiconductor elements 2 in a plan view.
  • the buffer material 8 located near the remaining part of the outline of each of the plurality of semiconductor elements 2 is the buffer material located near the part of the outline of each of the plurality of semiconductor elements 2.
  • the portion of the buffer material 8 that is relatively easily deformed can serve as a discharge path for the organic components volatilized from the sinterable metal bonding material 30.
  • organic contamination can be suppressed compared to a case where each of the plurality of grooves 11A is formed so as to surround the entire outline of one semiconductor element 2.
  • each of the plurality of grooves 11A may extend along the entire outline of the plurality of semiconductor elements 2.
  • each of the plurality of grooves 11A may be provided so as to surround the entire outline of one semiconductor element 2.
  • the groove 11A is formed wider than in the semiconductor device 10, it is highly effective in preventing the above-described deformation of the buffer material 8.
  • each of the plurality of grooves 11A is arranged at intervals from each other across a straight line that intersects the center of one semiconductor element 2 and each of the plurality of corners.
  • each of the plurality of grooves 11A is not connected to each other across the straight line, and the groove 11A extending along the first side of the semiconductor element 2 is connected to the first side of the semiconductor element 2. It is not continuous with the groove 11A extending along the intersecting second side.
  • Such a plurality of grooves 11A can be easily formed, for example, by press working.
  • each of the plurality of grooves 11A may be connected to each other across the straight line.
  • the groove 11A extending along the first side of the semiconductor element 2 may be continuous with the groove 11A extending along the second side intersecting the first side of the semiconductor element 2.
  • Such a plurality of grooves 11A can be easily formed, for example, by a method other than press working.
  • the semiconductor device 10 in the heating step, is formed outside the semiconductor element 2 and along the side of the semiconductor element 2 in a plan view.
  • a state in which the cushioning material 8 is in contact with the inner wall surface of each of the plurality of grooves 11A arranged inside the outer edge of the first surface 1A is realized by applying pressure. That is, according to the method for manufacturing the semiconductor device 10, a state in which the buffer material 8 sufficiently remains near the outer edge of the semiconductor element 2 can be relatively easily realized, and the above-mentioned diffusion bonding can be performed in this state.
  • the bonding strength between the substrate 1 and the sinterable metal bonding material 3 and the semiconductor element 2 and the sinterable metal bonding material 3 are improved. It is possible to relatively easily manufacture a semiconductor device 10 in which the bonding strength with the semiconductor device 10 is increased throughout each bonding region.
  • the semiconductor device 20 according to the second embodiment has basically the same configuration as the semiconductor device 10 according to the first embodiment and has the same effect, but each of the plurality of grooves 11A differs from the semiconductor device 10 in that it has a first portion 11A1 and a second portion 11A2.
  • the differences between the semiconductor device 20 and the semiconductor device 10 will be mainly explained.
  • the first portion 11A1 has a first bottom surface 12 and a pair of first wall surfaces 13 facing each other with the first bottom surface 12 in between. are doing.
  • the first bottom surface 12 forms the bottom surface of the groove 11A.
  • Each of the pair of first wall surfaces 13 is connected to each end of the first bottom surface 12 in a direction perpendicular to the extending direction of the groove 11A.
  • the angle that each of the pair of first wall surfaces 13 makes with the first bottom surface 12 inside the groove 11A is an acute angle.
  • the cross-sectional shape of the first portion 11A1 is a so-called inverted mesa shape.
  • the minimum width of the first portion 11A1 in the direction orthogonal to the extending direction of the groove 11A is the distance between the ends (hereinafter referred to as upper ends) of the pair of first wall surfaces 13 located on the first surface 1A side.
  • the maximum width of the first portion 11A1 in the direction orthogonal to the extending direction of the groove 11A is the width of the first bottom surface 12 in that direction.
  • the second portion 11A2 is connected to the end portion of the first portion 11A1 located on the first surface 1A side.
  • the second portion 11A2 includes a pair of second bottom surfaces 14 connected to the upper end portions of each first wall surface 13, and a pair of second wall surfaces 15 facing each other with the pair of second bottom surfaces 14 in between. There is.
  • Each of the pair of second bottom surfaces 14 is, for example, parallel to the first bottom surface 12.
  • the angle that each of the pair of second bottom surfaces 14 makes with respect to each of the pair of first wall surfaces 13 on the outside of the groove 11A is an acute angle.
  • Each of the pair of second wall surfaces 15 is connected to each end of the pair of second bottom surfaces 14 in a direction perpendicular to the extending direction of the groove 11A.
  • Each of the pair of second wall surfaces 15 is perpendicular to each of the pair of second bottom surfaces 14, for example.
  • the width of the second portion 11A2 in the direction orthogonal to the extending direction of the groove 11A is wider than the minimum width of the first portion 11A1.
  • the width of the second portion 11A2 in the direction orthogonal to the extending direction of the groove 11A is, for example, wider than the maximum width of the first portion 11A1.
  • the depth of the second portion 11A2 is, for example, shallower than the depth of the first portion 11A1.
  • the dimensions of the groove 11A are not particularly limited, but as an example, the maximum width of the first portion 11A1 is 0.15 mm, the depth of the first portion 11A1 is 0.07 mm, and the maximum width of the second portion 11A2 is 0.25 mm. The depth of the second portion 11A2 is 0.04 mm.
  • At least one groove 11A only needs to have a first portion 11A1 and a second portion 11A2.
  • the method for manufacturing the semiconductor device 20 basically has the same configuration as the method for manufacturing the semiconductor device 10, except that the step of forming the groove 11A is the first step of forming the first portion 11A1 and the step of forming the second portion 11A2.
  • This method differs from the method for manufacturing the semiconductor device 10 in that it includes a second step of performing steps. The following will mainly explain the differences between the method for manufacturing the semiconductor device 20 and the method for manufacturing the semiconductor device 10.
  • a first groove 16 having a first width is formed.
  • the first trench 16 can be formed by the same method as the trench 11A of the semiconductor device 10.
  • the first groove 16 is formed, for example, by one press process using a punch having a first width.
  • the first groove 16 is pressed with a punch 22 having a second width wider than the first width.
  • the first groove 16 is deformed so that its wall surface is inclined inward to form a first portion 11A1, and a second portion 11A2 that is continuous with the first portion 11A1 is further formed.
  • the buffer material 8 is After the above-mentioned pressurization is performed until it comes into contact with the first bottom surface 12 of 11A1, the above-mentioned heating is performed. Therefore, the cushioning material 8 that has entered the inside of the first portion 11A1 is difficult to come out of the first portion 11A1, and the cushioning material 8 tends to remain on the semiconductor element 2. As a result, in the semiconductor device 20, the semiconductor element 2 is less likely to be damaged by pressure than the semiconductor device 10, and the semiconductor element 2 and the sinterable metal bonding material 30 have a buffer material 8 having a sufficient thickness. Through this, sufficient pressing force can be more reliably received.
  • a semiconductor device 130 according to the third embodiment has basically the same configuration as the semiconductor device 10 according to the first embodiment, but each of the plurality of step portions 11 is The semiconductor device 10 is different from the semiconductor device 10 in that the semiconductor device 2 is placed outside the semiconductor device 2 that is the outermost semiconductor device 2 among the plurality of semiconductor devices 2 . In other words, in the semiconductor device 130, the step portion 11 is not formed between the adjacent semiconductor elements 2.
  • each of the plurality of semiconductor elements 2 is arranged in a first direction along the first surface 1A, and is arranged along the first surface 1A and perpendicular to the first direction. They are arranged side by side in a second direction.
  • the plurality of step portions 11 include one set of step portions 11 disposed on the outer side of the first set of semiconductor elements 2 disposed on the outermost side in the first direction, and one set of step portions 11 disposed on the outermost side in the second direction. It has a second set of stepped portions 11 that are disposed on the outside of one set of semiconductor elements 2 that are disposed on the outside. In plan view, the stepped portions 11 are not formed between the semiconductor elements 2 adjacent to each other in the first direction and between the semiconductor elements 2 adjacent to each other in the second direction.
  • Such a semiconductor device 130 can be manufactured in the same manner as the semiconductor device 10. Also in the manufacturing method of the semiconductor device 130, since the cushioning material 8 is less likely to deform outward than the plurality of step portions 11, it is relatively easy for the cushioning material 8 to remain sufficiently near the outer edge of the semiconductor element 2. This is easily realized, and the above-mentioned diffusion bonding can be performed in this state. Furthermore, in the semiconductor device 130, since the step portion 11 is not formed between the adjacent semiconductor elements 2, the space into which the buffer material 8 can enter is smaller between the adjacent semiconductor elements 2 than in the semiconductor device 10, and the space in which the buffer material 8 can enter is smaller. is filled with the buffer material 8 relatively quickly. As a result, in the semiconductor device 130, the adjacent semiconductor elements 2 and the sinterable metal bonding material 30 for bonding each semiconductor element 2 can receive a larger pressing force than in the semiconductor device 10.
  • the semiconductor device 130 includes a ceramic plate 4, a substrate 1 fixed to one surface of the ceramic plate 4, and a substrate 5 fixed to the other surface of the ceramic plate 4.
  • the second surface 1B of the substrate 1 is fixed to one surface of the ceramic plate 4.
  • the plurality of grooves 11A are formed, for example, by etching the first surface 1A of the substrate 1.
  • the etching process is performed using a mask pattern 6 formed of, for example, resist.
  • a through hole 6A is formed in the mask pattern 6 in a region where the groove 11A is to be formed.
  • the dimensions of the substrate 1, the ceramic plate 4, and the substrate 5 are not particularly limited, but as an example, the thickness of the ceramic plate 4 is 0.64 mm, and the thickness of each of the substrate 1 and the substrate 5 is 0.8 mm.
  • the thickness of the resist is, for example, 10 ⁇ m or more and 20 ⁇ m or less.
  • the depth of the groove 11A is, for example, 0.2 mm.
  • the thickness of the semiconductor element 2 is, for example, 150 ⁇ m.
  • the thickness of the sinterable metal bonding material 3 is, for example, 30 ⁇ m.
  • the thickness of the buffer material 8 is, for example, 500 ⁇ m.
  • the semiconductor device 40 according to the fourth embodiment has basically the same configuration as the semiconductor device 10 according to the first embodiment and has the same effects, but the step portion 11 It differs from the semiconductor device 10 in that it is formed as a protrusion 11B instead of a groove 11A. Below, the differences between the semiconductor device 40 and the semiconductor device 10 will be mainly explained.
  • the protruding portion 11B protrudes from the first surface 1A of the substrate 1.
  • the dimensions of the protrusion 11B are not particularly limited, but as an example, the height of the protrusion 11B is 100 ⁇ m, and the width of the protrusion 11B is 500 ⁇ m.
  • the thickness of the cushioning material 8 is thicker than the sum of the thickness of the semiconductor element 2 and the thickness of the sinterable metal bonding material 3, for example.
  • the thickness of the buffer material 8 is not particularly limited, but is, for example, 500 ⁇ m when the sum of the thickness of the semiconductor element 2 and the thickness of the sinterable metal bonding material 3 is 180 ⁇ m.
  • each of the plurality of protrusions 11B is formed outside the semiconductor element 2 along the side of the semiconductor element 2 in plan view, and inside the outer edge of the first surface 1A in plan view. Since the cushioning material 8 is placed in a pressurized state, it tends to remain near the outer edge of the semiconductor element 2. Specifically, the distance between the protrusion 11B and the pressure head 9 is narrower than the distance between the pressure head 9 and the area where the protrusion 11B is not formed on the first surface 1A. The buffer material 8 on the semiconductor element mounting area 1A1 located inside the narrow space between the portion 11B and the pressurizing head 9 is unlikely to come out through the narrow space to the outside of the narrow space.
  • the semiconductor element 2 is not easily damaged by pressurization, and the semiconductor element 2 and the sinterable metal bonding material 30 are connected to each other through the cushioning material 8 having a sufficient thickness. Can receive sufficient pressure.
  • the bonding strength between the substrate 1 and the sinterable metal bonding material 3 is improved.
  • the bonding strength between the metal bonding material 2 and the sinterable metal bonding material 3 is increased throughout the respective bonding regions.
  • the protruding portion 11B may have a widened portion in which the width of the protruding portion 11B in a direction orthogonal to the extending direction of the protruding portion 11B gradually increases as it moves away from the first surface 1A.
  • the widened portion of the protrusion 11B can act in the same manner as the first portion 11A1 of the groove 11A in the second embodiment.
  • a semiconductor device 50 according to the fifth embodiment includes a substrate 1, a semiconductor element 2, and a sinterable metal bond having the same configuration as the semiconductor device 10 according to the first embodiment. It includes a material 3, a first lead frame 51, a second lead frame 52, and a sealing body 53. Below, the differences between the semiconductor device 50 and the semiconductor device 10 will be mainly explained.
  • the first lead frame 51 is bonded to the surface electrode of each of the plurality of semiconductor elements 2 by a conductive bonding material 54, for example.
  • the electrically conductive bonding material 54 may be any electrically conductive bonding material, such as solder. Note that the first lead frame 51 may be ultrasonically bonded to the surface electrode of each of the plurality of semiconductor elements 2, for example.
  • the second lead frame 52 is bonded to, for example, a pad portion of the substrate 1 using a conductive bonding material (not shown).
  • the second lead frame 52 is electrically connected to the substrate electrode, which is electrically connected to the back electrode of each of the plurality of semiconductor elements 2, via a plurality of wires 55.
  • the sealing body 53 covers the first surface 1A of the substrate 1, the sinterable metal bonding material 3, the plurality of semiconductor elements 2, and a portion of each of the first lead frame 51 and the second lead frame 52. A part of the sealing body 53 is arranged inside the groove 11A. The inside of the groove 11A is filled with a sealing body 53, for example. Note that a conductive bonding material may be inserted into the groove 11A.
  • the semiconductor device 10 shown in FIGS. 17A and 17B is prepared.
  • the first lead frame 51 is bonded to the surface electrode by a conductive bonding material 54
  • the second lead frame 52 is bonded to the pad of the substrate 1 by a conductive bonding material. It is joined to the part.
  • the flowed out conductive bonding material is disposed in a plurality of grooves. 11A. Therefore, in each of the plurality of grooves 11A, one of the conductive bonding material 54 bonded to the first lead frame 51 and the conductive bonding material bonded to the second lead frame 52 flows out and mixes with the other. Electrical short circuit between the first lead frame 51 and the second lead frame 52 can be prevented. From a different point of view, in this step, there is no need to form a pattern on the first surface 1A using resist or the like to prevent the short circuit.
  • At least one stepped portion 11 is disposed between the first lead frame 51 and the second lead frame 52 in a plan view. It extends in a direction intersecting the direction in which the first lead frame 51 and the second lead frame 52 are lined up. In plan view, at least one stepped portion 11 extends, for example, in a direction perpendicular to the direction in which the first lead frame 51 and the second lead frame 52 are lined up.
  • a wire 55 that electrically connects the second lead frame 52 and the back electrode is formed.
  • the wire 55 is ultrasonically bonded to each of the second lead frame 52 and the back electrode.
  • a sealing body 53 is formed.
  • the sealing body 53 is formed by, for example, a transfer molding method.
  • the semiconductor device 10 and the first lead frame 51 and second lead frame 52 bonded to the semiconductor device 10 using a conductive bonding material are housed in the cavity and heated.
  • the heating temperature is, for example, about 200°C.
  • the cavity is filled with molten resin.
  • the pressure applied to the molten resin is, for example, 10 MPa.
  • the inside of each of the plurality of grooves 11A is also filled with the molten resin.
  • the molten resin filled in the cavity is cooled and hardened. In this way, the semiconductor device 50 is manufactured.
  • the sealing body 53 In the process of forming the sealing body 53, a difference in the amount of expansion between the substrate 1 and the sealing body 53 is created due to the difference in linear expansion coefficient between the material constituting the substrate 1 and the material constituting the sealing body 53. and a difference in the amount of shrinkage occurs. If the groove 11A is not formed on the first surface 1A of the substrate 1, there is a risk that the sealing body 53 will peel off from the first surface 1A of the substrate 1 due to the difference in the amount of expansion and the difference in the amount of contraction. be. On the other hand, in the semiconductor device 50, the groove 11A is formed in the first surface 1A of the substrate 1, and a part of the sealing body 53 is disposed inside the groove 11A, so that the groove 11A does not enter the inside of the groove 11A.
  • the sealing body 53 exhibits an anchor effect, and the above-mentioned peeling of the sealing body 53 can be suppressed.
  • the semiconductor device 50 has a longer lifespan because the semiconductor element 2 is stably protected compared to a semiconductor device in which the groove 11A is not formed in the first surface 1A of the substrate 1.
  • the stepped portion 11 in the semiconductor device 50 according to the fifth embodiment is the groove 11A in the semiconductor device 20 according to the second embodiment or the semiconductor device 130 according to the third embodiment, or the semiconductor device 40 according to the fourth embodiment. It may be configured as a protrusion 11B.
  • the molten conductive bonding material or the molten resin flows into each of the first portion 11A1 and the second portion 11A2 of the groove 11A. .
  • the contact angle of the molten conductive bonding material or the molten resin at the connection between the pair of first wall surfaces 13 and the pair of second bottom surfaces 14 of the groove 11A is, compared to the case where the groove 11A has only a pair of wall surfaces, growing. Therefore, the molten conductive bonding material or molten resin that has flowed into the groove 11A is difficult to flow out of the groove 11A.
  • Embodiment 6. 20 and 21 are a plan view and a cross-sectional view of a semiconductor device 60 according to the sixth embodiment.
  • the semiconductor device 60 has basically the same configuration as the semiconductor device 10 according to Embodiment 1 and has the same effect, but the step portion 11 overlaps the first surface 1A. It differs from the semiconductor device 10 in that it is formed on the inner wall surface of the recess 61 which serves as the bottom surface. Below, the differences between the semiconductor device 60 and the semiconductor device 10 will be mainly explained.
  • a recess 61 is formed in the substrate 1, with the first surface 1A as the bottom surface and the inner wall surface extending in the direction intersecting the first surface 1A as the outer edge.
  • the stepped portion 11 includes an inner wall surface 1C of the recessed portion 61.
  • the semiconductor element mounting area 1A1 is formed inside the inner wall surface 1C of the recess 61.
  • the inner wall surface 1C of the recess 61 is formed to surround, for example, the plurality of semiconductor elements 2 and the sinterable metal bonding material 30.
  • the inner wall surface 1C of the recess 61 is not connected to the outer edge of the substrate 1, for example.
  • the inner wall surface 1C of the recess 61 extends along a part of the outline of the semiconductor element 2 that is closest to the inner wall surface 1C, and is preferably parallel to a part of the outline. .
  • the substrate 1 has a protrusion 62 protruding from the first surface 1A.
  • the convex portion 62 is configured integrally with a main body portion 63 of the substrate 1 having the first surface 1A.
  • the convex portion 62 has an inner edge that is an inner wall surface extending in a direction intersecting the first surface 1A.
  • the stepped portion 11 is formed at the inner edge of the convex portion 62 .
  • the convex portion 62 is formed, for example, to surround the entire circumference of the plurality of semiconductor elements 2 and the sinterable metal bonding material 30.
  • the depth of the recess 61 is preferably less than the sum of the thickness of the semiconductor element 2 and the thickness of the sinterable metal bonding material 3. More preferably, the depth of the recess 61 is about the same as the thickness of the sinterable metal bonding material 3. The depth of the recess 61 is, for example, 50 ⁇ m.
  • the semiconductor element 2 has a front surface 2A formed with a front electrode (not shown) that is bonded to a lead frame via a conductive bonding material, and a back electrode (not shown) that is bonded by a sinterable metal bonding material 30. It has a back surface 2B on which is formed.
  • the potential of the substrate 1 is equal to the potential of the back surface 2B of the semiconductor element 2.
  • the depth of the recess 61 can be arbitrarily selected, and as described above, Not restricted. This is because even in this case, the probability of the short-circuit failure described above can be lowered.
  • the recess 61 in the semiconductor device 60 can exhibit the same effect as the groove 11A in the semiconductor device 10 and the protrusion 11B in the semiconductor device 40.
  • the substrate 1, the sinterable metal bonding material 3 30 and the semiconductor element 2 are heated while being pressurized via the buffer material 8.
  • the cushioning material 8 tends to stay near the outer edge of the semiconductor element 2, so the semiconductor element 2 is less likely to be damaged by pressure, and the semiconductor element 2 and the sinterable metal bonding material 30 have a sufficient thickness. Sufficient pressing force can be applied through the material 8.
  • the bonding strength between the substrate 1 and the sinterable metal bonding material 3 and the semiconductor is increased throughout the respective bonding regions.
  • the semiconductor device 60 can be manufactured in the same manner as the semiconductor device 10.
  • the recess 61 may be formed by press processing, or may be formed by at least one of cutting and laser processing, similarly to the groove 11A of the semiconductor device 10 according to the first embodiment. It's okay.
  • the recess 61 is not limited to the configuration shown in FIGS. 20 and 21. 22 to 25 are diagrams for explaining modified examples of the semiconductor device 60.
  • the inner wall surface 1C of the recess 61 is formed inside the outer edge of the substrate 1 in the first direction along the first surface 1A, and The outer edge of the substrate 1 may be reached in a second direction along the line and intersecting the first direction.
  • the inner wall surface 1C of the recess 61 is formed so as to sandwich the semiconductor element 2 and the sinterable metal bonding material 3 only in the first direction.
  • the recess 61 shown in FIG. 22 can be formed more easily than the recess 61 shown in FIG.
  • the recess 61 shown in FIG. 22 may be formed by cutting using an end mill.
  • one recess 61 is formed for a plurality of (for example, two) semiconductor elements 2, but one recess 61 is formed for each semiconductor element 2. may be formed. From a different perspective, in the semiconductor device 60, the plurality of recesses 61 may be formed separated from each other.
  • a plurality of recesses with different depths may be formed on the first surface 1A side of the substrate 1.
  • a second recess 64 that is continuous with the recess 61 may be formed in the substrate 1 .
  • the bottom surface 1D of the second recess 64 is connected to the inner wall surface 1C of the recess 61, and may extend outward from the inner wall surface 1C.
  • the first inner wall surface 1E of the second recess 64 is formed to surround the inner wall surface 1C of the recess 61, for example.
  • the recess 61 is formed, for example, inside the second recess 64 in plan view.
  • the convex portion 62 is formed, for example, to surround the entire circumference of the second concave portion 64.
  • first inner wall surface 1E of the second recess 64 is formed inside the outer edge of the substrate 1 in the first direction along the first surface 1A, and is located along the first surface 1A and within the first direction.
  • the outer edge of the substrate 1 may be reached in the second direction that intersects the direction.
  • the inner wall surface 1C of the recess 61 is also formed inside the outer edge of the substrate 1 in the first direction along the first surface 1A, and also along the first surface 1A and in the first direction.
  • the outer edge of the substrate 1 may be reached in the second intersecting direction.
  • the depth of the bottom surface 1D of the second recess 64 with respect to the top surface of the substrate 1 is different from the depth of the first surface 1A with respect to the top surface of the substrate 1.
  • the bottom surface 1D of the second recess 64 is spaced apart from the first surface 1A in the direction orthogonal to the first surface 1A.
  • the depth of the bottom surface 1D of the second recess 64 with respect to the top surface of the substrate 1 may be shallower than the depth of the first surface 1A with respect to the top surface of the substrate 1.
  • the bottom surface 1D of the second recess 64 may protrude with respect to the first surface 1A.
  • the bottom surface 1D of the second recess 64 may be arranged on the opposite side of the second surface 1B with respect to the first surface 1A. In this case, the outer edge of the first surface 1A and the inner edge of the bottom surface 1D of the second recess 64 are connected via the inner wall surface 1C of the recess 61.
  • the depth of the bottom surface 1D of the second recess 64 with respect to the top surface of the substrate 1 may be deeper than the depth of the first surface 1A with respect to the top surface of the substrate 1.
  • the bottom surface 1D of the second recess 64 may be recessed with respect to the first surface 1A.
  • the bottom surface 1D of the second recess 64 may be arranged on the second surface 1B side with respect to the first surface 1A.
  • the second recess 64 has a first inner wall surface 1E and a second inner wall surface 1F that face each other.
  • the first inner wall surface 1E is arranged closer to the protrusion 62 (outer side) than the bottom surface 1D of the second recess 64.
  • the second inner wall surface 1F is arranged closer to the semiconductor element 2 (inner side) than the bottom surface 1D of the second recess 64.
  • the first inner wall surface 1E is connected to the inner wall surface 1C of the recess 61.
  • the first inner wall surface 1E is connected to the inner wall surface 1C of the recess 61 so as to be flush with the inner wall surface 1C.
  • the second inner wall surface 1F connects the outer edge of the first surface 1A and the inner edge of the bottom surface 1D of the second recess 64.
  • first surface 1A of the recess 61 may have an outer portion located outside the second recess 64.
  • the first inner wall surface 1E of the second recess 64 may be connected to the inner wall surface 1C of the recess 61 via the outer portion of the first surface 1A.
  • the semiconductor device 60 shown in FIGS. 23 to 25 can be manufactured in the same manner as the semiconductor device 60 shown in FIGS. 21 and 22.
  • the recess 61 is formed after the second recess 64 is formed.
  • the second recess 64 is formed.
  • the semiconductor device 60 shown in FIGS. 22 to 25 has basically the same configuration as the semiconductor device 60 shown in FIGS. 20 and 21, and therefore can exhibit the same effects.
  • the number of man-hours for forming the recess 61 can be reduced compared to the number of man-hours for forming the recess 61 shown in FIG.
  • the semiconductor device 60 shown in FIG. 24 can prevent the sinterable metal bonding material 30 from flowing out to the outside of the recess 61 and the second recess 64.
  • the second recess 64 acts in the same manner as the groove 11A of the semiconductor device 10, so that the effect of suppressing deformation of the buffer material 8 is greater than in other semiconductor devices 60. can be demonstrated.
  • 1 Substrate 1A First surface, 1A1 Semiconductor element mounting area, 1B Second surface, 2 Semiconductor element, 3, 30 Sinterable metal bonding material, 4 Ceramic plate, 6 Mask pattern, 6A Through hole, 8 Cushioning material, 9 Pressure head, 10, 20, 40, 50, 130 semiconductor device, 11 step portion, 11A groove, 11A1 first portion, 11A2 second portion, 11B protrusion, 12 first bottom surface, 13 first wall surface, 14 second Bottom surface, 15 second wall surface, 16 first groove, 21, 22 punch, 51 first lead frame, 52 second lead frame, 53 sealing body, 54 conductive bonding material, 55 wire, 61 recess, 62 convex part, 63 Main body portion, 64 Second recess.

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Abstract

半導体素子の破損が抑制されていながらも、焼結性金属接合材と半導体素子及び基板の各々との接合領域の全体にわたって接合強度が高い半導体装置及びその製造方法を提供する。半導体装置（１０）は、第１面（１Ａ）を含む基板（１）と、第１面（１Ａ）上に焼結性金属接合材（３）により接合された少なくとも１つの半導体素子（２）とを備える。第１面（１Ａ）には、平面視において少なくとも１つの半導体素子（２）よりも外側に少なくとも１つの段差部（１１）が形成されている。少なくとも１つの段差部（１１）は、少なくとも１つの半導体素子（２）の外形線の少なくとも一部に沿って延びており、かつ平面視において基板（１）の外縁よりも内側に配置されている。

Description

半導体装置及び半導体装置の製造方法
　本開示は、半導体装置及び半導体装置の製造方法に関する。
　基板と、焼結性金属材により基板に接合された半導体素子とを備える半導体装置が知られている。このような半導体装置の製造方法として、焼結性金属材に含まれる金属微粒子同士を焼結させ、また金属微粒子を基板及び半導体素子の各々に拡散させるために、基板、半導体素子、及び焼結性金属材の各々を、加圧した状態において加熱した後、除圧して冷却する方法が知られている。
　加熱された焼結性金属材、半導体素子、及び基板が常温に戻る際に、半導体素子と基板との線膨張係数差から接合部及び基板などに熱応力が加わる。特開２０２１－１５８３０４号公報（特許文献１）に記載の半導体装置には、この熱応力を緩和するために、半導体素子周辺に隙間が形成されており、隙間に樹脂からなる緩衝部材が設けられている。
特開２０２１－１５８３０４号公報
　特許文献１に記載の半導体装置において、上記加圧が半導体素子上に配置された緩衝材を押圧部材によって押圧することにより行う場合、押圧された緩衝材が半導体素子の周囲に形成された隙間に沿って変形する。そのため、上記半導体装置では、半導体素子及び焼結性金属接合材を基板に対して均一に加圧することは困難であり、結果、焼結性金属接合材と半導体素子及び基板の各々との接合領域の全体にわたって接合強度を高めることは困難である。
　他方、特許文献１に記載の半導体装置では、上記加圧が半導体素子を押圧部材によって直接押圧することにより行われるため、上記接合領域の全体にわたって接合強度を高めるために半導体素子をより強い力で加圧すると、半導体素子が破損するおそれがある。
　本開示の主たる目的は、半導体素子の破損が抑制されていながらも、焼結性金属接合材と半導体素子及び基板の各々との接合領域の全体にわたって接合強度が高い半導体装置及びその製造方法を提供することにある。
　本開示に係る半導体装置は、第１面を含む基板と、第１面上に焼結性金属接合材により接合された少なくとも１つの半導体素子とを備える。第１面には、平面視において少なくとも１つの半導体素子よりも外側に少なくとも１つの段差部が形成されている。少なくとも１つの段差部は、少なくとも１つの半導体素子の外形線の少なくとも一部に沿って延びており、かつ平面視において基板の外縁よりも内側に配置されている。
　本開示に係る半導体装置の製造方法は、少なくとも１つの半導体素子実装領域を有する第１面を含む基板を準備する工程と、基板の第１面上に、平面視において少なくとも１つの半導体素子実装領域よりも外側かつ基板の外縁よりも内側に少なくとも１つの段差部を形成する工程と、少なくとも１つの半導体素子実装領域に焼結性金属接合材を供給する工程と、焼結性金属接合材上に半導体素子を配置する工程と、半導体素子上に緩衝材を配置して、基板、焼結性金属接合材、及び半導体素子を、緩衝材によって加圧しながら加熱する工程とを備える。少なくとも１つの段差部は、半導体素子の外形線の少なくとも一部に沿って延びる壁面を有する。加熱する工程では、緩衝材が少なくとも１つの段差部の壁面と接している状態が加圧により実現される。
　本開示によれば、半導体素子の破損が抑制されていながらも、焼結性金属接合材と半導体素子及び基板の各々との接合領域の全体にわたって接合強度が高い半導体装置及びその製造方法を提供できる。
実施の形態１に係る半導体装置を説明するための平面図である。 図１中の矢印ＩＩ－ＩＩから視た断面図である。 実施の形態１に係る半導体装置の製造方法の一工程を説明するための、基板の断面図である。 実施の形態１に係る半導体装置の製造方法において、図３に示される工程後の基板の断面図である。 実施の形態１に係る半導体装置の製造方法において、基板の第１面上の半導体素子実装領域と図４に示される段差部との位置関係を説明するための平面図である。 図５Ａ中の矢印ＶＢ－ＶＢから視た断面図である。 実施の形態１に係る半導体装置の製造方法において、図４、図５Ａ、及び図５Ｂに示される工程後の一工程を説明するための平面図である。 図６Ａ中の矢印ＶＩＢ－ＶＩＢから視た断面図である。 実施の形態１に係る半導体装置の製造方法において、図６Ａ及び図６Ｂに示される工程後の一工程を説明するための平面図である。 図７Ａ中の矢印ＶＩＩＢ－ＶＩＩＢから視た断面図である。 実施の形態１に係る半導体装置の製造方法において、図７Ａ及び図７Ｂに示される工程後の一工程を説明するための平面図である。 図８Ａに示される工程後の一工程を説明するための平面図である。 図８Ｂ中の矢印ＶＩＩＩＣ－ＶＩＩＩＣから視た断面図である。 実施の形態２に係る半導体装置の断面図である。 実施の形態２に係る半導体装置の製造方法の一工程を説明するための、断面図である。 実施の形態２に係る半導体装置の製造方法において、図１０Ａに示される工程後の一工程を説明するための断面図である。 実施の形態２に係る半導体装置の製造方法において、図１０Ｂに示される工程により形成された溝を説明するための断面図である。 実施の形態３に係る半導体装置の平面図である。 実施の形態３に係る半導体装置において段差部を形成する工程を説明するための断面図である。 実施の形態４に係る半導体装置の平面図である。 図１３中の矢印ＸＩＶ－ＸＩＶから視た断面図である。 実施の形態５に係る半導体装置の平面図である。 図１５中の矢印ＸＶＩ－ＸＶＩから視た断面図である。 実施の形態５に係る半導体装置の製造方法の一工程を説明するための平面図である。 図１７Ａ中の矢印ＸＶＩＩＢ－ＸＶＩＩＢから視た断面図である。 実施の形態５に係る半導体装置の製造方法において、図１７Ａ及び図１７Ｂに示される工程後の一工程を説明するための平面図である。 図１８Ａ中の矢印ＸＶＩＩＩＢ－ＸＶＩＩＩＢから視た断面図である。 実施の形態５に係る半導体装置の製造方法において、図１８Ａ及び図１８Ｂに示される工程後の一工程を説明するための平面図である。 実施の形態６に係る半導体装置の平面図である。 図２０中の矢印ＸＸＩ－ＸＸＩから視た断面図である。 実施の形態６に係る半導体装置の第１変形例を説明するための断面図である。 実施の形態６に係る半導体装置の第２変形例を説明するための平面図である。 図２３中の矢印ＸＸＩＶ－ＸＸＩＶから視た断面図である。 実施の形態６に係る半導体装置の第３変形例を説明するための断面図である。
　以下、図面を参照して、本開示の実施の形態について説明する。
　実施の形態１．
　図１及び図２に示されるように、半導体装置１０は、基板１と、複数の半導体素子２と、複数の焼結性金属接合材３とを備える。
　基板１は、第１面１Ａと、第１面１Ａとは反対側に位置する第２面１Ｂとを有している。以下では、第１面１Ａを第１面１Ａとは直交する方向から視た視野を平面視とよぶ。基板１を構成する材料は、例えば金属材料であり、例えばアルミニウム（Ａｌ）又は銅（Ｃｕ）を含む。なお、基板１を構成する材料は、任意の材料であればよく、樹脂材料、又は半導体材料などであってもよい。
　第１面１Ａは、複数の半導体素子実装領域を有している。複数の半導体素子実装領域の各々には、１つの半導体素子２が実装されている。複数の半導体素子実装領域の各々は、例えば第１方向Ｘにおいて互いに間隔を空けて配置されている。各半導体素子実装領域には、導電性材料からなる電極部（以下、基板電極とよぶ）が形成されている。
　第１面１Ａには、複数の段差部１１が形成されている。本実施の形態において、複数の段差部１１の各々は、第１面１Ａに対して凹んでいる溝である。段差部１１の詳細は後述する。
　複数の半導体素子２の各々は、第１面１Ａの半導体素子実装領域に、焼結性金属接合材３により接合されている。複数の半導体素子２の各々は、例えば、縦型半導体素子である。複数の半導体素子２の各々は、焼結性金属接合材３を介して上記基板電極と電気的に接続されている電極部（以下、裏面電極とよぶ）と、裏面電極とは反対側に配置されておりリードフレームと電気的に接続することが予定されている電極部（以下、表面電極とよぶ）とを有している。各半導体素子２は、例えば、絶縁ゲート型バイポーラトランジスタ（ＩＧＢＴ：Ｉｎｓｕｌａｔｅｄ　Ｇａｔｅ　Ｂｉｐｏｌａｒ　Ｔｒａｎｓｉｓｔｏｒ）、金属酸化膜半導体電界効果トランジスタ（ＭＯＳＦＥＴ：Ｍｅｔａｌ　Ｏｘｉｄｅ　Ｓｅｍｉｃｏｎｄｕｃｔｏｒ　Ｆｉｅｌｄ　Ｅｆｆｅｃｔ　Ｔｒａｎｓｉｓｔｏｒ）、又は還流ダイオード（ＦＷＤ：Ｆｒｅｅ　Ｗｈｅｅｌｉｎｇ　Ｄｉｏｄｅ）である。半導体素子２は、電力用の半導体素子であってもよい。電力用の半導体素子２は、パワー半導体素子と呼ばれることもある。各半導体素子２の厚みは、例えば、５０μｍ以上３００μｍ以下である。平面視において、各半導体素子２は、複数の角部と複数の辺部とを有する多角形状である。各半導体素子２の平面形状は、例えば正方形状である。各半導体素子２の各一辺の長さは、例えば１ｍｍ以上１００ｍｍ以下である。
　複数の焼結性金属接合材３の各々は、基板１の第１面１Ａの半導体素子実装領域上に配置されている。各焼結性金属接合材３は、基板１の第１面１Ａ上において、半導体素子実装領域よりも外側に配置されていない。
　各焼結性金属接合材３は、焼結接合に用いられる接合材である。焼結性金属接合材３を構成する材料は、例えば金（Ａｕ）、銀（Ａｇ）及び銅（Ｃｕ）からなる群から選択される少なくともいずれかを含む。焼結性金属接合材３は、接合前において、金属粒子と、保護膜と、有機溶剤とを含むペースト状の接合材である。焼結性金属接合材３は、例えば銀（Ａｇ）シンター接合材料である。この場合、Ａｇ粒子の平均粒径は１００μｍ以下であることが望ましい。保護膜および有機溶剤の各々は、有機成分を含んでいる。保護膜は、金属粒子を覆うことで金属粒子を保護している。金属粒子および有機溶剤は、混合されている。好ましくは、焼結性金属接合材３は、接合後において、有機成分を含んでいない。
　次に、図１及び図２を参照して、段差部１１の構成について説明する。
　図１に示されるように、平面視において、複数の段差部１１の各々は、基板１の第１面１Ａの外縁よりも内側に配置されている。段差部１１は、第１面１Ａの外縁につながっていない。平面視において、複数の段差部１１の各々は、半導体素子２及び焼結性金属接合材３よりも外側、すなわち半導体素子実装領域よりも外側、に配置されている。平面視において、複数の段差部１１の各々の壁面は、当該壁面と最も近い位置にある半導体素子２の外形線の一部に沿って延びている。平面視において、各段差部１１は、例えば各段差部１１と最も近い位置にある半導体素子２の辺部に沿って延びており、好ましくは当該辺部と平行である。
　図１に示されるように、１つの半導体素子２の周囲に配置された段差部１１の数は、例えば半導体素子２の辺部の数に等しい。第１方向Ｘに隣り合う２つの半導体素子２間には、例えば１つの段差部１１が形成されている。当該１つの段差部１１は、例えば当該１つの段差部１１を挟んで隣り合う２つの半導体素子２の中央に形成されている。
　なお、段差部１１の数は、特に制限されるものではない。１つの半導体素子２の周囲に配置された段差部１１の数は、例えば半導体素子２の辺部の数よりも多くてもよい。第１方向Ｘに隣り合う２つの半導体素子２間には、複数の段差部１１が形成されていてもよい。
　図１に示されるように、複数の段差部１１の各々と半導体素子２との間の最短距離は、例えば複数の段差部１１の各々と第１面１Ａの外縁との間の最短距離よりも短い。
　図１に示されるように、平面視において、各段差部１１は、例えば各段差部１１と最も近い位置にある半導体素子２の中心と複数の角部の各々と交わる直線上に配置されていない。平面視において、１つの半導体素子２の周囲に配置されている複数の段差部１１の各々は、半導体素子２の中心と複数の角部の各々と交わる直線を挟んで互いに間隔を空けて配置されている。段差部１１の延在方向の長さは、例えば半導体素子２の辺部の長さ以下である。
　図２に示されるように、段差部１１は、例えば第１面１Ａに対して凹んでいる溝１１Ａである。溝１１Ａの内壁面は、平面視において各内壁面と最も近い位置にある半導体素子２の辺部に沿って延びるように設けられている。溝１１Ａは、後述する１回のプレス加工により形成される。なお、段差部１１は、第１面１Ａから突出している突出部であってもよい。この場合、突出部の外壁面が、平面視において各内壁面と最も近い位置にある半導体素子２の辺部に沿って延びるように設けられている。
　段差部１１の寸法は、特に制限されない。一例として、基板１が金属板でありかつ基板１の厚みが２．５ｍｍであるとき、溝１１Ａの幅は０．２５ｍｍ、溝１１Ａの深さは０．０７ｍｍであってもよい。
　次に、図３～図８Ａ、図８Ｂ及び図８Ｃを参照して、実施の形態１に係る半導体装置１０の製造方法の一例を説明する。
　第１に、第１面１Ａを有する基板１が準備される。第１面１Ａは、複数の半導体素子実装領域１Ａ１を有している。１つの半導体素子実装領域１Ａ１は、１つの半導体素子２が実装されることが予定されている領域である。１つの半導体素子実装領域１Ａ１には、少なくとも１つの基板電極が形成されている。
　次に、図３、図４、図５Ａ、及び図５Ｂに示されるように、段差部１１としての複数の溝１１Ａが第１面１Ａ上に形成される。複数の溝１１Ａの各々は、例えば図３及び図４に示されるプレス加工により形成される。複数の溝１１Ａは、例えばパンチ２１を用いた１回のプレス加工により同時に形成される。複数の溝１１Ａを形成する方法は、任意の方法であればよく、例えば機械加工又はエッチング等であってもよい。図５Ａに示されるように、平面視において、複数の溝１１Ａの各々は、第１面１Ａにおいて、半導体素子が実装されるべき領域１Ａ１（半導体素子実装領域）の各々よりも外側に形成される。
　次に、図６Ａ及び図６Ｂに示されるように、複数の焼結性金属接合材３０の各々が、複数の半導体素子実装領域１Ａ１の各々の上に供給される。複数の焼結性金属接合材３０の各々は、例えば、メタルマスクを用い印刷によって、複数の半導体素子実装領域１Ａ１の各々の上に塗布される。各焼結性金属接合材３０は、金属粒子と、保護膜と、有機溶剤とを含むペースト状の接合材である。各焼結性金属接合材３０は、各焼結性金属接合材３の前駆体であり、後述する工程にて乾燥及び焼結することにより焼結性金属接合材３となる。各焼結性金属接合材３は、上記基板電極と接している。
　焼結性金属接合材３０の厚みは、半導体装置１０に要求される接合信頼性、熱抵抗、及び製造ばらつき等を考慮して任意に設定され得るが、例えば１０μｍ以上１００μｍ以下である。焼結性金属接合材３０の厚みが増すほど、焼結性金属接合材３０中の有機成分の含有量も増すため、有機汚染が問題となる。なお、焼結性金属接合材３０中の有機成分とは、保護膜及び有機溶剤のそれぞれに含まれる有機成分を意味する。有機汚染の発生を抑制する観点で、焼結性金属接合材３０の厚みは５０μｍ以下であるのが好ましい。
　上記印刷により第１面１Ａの各半導体素子実装領域１Ａ１上に供給される焼結性金属接合材３０中に含まれる有機溶剤の質量分率は、各半導体素子実装領域１Ａ１上に供給された焼結性金属接合材３０間での厚みのばらつきを抑制する観点で、設定される。焼結性金属接合材３０中に含まれる有機溶剤の質量分率は、例えば１０質量％以上２０質量％以下である。
　次に、複数の焼結性金属接合材３０の各々が加熱される。この加熱工程は、焼結性金属接合材３０中の有機成分を揮発させて、焼結性金属接合材３０中の有機成分の質量分率を削減するために行われる。後述する焼結工程の開始時に焼結性金属接合材３０中に含まれる有機成分の質量分率が上記塗布時の焼結性金属接合材３０中に含まれる有機成分の質量分率と同程度である場合、焼結性金属接合材３０中の有機成分が半導体素子２と基板１との焼結接合を阻害する要因になり、また焼結後の焼結性金属接合材３中に有機成分が残存して、有機汚染が生じやすくなる。
　本加熱工程の処理条件は、例えば、加熱後の焼結性金属接合材３０に含まれる有機成分が塗布時の焼結性金属接合材３０に含まれる有機成分よりも９５質量％以上少なくなるように、設定される。例えば、焼結性金属接合材３０が供給されている基板１を、１３０℃に２０分間加熱する。
　次に、図７Ａおよび図７Ｂに示されるように、複数の半導体素子２の各々が乾燥後の各焼結性金属接合材３０上に搭載される。複数の半導体素子２の各々は、裏面電極を有しており、当該裏面電極が各焼結性金属接合材３０と接するように焼結性金属接合材３０上に配置される。これにより、半導体素子２が基板１に対して位置決めされる。
　次に、図８Ａ、図８Ｂ及び図８Ｃに示されるように、基板１、焼結性金属接合材３０、及び半導体素子２が、緩衝材８を介して加圧された状態において加熱される。これにより、半導体素子２が焼結性金属接合材３により基板１の半導体素子実装領域１Ａ１に接合される。
　具体的には、まず、図８Ａに示されるように、緩衝材８が複数の半導体素子２の各々に対して基板１とは反対側に配置される。図８Ａに示されるように、溝１１Ａの第１面１Ａからの深さは、加圧される前の状態での緩衝材８の厚みから、半導体素子２及び焼結性金属接合材３０の厚みの和を差し引いた値以下である。加圧される前の状態での緩衝材８の厚みは、半導体素子２の厚みと、加圧された後の焼結性金属接合材３０の厚みと、溝１１Ａの深さとの和よりも大きい。加圧される前の状態において、緩衝材８の厚みは、例えば、１ｍｍである。
　次に、図８Ｂ及び図８Ｃに示されるように、緩衝材８に対して複数の半導体素子２の各々とは反対側に配置された加圧ヘッド９が緩衝材８を基板１に向かって加圧し、かつ当該加圧した状態において基板１、複数の焼結性金属接合材３０及び複数の半導体素子２が加熱される。
　緩衝材８は、加圧ヘッド９による加圧によって変形するように設けられている。具体的には、緩衝材８は、加圧によって薄くなるように変形する。例えば、緩衝材８の厚みは、加圧によって加圧前の厚みである１ｍｍよりも薄くなる。
　図８Ｂに示されるように、緩衝材８は、例えば加圧されている状態での平面視において複数の半導体素子２の各々と、当該複数の半導体素子２の各々の周囲に形成された複数の溝１１Ａ（段差部１１）の各々と重なるように設けられている。加圧ヘッドは、緩衝材８を介して複数の半導体素子２及び複数の焼結性金属接合材３０を一括で加圧するように構成されている。加圧ヘッドは、例えば緩衝材８を加圧している状態での平面視において、複数の半導体素子２の各々と、当該複数の半導体素子２の各々の周囲に形成された複数の溝１１Ａ（段差部１１）の各々と重なるように設けられている。
　なお、緩衝材８は、加圧されている状態での平面視において、少なくとも、１つの半導体素子２及び当該１つの半導体素子２の周囲に形成された複数の溝１１Ａ（段差部１１）の各々と重なるように設けられていればよい。
　図８Ｃに示されるように、緩衝材８は、加圧されている状態において変形して複数の溝１１Ａの内部に入り込むように設けられている。緩衝材８は、加圧されることにより、平面視において半導体素子実装領域１Ａ１の中央から外側に向かうように変形するが、溝１１Ａ及び緩衝材８のうち溝１１Ａの内部に入り込んだ部分は上記変形を妨げる抵抗として作用する。緩衝材８のうち溝１１Ａの内部に入り込んだ部分が溝１１Ａよりも外側に向かうには、その前に加圧方向に逆らって溝１１Ａの外部に出る必要があるためである。その結果、加圧されている状態においても緩衝材８は半導体素子２上に留まりやすいため、半導体素子２は加圧によって損傷しにくく、かつ半導体素子２及び焼結性金属接合材３０は十分な厚みを有する緩衝材８を介して十分な加圧力を受けることができる。
　好ましくは、緩衝材８は、加圧されている状態において複数の溝１１Ａの各々の内部を満たすように設けられている。
　本工程において、基板１、焼結性金属接合材３０および半導体素子２は、例えば、加圧ヘッド９および緩衝材８によって２０ＭＰａに加圧された状態で、３００℃に加熱される。緩衝材８を構成する材料は、耐熱性および緩衝性の観点から、シリコンゴム、ポリイミドまたはフッ素系樹脂であることが望ましい。
　本工程により焼結性金属接合材３０から形成される焼結性金属接合材３は、金属微粒子がその金属の融点よりも低い温度において焼結される現象（拡散接合）を利用して、焼結性金属接合材３と基板１との間を接合し、かつ焼結性金属接合材３と半導体素子２との間を接合する。具体的には、焼結性金属接合材３に含まれる複数の金属微粒子の各々は、拡散接合により互いに接合するとともに、拡散接合により半導体素子の裏面電極又は基板電極と接合する。拡散接合によって接合された金属微粒子の融点は、この金属本来の融点である。金属本来の融点は、本工程での加熱温度よりも高い。このため、焼結性金属接合材３は、拡散接合時における加熱温度よりも高い耐熱性を有している。
　本工程後に、緩衝材８は、半導体素子２上から取り除かれる。このようにして、半導体装置１０が製造される。
　次に、実施の形態１に係る半導体装置１０の効果を、比較例１，２との対比に基づいて説明する。
　比較例１に係る半導体装置は、溝１１Ａが半導体素子実装領域１Ａ１の周囲に形成されていない点でのみ半導体装置１０とは異なるものとする。比較例１においては、溝１１Ａが形成されていないため、加圧されている状態において緩衝材は半導体素子上から半導体素子の周囲に押し出されやすく、特に平面視における半導体素子の外縁（辺部及び角部）付近の緩衝材が半導体素子の中央付近の緩衝材よりも薄くなりやすい。緩衝材の厚みが薄い部分は、緩衝材の厚みが厚い部分と比べて、上記加圧されたときに半導体素子及び焼結性金属接合材に力を伝えにくい。そのため、比較例１では、焼結性金属接合の接合強度が部分的に低くなるおそれがある。他方、比較例１において、緩衝材の厚みが薄い部分においても十分な接合強度が確保できるように加圧時の力を大きくすると、半導体素子の中央部には大きな力が加わるため、半導体素子が破損するおそれがある。
　また、比較例２に係る半導体装置は、溝が第１面の外縁に繋がっている点でのみ半導体装置１０とは異なるものとする。比較例２においては、加圧された緩衝材は溝に沿って第１面の外縁に向かって変形し得るため、第１面の外縁に繋がっている溝及び緩衝材のうち当該溝の内部に入り込んだ部分は上記変形を妨げる抵抗として十分に作用し得ない。そのため、比較例２においても、加圧されている状態において緩衝材は半導体素子上から半導体素子の周囲に押し出されやすく、焼結性金属接合の接合強度が部分的に低くなるおそれがある。また、比較例２において、緩衝材の厚みが薄い部分においても十分な接合強度が確保できるように加圧時の力を大きくすると、半導体素子の中央部には大きな力が加わるため、半導体素子が破損するおそれがある。
　これに対し、本実施の形態に係る半導体装置１０では、複数の溝１１Ａの各々が平面視において半導体素子２よりも外側に半導体素子２の辺部に沿うように形成されておりかつ平面視において第１面１Ａの外縁よりも内側に配置されているため、緩衝材８は加圧されている状態において半導体素子２の外縁付近にも留まりやすい。そのため、半導体素子２は加圧によって損傷しにくく、かつ半導体素子２及び焼結性金属接合材３０は十分な厚みを有する緩衝材８を介して十分な加圧力を受けることができる。その結果、半導体装置１０では、比較例１及び比較例２と比べて、半導体素子２の破損が抑制されていながらも、基板１と焼結性金属接合材３との接合強度および半導体素子２と焼結性金属接合材３との接合強度がそれぞれの接合領域の全体にわたって高められている。
　さらに、半導体装置１０では、半導体素子が加圧ヘッドにより直接加圧される場合と比べて、半導体素子２への異物の付着が抑制されている。
　半導体装置１０では、平面視において、複数の溝１１Ａの各々が複数の半導体素子２の各々の外形線の一部に沿って延びている。言い換えると、平面視において、複数の半導体素子２の各々の外形線の残部の付近に位置する緩衝材８は、複数の半導体素子２の各々の外形線の上記一部の付近に位置する緩衝材８と比べて、加圧されている状態において変形しやすい。そのため、焼結性金属接合材３０から揮発した有機成分は、緩衝材８において相対的に変形しやすい部分を通って緩衝材８の外部に排出され得る。言い換えると、緩衝材８において相対的に変形しやすい部分は、焼結性金属接合材３０から揮発した有機成分の排出経路となり得る。その結果、半導体装置１０では、複数の溝１１Ａの各々が１つの半導体素子２の外形線の全体を囲むように形成されている場合と比べて、有機汚染が抑制され得る。
　他方、半導体装置１０では、複数の溝１１Ａの各々が複数の半導体素子２の外形線の全体に沿って延びていてもよい。言い換えると、複数の溝１１Ａの各々が、１つの半導体素子２の外形線の全周を囲むように設けられていてもよい。この場合、半導体装置１０と比べて、溝１１Ａが広く形成されているため、緩衝材８の上記変形を妨げる効果が高い。
　また、半導体装置１０では、複数の溝１１Ａの各々が１つの半導体素子２の中心及び複数の角部の各々と交わる直線を挟んで互いに間隔を空けて配置されている。言い換えると、複数の溝１１Ａの各々が上記直線を跨いで互いに接続されておらず、半導体素子２の第１の辺部に沿って延びる溝１１Ａは、当該半導体素子２の第１の辺部と交差する第２の辺部に沿って延びる溝１１Ａと連なっていない。このような複数の溝１１Ａは、例えばプレス加工により容易に形成され得る。
　他方、半導体装置１０では、複数の溝１１Ａの各々が上記直線を跨いで互いに接続されていてもよい。半導体素子２の第１の辺部に沿って延びる溝１１Ａは、当該半導体素子２の第１の辺部と交差する第２の辺部に沿って延びる溝１１Ａと連なっていてもよい。このような複数の溝１１Ａは、例えばプレス加工以外の方法により容易に形成され得る。
　本実施の形態に係る半導体装置１０の製造方法によれば、上記加熱する工程において、平面視において半導体素子２よりも外側に半導体素子２の辺部に沿うように形成されておりかつ平面視において第１面１Ａの外縁よりも内側に配置されている複数の溝１１Ａの各々の内壁面に緩衝材８が接している状態が、加圧により実現される。つまり、半導体装置１０の製造方法によれば、緩衝材８が半導体素子２の外縁付近にも十分に留まっている状態が比較的容易に実現され、当該状態において上記拡散接合を進行できる。そのため、半導体装置１０の製造方法によれば、半導体素子２の破損が抑制されていながらも、基板１と焼結性金属接合材３との接合強度および半導体素子２と焼結性金属接合材３との接合強度がそれぞれの接合領域の全体にわたって高められている半導体装置１０を、比較的容易に製造できる。
　実施の形態２．
　図９に示されるように、実施の形態２に係る半導体装置２０は、実施の形態１に係る半導体装置１０と基本的に同様の構成を備え同様の効果を奏するが、複数の溝１１Ａの各々が第１部分１１Ａ１と第２部分１１Ａ２とを有している点で、半導体装置１０とは異なる。以下では、半導体装置２０が半導体装置１０とは異なる点を主に説明する。
　図９に示されるように、溝１１Ａの延在方向に垂直な断面において、第１部分１１Ａ１は、第１底面１２と、第１底面１２を挟んで対向する一対の第１壁面１３とを有している。第１底面１２は、溝１１Ａの底面を成している。１対の第１壁面１３の各々は、溝１１Ａの延在方向に直交する方向の第１底面１２の各端部に接続されている。
　１対の第１壁面１３の各々が溝１１Ａの内側において第１底面１２に対して成す角度は、鋭角である。溝１１Ａの延在方向に直交する方向における第１部分１１Ａ１の幅、すなわち一対の第１壁面１３間の間隔、は第１面１Ａに近づくにつれて徐々に狭くなっている。異なる観点から言えば、第１部分１１Ａ１の断面形状は、いわゆる逆メサ形状である。溝１１Ａの延在方向に直交する方向における第１部分１１Ａ１の最小幅は、一対の第１壁面１３の第１面１Ａ側に位置する端部（以下、上端部とよぶ）間の間隔である。溝１１Ａの延在方向に直交する方向における第１部分１１Ａ１の最大幅は、当該方向における第１底面１２の幅である。
　図９に示されるように、溝１１Ａの延在方向に垂直な断面において、第２部分１１Ａ２は、第１部分１１Ａ１の第１面１Ａ側に位置する端部と接続されている。第２部分１１Ａ２は、各第１壁面１３の上端部と接続されている１対の第２底面１４と、一対の第２底面１４を挟んで対向する一対の第２壁面１５とを有している。
　１対の第２底面１４の各々は、例えば第１底面１２と平行である。１対の第２底面１４の各々が溝１１Ａの外側において一対の第１壁面１３の各々に対して成す角度は、鋭角である。１対の第２壁面１５の各々は、溝１１Ａの延在方向に直交する方向の一対の第２底面１４の各端部に接続されている。１対の第２壁面１５の各々は、例えば一対の第２底面１４の各々に対して直交している。
　溝１１Ａの延在方向に直交する方向における第２部分１１Ａ２の幅、すなわち一対の第２壁面１５間の間隔、は、第１部分１１Ａ１の上記最小幅よりも広い。溝１１Ａの延在方向に直交する方向における第２部分１１Ａ２の幅は、例えば第１部分１１Ａ１の上記最大幅よりも広い。第２部分１１Ａ２の深さは、例えば第１部分１１Ａ１の深さよりも浅い。
　溝１１Ａの寸法は、特に制限されないが、一例として、第１部分１１Ａ１の最大幅は０．１５ｍｍ、第１部分１１Ａ１の深さは０．０７ｍｍ、第２部分１１Ａ２の最大幅は０．２５ｍｍ、第２部分１１Ａ２の深さは０．０４ｍｍである。
　なお、半導体装置２０では、少なくとも１つの溝１１Ａが第１部分１１Ａ１と第２部分１１Ａ２とを有していればよい。
　半導体装置２０の製造方法は、半導体装置１０の製造方法と基本的に同様の構成を備えるが、溝１１Ａを形成する工程が、第１部分１１Ａ１を形成する第１工程と第２部分１１Ａ２を形成する第２工程を有する点で、半導体装置１０の製造方法とは異なる。以下では、半導体装置２０の製造方法が半導体装置１０の製造方法とは異なる点を主に説明する。
　溝１１Ａを形成する工程では、まず、図１０Ａに示されるように、第１幅を有する第１溝１６が形成される。第１溝１６は、半導体装置１０の溝１１Ａと同様の方法により、形成され得る。第１溝１６は、例えば、第１幅を有するパンチを用いた１回のプレス加工により形成される。
　溝１１Ａを形成する工程では、次に、図１０Ｂに示されるように、第１幅よりも広い第２幅を有するパンチ２２により第１溝１６を押圧する。これにより、図１０Ｃに示されるように、第１溝１６がその壁面が内側に傾くように変形して第１部分１１Ａ１となり、さらに第１部分１１Ａ１に連なる第２部分１１Ａ２が形成される。
　半導体装置２０の製造方法では、基板１、焼結性金属接合材３０、及び半導体素子２が、緩衝材８を介して加圧された状態において加熱される工程において、緩衝材８が第１部分１１Ａ１の第１底面１２に接するまで上記加圧が行われた後、上記加熱が行われる。そのため、第１部分１１Ａ１の内部に入り込んだ緩衝材８が第１部分１１Ａ１の外部に出にくく、緩衝材８は半導体素子２上に留まりやすい。その結果、半導体装置２０では、半導体装置１０と比べて、加圧による半導体素子２の損傷がより生じにくく、かつ半導体素子２及び焼結性金属接合材３０が十分な厚みを有する緩衝材８を介して十分な加圧力をより各確実に受けることができる。
　実施の形態３．
　図１１に示されるように、実施の形態３に係る半導体装置１３０は、実施の形態１に係る半導体装置１０と基本的に同様の構成を備えるが、複数の段差部１１の各々が平面視において複数の半導体素子２のうち最も外側に配置された半導体素子２よりも外側に配置されている点で、半導体装置１０とは異なる。言い換えると、半導体装置１３０では、隣り合う半導体素子２間に段差部１１が形成されていない。
　図１１に示されるように、複数の半導体素子２の各々は、第１面１Ａに沿った第１方向に並んで配置されているとともに、第１面１Ａに沿っておりかつ第１方向と直交する第２方向に並んで配置されている。平面視において、複数の段差部１１は、第１方向において最も外側に配置されている第１組の半導体素子２よりも外側に配置されている１組の段差部１１と、第２方向において最も外側に配置されている１組の半導体素子２よりも外側に配置されている第２組の段差部１１とを有している。平面視において、段差部１１は、第１方向に隣り合う半導体素子２間及び第２方向に隣り合う半導体素子２間に形成されていない。
　このような半導体装置１３０は、半導体装置１０と同様に製造され得る。半導体装置１３０の製造方法においても、緩衝材８は複数の段差部１１よりも外側に向かって変形しにくいため、緩衝材８が半導体素子２の外縁付近にも十分に留まっている状態が比較的容易に実現され、当該状態において上記拡散接合を進行できる。さらに、半導体装置１３０では、段差部１１が隣り合う半導体素子２間に形成されていないため、半導体装置１０と比べて隣り合う半導体素子２間において緩衝材８が侵入し得る空間が小さく、当該空間が比較的早く緩衝材８によって満たされる。その結果、半導体装置１３０では、半導体装置１０と比べて、隣り合う半導体素子２及び各半導体素子２を接合するための焼結性金属接合材３０がより大きな加圧力を受けることができる。
　図１１に示されるように、半導体装置１３０は、セラミックス板４と、セラミックス板４の一方の表面に固定されている基板１と、セラミックス板４の他方の表面に固定されている基板５とを備えている。基板１の第２面１Ｂが、セラミックス板４の一方の表面に固定されている。複数の溝１１Ａは、例えば基板１の第１面１Ａに対するエッチング処理により形成されている。図１２に示されるように、上記エッチング処理は、例えばレジスト等により形成されたマスクパターン６を用いて行われる。マスクパターン６には、溝１１Ａを形成すべき領域に貫通孔６Ａが形成されている。
　基板１、セラミックス板４、及び基板５の各寸法は、特に制限されないが、一例として、セラミックス板４の厚みが０．６４ｍｍ、基板１及び基板５の各々の厚みが０．８ｍｍである。レジストの厚みは、例えば１０μｍ以上２０μｍ以下である。溝１１Ａの深さは、例えば０．２ｍｍである。半導体素子２の厚みは例えば１５０μｍである。焼結性金属接合材３の厚みは例えば３０μｍである。緩衝材８の厚みは例えば５００μｍである。
　実施の形態４．
　図１３及び図１４に示されるように、実施の形態４に係る半導体装置４０は、実施の形態１に係る半導体装置１０と基本的に同様の構成を備え同様の効果を奏するが、段差部１１が溝１１Ａではなく突出部１１Ｂとして形成されている点で、半導体装置１０とは異なる。以下では、半導体装置４０が半導体装置１０とは異なる点を主に説明する。
　突出部１１Ｂは、基板１の第１面１Ａから突出している。突出部１１Ｂの寸法は、特に制限されないが、一例として、突出部１１Ｂの高さが１００μｍ、突出部１１Ｂの幅は５００μｍである。
　緩衝材８の厚みは、例えば半導体素子２の厚みと焼結性金属接合材３の厚みとの和よりも厚い。緩衝材８の厚みは、特に制限されないが、例えば半導体素子２の厚みと焼結性金属接合材３の厚みとの和が１８０μｍである場合に、５００μｍである。
　半導体装置４０では、複数の突出部１１Ｂの各々が平面視において半導体素子２よりも外側に半導体素子２の辺部に沿うように形成されておりかつ平面視において第１面１Ａの外縁よりも内側に配置されているため、緩衝材８は加圧されている状態において半導体素子２の外縁付近にも留まりやすい。具体的には、突出部１１Ｂと加圧ヘッド９との間の間隔は、第１面１Ａにおいて突出部１１Ｂが形成されていない領域と加圧ヘッド９との間の間隔よりも狭いため、突出部１１Ｂと加圧ヘッド９との間の狭小空間よりも内側にある半導体素子実装領域１Ａ１上の緩衝材８は、上記狭小空間を経て当該狭小空間の外部に出にくい。そのため、半導体装置４０においても、半導体装置１０と同様に、半導体素子２は加圧によって損傷しにくく、かつ半導体素子２及び焼結性金属接合材３０は十分な厚みを有する緩衝材８を介して十分な加圧力を受けることができる。その結果、半導体装置４０では、上述した比較例１及び比較例２と比べて、半導体素子２の破損が抑制されていながらも、基板１と焼結性金属接合材３との接合強度および半導体素子２と焼結性金属接合材３との接合強度がそれぞれの接合領域の全体にわたって高められている。
　なお、突出部１１Ｂは、突出部１１Ｂの延在方向と直交する方向における突出部１１Ｂの幅が第１面１Ａから離れるにつれて徐々に広くなる拡幅部を有していてもよい。この場合、突出部１１Ｂの拡幅部が、実施の形態２における溝１１Ａの第１部分１１Ａ１と同様に作用し得る。
　実施の形態５．
　図１５及び図１６に示されるように、実施の形態５に係る半導体装置５０は、実施の形態１に係る半導体装置１０と同様の構成を備える基板１，半導体素子２、及び焼結性金属接合材３と、第１リードフレーム５１と、第２リードフレーム５２と、封止体５３とを備える。以下では、半導体装置５０が半導体装置１０とは異なる点を主に説明する。
　第１リードフレーム５１は、例えば複数の半導体素子２の各々の上記表面電極と導電性接合材５４により接合されている。導電性接合材５４は、導電性を有する任意の接合材であればよいが、例えばはんだである。なお、第１リードフレーム５１は、例えば複数の半導体素子２の各々の上記表面電極と超音波接合されていてもよい。
　第２リードフレーム５２は、例えば基板１のパッド部と図示しない導電性接合材により接合されている。第２リードフレーム５２は、複数の半導体素子２の各々の上記裏面電極と電気的に接続されている上記基板電極と複数のワイヤ５５を介して電気的に接続されている。
　封止体５３は、基板１の第１面１Ａ、焼結性金属接合材３、複数の半導体素子２、及び第１リードフレーム５１及び第２リードフレーム５２の各一部を覆っている。封止体５３の一部は、溝１１Ａの内部に配置されている。溝１１Ａの内部は、例えば封止体５３により充填されている。なお、溝１１Ａの内部には、導電性接合材が入り込んでいてもよい。
　半導体装置５０の製造方法では、第１に、図１７Ａ及び図１７Ｂに示される半導体装置１０が準備される。
　第２に、図１８Ａ及び図１８Ｂに示されるように、第１リードフレーム５１が導電性接合材５４により上記表面電極に接合され、かつ第２リードフレーム５２が導電性接合材により基板１のパッド部に接合される。本工程では、溶融した導電性接合材５４が基板電極上から流出した場合にも、あるいは溶融した導電性接合材がパッド部上から流出した場合にも、流出した導電性接合材は複数の溝１１Ａの内部に流入し得る。そのため、複数の溝１１Ａの各々が、第１リードフレーム５１と接合される導電性接合材５４及び第２リードフレーム５２と接合される導電性接合材の一方が流出して他方と混ざり合って第１リードフレーム５１と第２リードフレーム５２とが電気的に短絡することを防止できる。異なる観点から言えば、本工程では、上記短絡を防止するためのパターンをレジストなどによって第１面１Ａ上に形成する必要がない。
　なお、図１８Ａ及び図１８Ｂに示されるように、半導体装置５０では、平面視において、少なくとも１つの段差部１１が、第１リードフレーム５１と第２リードフレーム５２との間に配置されておりかつ第１リードフレーム５１と第２リードフレーム５２とが並んでいる方向と交差する方向に延びている。平面視において、少なくとも１つの段差部１１は、例えば第１リードフレーム５１と第２リードフレーム５２とが並んでいる方向と直交する方向に延びている。
　第３に、図１９に示されるように、第２リードフレーム５２と裏面電極との間を電気的に接続するワイヤ５５が形成される。ワイヤ５５は、第２リードフレーム５２及び裏面電極の各々と超音波接合される。
　第４に、封止体５３が形成される。封止体５３は、例えばトランスファーモールド法により形成される。この場合、半導体装置１０、並びに半導体装置１０と導電性接合材により接合された第１リードフレーム５１及び第２リードフレーム５２がキャビティ内に収容して加熱される。加熱温度は、例えば約２００℃である。その後、溶融した樹脂がキャビティ内に充填される。溶融した樹脂に加えられる圧力は、例えば１０ＭＰａである。これにより、溶融した樹脂は複数の溝１１Ａの各々の内部にも充填される。キャビティ内に充填された溶融樹脂は冷却されて硬化する。このようにして、半導体装置５０が製造される。
　封止体５３を形成する工程では、基板１を構成する材料と封止体５３を構成する材料との間の線膨張係数差により、基板１と封止体５３との間で膨張量の差及び収縮量の差が生じる。仮に溝１１Ａが基板１の第１面１Ａに形成されていない場合、上記膨張量の差及び収縮量の差が生じることにより、封止体５３が基板１の第１面１Ａから剥離するおそれがある。これに対し、半導体装置５０では、溝１１Ａが基板１の第１面１Ａに形成されており、封止体５３の一部が溝１１Ａの内部に配置されているため、溝１１Ａの内部に入り込んだ封止体５３がアンカー効果を発揮し、封止体５３の上記剥離が抑制され得る。その結果、半導体装置５０は、基板１の第１面１Ａに溝１１Ａが形成されていない半導体装置と比べて、半導体素子２が安定的に保護されるため、長寿命である。
　なお、実施の形態５に係る半導体装置５０における段差部１１は、実施の形態２に係る半導体装置２０もしくは実施の形態３に係る半導体装置１３０における溝１１Ａ、又は実施の形態４に係る半導体装置４０における突出部１１Ｂとして構成されていてもよい。
　半導体装置５０の段差部１１が半導体装置２０の溝１１Ａとして構成されている場合、溶融した導電性接合材又は溶融した樹脂が、溝１１Ａの第１部分１１Ａ１及び第２部分１１Ａ２の各々に流入する。溝１１Ａの一対の第１壁面１３と一対の第２底面１４との接続部において溶融した導電性接合材又は溶融した樹脂の接触角は、溝１１Ａが一対の壁面のみを有する場合と比べて、大きくなる。そのため、溝１１Ａの内部に流入した溶融導電性接合材又は溶融樹脂が、溝１１Ａの外部に流出しにくい。
　実施の形態６．
　図２０及び図２１は、実施の形態６に係る半導体装置６０の平面視ならびに断面図である。図２０及び図２１に示されるように、半導体装置６０は、実施の形態１に係る半導体装置１０と基本的に同様の構成を備え同様の効果を奏するが、段差部１１が第１面１Ａを底面とする凹部６１の内壁面に形成されている点で、半導体装置１０とは異なる。以下では、半導体装置６０が半導体装置１０とは異なる点を主に説明する。
　基板１には、第１面１Ａを底面としかつ第１面１Ａと交差する方向に延びる内壁面を外縁とする凹部６１が形成されている。段差部１１は、凹部６１の内壁面１Ｃを含む。平面視において、半導体素子実装領域１Ａ１は、凹部６１の内壁面１Ｃよりも内側に形成されている。平面視において、凹部６１の内壁面１Ｃは、例えば複数の半導体素子２及び焼結性金属接合材３０を囲むように形成されている。平面視において、凹部６１の内壁面１Ｃは、例えば基板１の外縁につながっていない。平面視において、凹部６１の内壁面１Ｃは、当該内壁面１Ｃと最も近い位置にある半導体素子２の外形線の一部に沿って延びており、好ましくは当該外形線の一部と平行である。
　異なる観点から言えば、基板１は、第１面１Ａから突出している凸部６２を有する。凸部６２は、第１面１Ａを有する基板１の本体部分６３と一体として構成されている。凸部６２は、第１面１Ａと交差する方向に延びる内壁面を内縁とする。段差部１１は、凸部６２の内縁に形成されている。平面視において、凸部６２は、例えば複数の半導体素子２及び焼結性金属接合材３０の全周を囲むように形成されている。
　凹部６１の深さは、半導体素子２の厚みと焼結性金属接合材３の厚みとの合計未満であることが好ましい。より好ましくは、凹部６１の深さは、焼結性金属接合材３の厚みと同等程度である。凹部６１の深さは、例えば５０μｍである。半導体素子２は、導電性接合材を介してリードフレームと接合される表面電極（図示しない）が形成されている表面２Ａと、焼結性金属接合材３０によって接合される裏面電極（図示しない）が形成されている裏面２Ｂとを有している。基板１の電位は半導体素子２の裏面２Ｂの電位と等しい。表面電極と裏面電極との間には電位差が存在する。そのため、凹部６１の内壁面が半導体素子２の表面電極と近づくとショートするおそれがある。つまり、凹部６１の深さが半導体素子２の厚みと焼結性金属接合材３の厚みとの合計と同等程度である場合、凹部６１と半導体素子２の表面電極との距離が十分に長くなければ、これらの間がショートするおそれがある。これに対し、凹部６１の深さが半導体素子２の厚みと焼結性金属接合材３の厚みとの合計未満であれば、上記ショートが起こりにくい。
　なお、平面視において凹部６１の内壁面１Ｃが半導体素子２よりも十分に離れた位置に形成されている場合には、凹部６１の深さは、任意に選択することができ、上記のように制限されない。このようにしても、上記ショート不良が発生する確率を下げることができるためである。
　半導体装置６０における凹部６１は、半導体装置１０における溝１１Ａ及び半導体装置４０における突出部１１Ｂと同様の効果を発揮できる。具体的には、半導体装置６０の製造方法においても、半導体素子２が焼結性金属接合材３により基板１の半導体素子実装領域１Ａ１に接合される際に、基板１、焼結性金属接合材３０、及び半導体素子２が、緩衝材８を介して加圧された状態において加熱される。この状態において、緩衝材８が半導体素子２の外縁付近にも留まりやすいため、半導体素子２は加圧によって損傷しにくく、かつ半導体素子２及び焼結性金属接合材３０は十分な厚みを有する緩衝材８を介して十分な加圧力を受けることができる。その結果、半導体装置６０においても、上述した比較例１及び比較例２と比べて、半導体素子２の破損が抑制されていながらも、基板１と焼結性金属接合材３との接合強度および半導体素子２と焼結性金属接合材３との接合強度がそれぞれの接合領域の全体にわたって高められている。
　半導体装置６０は、半導体装置１０と同様に製造され得る。半導体装置６０の製造方法において、凹部６１は、実施の形態１に係る半導体装置１０の溝１１Ａと同様に、プレス加工によって形成されてもよいし、切削加工及びレーザー加工の少なくともいずれかによって形成されてもよい。
　なお、半導体装置６０において、凹部６１は図２０及び図２１に示される構成に限られるものではない。図２２～図２５は、半導体装置６０の変形例を説明するための図である。
　図２２に示されるように、平面視において、凹部６１の内壁面１Ｃは、第１面１Ａに沿った第１方向において基板１の外縁よりも内側に形成されており、かつ第１面１Ａに沿っておりかつ第１方向と交差する第２方向において基板１の外縁に達していてもよい。平面視において、凹部６１の内壁面１Ｃは、第１方向においてのみ、半導体素子２及び焼結性金属接合材３を挟むように形成されている。
　図２２に示される凹部６１は、図２０に示される凹部６１よりも容易に形成され得る。例えば、図２２に示される凹部６１は、エンドミルを用いた切削加工により形成され得る。
　図２０及び図２２に示される半導体装置６０では、複数（例えば２つ）の半導体素子２に対して１つの凹部６１が形成されているが、個々の半導体素子２に対して１つの凹部６１が形成されていてもよい。異なる観点から言えば、半導体装置６０では、複数の凹部６１が互いに分離されて形成されていてもよい。
　図２３、図２４、及び図２５に示されるように、基板１の第１面１Ａ側には、深さが異なる複数の凹部が形成されていてもよい。基板１には、凹部６１と連なる第２凹部６４が形成されていてもよい。
　図２３及び図２４に示されるように、第２凹部６４の底面１Ｄは、凹部６１の内壁面１Ｃと接続されており、内壁面１Ｃよりも外側に延びていてもよい。平面視において、第２凹部６４の第１内壁面１Ｅは、例えば凹部６１の内壁面１Ｃを囲むように形成されている。異なる観点から言えば、平面視において、凹部６１は、例えば第２凹部６４の内側に形成されている。平面視において、凸部６２は、例えば第２凹部６４の全周を囲むように形成されている。
　なお、第２凹部６４の第１内壁面１Ｅは、第１面１Ａに沿った第１方向において基板１の外縁よりも内側に形成されており、かつ第１面１Ａに沿っておりかつ第１方向と交差する第２方向において基板１の外縁に達していてもよい。この場合において、凹部６１の内壁面１Ｃも、第１面１Ａに沿った第１方向において基板１の外縁よりも内側に形成されており、かつ第１面１Ａに沿っておりかつ第１方向と交差する第２方向において基板１の外縁に達していてもよい。
　図２４に示されるように、基板１の頂面に対する第２凹部６４の底面１Ｄの深さは、基板１の頂面に対する第１面１Ａの深さとは異なる。第２凹部６４の底面１Ｄは、第１面１Ａと直交する方向において第１面１Ａと間隔を空けて配置されている。
　図２４に示されるように、基板１の頂面に対する第２凹部６４の底面１Ｄの深さは、基板１の頂面に対する第１面１Ａの深さよりも浅くてもよい。第２凹部６４の底面１Ｄは、第１面１Ａに対して突出していてもよい。第２凹部６４の底面１Ｄは、第１面１Ａに対して第２面１Ｂとは反対側に配置されていてもよい。この場合、第１面１Ａの外縁と第２凹部６４の底面１Ｄの内縁とは、凹部６１の内壁面１Ｃを介して接続されている。
　図２５に示されるように、基板１の頂面に対する第２凹部６４の底面１Ｄの深さは、基板１の頂面に対する第１面１Ａの深さよりも深くてもよい。第２凹部６４の底面１Ｄは、第１面１Ａに対して凹んでいてもよい。第２凹部６４の底面１Ｄは、第１面１Ａに対して第２面１Ｂ側に配置されていてもよい。この場合、第２凹部６４は、互いに対向する第１内壁面１Ｅ及び第２内壁面１Ｆを有している。第１内壁面１Ｅは、第２凹部６４の底面１Ｄよりも凸部６２側（外側）に配置されている。第２内壁面１Ｆは、第２凹部６４の底面１Ｄよりも半導体素子２側（内側）に配置されている。第１内壁面１Ｅは、凹部６１の内壁面１Ｃと接続されている。例えば、第１内壁面１Ｅは、凹部６１の内壁面１Ｃと同一平面を成すように接続されている。第２内壁面１Ｆは、第１面１Ａの外縁と第２凹部６４の底面１Ｄの内縁との間を接続している。
　なお、凹部６１の第１面１Ａは、第２凹部６４よりも外側に位置する外側部分を有していてもよい。第２凹部６４の第１内壁面１Ｅは、第１面１Ａの外側部分を介して、凹部６１の内壁面１Ｃと接続されていてもよい。
　図２３～図２５に示される半導体装置６０は、図２１及び図２２に示される半導体装置６０と同様に製造され得る。図２４に示される半導体装置６０の製造方法では、例えば、第２凹部６４を形成した後に、凹部６１が形成される。図２５に示される半導体装置６０の製造方法では、例えば、凹部６１を形成した後に、第２凹部６４が形成される。
　図２２～図２５に示される半導体装置６０も、図２０及び図２１に示される半導体装置６０と基本的に同様の構成を備えるため、これと同様の効果を発揮できる。
　なお、図２２に示される半導体装置６０では、凹部６１を形成するための工数が、図２０に示される凹部６１を形成するための工数よりも削減され得る。また、図２４に示される半導体装置６０は、焼結性金属接合材３０が凹部６１及び第２凹部６４の外側に流れ出ることを防止できる。また、図２５に示される半導体装置６０では、第２凹部６４が半導体装置１０の溝１１Ａと同様に作用するため、他の半導体装置６０と比べて、緩衝材８の変形を抑制する効果がより発揮され得る。
　以上のように本開示の実施の形態について説明を行なったが、上述の実施の形態を様々に変形することも可能である。また、本開示の範囲は上述の実施の形態に限定されるものではない。本開示の範囲は、請求の範囲によって示され、請求の範囲と均等の意味および範囲内でのすべての変更を含むことが意図される。
　１　基板、１Ａ　第１面、１Ａ１　半導体素子実装領域、１Ｂ　第２面、２　半導体素子、３，３０　焼結性金属接合材、４　セラミックス板、６　マスクパターン、６Ａ　貫通孔、８　緩衝材、９　加圧ヘッド、１０，２０，４０，５０，１３０　半導体装置、１１　段差部、１１Ａ　溝、１１Ａ１　第１部分、１１Ａ２　第２部分、１１Ｂ　突出部、１２　第１底面、１３　第１壁面、１４　第２底面、１５　第２壁面、１６　第１溝、２１，２２　パンチ、５１　第１リードフレーム、５２　第２リードフレーム、５３　封止体、５４　導電性接合材、５５　ワイヤ、６１　凹部、６２　凸部、６３　本体部分、６４　第２凹部。

Claims (16)

  1. 　第１面を含む基板と、
    　前記第１面上に焼結性金属接合材により接合された少なくとも１つの半導体素子とを備え、
    　前記第１面には、平面視において前記少なくとも１つの半導体素子よりも外側かつ前記基板の外縁よりも内側に少なくとも１つの段差部が形成されており、
    　前記少なくとも１つの段差部は、前記少なくとも１つの半導体素子の外形線の少なくとも一部に沿って延びている、半導体装置。
  2. 　前記平面視において、前記少なくとも１つの半導体素子は複数の辺部と複数の角部とを有しており、
    　前記少なくとも１つの段差部は、複数の段差部であり、
    　前記平面視において、前記複数の段差部の各々は、前記複数の辺部の各々に沿って延びており、かつ互いに間隔を空けて配置されている、請求項１に記載の半導体装置。
  3. 　前記少なくとも１つの段差部は、前記第１面に対して凹んでいる溝であり、
    　前記溝の延在方向に直交する断面において、前記溝は、前記溝の前記第１面に沿った方向の幅が前記第１面に近づくにつれて狭くなっている第１部分と、前記第１部分の前記第１面側に位置する端部と接続されている第２部分とを有し、
    　前記第２部分の前記第１面に沿った方向の幅が前記第１部分の前記第１面に沿った方向の最小幅よりも広い、請求項１または２に記載の半導体装置。
  4. 　前記少なくとも１つの半導体素子と接合されたリードフレームと、
    　前記第１面、前記焼結性金属接合材、前記少なくとも１つの半導体素子、及び前記リードフレームを覆う封止体とをさらに備え、
    　前記封止体の一部は前記溝の内部に配置されている、請求項３に記載の半導体装置。
  5. 　前記リードフレームは、前記少なくとも１つの半導体素子と導電性接合材により接合されており、
    　前記導電性接合材の一部は前記溝の内部に配置されている、請求項４に記載の半導体装置。
  6. 　前記少なくとも１つの半導体素子は、複数の半導体素子であり、
    　前記複数の半導体素子は、前記第１面に沿った第１方向に互いに間隔を空けて並んで配置されており、
    　前記少なくとも１つの段差部は、前記平面視において前記複数の半導体素子のうち前記第１方向の最も外側に配置された１組の前記半導体素子よりも外側に配置されている、請求項１～５のいずれか１項に記載の半導体装置。
  7. 　前記少なくとも１つの段差部は、前記平面視において前記焼結性金属接合材よりも前記第１面の前記外縁側に配置されている、請求項１～６のいずれか１項に記載の半導体装置。
  8. 　前記基板には、前記第１面を底面とする凹部が形成されており、
    　前記凹部の内壁面は、前記少なくとも１つの半導体素子の外形線の少なくとも一部に沿って延びており、
    　前記少なくとも１つの段差部は、前記凹部の前記内壁面を含む、請求項１又は２に記載の半導体装置。
  9. 　前記平面視において、前記凹部の前記内壁面は、前記少なくとも１つの半導体素子の全周を囲むように形成されている、請求項８に記載の半導体装置。
  10. 　前記平面視において、前記凹部の前記内壁面は、前記第１面に沿った第１方向において前記基板の外縁よりも内側に形成されており、かつ前記第１面に沿っておりかつ第１方向と交差する第２方向において前記基板の前記外縁に達している、請求項８に記載の半導体装置。
  11. 　前記基板には、前記凹部と連なっている第２凹部が形成されており、
    　前記第２凹部の底面は、前記第１面と直交する方向において前記第１面と間隔を空けて配置されている、請求項８～１０のいずれか１項に記載の半導体装置。
  12. 　少なくとも１つの半導体素子実装領域を有する第１面を含む基板を準備する工程と、
    　前記基板の前記第１面上に、平面視において前記少なくとも１つの半導体素子実装領域よりも外側かつ前記基板の外縁よりも内側に少なくとも１つの段差部を形成する工程と、
    　前記少なくとも１つの半導体素子実装領域に焼結性金属接合材を供給する工程と、
    　前記焼結性金属接合材上に半導体素子を配置する工程と、
    　前記半導体素子上に緩衝材を配置して、前記基板、前記焼結性金属接合材、及び前記半導体素子を、前記緩衝材によって加圧しながら加熱する工程とを備え、
    　前記少なくとも１つの段差部は、前記半導体素子の外形線の少なくとも一部に沿って延びる壁面を有し、
    　前記加熱する工程では、前記緩衝材が前記少なくとも１つの段差部の前記壁面と接している状態が前記加圧により実現される、半導体装置の製造方法。
  13. 　前記少なくとも１つの段差部は、前記第１面に対して凹んでいる溝であり、
    　前記加熱する工程では、前記緩衝材が前記溝の底面に接するまで前記加圧が行われる、請求項１２に記載の半導体装置の製造方法。
  14. 　前記溝の前記第１面からの深さは、前記緩衝材の厚みから、前記半導体素子及び前記焼結性金属接合材の厚みの和を差し引いた値以下である、請求項１３に記載の半導体装置の製造方法。
  15. 　前記少なくとも１つの段差部を形成する工程は、前記第１面に沿った方向において第１の幅を有する第１溝を形成する工程と、前記第１の幅よりも広い第２の幅を有するパンチにより前記第１溝を押圧する工程とを含む、請求項１３又は１４に記載の半導体装置の製造方法。
  16. 　導電性接合材により前記半導体素子にリードフレームを接合する工程と、
    　前記第１面、前記少なくとも１つの段差部、前記焼結性金属接合材、前記半導体素子、及び前記リードフレームを覆う封止体を形成する工程とをさらに備える、請求項１２～１５のいずれか１項に記載の半導体装置の製造方法。
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