JP4700045B2 - 半導体素子の製造方法 - Google Patents
半導体素子の製造方法 Download PDFInfo
- Publication number
- JP4700045B2 JP4700045B2 JP2007294819A JP2007294819A JP4700045B2 JP 4700045 B2 JP4700045 B2 JP 4700045B2 JP 2007294819 A JP2007294819 A JP 2007294819A JP 2007294819 A JP2007294819 A JP 2007294819A JP 4700045 B2 JP4700045 B2 JP 4700045B2
- Authority
- JP
- Japan
- Prior art keywords
- layer
- oxide film
- silicon
- silicon carbide
- main surface
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
- 239000004065 semiconductor Substances 0.000 title claims description 22
- 238000004519 manufacturing process Methods 0.000 title claims description 17
- 239000000758 substrate Substances 0.000 claims description 111
- HBMJWWWQQXIZIP-UHFFFAOYSA-N silicon carbide Chemical compound [Si+]#[C-] HBMJWWWQQXIZIP-UHFFFAOYSA-N 0.000 claims description 77
- 229910010271 silicon carbide Inorganic materials 0.000 claims description 76
- 229910052710 silicon Inorganic materials 0.000 claims description 57
- 239000010703 silicon Substances 0.000 claims description 57
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 55
- 239000012535 impurity Substances 0.000 claims description 40
- 230000015572 biosynthetic process Effects 0.000 claims description 25
- 238000009792 diffusion process Methods 0.000 claims description 25
- 238000010438 heat treatment Methods 0.000 claims description 15
- 238000002513 implantation Methods 0.000 claims description 13
- 238000002347 injection Methods 0.000 claims description 11
- 239000007924 injection Substances 0.000 claims description 11
- 230000003213 activating effect Effects 0.000 claims description 2
- 239000010410 layer Substances 0.000 description 114
- 239000010408 film Substances 0.000 description 65
- 238000000034 method Methods 0.000 description 22
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 description 8
- 229910052782 aluminium Inorganic materials 0.000 description 7
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 7
- 230000003647 oxidation Effects 0.000 description 6
- 238000007254 oxidation reaction Methods 0.000 description 6
- 238000000206 photolithography Methods 0.000 description 5
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 5
- 229920005591 polysilicon Polymers 0.000 description 5
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 4
- 239000007772 electrode material Substances 0.000 description 4
- 238000005530 etching Methods 0.000 description 4
- 229910052757 nitrogen Inorganic materials 0.000 description 4
- 229910052698 phosphorus Inorganic materials 0.000 description 4
- 239000011574 phosphorus Substances 0.000 description 4
- 238000000151 deposition Methods 0.000 description 3
- 230000008021 deposition Effects 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
- 229910052739 hydrogen Inorganic materials 0.000 description 3
- 239000001257 hydrogen Substances 0.000 description 3
- 238000010030 laminating Methods 0.000 description 3
- OKTJSMMVPCPJKN-UHFFFAOYSA-N Carbon Chemical compound [C] OKTJSMMVPCPJKN-UHFFFAOYSA-N 0.000 description 2
- UFHFLCQGNIYNRP-UHFFFAOYSA-N Hydrogen Chemical compound [H][H] UFHFLCQGNIYNRP-UHFFFAOYSA-N 0.000 description 2
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 2
- 229910052799 carbon Inorganic materials 0.000 description 2
- 230000015556 catabolic process Effects 0.000 description 2
- 238000005229 chemical vapour deposition Methods 0.000 description 2
- 150000003376 silicon Chemical class 0.000 description 2
- 229910052814 silicon oxide Inorganic materials 0.000 description 2
- 239000002344 surface layer Substances 0.000 description 2
- 238000001039 wet etching Methods 0.000 description 2
- 229910004298 SiO 2 Inorganic materials 0.000 description 1
- 239000002253 acid Substances 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 239000013078 crystal Substances 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 238000001312 dry etching Methods 0.000 description 1
- 230000008020 evaporation Effects 0.000 description 1
- 238000001704 evaporation Methods 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- -1 hydrogen ions Chemical class 0.000 description 1
- 150000002500 ions Chemical class 0.000 description 1
- 229910044991 metal oxide Inorganic materials 0.000 description 1
- 150000004706 metal oxides Chemical class 0.000 description 1
- 238000005498 polishing Methods 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- 239000010409 thin film Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
- H01L21/0445—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising crystalline silicon carbide
- H01L21/048—Making electrodes
- H01L21/049—Conductor-insulator-semiconductor electrodes, e.g. MIS contacts
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
- H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
- H01L29/42372—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
- H01L29/4916—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET the conductor material next to the insulator being a silicon layer, e.g. polysilicon doped with boron, phosphorus or nitrogen
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66053—Multistep manufacturing processes of devices having a semiconductor body comprising crystalline silicon carbide
- H01L29/66068—Multistep manufacturing processes of devices having a semiconductor body comprising crystalline silicon carbide the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/20—Deposition of semiconductor materials on a substrate, e.g. epitaxial growth solid phase epitaxy
- H01L21/2003—Deposition of semiconductor materials on a substrate, e.g. epitaxial growth solid phase epitaxy characterised by the substrate
- H01L21/2007—Bonding of semiconductor wafers to insulating substrates or to semiconducting substrates using an intermediate insulating layer
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10S438/00—Semiconductor device manufacturing: process
- Y10S438/931—Silicon carbide semiconductor
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Ceramic Engineering (AREA)
- Chemical & Material Sciences (AREA)
- Crystallography & Structural Chemistry (AREA)
- Manufacturing & Machinery (AREA)
- Electrodes Of Semiconductors (AREA)
Description
本発明は、炭化珪素基板上に形成される高耐圧パワーＭＯＳＦＥＴ等の半導体素子の製造方法に関する。
従来の炭化珪素基板に形成される半導体素子は、炭化珪素からなる種基板上にエピタキシャル成長法により炭化珪素層を形成した炭化珪素基板に、Ｎ型不純物を低濃度に拡散させたＮドリフト拡散層を形成し、そのＮドリフト拡散層上にフォトリソグラフィによりＰウェル層の形成領域を露出させたレジストマスクを形成して、アルミニウムからなるＰ型不純物を低濃度にイオン注入したＰ低濃度注入層を形成した後に、炭化珪素基板の上面をカーボン膜で覆って、ステップバンチングと呼ばれる凹凸の形成を防止しながら、１６００℃以上の高温の熱処理によりＰ低濃度注入層を活性化させてＰウェル層を形成しておき、ＭＯＳＦＥＴを形成する場合は、カーボン膜の除去後に、炭化珪素基板の上面を熱酸化してゲート酸化膜を形成している（例えば、特許文献１参照。）。
上記のステップバンチングは、炭化珪素基板が１６００℃以上の高温に曝された場合に、結晶格子間のシリコンが蒸発して表面に形成される凹凸であって、耐熱温度の高い炭化珪素基板を用いた場合に生ずる特有の現象である。
特開２００５−３５３７７１号公報（第２頁段落００１２、第５頁段落００２６−第６頁段落００３５、第１図）
しかしながら、上述した従来の技術においては、ＭＯＳＦＥＴのゲート酸化膜を形成するときに、熱酸化法により熱酸化膜を形成しているため、通常１６００℃以上の処理温度を必要とする炭化珪素基板における熱酸化膜の形成においては、熱酸化により形成される酸化シリコンからなるゲート酸化膜と、炭化珪素基板との界面にステップバンチングが形成され、これが形成されると、チャネル領域の電荷の移動度が低下してチャネル抵抗が増大し、半導体素子の素子特性を低下させてしまうという問題がある。
本発明は、上記の問題点を解決するためになされたもので、ゲート酸化膜と炭化珪素基板との界面の平坦性を確保しながら、炭化珪素基板上に熱酸化膜からなるゲート酸化膜を形成する手段を提供することを目的とする。
本発明は、上記課題を解決するために、半導体素子の製造方法が、第１の主面および前記第１の主面と反対側の面である第２の主面を有する炭化珪素基板であって、第１導電型不純物を拡散させて前記第２の主面に形成されたドレイン層と、前記ドレイン層が形成された部分以外の前記炭化珪素基板に、前記第１導電型不純物を前記ドレイン層より低濃度に拡散させたドリフト拡散層を有する前記炭化珪素基板と、第３の主面および前記第３の主面と反対側の面である第４の主面を有するシリコン基板であって、前記第１導電型不純物を拡散させたシリコン層、および前記シリコン層の前記第３の主面上に形成された熱酸化膜を有する前記シリコン基板と、を準備する工程と、前記第１の主面に、素子形成領域を設定すると共に、前記素子形成領域の両側の縁部に前記第１導電型不純物とは逆型の第２導電型不純物を注入して、互いに離間した低濃度注入層を形成する工程と、前記両側の低濃度注入層に、第１導電型不純物を前記ドリフト拡散層より高濃度に注入して高濃度注入層を形成する工程と、熱処理により、前記低濃度注入層および前記高濃度注入層を活性化させて、ウェル層および前記ウェル層に取り囲まれたソース層を形成する工程と、前記ウェル層およびソース層が形成された前記炭化珪素基板の第１の主面を、平坦化する工程と、平坦化された前記炭化珪素基板の前記第１の主面に、前記シリコン基板の前記第３の主面上に形成された熱酸化膜を重ね合せて貼合せる工程と、貼合せた前記シリコン基板の前記シリコン層を除去し、前記炭化珪素基板上に前記熱酸化膜からなるゲート酸化膜を形成する工程と、を備えることを特徴とする。
これにより、本発明は、熱酸化膜からなるゲート酸化膜の形成を比較的低温の熱処理により行うことができ、ゲート酸化膜と炭化珪素基板との界面に生ずるステップバンチングの形成を防止して、界面の平坦性を確保しながら、炭化珪素基板上に熱酸化膜からなるゲート酸化膜を形成することができるという効果が得られる。
以下に、図面を参照して本発明による半導体素子の製造方法の実施例について説明する。
図１は実施例１の半導体素子の断面を示す説明図、図２、図３は実施例１の半導体素子の製造方法を示す説明図である。
図１において、１は半導体素子としてのＭＯＳＦＥＴ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）である。本実施例では、高耐圧のＮチャネルＭＯＳＦＥＴである。
図１において、１は半導体素子としてのＭＯＳＦＥＴ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）である。本実施例では、高耐圧のＮチャネルＭＯＳＦＥＴである。
２は、第１の主面としての上面および第１の主面の反対側の面である第２の主面としての下面を有する炭化珪素基板であり、炭化珪素（ＳｉＣ）からなる種基板上に、エピタキシャル成長法により、炭化珪素からなる炭化珪素層を成長させて形成される。
また、炭化珪素基板２の下面は、本実施例の第１導電型不純物である窒素（Ｎ）等のＮ型不純物を高濃度に拡散させたドレイン層３が形成されており、炭化珪素基板２のドレイン層３を除く窒素（Ｎ）等のＮ型不純物をドレイン層３より低濃度に拡散させた部位が、本実施例のＭＯＳＦＥＴ１のドリフト拡散層４（以下、Ｎドリフト拡散層４という。）として機能する。
また、炭化珪素基板２の下面は、本実施例の第１導電型不純物である窒素（Ｎ）等のＮ型不純物を高濃度に拡散させたドレイン層３が形成されており、炭化珪素基板２のドレイン層３を除く窒素（Ｎ）等のＮ型不純物をドレイン層３より低濃度に拡散させた部位が、本実施例のＭＯＳＦＥＴ１のドリフト拡散層４（以下、Ｎドリフト拡散層４という。）として機能する。
本実施例の炭化珪素基板２には、ＭＯＳＦＥＴ１を形成するための、素子形成領域５が設定されている。
６は低濃度拡散層としてのウェル層であり、素子形成領域５の縁部の領域の炭化珪素基板２の上面に、Ｎ型とは逆型の本実施例の第２導電型不純物であるアルミニウム（Ａｌ）等のＰ型不純物を低濃度に注入して形成された低濃度注入層６ａ（以下、Ｐ低濃度注入層６ａという。）のＰ型不純物を１６００℃以上の高温の熱処理により拡散させて形成された拡散層（以下、Ｐウェル層６という。）である。
６は低濃度拡散層としてのウェル層であり、素子形成領域５の縁部の領域の炭化珪素基板２の上面に、Ｎ型とは逆型の本実施例の第２導電型不純物であるアルミニウム（Ａｌ）等のＰ型不純物を低濃度に注入して形成された低濃度注入層６ａ（以下、Ｐ低濃度注入層６ａという。）のＰ型不純物を１６００℃以上の高温の熱処理により拡散させて形成された拡散層（以下、Ｐウェル層６という。）である。
８はソース層であり、素子形成領域５の端部の領域のＰ低濃度注入層６ａの表層に、リン（Ｐ）等のＮ型不純物をＮドリフト層４より高濃度に注入して形成された高濃度注入層８ａ（以下、Ｎ高濃度注入層８ａという。）のＮ型不純物を１６００℃以上の高温の熱処理により拡散させて形成された拡散層である。
本実施例のソース層８は、素子形成領域５の両側にＰウェル層６に取り囲まれた状態で形成され、これらのＰウェル層６は、Ｎドリフト拡散層４を挟んで、互いに離間して配置されている。
本実施例のソース層８は、素子形成領域５の両側にＰウェル層６に取り囲まれた状態で形成され、これらのＰウェル層６は、Ｎドリフト拡散層４を挟んで、互いに離間して配置されている。
１０はゲート電極であり、Ｎ型不純物を比較的高濃度に含有するポリシリコン等の電極材料からなる電極であって、炭化珪素基板２上のソース層８を除く領域、つまりソース層８の間のＰウェル層６およびＮドリフト拡散層４が形成された領域上に形成され、ゲート酸化膜１１を挟んで炭化珪素基板２に対向配置されている。
本実施例のゲート酸化膜１１は、図３に示すように、シリコン（Ｓｉ）で形成されたシリコン層からなる、第３の主面としての一の面および第３の主面の反対側の面である第４の主面としての他の面を有するシリコン基板１３の一の面に、熱酸化法により、酸化シリコン（ＳｉＯ２）からなる熱酸化膜１１ａを形成しておき、その熱酸化膜１１ａを、貼合せ法により、炭化珪素基板２の上面に貼合せて形成された薄い膜厚の絶縁膜であって、炭化珪素基板２のＰウェル層６およびＮドリフト拡散層４と、ゲート電極１０との間に配置される。
本実施例のゲート酸化膜１１は、図３に示すように、シリコン（Ｓｉ）で形成されたシリコン層からなる、第３の主面としての一の面および第３の主面の反対側の面である第４の主面としての他の面を有するシリコン基板１３の一の面に、熱酸化法により、酸化シリコン（ＳｉＯ２）からなる熱酸化膜１１ａを形成しておき、その熱酸化膜１１ａを、貼合せ法により、炭化珪素基板２の上面に貼合せて形成された薄い膜厚の絶縁膜であって、炭化珪素基板２のＰウェル層６およびＮドリフト拡散層４と、ゲート電極１０との間に配置される。
上記の構成のＭＯＳＦＥＴ１のチャネルは、ゲート酸化膜１１を挟んでゲート電極１０と対向するＰウェル層６の表層に形成される。
以下に、図２、図３にＰで示す工程に従って、本実施例の半導体素子の製造方法について説明する。
Ｐ１（図２）、下面にＮ型不純物（本実施例では、窒素）を高濃度に拡散させたドレイン層３、およびドレイン層３が形成された部分以外の炭化珪素基板２に、Ｎ型不純物（本実施例では、窒素）をドレイン層３より低濃度に拡散させたＮドリフト拡散層４を有する炭化珪素基板２と、シリコン層の一の面に熱酸化法により形成された熱酸化膜１１ａを有するシリコン基板１３（図３参照）とを準備し、その炭化珪素基板２に素子形成領域５を設定する。
以下に、図２、図３にＰで示す工程に従って、本実施例の半導体素子の製造方法について説明する。
Ｐ１（図２）、下面にＮ型不純物（本実施例では、窒素）を高濃度に拡散させたドレイン層３、およびドレイン層３が形成された部分以外の炭化珪素基板２に、Ｎ型不純物（本実施例では、窒素）をドレイン層３より低濃度に拡散させたＮドリフト拡散層４を有する炭化珪素基板２と、シリコン層の一の面に熱酸化法により形成された熱酸化膜１１ａを有するシリコン基板１３（図３参照）とを準備し、その炭化珪素基板２に素子形成領域５を設定する。
Ｐ２（図２）、炭化珪素基板２のＮドリフト拡散層４の上面に、フォトリソグラフィにより、素子形成領域５の縁部のＰ低濃度拡散層６ａの形成領域のＮドリフト拡散層４を露出させたレジストマスクを形成し、これをマスクとして、Ｐ型不純物（本実施例では、アルミニウム）を低濃度に注入してＰ低濃度注入層６ａを形成する。
そして、前記のレジストマスクの除去後に、フォトリソグラフィにより、素子形成領域５のＰ低濃度拡散層６ａの端部のＮ高濃度注入層８ａの形成領域のＰ低濃度拡散層６ａを露出させたレジストマスクを形成し、これをマスクとして、Ｎ型不純物（本実施例では、リン）を炭化珪素基板２より高濃度に注入してＮ高濃度注入層８ａを形成し、前記のレジストマスクを除去する。
そして、前記のレジストマスクの除去後に、フォトリソグラフィにより、素子形成領域５のＰ低濃度拡散層６ａの端部のＮ高濃度注入層８ａの形成領域のＰ低濃度拡散層６ａを露出させたレジストマスクを形成し、これをマスクとして、Ｎ型不純物（本実施例では、リン）を炭化珪素基板２より高濃度に注入してＮ高濃度注入層８ａを形成し、前記のレジストマスクを除去する。
Ｐ３（図２）、１６００℃以上（本実施例では１６００〜１８００℃）の高温の熱処理により、Ｐ低濃度注入層６ａおよびＮ高濃度注入層８ａのそれぞれの不純物を活性化させて、Ｐ型不純物を低濃度に拡散させたＰウェル層６と、Ｎ型不純物を高濃度に拡散させたソース層８とを形成する。
そして、ＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）法により、Ｐウェル層６およびソース層８が形成された炭化珪素基板２の上面を研磨して、高温の熱処理により炭化珪素基板２の上面に形成されたステップバンチングを除去し平坦化する。
そして、ＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）法により、Ｐウェル層６およびソース層８が形成された炭化珪素基板２の上面を研磨して、高温の熱処理により炭化珪素基板２の上面に形成されたステップバンチングを除去し平坦化する。
Ｐ４（図３）、予め準備したシリコン基板１３の一の面に形成された熱酸化膜１１ａを、平坦化された炭化珪素基板２の上面に重ね合せ、シリコン基板１３の他の面を押圧して仮接合し、その後に比較的低温（本実施例では、１１００〜１３００℃）の熱処理を施して強固に接合させる貼合せ法により、炭化珪素基板２の上面に熱酸化膜１１ａを貼合せる。
Ｐ５（図３）、シリコン基板１３と炭化珪素基板２の貼合せ後に、ウェットエッチングによりシリコン基板１３のシリコン層を除去し、熱酸化膜１１ａを露出させて、炭化珪素基板２上の全面に熱酸化膜１１ａからなるゲート酸化膜１１を形成する。
Ｐ６（図３）、ＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法により、ゲート酸化膜１１上の全面に、Ｎ型不純物（本実施例では、リン）を高濃度に含有したポリシリコンを比較的厚く堆積して電極材料層を形成し、フォトリソグラフィにより電極材料層上に、素子形成領域５のソース層８の間のゲート電極１０の形成領域を覆うレジストマスクを形成し、これをマスクとして、電極材料層およびゲート酸化膜１１を異方性エッチングにより除去し、炭化珪素基板２のソース層８の上面を露出させてゲート電極１０を形成する。
Ｐ６（図３）、ＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法により、ゲート酸化膜１１上の全面に、Ｎ型不純物（本実施例では、リン）を高濃度に含有したポリシリコンを比較的厚く堆積して電極材料層を形成し、フォトリソグラフィにより電極材料層上に、素子形成領域５のソース層８の間のゲート電極１０の形成領域を覆うレジストマスクを形成し、これをマスクとして、電極材料層およびゲート酸化膜１１を異方性エッチングにより除去し、炭化珪素基板２のソース層８の上面を露出させてゲート電極１０を形成する。
その後に、アルミニウム等の導電材料により、ソース層８およびゲート電極１０に電気的に接続する図示しないソースコンタクトおよびゲートコンタクト等を形成して、図１に示す本実施例のＭＯＳＦＥＴ１が形成される。
このように、本実施例の炭化珪素基板２を用いたＭＯＳＦＥＴ１の製造方法においては、炭化珪素基板２に、ドレイン層３、Ｐウェル層６、ソース層８等の１６００℃以上の高温の熱処理を要する拡散層を予め形成しておき、これによりステップバンチングが生じた炭化珪素基板２の上面をＣＭＰ法により研磨して平坦化し、その後に炭化珪素基板２の上面に、シリコン基板１３に熱酸化法により形成しておいた熱酸化膜１１ａを１２００℃程度の低温の熱処理により貼合せて熱酸化膜１１ａからなるゲート酸化膜１１を形成するので、ゲート酸化膜１１の形成時に、ゲート酸化膜１１と炭化珪素基板２との界面にステップバンチングが生じることはなく、界面の平坦性を確保しながら、炭化珪素基板２上に熱酸化膜１１ａからなるゲート酸化膜１１を形成することが可能になり、チャネル領域における電荷の移動度の低下を防止してチャネル抵抗を低減することができ、ＭＯＳＦＥＴ１の素子特性を向上させることができる。
このように、本実施例の炭化珪素基板２を用いたＭＯＳＦＥＴ１の製造方法においては、炭化珪素基板２に、ドレイン層３、Ｐウェル層６、ソース層８等の１６００℃以上の高温の熱処理を要する拡散層を予め形成しておき、これによりステップバンチングが生じた炭化珪素基板２の上面をＣＭＰ法により研磨して平坦化し、その後に炭化珪素基板２の上面に、シリコン基板１３に熱酸化法により形成しておいた熱酸化膜１１ａを１２００℃程度の低温の熱処理により貼合せて熱酸化膜１１ａからなるゲート酸化膜１１を形成するので、ゲート酸化膜１１の形成時に、ゲート酸化膜１１と炭化珪素基板２との界面にステップバンチングが生じることはなく、界面の平坦性を確保しながら、炭化珪素基板２上に熱酸化膜１１ａからなるゲート酸化膜１１を形成することが可能になり、チャネル領域における電荷の移動度の低下を防止してチャネル抵抗を低減することができ、ＭＯＳＦＥＴ１の素子特性を向上させることができる。
また、ゲート酸化膜１１の形成前に、高温の熱処理を要する工程を全て終えておくので、ゲート酸化膜１１の形成後に、炭化珪素基板２との界面にステップバンチングによる欠陥が生じることはなく、素子特性に優れたＭＯＳＦＥＴ１を形成することができる。
なお、上記工程Ｐ５においては、シリコン基板１３のシリコン層をウェットエッチングにより除去するとして説明したが、シリコン基板１３に熱酸化膜１１ａを形成した後に、熱酸化膜１１ａから離間した位置に水素イオンを注入して水素注入層を形成しておき、炭化珪素基板２と熱酸化膜１１ａとの仮接合後に、５００℃程度の熱処理によって水素注入層を剥離させ、熱酸化膜１１ａ上に残留したシリコン層を、ドライエッチングまたはＣＭＰ法により除去して熱酸化膜１１ａを露出させた後に、１２００℃程度の低温の熱処理により熱酸化膜を強固に接合するようにしてもよい。このようにすれば、シリコン基板１３のシリコン層の除去時間の短縮化を図ることができる。
なお、上記工程Ｐ５においては、シリコン基板１３のシリコン層をウェットエッチングにより除去するとして説明したが、シリコン基板１３に熱酸化膜１１ａを形成した後に、熱酸化膜１１ａから離間した位置に水素イオンを注入して水素注入層を形成しておき、炭化珪素基板２と熱酸化膜１１ａとの仮接合後に、５００℃程度の熱処理によって水素注入層を剥離させ、熱酸化膜１１ａ上に残留したシリコン層を、ドライエッチングまたはＣＭＰ法により除去して熱酸化膜１１ａを露出させた後に、１２００℃程度の低温の熱処理により熱酸化膜を強固に接合するようにしてもよい。このようにすれば、シリコン基板１３のシリコン層の除去時間の短縮化を図ることができる。
以上説明したように、本実施例では、第１の主面（上面）および第１の主面と反対側の面である第２の主面（下面）を有し、Ｎ型不純物を拡散させた炭化珪素基板であって、第１の主面に、前記Ｎ型不純物を拡散させたソース層、および前記ソース層を取り囲みかつ前記Ｎ型不純物とは逆型のＰ型不純物を拡散させたＰウェル層が形成された炭化珪素基板を準備すると共に、第３の主面（一の面）および第３の主面と反対側の面である第４の主面（他の面）を有するシリコン基板であって、第３の主面に熱酸化膜が形成されたシリコン基板を準備し、第１の主面と第３の主面を貼合せるようにしたことによって、熱酸化膜からなるゲート酸化膜の形成を比較的低温の熱処理により行うことができ、ゲート酸化膜と炭化珪素基板との界面に生ずるステップバンチングの形成を防止して、界面の平坦性を確保しながら、炭化珪素基板上に熱酸化膜からなるゲート酸化膜を形成することが可能になり、チャネル領域における電荷の移動度の低下を防止してチャネル抵抗を低減することができ、ＭＯＳＦＥＴの素子特性を向上させることができる。
図４、図５は実施例１の半導体素子の製造方法を示す説明図である。
なお、上記実施例１と同様の部分は、同一の符号を付してその説明を省略する。
本実施例の予め準備するシリコン基板２１（図５参照）には、シリコン層の一の面に、上記実施例１のシリコン基板１３と同様の熱酸化膜１１ａが形成され、そのシリコン層には、Ｎ型不純物（本実施例では、リン）が予め高濃度（本実施例では、１×１０２０／ｃｍ３以上）に拡散されており、このシリコン層を用いてゲート電極２２が形成される。
なお、上記実施例１と同様の部分は、同一の符号を付してその説明を省略する。
本実施例の予め準備するシリコン基板２１（図５参照）には、シリコン層の一の面に、上記実施例１のシリコン基板１３と同様の熱酸化膜１１ａが形成され、そのシリコン層には、Ｎ型不純物（本実施例では、リン）が予め高濃度（本実施例では、１×１０２０／ｃｍ３以上）に拡散されており、このシリコン層を用いてゲート電極２２が形成される。
以下に、図４、図５にＰＡで示す工程に従って、本実施例の半導体素子の製造方法について説明する。
ＰＡ１（図５）、上記実施例１と同様のドレイン層３およびＮドリフト拡散層４を有する炭化珪素基板２と、Ｎ型不純物を高濃度に拡散させたシリコン層の一の面に熱酸化法により形成された熱酸化膜１１ａを有するシリコン基板２１（図５参照）とを準備し、その炭化珪素基板２に素子形成領域５を設定する。
ＰＡ１（図５）、上記実施例１と同様のドレイン層３およびＮドリフト拡散層４を有する炭化珪素基板２と、Ｎ型不純物を高濃度に拡散させたシリコン層の一の面に熱酸化法により形成された熱酸化膜１１ａを有するシリコン基板２１（図５参照）とを準備し、その炭化珪素基板２に素子形成領域５を設定する。
その後の工程ＰＡ２（図４）〜ＰＡ４（図５）の作動は、上記実施例１の工程Ｐ２（図２）〜Ｐ４（図３）の作動と同様であるので、その説明を省略する。
この場合に、工程ＰＡ４においては、炭化珪素基板２の上面にシリコン基板２１を重ね合せて、炭化珪素基板２の上面に熱酸化膜１１ａを貼合せる。
ＰＡ５（図５）、シリコン基板２１と炭化珪素基板２の貼合せ後に、フォトリソグラフィによりシリコン基板２１の他の面上に、素子形成領域５のソース層８の間のゲート電極２２の形成領域を覆うレジストマスクを形成し、これをマスクとして、シリコン基板２１のシリコン層および熱酸化膜１１ａを異方性エッチングにより除去し、炭化珪素基板２のソース層８の上面を露出させ、熱酸化膜１１ａからなるゲート酸化膜１１を挟んで、炭化珪素基板２のＰウェル層６およびＮドリフト拡散層４に対向するゲート電極２２を形成する。
この場合に、工程ＰＡ４においては、炭化珪素基板２の上面にシリコン基板２１を重ね合せて、炭化珪素基板２の上面に熱酸化膜１１ａを貼合せる。
ＰＡ５（図５）、シリコン基板２１と炭化珪素基板２の貼合せ後に、フォトリソグラフィによりシリコン基板２１の他の面上に、素子形成領域５のソース層８の間のゲート電極２２の形成領域を覆うレジストマスクを形成し、これをマスクとして、シリコン基板２１のシリコン層および熱酸化膜１１ａを異方性エッチングにより除去し、炭化珪素基板２のソース層８の上面を露出させ、熱酸化膜１１ａからなるゲート酸化膜１１を挟んで、炭化珪素基板２のＰウェル層６およびＮドリフト拡散層４に対向するゲート電極２２を形成する。
その後に、上記実施例１と同様にして、図示しないソースコンタクトおよびゲートコンタクト等を形成して、本実施例のＭＯＳＦＥＴ１が形成される。
上記のように、本実施例のゲート電極２２は、予めＮ型不純物を高濃度に拡散させたシリコン基板２１のシリコン層をエッチングして形成するので、実施例１におけるゲート電極１０を形成するためのポリシリコンの堆積工程を省略することが可能になり、工程数を削減してＭＯＳＦＥＴ１の製造方法の簡素化を図ることができる。
上記のように、本実施例のゲート電極２２は、予めＮ型不純物を高濃度に拡散させたシリコン基板２１のシリコン層をエッチングして形成するので、実施例１におけるゲート電極１０を形成するためのポリシリコンの堆積工程を省略することが可能になり、工程数を削減してＭＯＳＦＥＴ１の製造方法の簡素化を図ることができる。
以上説明したように、本実施例では、上記実施例１と同様の効果に加えて、Ｎ型不純物を高濃度に拡散させたシリコン層の一の面に熱酸化膜が形成されたシリコン基板を準備しておき、このシリコン基板の熱酸化膜を炭化珪素基板の上面に貼合せた後に、シリコン基板のシリコン層および炭化珪素基板上に貼合された熱酸化膜をエッチングして、炭化珪素基板上のソース層間に、熱酸化膜からなるゲート酸化膜を挟んで炭化珪素基板に対向するゲート電極を形成するようにしたことによって、ゲート電極を形成するためのポリシリコンの堆積工程を省略することが可能になり、工程数を削減してＭＯＳＦＥＴの製造方法の簡素化を図ることができる。
なお、本実施例においては、炭化珪素基板に貼合せる基板として、Ｎ型不純物を高濃度に拡散させたシリコン層を有するシリコン基板を用いるとして説明したが、一の面を酸化させた金属アルミニウムからなるアルミニウム基板を用いるようにしてもよい。このようにしても、アルミニウム基板をエッチングして、アルミニウムからなるゲート電極を形成することができ、ポリシリコンの堆積工程を省略することが可能になる。
上記各実施例においては、半導体素子はＮチャネルＭＯＳＦＥＴであるとして説明したが、半導体素子は前記に限らず、上記の各拡散層の極性を逆にしたＰチャネルＭＯＳＦＥＴに本発明を適用しても、上記と同様の効果を得ることができる。
１ ＭＯＳＦＥＴ
２ 炭化珪素基板
３ ドレイン層
４ ドリフト層
５ 素子形成領域
６ ウェル層
６ａ 低濃度注入層
８ ソース層
８ａ 高濃度注入層
１０、２２ ゲート電極
１１ ゲート酸化膜
１１ａ 熱酸化膜
１３、２１ シリコン基板
２ 炭化珪素基板
３ ドレイン層
４ ドリフト層
５ 素子形成領域
６ ウェル層
６ａ 低濃度注入層
８ ソース層
８ａ 高濃度注入層
１０、２２ ゲート電極
１１ ゲート酸化膜
１１ａ 熱酸化膜
１３、２１ シリコン基板
Claims (2)
- 第１の主面および前記第１の主面と反対側の面である第２の主面を有する炭化珪素基板であって、第１導電型不純物を拡散させて前記第２の主面に形成されたドレイン層と、前記ドレイン層が形成された部分以外の前記炭化珪素基板に、前記第１導電型不純物を前記ドレイン層より低濃度に拡散させたドリフト拡散層を有する前記炭化珪素基板と、第３の主面および前記第３の主面と反対側の面である第４の主面を有するシリコン基板であって、前記第１導電型不純物を拡散させたシリコン層、および前記シリコン層の前記第３の主面上に形成された熱酸化膜を有する前記シリコン基板と、を準備する工程と、
前記第１の主面に、素子形成領域を設定すると共に、前記素子形成領域の両側の縁部に前記第１導電型不純物とは逆型の第２導電型不純物を注入して、互いに離間した低濃度注入層を形成する工程と、
前記両側の低濃度注入層に、第１導電型不純物を前記ドリフト拡散層より高濃度に注入して高濃度注入層を形成する工程と、
熱処理により、前記低濃度注入層および前記高濃度注入層を活性化させて、ウェル層および前記ウェル層に取り囲まれたソース層を形成する工程と、
前記ウェル層およびソース層が形成された前記炭化珪素基板の第１の主面を、平坦化する工程と、
平坦化された前記炭化珪素基板の前記第１の主面に、前記シリコン基板の前記第３の主面上に形成された熱酸化膜を重ね合せて貼合せる工程と、
貼合せた前記シリコン基板の前記シリコン層を除去し、前記炭化珪素基板上に前記熱酸化膜からなるゲート酸化膜を形成する工程と、を備えることを特徴とする半導体素子の製造方法。 - 請求項１に記載の半導体素子の製造方法において、
貼合せた前記シリコン基板の前記シリコン層を除去し、前記炭化珪素基板上に前記熱酸化膜からなるゲート酸化膜を形成する工程に替えて、
貼合せた前記シリコン基板の前記シリコン層および前記熱酸化膜を除去して前記ソース層を露出させ、前記熱酸化膜からなるゲート酸化膜を挟んで前記炭化珪素基板に対向するゲート電極を形成する工程を備えることを特徴とする半導体素子の製造方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2007294819A JP4700045B2 (ja) | 2007-11-13 | 2007-11-13 | 半導体素子の製造方法 |
| US12/289,880 US7795095B2 (en) | 2007-11-13 | 2008-11-06 | Method of producing semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2007294819A JP4700045B2 (ja) | 2007-11-13 | 2007-11-13 | 半導体素子の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2009123841A JP2009123841A (ja) | 2009-06-04 |
| JP4700045B2 true JP4700045B2 (ja) | 2011-06-15 |
Family
ID=40798971
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2007294819A Expired - Fee Related JP4700045B2 (ja) | 2007-11-13 | 2007-11-13 | 半導体素子の製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US7795095B2 (ja) |
| JP (1) | JP4700045B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB2483702A (en) * | 2010-09-17 | 2012-03-21 | Ge Aviat Systems Ltd | Method for the manufacture of a Silicon Carbide, Silicon Oxide interface having reduced interfacial carbon gettering |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08107192A (ja) * | 1994-10-06 | 1996-04-23 | Toshiba Corp | 半導体装置の製造方法 |
| JPH09246533A (ja) * | 1996-03-05 | 1997-09-19 | Hitachi Ltd | 半導体装置およびその製造方法 |
| JP2007115875A (ja) * | 2005-10-20 | 2007-05-10 | Sumitomo Electric Ind Ltd | 炭化珪素半導体装置およびその製造方法 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6162665A (en) * | 1993-10-15 | 2000-12-19 | Ixys Corporation | High voltage transistors and thyristors |
| US6573534B1 (en) * | 1995-09-06 | 2003-06-03 | Denso Corporation | Silicon carbide semiconductor device |
| JP4666200B2 (ja) | 2004-06-09 | 2011-04-06 | パナソニック株式会社 | ＳｉＣ半導体装置の製造方法 |
| US7528040B2 (en) * | 2005-05-24 | 2009-05-05 | Cree, Inc. | Methods of fabricating silicon carbide devices having smooth channels |
-
2007
- 2007-11-13 JP JP2007294819A patent/JP4700045B2/ja not_active Expired - Fee Related
-
2008
- 2008-11-06 US US12/289,880 patent/US7795095B2/en not_active Expired - Fee Related
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08107192A (ja) * | 1994-10-06 | 1996-04-23 | Toshiba Corp | 半導体装置の製造方法 |
| JPH09246533A (ja) * | 1996-03-05 | 1997-09-19 | Hitachi Ltd | 半導体装置およびその製造方法 |
| JP2007115875A (ja) * | 2005-10-20 | 2007-05-10 | Sumitomo Electric Ind Ltd | 炭化珪素半導体装置およびその製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| US7795095B2 (en) | 2010-09-14 |
| US20090170264A1 (en) | 2009-07-02 |
| JP2009123841A (ja) | 2009-06-04 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3180895B2 (ja) | 炭化けい素半導体装置の製造方法 | |
| US8115211B2 (en) | Silicon carbide semiconductor device and manufacturing method thereof | |
| JP4286877B2 (ja) | 炭化珪素半導体装置およびその製造方法 | |
| WO2012144271A1 (ja) | 半導体装置およびその製造方法 | |
| US20110012132A1 (en) | Semiconductor Device | |
| JP4751308B2 (ja) | 横型接合型電界効果トランジスタ | |
| JP2006066439A (ja) | 半導体装置およびその製造方法 | |
| JP2006237511A (ja) | 半導体装置及びその製造方法 | |
| JP2022088613A (ja) | 半導体装置の製造方法 | |
| JP6871562B2 (ja) | 炭化珪素半導体素子およびその製造方法 | |
| WO2012105170A1 (ja) | 半導体装置およびその製造方法 | |
| JPH09213939A (ja) | 半導体装置 | |
| JP2018206872A (ja) | 半導体装置 | |
| JP2007142015A (ja) | 半導体装置 | |
| JP4700045B2 (ja) | 半導体素子の製造方法 | |
| JP5070935B2 (ja) | 炭化珪素半導体装置の製造方法 | |
| JP6024117B2 (ja) | 半導体装置の製造方法 | |
| JP4089185B2 (ja) | 炭化珪素半導体装置およびその製造方法 | |
| JPH10125633A (ja) | 炭化珪素半導体装置の製造方法 | |
| JP2000223708A (ja) | 半導体装置 | |
| JP5784269B2 (ja) | 半導体装置及びその製造方法 | |
| JP5077185B2 (ja) | 横型接合型電界効果トランジスタおよびその製造方法 | |
| JP3802331B2 (ja) | 半導体装置とその製造方法 | |
| JP2010199424A (ja) | 半導体装置および半導体装置の製造方法 | |
| CN113875018A (zh) | 半导体装置以及半导体装置的制造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20090316 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20100305 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20100316 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20100430 |
|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20110201 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20110303 |
|
| S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
| S533 | Written request for registration of change of name |
Free format text: JAPANESE INTERMEDIATE CODE: R313533 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| LAPS | Cancellation because of no payment of annual fees |