JPH08107192A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH08107192A JPH08107192A JP24174394A JP24174394A JPH08107192A JP H08107192 A JPH08107192 A JP H08107192A JP 24174394 A JP24174394 A JP 24174394A JP 24174394 A JP24174394 A JP 24174394A JP H08107192 A JPH08107192 A JP H08107192A
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- single crystal
- silicon
- film
- oxide film
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Abstract
(57)【要約】
【構成】 第１の単結晶基板１０１表面に第１の絶縁膜
１０３を形成する工程と、第２の単結晶基板１０２表面
に第２の絶縁膜１０４を形成する工程と、前記第１の絶
縁膜と前記第２の絶縁膜とを介して、第１の単結晶基板
１０１と第２の単結晶基板１０２とを貼り合わせる工程
と、前記第１の単結晶基板を薄膜化する工程とを具備す
る半導体装置の製造方法。 【効果】 MOS 型半導体装置のゲート電極に欠陥がな
く、パターン設計上の制約もない単結晶ゲート電極を形
成することができる。
１０３を形成する工程と、第２の単結晶基板１０２表面
に第２の絶縁膜１０４を形成する工程と、前記第１の絶
縁膜と前記第２の絶縁膜とを介して、第１の単結晶基板
１０１と第２の単結晶基板１０２とを貼り合わせる工程
と、前記第１の単結晶基板を薄膜化する工程とを具備す
る半導体装置の製造方法。 【効果】 MOS 型半導体装置のゲート電極に欠陥がな
く、パターン設計上の制約もない単結晶ゲート電極を形
成することができる。
Description
【０００１】
【産業上の利用分野】本発明は半導体装置の製造方法に
係り、特にゲート電極に単結晶を用いたMOS型半導体装
置の製造方法に関する。
係り、特にゲート電極に単結晶を用いたMOS型半導体装
置の製造方法に関する。
【０００２】
【従来の技術】通常MOS 型半導体装置のゲート電極には
多結晶シリコンが用いられる。多結晶シリコンは結晶粒
界が存在するためゲート電極とゲート絶縁膜界面の平坦
性がシリコン基板とゲート絶縁膜の界面の平坦性に比べ
て劣るため絶縁破壊耐圧および経時絶縁破壊特性が劣化
するという問題点があった。更にEEPROMのようにフロー
ティングゲートとコントロールゲートを有するトランジ
スタにおいては、フローティングゲートを酸化した酸化
膜をコントロールゲートとの間の絶縁膜として用いる際
には、その酸化膜が多結晶シリコンを酸化した酸化膜で
あるためにその耐圧および経時絶縁破壊特性が単結晶シ
リコン基板を熱酸化した酸化膜に比べて劣るという問題
点があった。
多結晶シリコンが用いられる。多結晶シリコンは結晶粒
界が存在するためゲート電極とゲート絶縁膜界面の平坦
性がシリコン基板とゲート絶縁膜の界面の平坦性に比べ
て劣るため絶縁破壊耐圧および経時絶縁破壊特性が劣化
するという問題点があった。更にEEPROMのようにフロー
ティングゲートとコントロールゲートを有するトランジ
スタにおいては、フローティングゲートを酸化した酸化
膜をコントロールゲートとの間の絶縁膜として用いる際
には、その酸化膜が多結晶シリコンを酸化した酸化膜で
あるためにその耐圧および経時絶縁破壊特性が単結晶シ
リコン基板を熱酸化した酸化膜に比べて劣るという問題
点があった。
【０００３】このような問題点を解決する方法として特
開昭64-13771に非晶質シリコン膜を堆積しそれを横方向
固相成長により単結晶化させて用いる方法が開示されて
いる。しかしながら非晶質シリコン膜を固相成長法によ
り単結晶化する方法では単結晶の成長距離は単結晶シリ
コン基板と接したシード領域から数μｍであるため、キ
ャパシタまたはトランジスタ毎にシードを設ける必要が
ありシード領域がデバイスの微細化の妨げとなってい
た。また、ゲート面積の大きなMOS キャパシタやトラン
ジスタではゲート電極はシード近傍では単結晶膜である
もののシードから数μｍ離れた場所では多結晶膜となり
その部分での信頼性でMOS キャパシタまたはトランジス
タの信頼性が決まるため全体として単結晶電極を用いた
MOS キャパシタまたはトランジスタの信頼性を確保する
ことができなかった。
開昭64-13771に非晶質シリコン膜を堆積しそれを横方向
固相成長により単結晶化させて用いる方法が開示されて
いる。しかしながら非晶質シリコン膜を固相成長法によ
り単結晶化する方法では単結晶の成長距離は単結晶シリ
コン基板と接したシード領域から数μｍであるため、キ
ャパシタまたはトランジスタ毎にシードを設ける必要が
ありシード領域がデバイスの微細化の妨げとなってい
た。また、ゲート面積の大きなMOS キャパシタやトラン
ジスタではゲート電極はシード近傍では単結晶膜である
もののシードから数μｍ離れた場所では多結晶膜となり
その部分での信頼性でMOS キャパシタまたはトランジス
タの信頼性が決まるため全体として単結晶電極を用いた
MOS キャパシタまたはトランジスタの信頼性を確保する
ことができなかった。
【０００４】さらに、非晶質シリコン薄膜を固相成長法
により単結晶化するためには、単結晶シリコン基板と非
晶質シリコン薄膜が直接接するシード領域が必要であ
り、そのためそのような領域を設ける必要がありMOS キ
ャパシタまたはトランジスタパターンの自由度が損なわ
れ、LSI パターン設計上困難が生ずる。また、非晶質シ
リコン薄膜を単結晶化した単結晶薄膜は点欠陥など多く
含むため点欠陥などを含まない単結晶薄膜ゲート電極を
用いたMOS キャパシタまたはトランジスタよりも信頼性
上劣るという問題点があった。
により単結晶化するためには、単結晶シリコン基板と非
晶質シリコン薄膜が直接接するシード領域が必要であ
り、そのためそのような領域を設ける必要がありMOS キ
ャパシタまたはトランジスタパターンの自由度が損なわ
れ、LSI パターン設計上困難が生ずる。また、非晶質シ
リコン薄膜を単結晶化した単結晶薄膜は点欠陥など多く
含むため点欠陥などを含まない単結晶薄膜ゲート電極を
用いたMOS キャパシタまたはトランジスタよりも信頼性
上劣るという問題点があった。
【０００５】
【発明が解決しようとする課題】本発明は上記実情を鑑
みて為されたものであり、LSI パターン設計の自由度を
損なうことなく、信頼性の高い半導体装置の製造方法を
提供することを目的とする。
みて為されたものであり、LSI パターン設計の自由度を
損なうことなく、信頼性の高い半導体装置の製造方法を
提供することを目的とする。
【０００６】
【課題を解決するための手段】上記目的を達成するため
に本発明は、第１の単結晶基板表面に第１の絶縁膜を形
成する工程と、第２の単結晶基板表面に第２の絶縁膜を
形成する工程と、前記第１の絶縁膜と前記第２の絶縁膜
とを貼り合わせる工程と、前記第１の単結晶基板を薄膜
化する工程とを具備する半導体装置の製造方法を提供す
る。
に本発明は、第１の単結晶基板表面に第１の絶縁膜を形
成する工程と、第２の単結晶基板表面に第２の絶縁膜を
形成する工程と、前記第１の絶縁膜と前記第２の絶縁膜
とを貼り合わせる工程と、前記第１の単結晶基板を薄膜
化する工程とを具備する半導体装置の製造方法を提供す
る。
【０００７】望ましい実施様態として、前記第１及び第
２の絶縁膜として、熱処理により形成された酸化膜を用
いる。また、前記薄膜化した第１の単結晶基板はMOS 型
半導体装置のゲート電極として用いる。
２の絶縁膜として、熱処理により形成された酸化膜を用
いる。また、前記薄膜化した第１の単結晶基板はMOS 型
半導体装置のゲート電極として用いる。
【０００８】また、前記第１の単結晶基板として、表面
の不純物濃度が1 1020cm-3以上のものを用いる。また、
前記第１または第２の絶縁膜にオキシナイトライド膜を
用いる。
の不純物濃度が1 1020cm-3以上のものを用いる。また、
前記第１または第２の絶縁膜にオキシナイトライド膜を
用いる。
【０００９】
【作用】薄膜ゲート絶縁膜を有するMOS 型半導体装置の
ゲート絶縁膜の信頼性向上には欠陥などを含まない単結
晶シリコン薄膜を用いたゲート電極が有効である。この
ような単結晶シリコン薄膜形成は以下のようにして形成
することが可能である。平坦性の良いシリコン単結晶ウ
ェハ上に形成されたシリコン酸化膜を介して２枚の単結
晶シリコン基板を貼り合わせることが可能である。従っ
てシリコン基板上に薄いゲート絶縁膜を形成した後、他
のシリコンウェハを貼り合わせて、被貼り合わせ基板を
研磨して薄膜化することにより結晶欠陥を含まない単結
晶薄膜をゲート絶縁膜上に形成することが可能である。
ゲート絶縁膜の信頼性向上には欠陥などを含まない単結
晶シリコン薄膜を用いたゲート電極が有効である。この
ような単結晶シリコン薄膜形成は以下のようにして形成
することが可能である。平坦性の良いシリコン単結晶ウ
ェハ上に形成されたシリコン酸化膜を介して２枚の単結
晶シリコン基板を貼り合わせることが可能である。従っ
てシリコン基板上に薄いゲート絶縁膜を形成した後、他
のシリコンウェハを貼り合わせて、被貼り合わせ基板を
研磨して薄膜化することにより結晶欠陥を含まない単結
晶薄膜をゲート絶縁膜上に形成することが可能である。
【００１０】即ち、ゲート電極を単結晶シリコンとする
ことにより、従来の多結晶シリコン電極で問題となって
いた結晶粒界に起因する信頼性低下の要因が除かれる。
例えばゲート絶縁膜とゲート電極の界面の凹凸、結晶粒
界部でのリンの酸化膜中への滲みだしなどが防止でき、
その結果耐圧および経時絶縁破壊特性の優れたMOS 型半
導体装置を得ることが可能である。
ことにより、従来の多結晶シリコン電極で問題となって
いた結晶粒界に起因する信頼性低下の要因が除かれる。
例えばゲート絶縁膜とゲート電極の界面の凹凸、結晶粒
界部でのリンの酸化膜中への滲みだしなどが防止でき、
その結果耐圧および経時絶縁破壊特性の優れたMOS 型半
導体装置を得ることが可能である。
【００１１】本発明では、第１の単結晶基板と第２の単
結晶基板の両界面ともにシリコン酸化膜を酸化してでき
た界面であるため、その後のリン等の拡散工程により第
１の単結晶基板中にリンを拡散させてゲート電極とする
際に、リンが絶縁膜中に拡散してゲート絶縁膜の特性を
劣化させることがない。また、MOS トランジスタ等を形
成した場合に界面準位を低く抑えることができる。
結晶基板の両界面ともにシリコン酸化膜を酸化してでき
た界面であるため、その後のリン等の拡散工程により第
１の単結晶基板中にリンを拡散させてゲート電極とする
際に、リンが絶縁膜中に拡散してゲート絶縁膜の特性を
劣化させることがない。また、MOS トランジスタ等を形
成した場合に界面準位を低く抑えることができる。
【００１２】
【実施例】以下図面を用いて本発明の半導体装置の製造
方法の実施例を説明する。図１に本発明の第１の実施例
であるEEPROMの製造工程断面図を示す。図１(a) に示す
ように通常の鏡面研磨処理を施したシリコン基板101 と
102 を用いる。シリコン基板102 は最終的にはMOS キャ
パシタまたはトランジスタのゲート電極となる。シリコ
ン基板101 には必要であればウェル形成等のイオン注入
を行う。例えばｎウェルにはリンイオンを1 1013cm-2、
ｐウェルにはボロンイオンを1 1013cm-2イオン注入を行
う。その後、純酸素雰囲気中で例えば800 で20分間熱酸
化してMOS のゲート酸化膜酸化膜103 を5nm 形成する。
一方、シリコン基板102 は純酸素雰囲気中で例えば800
で20分間熱酸化してMOS のゲート酸化膜104 を5nm 形成
する。
方法の実施例を説明する。図１に本発明の第１の実施例
であるEEPROMの製造工程断面図を示す。図１(a) に示す
ように通常の鏡面研磨処理を施したシリコン基板101 と
102 を用いる。シリコン基板102 は最終的にはMOS キャ
パシタまたはトランジスタのゲート電極となる。シリコ
ン基板101 には必要であればウェル形成等のイオン注入
を行う。例えばｎウェルにはリンイオンを1 1013cm-2、
ｐウェルにはボロンイオンを1 1013cm-2イオン注入を行
う。その後、純酸素雰囲気中で例えば800 で20分間熱酸
化してMOS のゲート酸化膜酸化膜103 を5nm 形成する。
一方、シリコン基板102 は純酸素雰囲気中で例えば800
で20分間熱酸化してMOS のゲート酸化膜104 を5nm 形成
する。
【００１３】続いて図１(b) に示すように熱酸化膜103
と104 を挟んでシリコン基板101 とシリコン基板102 を
ゲート酸化膜103 と104 を介して互いに鏡面研磨面を内
側にして密着させ、例えば拡散炉中でAr雰囲気で1200
で3 時間アニールし、シリコン基板101 とシリコン基板
102 を熱酸化膜103 および104 を介して貼り合わせる。
このときゲート酸化膜は熱酸化膜103 と104 を貼り合わ
せて形成された酸化膜105 となる。この時、ゲート酸化
膜酸化膜103 と104 の厚さは同じである必要はなく、界
面の影響等を考え自由に調整してよい。
と104 を挟んでシリコン基板101 とシリコン基板102 を
ゲート酸化膜103 と104 を介して互いに鏡面研磨面を内
側にして密着させ、例えば拡散炉中でAr雰囲気で1200
で3 時間アニールし、シリコン基板101 とシリコン基板
102 を熱酸化膜103 および104 を介して貼り合わせる。
このときゲート酸化膜は熱酸化膜103 と104 を貼り合わ
せて形成された酸化膜105 となる。この時、ゲート酸化
膜酸化膜103 と104 の厚さは同じである必要はなく、界
面の影響等を考え自由に調整してよい。
【００１４】続いて図１(c) に示すようにシリコン基板
102 を研磨およびエッチングにより薄膜化する。シリコ
ン基板102 は最終的には例えば300nm まで薄膜化する。
続いて必要があればレジストマスクを形成してチャネル
イオン注入を行いトランジスタのチャネル領域の不純物
濃度を制御し、続いて例えば900 で薄膜化したシリコン
基板102 に不純物としてリンを拡散させ高濃度に不純物
を含んだ単結晶シリコンゲート電極を形成する。
102 を研磨およびエッチングにより薄膜化する。シリコ
ン基板102 は最終的には例えば300nm まで薄膜化する。
続いて必要があればレジストマスクを形成してチャネル
イオン注入を行いトランジスタのチャネル領域の不純物
濃度を制御し、続いて例えば900 で薄膜化したシリコン
基板102 に不純物としてリンを拡散させ高濃度に不純物
を含んだ単結晶シリコンゲート電極を形成する。
【００１５】図２(a) に示すように素子分離領域を形成
するためにレジストパターン106 を通常のフォトリソグ
ラフィ技術を用いて形成する。図２(b) に示すようにレ
ジストパターン106 をマスクにして例えばRIE 法により
薄膜シリコン基板102 、ゲート酸化膜103 をエッチング
し、続いてシリコン基板101 も例えば300nm エッチング
して溝を形成する。
するためにレジストパターン106 を通常のフォトリソグ
ラフィ技術を用いて形成する。図２(b) に示すようにレ
ジストパターン106 をマスクにして例えばRIE 法により
薄膜シリコン基板102 、ゲート酸化膜103 をエッチング
し、続いてシリコン基板101 も例えば300nm エッチング
して溝を形成する。
【００１６】続いて図２(c) に示すごとくCVD 法により
酸化膜107 を例えば1 m 堆積して素子分離のためのシリ
コン基板に形成した溝にシリコン酸化膜を埋め込みかつ
その部分の高さが単結晶シリコンゲート電極である薄膜
化したシリコン基板102 よりも高くなるようにする。続
いて図２(d) に示すように表面の平坦化をメカニカルポ
リッシング法により施し、単結晶シリコンゲート電極10
2 の高さに揃える。
酸化膜107 を例えば1 m 堆積して素子分離のためのシリ
コン基板に形成した溝にシリコン酸化膜を埋め込みかつ
その部分の高さが単結晶シリコンゲート電極である薄膜
化したシリコン基板102 よりも高くなるようにする。続
いて図２(d) に示すように表面の平坦化をメカニカルポ
リッシング法により施し、単結晶シリコンゲート電極10
2 の高さに揃える。
【００１７】続いて図３(a) に示すように単結晶シリコ
ンゲート電極102 を熱酸化して酸化膜108 を20nm形成
し、その上にLPCVD 法により多結晶シリコン膜109 を膜
厚400nm 堆積し、リン拡散法により多結晶シリコン膜10
9 中に高濃度に不純物を拡散させる。
ンゲート電極102 を熱酸化して酸化膜108 を20nm形成
し、その上にLPCVD 法により多結晶シリコン膜109 を膜
厚400nm 堆積し、リン拡散法により多結晶シリコン膜10
9 中に高濃度に不純物を拡散させる。
【００１８】続いて図３(b) に示すようにワード線のパ
ターンを形成するためのレジストパターン110 をフォト
リソグラフィにより形成する。続いて図３(c) に示すよ
うにレジストパターン110 をマスクとして多結晶シリコ
ン膜109 、シリコン酸化膜108 および単結晶ゲート電極
102 を例えばＲＩＥ法によりエッチングする。その後に
レジストパターン110 を剥離する。
ターンを形成するためのレジストパターン110 をフォト
リソグラフィにより形成する。続いて図３(c) に示すよ
うにレジストパターン110 をマスクとして多結晶シリコ
ン膜109 、シリコン酸化膜108 および単結晶ゲート電極
102 を例えばＲＩＥ法によりエッチングする。その後に
レジストパターン110 を剥離する。
【００１９】その後、多結晶シリコンゲート電極および
単結晶シリコンゲート電極に対して自己整合的にソース
・ドレイン領域をイオン注入法により形成する。その後
層間絶縁膜としてCVD 法によりシリコン酸化膜を堆積し
た後、ソース・ドレイン領域に対してコンタクトホール
を開孔し、Al配線を例えばスパッタ法により1 m 形成し
てパターニングしてEEPROMが形成される。
単結晶シリコンゲート電極に対して自己整合的にソース
・ドレイン領域をイオン注入法により形成する。その後
層間絶縁膜としてCVD 法によりシリコン酸化膜を堆積し
た後、ソース・ドレイン領域に対してコンタクトホール
を開孔し、Al配線を例えばスパッタ法により1 m 形成し
てパターニングしてEEPROMが形成される。
【００２０】本実施例では、２つの基板をはりあわせた
後に素子分離領域を形成しているが、例えば、第２の単
結晶基板に素子分離領域を形成した後に第１の単結晶基
板をはりあわせる場合には第２の単結晶基板の表面を平
坦にすることが難しい。即ち、第１の単結晶基板をエッ
チングにより薄膜化した場合に膜厚が異なり、薄膜後に
不純物を拡散する際に不純物濃度が界面でばらつく。ま
た、凹凸のある面で両基板をはりあわせるため、界面で
の応力が大きくなり素子特性を損なう場合がある。
後に素子分離領域を形成しているが、例えば、第２の単
結晶基板に素子分離領域を形成した後に第１の単結晶基
板をはりあわせる場合には第２の単結晶基板の表面を平
坦にすることが難しい。即ち、第１の単結晶基板をエッ
チングにより薄膜化した場合に膜厚が異なり、薄膜後に
不純物を拡散する際に不純物濃度が界面でばらつく。ま
た、凹凸のある面で両基板をはりあわせるため、界面で
の応力が大きくなり素子特性を損なう場合がある。
【００２１】また、シリコン基板としては予め高濃度に
不純物をドーピングした基板を用いることにより、第１
の単結晶基板をエッチングにより薄膜化した場合に比
べ、膜厚のばらつくがなくなり不純物を拡散した際に界
面での不純物濃度が異なることがなくなる。このとき、
シリコン基板表面の不純物濃度が1 1020cm-3以上であれ
ばよい。
不純物をドーピングした基板を用いることにより、第１
の単結晶基板をエッチングにより薄膜化した場合に比
べ、膜厚のばらつくがなくなり不純物を拡散した際に界
面での不純物濃度が異なることがなくなる。このとき、
シリコン基板表面の不純物濃度が1 1020cm-3以上であれ
ばよい。
【００２２】また、本実施例ではMOS キャパシタまたは
トランジスタのゲート絶縁膜としてシリコン基板を純酸
素雰囲気中で熱酸化したシリコン酸化膜を用いたが、MO
S キャパシタまたはトランジスタとして機能する信頼性
のよい絶縁膜であれば熱酸化膜に限るものではない。例
えば、熱酸化膜の代わりにオキシナイトライド膜を用い
ても良く、また一方のみをオキシナイトライド膜を用い
ても良い。また、シリコン基板の表面を窒化してシリコ
ン基板とゲート酸化膜を介して密着させても良い。その
他、MOS キャパシタまたはトランジスタのゲート絶縁膜
として信頼性よく機能する膜であればCVD 法等により形
成した絶縁膜を用いることも可能である。
トランジスタのゲート絶縁膜としてシリコン基板を純酸
素雰囲気中で熱酸化したシリコン酸化膜を用いたが、MO
S キャパシタまたはトランジスタとして機能する信頼性
のよい絶縁膜であれば熱酸化膜に限るものではない。例
えば、熱酸化膜の代わりにオキシナイトライド膜を用い
ても良く、また一方のみをオキシナイトライド膜を用い
ても良い。また、シリコン基板の表面を窒化してシリコ
ン基板とゲート酸化膜を介して密着させても良い。その
他、MOS キャパシタまたはトランジスタのゲート絶縁膜
として信頼性よく機能する膜であればCVD 法等により形
成した絶縁膜を用いることも可能である。
【００２３】次に、図４に本発明の第２の実施例である
EEPROMの製造工程断面図を示す。図４(a) に示すように
通常の鏡面研磨処理を施したシリコン基板401 を用い
る。シリコン基板401 の表面にシリコン酸化膜402 を例
えば100nm 形成する。この後シリコン基板401 には必要
があればウェル形成等のイオン注入を行う。例えばｎウ
ェルにはリンイオンを1 1013cm-2、ｐウェルにはボロン
イオンを1 1013cm-2イオン注入を行う。続いて素子分離
領域を形成するためのレジストパターン403を通常のフ
ォトリソグラフィ工程を用いて形成する。
EEPROMの製造工程断面図を示す。図４(a) に示すように
通常の鏡面研磨処理を施したシリコン基板401 を用い
る。シリコン基板401 の表面にシリコン酸化膜402 を例
えば100nm 形成する。この後シリコン基板401 には必要
があればウェル形成等のイオン注入を行う。例えばｎウ
ェルにはリンイオンを1 1013cm-2、ｐウェルにはボロン
イオンを1 1013cm-2イオン注入を行う。続いて素子分離
領域を形成するためのレジストパターン403を通常のフ
ォトリソグラフィ工程を用いて形成する。
【００２４】図４(b) に示すようにレジストパターン40
3 をマスクとして例えばＲＩＥ法を用いてシリコン酸化
膜402 をエッチングパターニングし、その後レジストマ
スクを剥離した後シリコン酸化膜402 をマスクとしてシ
リコン基板をエッチングして素子分離溝404 を形成し、
希フッ酸系の処理を行いシリコン酸化膜402 を剥離す
る。この後必要があればチャネルイオン注入を行う。
3 をマスクとして例えばＲＩＥ法を用いてシリコン酸化
膜402 をエッチングパターニングし、その後レジストマ
スクを剥離した後シリコン酸化膜402 をマスクとしてシ
リコン基板をエッチングして素子分離溝404 を形成し、
希フッ酸系の処理を行いシリコン酸化膜402 を剥離す
る。この後必要があればチャネルイオン注入を行う。
【００２５】続いて図４(c) に示すように、例えばCVD
法によりシリコン酸化膜を100nm 堆積しメカニカルポリ
ッシング法により平坦化して素子分離溝にシリコン酸化
膜404 を埋め込み、その後シリコン基板401 全面を例え
ば850 で60分酸化して熱酸化膜405 を5nm 形成する。
法によりシリコン酸化膜を100nm 堆積しメカニカルポリ
ッシング法により平坦化して素子分離溝にシリコン酸化
膜404 を埋め込み、その後シリコン基板401 全面を例え
ば850 で60分酸化して熱酸化膜405 を5nm 形成する。
【００２６】続いて図４(d) に示すように、シリコン基
板406 を例えば850 で60分酸化して熱酸化膜407 を5nm
形成し、シリコン基板406 の鏡面研磨した側がシリコン
基板401 の表面側と対向するように両基板を密着させ
る。その後、両ウェハを貼り合わせるために例えばＡｒ
雰囲気中で1200 、3 時間のアニールを行う。
板406 を例えば850 で60分酸化して熱酸化膜407 を5nm
形成し、シリコン基板406 の鏡面研磨した側がシリコン
基板401 の表面側と対向するように両基板を密着させ
る。その後、両ウェハを貼り合わせるために例えばＡｒ
雰囲気中で1200 、3 時間のアニールを行う。
【００２７】続いて図４(e) に示すようにゲート絶縁膜
408 が形成されたシリコン基板406を研磨およびエッチ
ングにより薄膜化して膜厚300nm の単結晶シリコン薄膜
とする。この単結晶シリコン薄膜に例えば900 でリンを
拡散させてMOS キャパシタまたはトランジスタの単結晶
シリコンゲート電極とする。続いて単結晶シリコンゲー
ト電極表面を酸化してシリコン酸化膜409 を形成した
後、例えばリンドープ多結晶シリコン膜410 をLPCVD 法
により400nm 堆積する。
408 が形成されたシリコン基板406を研磨およびエッチ
ングにより薄膜化して膜厚300nm の単結晶シリコン薄膜
とする。この単結晶シリコン薄膜に例えば900 でリンを
拡散させてMOS キャパシタまたはトランジスタの単結晶
シリコンゲート電極とする。続いて単結晶シリコンゲー
ト電極表面を酸化してシリコン酸化膜409 を形成した
後、例えばリンドープ多結晶シリコン膜410 をLPCVD 法
により400nm 堆積する。
【００２８】図４(f) に示すようにゲート電極406 およ
び410 を加工してソース・ドレイン領域411 に高濃度不
純物イオン注入を行い、層間膜としてシリコン酸化膜41
2 を堆積した後コンタクトホールを開孔してAl配線413
を形成してLSI 素子が形成される。EEPROMのフローティ
ングゲートが単結晶シリコン薄膜406 で形成され、コン
トロールゲートが多結晶シリコン膜410 で形成されたEE
PROMセルが形成される。
び410 を加工してソース・ドレイン領域411 に高濃度不
純物イオン注入を行い、層間膜としてシリコン酸化膜41
2 を堆積した後コンタクトホールを開孔してAl配線413
を形成してLSI 素子が形成される。EEPROMのフローティ
ングゲートが単結晶シリコン薄膜406 で形成され、コン
トロールゲートが多結晶シリコン膜410 で形成されたEE
PROMセルが形成される。
【００２９】本実施例においては、ゲート酸化膜をシリ
コン基板を酸化して形成したが、シリコン基板を複数回
に分けて酸化して複数の膜厚を有するゲート酸化膜をシ
リコン基板上に形成した後貼り付けても良い。また、MO
S キャパシタまたはトランジスタの絶縁膜として信頼性
が確保される膜であればCVD 法等で堆積した絶縁膜を熱
酸化膜の代わりに用いても良い。
コン基板を酸化して形成したが、シリコン基板を複数回
に分けて酸化して複数の膜厚を有するゲート酸化膜をシ
リコン基板上に形成した後貼り付けても良い。また、MO
S キャパシタまたはトランジスタの絶縁膜として信頼性
が確保される膜であればCVD 法等で堆積した絶縁膜を熱
酸化膜の代わりに用いても良い。
【００３０】本実施例ではMOS 型半導体装置のゲート絶
縁膜として単結晶シリコン基板502を純酸素雰囲気中で
熱酸化したシリコン酸化膜を用いたが、単結晶シリコン
基板505 を熱酸化してゲート酸化膜を形成することも可
能である。また、ゲート絶縁膜としてはMOS キャパシタ
またはトランジスタとして機能する信頼性のよい絶縁膜
であれば熱酸化膜に限るものではない。例えば、熱酸化
膜のかわりにオキシナイトライド膜を用いても良い。そ
の他、本発明の主旨を逸脱しない範囲で種々変更可能で
ある。
縁膜として単結晶シリコン基板502を純酸素雰囲気中で
熱酸化したシリコン酸化膜を用いたが、単結晶シリコン
基板505 を熱酸化してゲート酸化膜を形成することも可
能である。また、ゲート絶縁膜としてはMOS キャパシタ
またはトランジスタとして機能する信頼性のよい絶縁膜
であれば熱酸化膜に限るものではない。例えば、熱酸化
膜のかわりにオキシナイトライド膜を用いても良い。そ
の他、本発明の主旨を逸脱しない範囲で種々変更可能で
ある。
【００３１】
【発明の効果】本発明によれば、MOS 型半導体装置のゲ
ート電極に欠陥がなく、パターン設計上の制約もない単
結晶ゲート電極を形成することができる。また、MOS キ
ャパシタまたはトランジスタのゲート耐圧および経時絶
縁破壊特性の劣化を防止できる。
ート電極に欠陥がなく、パターン設計上の制約もない単
結晶ゲート電極を形成することができる。また、MOS キ
ャパシタまたはトランジスタのゲート耐圧および経時絶
縁破壊特性の劣化を防止できる。
【図１】 本発明の第１の実施例であるEEPROMの製造工
程断面図。
程断面図。
【図２】 図１に続くEEPROMの製造工程断面図。
【図３】 図２に続くEEPROMの製造工程断面図。
【図４】 本発明の第２の実施例であるEEPROMの製造工
程断面図。
程断面図。
１０１・・単結晶シリコン基板 １０２・・単結晶シ
リコン基板 １０３・・シリコン酸化膜 １０４・・シリコン
酸化膜 １０５・・ゲート酸化膜 １０６・・レジスト １０７・・CVD 酸化膜 １０８・・シリコン
酸化膜 １０９・・多結晶シリコン膜 １１０・・レジスト ４０１・・単結晶シリコン基板 ４０２・・シリコン
酸化膜 ４０３・・レジスト ４０４・・シリコン
酸化膜 ４０５・・シリコン酸化膜 ４０６・・単結晶シ
リコン基板 ４０７・・シリコン酸化膜 ４０８・・ゲート酸
化膜 ４０９・・シリコン酸化膜 ４１０・・多結晶シ
リコン膜 ４１１・・高濃度不純物領域 ４１２・・シリコン
酸化膜 ４１３・・Al配線
リコン基板 １０３・・シリコン酸化膜 １０４・・シリコン
酸化膜 １０５・・ゲート酸化膜 １０６・・レジスト １０７・・CVD 酸化膜 １０８・・シリコン
酸化膜 １０９・・多結晶シリコン膜 １１０・・レジスト ４０１・・単結晶シリコン基板 ４０２・・シリコン
酸化膜 ４０３・・レジスト ４０４・・シリコン
酸化膜 ４０５・・シリコン酸化膜 ４０６・・単結晶シ
リコン基板 ４０７・・シリコン酸化膜 ４０８・・ゲート酸
化膜 ４０９・・シリコン酸化膜 ４１０・・多結晶シ
リコン膜 ４１１・・高濃度不純物領域 ４１２・・シリコン
酸化膜 ４１３・・Al配線
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 29/788 29/792
Claims (6)
- 【請求項１】 第１の単結晶基板表面に第１の絶縁膜を
形成する工程と、第２の単結晶基板表面に第２の絶縁膜
を形成する工程と、前記第１の絶縁膜と前記第２の絶縁
膜とを介して、第１の単結晶基板と第２の単結晶基板と
を貼り合わせる工程と、前記第１の単結晶基板を薄膜化
する工程とを具備することを特徴とする半導体装置の製
造方法。 - 【請求項２】 前記第１及び第２の絶縁膜として、熱処
理により形成された酸化膜を用いることを特徴とする請
求項１記載の半導体装置の製造方法。 - 【請求項３】 前記薄膜化した第１の単結晶基板はMOS
型半導体装置のゲート電極として用いることを特徴とす
る請求項１記載の半導体装置の製造方法。 - 【請求項４】 前記第１の単結晶基板を薄膜化する工程
を経た後に、前記第１の単結晶基板と前記第２の単結晶
基板とをエッチングして素子分離領域を形成することを
特徴とする請求項１記載の半導体装置の製造方法。 - 【請求項５】 前記第１の単結晶基板として、表面の不
純物濃度が1 1020cm-3以上のものを用いることを特徴と
する請求項１記載の半導体装置の製造方法。 - 【請求項６】 前記第１または第２の絶縁膜にオキシナ
イトライド膜を用いることを特徴とする請求項１記載の
半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24174394A JPH08107192A (ja) | 1994-10-06 | 1994-10-06 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24174394A JPH08107192A (ja) | 1994-10-06 | 1994-10-06 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08107192A true JPH08107192A (ja) | 1996-04-23 |
Family
ID=17078889
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP24174394A Pending JPH08107192A (ja) | 1994-10-06 | 1994-10-06 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH08107192A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006261591A (ja) * | 2005-03-18 | 2006-09-28 | Fujitsu Ltd | 絶縁ゲート型半導体装置の製造方法 |
| JP2009123841A (ja) * | 2007-11-13 | 2009-06-04 | Oki Semiconductor Co Ltd | 半導体素子およびその製造方法 |
-
1994
- 1994-10-06 JP JP24174394A patent/JPH08107192A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006261591A (ja) * | 2005-03-18 | 2006-09-28 | Fujitsu Ltd | 絶縁ゲート型半導体装置の製造方法 |
| JP2009123841A (ja) * | 2007-11-13 | 2009-06-04 | Oki Semiconductor Co Ltd | 半導体素子およびその製造方法 |
| JP4700045B2 (ja) * | 2007-11-13 | 2011-06-15 | Ｏｋｉセミコンダクタ株式会社 | 半導体素子の製造方法 |
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