JP2009123841A - 半導体素子およびその製造方法 - Google Patents
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Abstract
【課題】ゲート酸化膜と炭化珪素基板との界面の平坦性を確保しながら、炭化珪素基板上に熱酸化膜からなるゲート酸化膜を形成する手段を提供する。
【解決手段】半導体素子の製造方法が、第１の主面および第１の主面と反対側の面である第２の主面を有し、第１導電型不純物を拡散させた炭化珪素基板であって、第１の主面に、第１導電型不純物を拡散させたソース層、およびソース層を取り囲みかつ第１導電型不純物とは逆型の第２導電型不純物を拡散させたウェル層が形成された炭化珪素基板を準備する工程と、第３の主面および第３の主面と反対側の面である第４の主面を有するシリコン基板であって、第３の主面に熱酸化膜が形成されたシリコン基板を準備する工程と、第１の主面と第３の主面を貼合せる工程と、を備える。
【選択図】 図３
【解決手段】半導体素子の製造方法が、第１の主面および第１の主面と反対側の面である第２の主面を有し、第１導電型不純物を拡散させた炭化珪素基板であって、第１の主面に、第１導電型不純物を拡散させたソース層、およびソース層を取り囲みかつ第１導電型不純物とは逆型の第２導電型不純物を拡散させたウェル層が形成された炭化珪素基板を準備する工程と、第３の主面および第３の主面と反対側の面である第４の主面を有するシリコン基板であって、第３の主面に熱酸化膜が形成されたシリコン基板を準備する工程と、第１の主面と第３の主面を貼合せる工程と、を備える。
【選択図】 図３
Description
本発明は、炭化珪素基板上に形成される高耐圧パワーＭＯＳＦＥＴ等の半導体素子の製造方法に関する。
従来の炭化珪素基板に形成される半導体素子は、炭化珪素からなる種基板上にエピタキシャル成長法により炭化珪素層を形成した炭化珪素基板に、Ｎ型不純物を低濃度に拡散させたＮドリフト拡散層を形成し、そのＮドリフト拡散層上にフォトリソグラフィによりＰウェル層の形成領域を露出させたレジストマスクを形成して、アルミニウムからなるＰ型不純物を低濃度にイオン注入したＰ低濃度注入層を形成した後に、炭化珪素基板の上面をカーボン膜で覆って、ステップバンチングと呼ばれる凹凸の形成を防止しながら、１６００℃以上の高温の熱処理によりＰ低濃度注入層を活性化させてＰウェル層を形成しておき、ＭＯＳＦＥＴを形成する場合は、カーボン膜の除去後に、炭化珪素基板の上面を熱酸化してゲート酸化膜を形成している（例えば、特許文献１参照。）。
上記のステップバンチングは、炭化珪素基板が１６００℃以上の高温に曝された場合に、結晶格子間のシリコンが蒸発して表面に形成される凹凸であって、耐熱温度の高い炭化珪素基板を用いた場合に生ずる特有の現象である。
特開２００５−３５３７７１号公報（第２頁段落００１２、第５頁段落００２６−第６頁段落００３５、第１図）
しかしながら、上述した従来の技術においては、ＭＯＳＦＥＴのゲート酸化膜を形成するときに、熱酸化法により熱酸化膜を形成しているため、通常１６００℃以上の処理温度を必要とする炭化珪素基板における熱酸化膜の形成においては、熱酸化により形成される酸化シリコンからなるゲート酸化膜と、炭化珪素基板との界面にステップバンチングが形成され、これが形成されると、チャネル領域の電荷の移動度が低下してチャネル抵抗が増大し、半導体素子の素子特性を低下させてしまうという問題がある。
本発明は、上記の問題点を解決するためになされたもので、ゲート酸化膜と炭化珪素基板との界面の平坦性を確保しながら、炭化珪素基板上に熱酸化膜からなるゲート酸化膜を形成する手段を提供することを目的とする。
本発明は、上記課題を解決するために、半導体素子の製造方法が、第１の主面および前記第１の主面と反対側の面である第２の主面を有し、第１導電型不純物を拡散させた炭化珪素基板であって、前記第１の主面に、前記第１導電型不純物を拡散させたソース層、および前記ソース層を取り囲みかつ前記第１導電型不純物とは逆型の第２導電型不純物を拡散させたウェル層が形成された前記炭化珪素基板を準備する工程と、第３の主面および前記第３の主面と反対側の面である第４の主面を有するシリコン基板であって、前記第３の主面に熱酸化膜が形成された前記シリコン基板を準備する工程と、前記第１の主面と前記第３の主面を貼合せる工程と、を備えることを特徴とする。
これにより、本発明は、熱酸化膜からなるゲート酸化膜の形成を比較的低温の熱処理により行うことができ、ゲート酸化膜と炭化珪素基板との界面に生ずるステップバンチングの形成を防止して、界面の平坦性を確保しながら、炭化珪素基板上に熱酸化膜からなるゲート酸化膜を形成することができるという効果が得られる。
以下に、図面を参照して本発明による半導体素子の製造方法の実施例について説明する。
図１は実施例１の半導体素子の断面を示す説明図、図２、図３は実施例１の半導体素子の製造方法を示す説明図である。
図１において、１は半導体素子としてのＭＯＳＦＥＴ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）である。本実施例では、高耐圧のＮチャネルＭＯＳＦＥＴである。
図１において、１は半導体素子としてのＭＯＳＦＥＴ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）である。本実施例では、高耐圧のＮチャネルＭＯＳＦＥＴである。
２は、第１の主面としての上面および第１の主面の反対側の面である第２の主面としての下面を有する炭化珪素基板であり、炭化珪素（ＳｉＣ）からなる種基板上に、エピタキシャル成長法により、炭化珪素からなる炭化珪素層を成長させて形成される。
また、炭化珪素基板２の下面は、本実施例の第１導電型不純物である窒素（Ｎ）等のＮ型不純物を高濃度に拡散させたドレイン層３が形成されており、炭化珪素基板２のドレイン層３を除く窒素（Ｎ）等のＮ型不純物をドレイン層３より低濃度に拡散させた部位が、本実施例のＭＯＳＦＥＴ１のドリフト拡散層４（以下、Ｎドリフト拡散層４という。）として機能する。
また、炭化珪素基板２の下面は、本実施例の第１導電型不純物である窒素（Ｎ）等のＮ型不純物を高濃度に拡散させたドレイン層３が形成されており、炭化珪素基板２のドレイン層３を除く窒素（Ｎ）等のＮ型不純物をドレイン層３より低濃度に拡散させた部位が、本実施例のＭＯＳＦＥＴ１のドリフト拡散層４（以下、Ｎドリフト拡散層４という。）として機能する。
本実施例の炭化珪素基板２には、ＭＯＳＦＥＴ１を形成するための、素子形成領域５が設定されている。
６は低濃度拡散層としてのウェル層であり、素子形成領域５の縁部の領域の炭化珪素基板２の上面に、Ｎ型とは逆型の本実施例の第２導電型不純物であるアルミニウム（Ａｌ）等のＰ型不純物を低濃度に注入して形成された低濃度注入層６ａ（以下、Ｐ低濃度注入層６ａという。）のＰ型不純物を１６００℃以上の高温の熱処理により拡散させて形成された拡散層（以下、Ｐウェル層６という。）である。
６は低濃度拡散層としてのウェル層であり、素子形成領域５の縁部の領域の炭化珪素基板２の上面に、Ｎ型とは逆型の本実施例の第２導電型不純物であるアルミニウム（Ａｌ）等のＰ型不純物を低濃度に注入して形成された低濃度注入層６ａ（以下、Ｐ低濃度注入層６ａという。）のＰ型不純物を１６００℃以上の高温の熱処理により拡散させて形成された拡散層（以下、Ｐウェル層６という。）である。
８はソース層であり、素子形成領域５の端部の領域のＰ低濃度注入層６ａの表層に、リン（Ｐ）等のＮ型不純物をＮドリフト層４より高濃度に注入して形成された高濃度注入層８ａ（以下、Ｎ高濃度注入層８ａという。）のＮ型不純物を１６００℃以上の高温の熱処理により拡散させて形成された拡散層である。
本実施例のソース層８は、素子形成領域５の両側にＰウェル層６に取り囲まれた状態で形成され、これらのＰウェル層６は、Ｎドリフト拡散層４を挟んで、互いに離間して配置されている。
本実施例のソース層８は、素子形成領域５の両側にＰウェル層６に取り囲まれた状態で形成され、これらのＰウェル層６は、Ｎドリフト拡散層４を挟んで、互いに離間して配置されている。
１０はゲート電極であり、Ｎ型不純物を比較的高濃度に含有するポリシリコン等の電極材料からなる電極であって、炭化珪素基板２上のソース層８を除く領域、つまりソース層８の間のＰウェル層６およびＮドリフト拡散層４が形成された領域上に形成され、ゲート酸化膜１１を挟んで炭化珪素基板２に対向配置されている。
本実施例のゲート酸化膜１１は、図３に示すように、シリコン（Ｓｉ）で形成されたシリコン層からなる、第３の主面としての一の面および第３の主面の反対側の面である第４の主面としての他の面を有するシリコン基板１３の一の面に、熱酸化法により、酸化シリコン（ＳｉＯ２）からなる熱酸化膜１１ａを形成しておき、その熱酸化膜１１ａを、貼合せ法により、炭化珪素基板２の上面に貼合せて形成された薄い膜厚の絶縁膜であって、炭化珪素基板２のＰウェル層６およびＮドリフト拡散層４と、ゲート電極１０との間に配置される。
本実施例のゲート酸化膜１１は、図３に示すように、シリコン（Ｓｉ）で形成されたシリコン層からなる、第３の主面としての一の面および第３の主面の反対側の面である第４の主面としての他の面を有するシリコン基板１３の一の面に、熱酸化法により、酸化シリコン（ＳｉＯ２）からなる熱酸化膜１１ａを形成しておき、その熱酸化膜１１ａを、貼合せ法により、炭化珪素基板２の上面に貼合せて形成された薄い膜厚の絶縁膜であって、炭化珪素基板２のＰウェル層６およびＮドリフト拡散層４と、ゲート電極１０との間に配置される。
上記の構成のＭＯＳＦＥＴ１のチャネルは、ゲート酸化膜１１を挟んでゲート電極１０と対向するＰウェル層６の表層に形成される。
以下に、図２、図３にＰで示す工程に従って、本実施例の半導体素子の製造方法について説明する。
Ｐ１（図２）、下面にＮ型不純物（本実施例では、窒素）を高濃度に拡散させたドレイン層３、およびドレイン層３が形成された部分以外の炭化珪素基板２に、Ｎ型不純物（本実施例では、窒素）をドレイン層３より低濃度に拡散させたＮドリフト拡散層４を有する炭化珪素基板２と、シリコン層の一の面に熱酸化法により形成された熱酸化膜１１ａを有するシリコン基板１３（図３参照）とを準備し、その炭化珪素基板２に素子形成領域５を設定する。
以下に、図２、図３にＰで示す工程に従って、本実施例の半導体素子の製造方法について説明する。
Ｐ１（図２）、下面にＮ型不純物（本実施例では、窒素）を高濃度に拡散させたドレイン層３、およびドレイン層３が形成された部分以外の炭化珪素基板２に、Ｎ型不純物（本実施例では、窒素）をドレイン層３より低濃度に拡散させたＮドリフト拡散層４を有する炭化珪素基板２と、シリコン層の一の面に熱酸化法により形成された熱酸化膜１１ａを有するシリコン基板１３（図３参照）とを準備し、その炭化珪素基板２に素子形成領域５を設定する。
Ｐ２（図２）、炭化珪素基板２のＮドリフト拡散層４の上面に、フォトリソグラフィにより、素子形成領域５の縁部のＰ低濃度拡散層６ａの形成領域のＮドリフト拡散層４を露出させたレジストマスクを形成し、これをマスクとして、Ｐ型不純物（本実施例では、アルミニウム）を低濃度に注入してＰ低濃度注入層６ａを形成する。
そして、前記のレジストマスクの除去後に、フォトリソグラフィにより、素子形成領域５のＰ低濃度拡散層６ａの端部のＮ高濃度注入層８ａの形成領域のＰ低濃度拡散層６ａを露出させたレジストマスクを形成し、これをマスクとして、Ｎ型不純物（本実施例では、リン）を炭化珪素基板２より高濃度に注入してＮ高濃度注入層８ａを形成し、前記のレジストマスクを除去する。
そして、前記のレジストマスクの除去後に、フォトリソグラフィにより、素子形成領域５のＰ低濃度拡散層６ａの端部のＮ高濃度注入層８ａの形成領域のＰ低濃度拡散層６ａを露出させたレジストマスクを形成し、これをマスクとして、Ｎ型不純物（本実施例では、リン）を炭化珪素基板２より高濃度に注入してＮ高濃度注入層８ａを形成し、前記のレジストマスクを除去する。
Ｐ３（図２）、１６００℃以上（本実施例では１６００〜１８００℃）の高温の熱処理により、Ｐ低濃度注入層６ａおよびＮ高濃度注入層８ａのそれぞれの不純物を活性化させて、Ｐ型不純物を低濃度に拡散させたＰウェル層６と、Ｎ型不純物を高濃度に拡散させたソース層８とを形成する。
そして、ＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）法により、Ｐウェル層６およびソース層８が形成された炭化珪素基板２の上面を研磨して、高温の熱処理により炭化珪素基板２の上面に形成されたステップバンチングを除去し平坦化する。
そして、ＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）法により、Ｐウェル層６およびソース層８が形成された炭化珪素基板２の上面を研磨して、高温の熱処理により炭化珪素基板２の上面に形成されたステップバンチングを除去し平坦化する。
Ｐ４（図３）、予め準備したシリコン基板１３の一の面に形成された熱酸化膜１１ａを、平坦化された炭化珪素基板２の上面に重ね合せ、シリコン基板１３の他の面を押圧して仮接合し、その後に比較的低温（本実施例では、１１００〜１３００℃）の熱処理を施して強固に接合させる貼合せ法により、炭化珪素基板２の上面に熱酸化膜１１ａを貼合せる。
Ｐ５（図３）、シリコン基板１３と炭化珪素基板２の貼合せ後に、ウェットエッチングによりシリコン基板１３のシリコン層を除去し、熱酸化膜１１ａを露出させて、炭化珪素基板２上の全面に熱酸化膜１１ａからなるゲート酸化膜１１を形成する。
Ｐ６（図３）、ＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法により、ゲート酸化膜１１上の全面に、Ｎ型不純物（本実施例では、リン）を高濃度に含有したポリシリコンを比較的厚く堆積して電極材料層を形成し、フォトリソグラフィにより電極材料層上に、素子形成領域５のソース層８の間のゲート電極１０の形成領域を覆うレジストマスクを形成し、これをマスクとして、電極材料層およびゲート酸化膜１１を異方性エッチングにより除去し、炭化珪素基板２のソース層８の上面を露出させてゲート電極１０を形成する。
Ｐ６（図３）、ＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法により、ゲート酸化膜１１上の全面に、Ｎ型不純物（本実施例では、リン）を高濃度に含有したポリシリコンを比較的厚く堆積して電極材料層を形成し、フォトリソグラフィにより電極材料層上に、素子形成領域５のソース層８の間のゲート電極１０の形成領域を覆うレジストマスクを形成し、これをマスクとして、電極材料層およびゲート酸化膜１１を異方性エッチングにより除去し、炭化珪素基板２のソース層８の上面を露出させてゲート電極１０を形成する。
その後に、アルミニウム等の導電材料により、ソース層８およびゲート電極１０に電気的に接続する図示しないソースコンタクトおよびゲートコンタクト等を形成して、図１に示す本実施例のＭＯＳＦＥＴ１が形成される。
このように、本実施例の炭化珪素基板２を用いたＭＯＳＦＥＴ１の製造方法においては、炭化珪素基板２に、ドレイン層３、Ｐウェル層６、ソース層８等の１６００℃以上の高温の熱処理を要する拡散層を予め形成しておき、これによりステップバンチングが生じた炭化珪素基板２の上面をＣＭＰ法により研磨して平坦化し、その後に炭化珪素基板２の上面に、シリコン基板１３に熱酸化法により形成しておいた熱酸化膜１１ａを１２００℃程度の低温の熱処理により貼合せて熱酸化膜１１ａからなるゲート酸化膜１１を形成するので、ゲート酸化膜１１の形成時に、ゲート酸化膜１１と炭化珪素基板２との界面にステップバンチングが生じることはなく、界面の平坦性を確保しながら、炭化珪素基板２上に熱酸化膜１１ａからなるゲート酸化膜１１を形成することが可能になり、チャネル領域における電荷の移動度の低下を防止してチャネル抵抗を低減することができ、ＭＯＳＦＥＴ１の素子特性を向上させることができる。
このように、本実施例の炭化珪素基板２を用いたＭＯＳＦＥＴ１の製造方法においては、炭化珪素基板２に、ドレイン層３、Ｐウェル層６、ソース層８等の１６００℃以上の高温の熱処理を要する拡散層を予め形成しておき、これによりステップバンチングが生じた炭化珪素基板２の上面をＣＭＰ法により研磨して平坦化し、その後に炭化珪素基板２の上面に、シリコン基板１３に熱酸化法により形成しておいた熱酸化膜１１ａを１２００℃程度の低温の熱処理により貼合せて熱酸化膜１１ａからなるゲート酸化膜１１を形成するので、ゲート酸化膜１１の形成時に、ゲート酸化膜１１と炭化珪素基板２との界面にステップバンチングが生じることはなく、界面の平坦性を確保しながら、炭化珪素基板２上に熱酸化膜１１ａからなるゲート酸化膜１１を形成することが可能になり、チャネル領域における電荷の移動度の低下を防止してチャネル抵抗を低減することができ、ＭＯＳＦＥＴ１の素子特性を向上させることができる。
また、ゲート酸化膜１１の形成前に、高温の熱処理を要する工程を全て終えておくので、ゲート酸化膜１１の形成後に、炭化珪素基板２との界面にステップバンチングによる欠陥が生じることはなく、素子特性に優れたＭＯＳＦＥＴ１を形成することができる。
なお、上記工程Ｐ５においては、シリコン基板１３のシリコン層をウェットエッチングにより除去するとして説明したが、シリコン基板１３に熱酸化膜１１ａを形成した後に、熱酸化膜１１ａから離間した位置に水素イオンを注入して水素注入層を形成しておき、炭化珪素基板２と熱酸化膜１１ａとの仮接合後に、５００℃程度の熱処理によって水素注入層を剥離させ、熱酸化膜１１ａ上に残留したシリコン層を、ドライエッチングまたはＣＭＰ法により除去して熱酸化膜１１ａを露出させた後に、１２００℃程度の低温の熱処理により熱酸化膜を強固に接合するようにしてもよい。このようにすれば、シリコン基板１３のシリコン層の除去時間の短縮化を図ることができる。
なお、上記工程Ｐ５においては、シリコン基板１３のシリコン層をウェットエッチングにより除去するとして説明したが、シリコン基板１３に熱酸化膜１１ａを形成した後に、熱酸化膜１１ａから離間した位置に水素イオンを注入して水素注入層を形成しておき、炭化珪素基板２と熱酸化膜１１ａとの仮接合後に、５００℃程度の熱処理によって水素注入層を剥離させ、熱酸化膜１１ａ上に残留したシリコン層を、ドライエッチングまたはＣＭＰ法により除去して熱酸化膜１１ａを露出させた後に、１２００℃程度の低温の熱処理により熱酸化膜を強固に接合するようにしてもよい。このようにすれば、シリコン基板１３のシリコン層の除去時間の短縮化を図ることができる。
以上説明したように、本実施例では、第１の主面（上面）および第１の主面と反対側の面である第２の主面（下面）を有し、Ｎ型不純物を拡散させた炭化珪素基板であって、第１の主面に、前記Ｎ型不純物を拡散させたソース層、および前記ソース層を取り囲みかつ前記Ｎ型不純物とは逆型のＰ型不純物を拡散させたＰウェル層が形成された炭化珪素基板を準備すると共に、第３の主面（一の面）および第３の主面と反対側の面である第４の主面（他の面）を有するシリコン基板であって、第３の主面に熱酸化膜が形成されたシリコン基板を準備し、第１の主面と第３の主面を貼合せるようにしたことによって、熱酸化膜からなるゲート酸化膜の形成を比較的低温の熱処理により行うことができ、ゲート酸化膜と炭化珪素基板との界面に生ずるステップバンチングの形成を防止して、界面の平坦性を確保しながら、炭化珪素基板上に熱酸化膜からなるゲート酸化膜を形成することが可能になり、チャネル領域における電荷の移動度の低下を防止してチャネル抵抗を低減することができ、ＭＯＳＦＥＴの素子特性を向上させることができる。
図４、図５は実施例１の半導体素子の製造方法を示す説明図である。
なお、上記実施例１と同様の部分は、同一の符号を付してその説明を省略する。
本実施例の予め準備するシリコン基板２１（図５参照）には、シリコン層の一の面に、上記実施例１のシリコン基板１３と同様の熱酸化膜１１ａが形成され、そのシリコン層には、Ｎ型不純物（本実施例では、リン）が予め高濃度（本実施例では、１×１０２０／ｃｍ３以上）に拡散されており、このシリコン層を用いてゲート電極２２が形成される。
なお、上記実施例１と同様の部分は、同一の符号を付してその説明を省略する。
本実施例の予め準備するシリコン基板２１（図５参照）には、シリコン層の一の面に、上記実施例１のシリコン基板１３と同様の熱酸化膜１１ａが形成され、そのシリコン層には、Ｎ型不純物（本実施例では、リン）が予め高濃度（本実施例では、１×１０２０／ｃｍ３以上）に拡散されており、このシリコン層を用いてゲート電極２２が形成される。
以下に、図４、図５にＰＡで示す工程に従って、本実施例の半導体素子の製造方法について説明する。
ＰＡ１（図５）、上記実施例１と同様のドレイン層３およびＮドリフト拡散層４を有する炭化珪素基板２と、Ｎ型不純物を高濃度に拡散させたシリコン層の一の面に熱酸化法により形成された熱酸化膜１１ａを有するシリコン基板２１（図５参照）とを準備し、その炭化珪素基板２に素子形成領域５を設定する。
ＰＡ１（図５）、上記実施例１と同様のドレイン層３およびＮドリフト拡散層４を有する炭化珪素基板２と、Ｎ型不純物を高濃度に拡散させたシリコン層の一の面に熱酸化法により形成された熱酸化膜１１ａを有するシリコン基板２１（図５参照）とを準備し、その炭化珪素基板２に素子形成領域５を設定する。
その後の工程ＰＡ２（図４）〜ＰＡ４（図５）の作動は、上記実施例１の工程Ｐ２（図２）〜Ｐ４（図３）の作動と同様であるので、その説明を省略する。
この場合に、工程ＰＡ４においては、炭化珪素基板２の上面にシリコン基板２１を重ね合せて、炭化珪素基板２の上面に熱酸化膜１１ａを貼合せる。
ＰＡ５（図５）、シリコン基板２１と炭化珪素基板２の貼合せ後に、フォトリソグラフィによりシリコン基板２１の他の面上に、素子形成領域５のソース層８の間のゲート電極２２の形成領域を覆うレジストマスクを形成し、これをマスクとして、シリコン基板２１のシリコン層および熱酸化膜１１ａを異方性エッチングにより除去し、炭化珪素基板２のソース層８の上面を露出させ、熱酸化膜１１ａからなるゲート酸化膜１１を挟んで、炭化珪素基板２のＰウェル層６およびＮドリフト拡散層４に対向するゲート電極２２を形成する。
この場合に、工程ＰＡ４においては、炭化珪素基板２の上面にシリコン基板２１を重ね合せて、炭化珪素基板２の上面に熱酸化膜１１ａを貼合せる。
ＰＡ５（図５）、シリコン基板２１と炭化珪素基板２の貼合せ後に、フォトリソグラフィによりシリコン基板２１の他の面上に、素子形成領域５のソース層８の間のゲート電極２２の形成領域を覆うレジストマスクを形成し、これをマスクとして、シリコン基板２１のシリコン層および熱酸化膜１１ａを異方性エッチングにより除去し、炭化珪素基板２のソース層８の上面を露出させ、熱酸化膜１１ａからなるゲート酸化膜１１を挟んで、炭化珪素基板２のＰウェル層６およびＮドリフト拡散層４に対向するゲート電極２２を形成する。
その後に、上記実施例１と同様にして、図示しないソースコンタクトおよびゲートコンタクト等を形成して、本実施例のＭＯＳＦＥＴ１が形成される。
上記のように、本実施例のゲート電極２２は、予めＮ型不純物を高濃度に拡散させたシリコン基板２１のシリコン層をエッチングして形成するので、実施例１におけるゲート電極１０を形成するためのポリシリコンの堆積工程を省略することが可能になり、工程数を削減してＭＯＳＦＥＴ１の製造方法の簡素化を図ることができる。
上記のように、本実施例のゲート電極２２は、予めＮ型不純物を高濃度に拡散させたシリコン基板２１のシリコン層をエッチングして形成するので、実施例１におけるゲート電極１０を形成するためのポリシリコンの堆積工程を省略することが可能になり、工程数を削減してＭＯＳＦＥＴ１の製造方法の簡素化を図ることができる。
以上説明したように、本実施例では、上記実施例１と同様の効果に加えて、Ｎ型不純物を高濃度に拡散させたシリコン層の一の面に熱酸化膜が形成されたシリコン基板を準備しておき、このシリコン基板の熱酸化膜を炭化珪素基板の上面に貼合せた後に、シリコン基板のシリコン層および炭化珪素基板上に貼合された熱酸化膜をエッチングして、炭化珪素基板上のソース層間に、熱酸化膜からなるゲート酸化膜を挟んで炭化珪素基板に対向するゲート電極を形成するようにしたことによって、ゲート電極を形成するためのポリシリコンの堆積工程を省略することが可能になり、工程数を削減してＭＯＳＦＥＴの製造方法の簡素化を図ることができる。
なお、本実施例においては、炭化珪素基板に貼合せる基板として、Ｎ型不純物を高濃度に拡散させたシリコン層を有するシリコン基板を用いるとして説明したが、一の面を酸化させた金属アルミニウムからなるアルミニウム基板を用いるようにしてもよい。このようにしても、アルミニウム基板をエッチングして、アルミニウムからなるゲート電極を形成することができ、ポリシリコンの堆積工程を省略することが可能になる。
上記各実施例においては、半導体素子はＮチャネルＭＯＳＦＥＴであるとして説明したが、半導体素子は前記に限らず、上記の各拡散層の極性を逆にしたＰチャネルＭＯＳＦＥＴに本発明を適用しても、上記と同様の効果を得ることができる。
１ ＭＯＳＦＥＴ
２ 炭化珪素基板
３ ドレイン層
４ ドリフト層
５ 素子形成領域
６ ウェル層
６ａ 低濃度注入層
８ ソース層
８ａ 高濃度注入層
１０、２２ ゲート電極
１１ ゲート酸化膜
１１ａ 熱酸化膜
１３、２１ シリコン基板
２ 炭化珪素基板
３ ドレイン層
４ ドリフト層
５ 素子形成領域
６ ウェル層
６ａ 低濃度注入層
８ ソース層
８ａ 高濃度注入層
１０、２２ ゲート電極
１１ ゲート酸化膜
１１ａ 熱酸化膜
１３、２１ シリコン基板
Claims (5)
- 第１の主面および前記第１の主面と反対側の面である第２の主面を有し、第１導電型不純物を拡散させた炭化珪素基板であって、前記第１の主面に、前記第１導電型不純物を拡散させたソース層、および前記ソース層を取り囲みかつ前記第１導電型不純物とは逆型の第２導電型不純物を拡散させたウェル層が形成された前記炭化珪素基板を準備する工程と、
第３の主面および前記第３の主面と反対側の面である第４の主面を有するシリコン基板であって、前記第３の主面に熱酸化膜が形成された前記シリコン基板を準備する工程と、
前記第１の主面と前記第３の主面を貼合せる工程と、
を備えることを特徴とする半導体素子の製造方法。 - 第１の主面および前記第１の主面と反対側の面である第２の主面を有する炭化珪素基板であって、第１導電型不純物を拡散させて前記第２の主面に形成されたドレイン層と、前記ドレイン層が形成された部分以外の前記炭化珪素基板に、前記第１導電型不純物を前記ドレイン層より低濃度に拡散させたドリフト拡散層を有する前記炭化珪素基板と、第３の主面および前記第３の主面と反対側の面である第４の主面を有するシリコン基板であって、前記第１導電型不純物を拡散させたシリコン層、および前記シリコン層の前記第３の主面上に形成された熱酸化膜を有する前記シリコン基板と、を準備する工程と、
前記第１の主面に、前記第１導電型不純物とは逆型の第２導電型不純物を注入して、低濃度注入層を形成する工程と、
前記低濃度注入層に、第１導電型不純物を前記ドリフト拡散層より高濃度に注入して高濃度注入層を形成する工程と、
熱処理により、前記低濃度注入層および前記高濃度注入層を活性化させて、ウェル層と、ソース層とを形成する工程と、
前記第１の主面を、平坦化する工程と、
前記第１の主面に前記第３の主面を貼合せる工程と、
を備えることを特徴とする半導体素子の製造方法。 - 前記第１の主面に前記第３の主面を貼合せる工程の後に、前記シリコン層および前記熱酸化膜を除去して前記ソース層を露出させ、前記熱酸化膜からなるゲート酸化膜を挟んで前記炭化珪素基板に対向するゲート電極を形成する工程を備えることを特徴とする請求項２に記載された半導体素子の製造方法。
- 第１の主面および前記第１の主面と反対側の面である第２の主面を有し、第１導電型不純物を拡散させた炭化珪素基板であって、前記第１の主面に第１導電型不純物を拡散させたソース層、および前記ソース層を取り囲み、かつ前記第１導電型不純物とは逆型の第２導電型不純物を拡散させたウェル層が形成された炭化珪素基板を準備する工程と、
前記第３の主面および前記第３の主面と反対側の面である第４の主面を有し、前記第１の導電型不純物を拡散させたシリコン基板であって、前記第３の主面に熱酸化膜が形成されたシリコン基板を準備する工程と、
前記第１の主面と前記第３の主面を貼合せる工程と、
前記シリコン層および前記熱酸化膜を除去して、前記ソース層を露出させ、前記熱酸化膜からなるゲート酸化膜を挟んで前記炭化珪素基板に対向するゲート電極を形成する工程と、を備えることを特徴とする半導体素子の製造方法。 - 第１の主面および前記第１の主面と反対側の面である第２の主面を有する炭化珪素基板であって、第１導電型不純物を拡散させて前記第２の主面に形成されたドレイン層と、前記ドレイン層が形成された部分以外の前記炭化珪素基板に、前記第１導電型不純物を前記ドレイン層より低濃度に拡散させたドリフト拡散層を有する前記炭化珪素基板と、第３の主面および前記第３の主面と反対側の面である第４の主面を有し、前記第１の導電型不純物を拡散させたシリコン基板であって、前記第１導電型不純物を拡散させたシリコン層および前記シリコン層の前記第３の主面上に形成された熱酸化膜を有する前記シリコン基板と、を準備する工程と、
前記第１の主面に、前記第１導電型不純物とは逆型の第２導電型不純物を注入して、低濃度注入層を形成する工程と、
前記低濃度注入層に、第１導電型不純物を前記ドリフト拡散層より高濃度に注入して高濃度注入層を形成する工程と、
熱処理により、前記低濃度注入層および前記高濃度注入層を活性化させて、ウェル層と、ソース層とを形成する工程と、
前記第１の主面を、平坦化する工程と、
前記第１の主面に前記第３の主面を貼合せる工程と、
前記シリコン層および前記熱酸化膜を除去して、前記ソース層を露出させ、前記熱酸化膜からなるゲート酸化膜を挟んで、前記炭化珪素基板に対向するゲート電極を形成する工程と、を備えることを特徴とする半導体素子の製造方法。
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