JPH09246533A - 半導体装置およびその製造方法 - Google Patents

Abstract

(57)【要約】 【課題】 ＭＩＳ構造の半導体素子におけるゲート絶縁
膜の信頼性を向上させる。 【解決手段】 ＣＭＯＳ回路を構成するｎＭＯＳ３ｎお
よびｐＭＯＳ３ｐのゲート電極３ｎｇ, ３ｐｇを結晶粒
界のないシリコン単結晶によって形成した。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体装置および
その製造技術に関し、特に、ＭＩＳ（Metal Insulator
Semiconductor ）構造の半導体素子を有する半導体装置
およびその製造方法に適用して有効な技術に関するもの
である。

【０００２】

【従来の技術】ＭＩＳ構造の半導体素子は、半導体基板
上に絶縁膜を介してゲート電極を積み重ねた構造を有す
る素子であり、その代表的な素子として、例えばＭＯＳ
・ＦＥＴ（Metal Oxide Semiconductor Field Effect T
ransistor)がある。

【０００３】このＭＯＳ・ＦＥＴは、通常、半導体基板
上にその酸化膜を介してゲート電極を設けて構成されて
いる。ＭＯＳ・ＦＥＴの開発当初、そのゲート電極は、
金属によって構成されていたが、現在は、一般的に、低
抵抗な多結晶シリコンによって構成されている。

【０００４】これは、ゲート電極材料として低抵抗な多
結晶シリコンを用いた場合、ソースおよびドレイン領域
を、そのゲート電極をマスクとして自己整合的に位置合
わせ良く形成することができ、ＭＯＳ・ＦＥＴの微細化
および高性能化を図ることが可能だからである。

【０００５】また、近年は、そのゲート電極の低抵を下
げることで半導体装置の動作速度を向上させる観点から
ゲート電極を構成する低抵抗多結晶シリコン膜上に金属
膜または金属シリサイド膜を設けたゲート電極構造もあ
る。

【０００６】なお、ＭＯＳ構造の半導体素子について
は、株式会社オーム社、昭和５９年１１月３０日発行、
「ＬＳＩハンドブック」Ｐ６１〜Ｐ７２に記載があり、
ＭＯＳ・ＦＥＴ、不揮発性ＭＯＳ・ＦＥＴメモリおよび
ＭＯＳ構造の電荷転送素子について説明されている。

【０００７】

【発明が解決しようとする課題】ところが、ゲート電極
材料として多結晶シリコンを用いる上記ＭＩＳ構造の半
導体素子においては、以下の問題があることを本発明者
は見出した。

【０００８】すなわち、ゲート電極材料として多結晶シ
リコンを用いた場合、ゲート絶縁膜が破壊に到る注入電
荷量が、ゲート電極に印加されるゲート電圧の極性に大
きく依存し、ゲート電圧を負（電子をゲート電極からゲ
ート絶縁膜側に注入）とした場合の方が、ゲート電圧を
正（電子を半導体基板からゲート絶縁膜側に注入）とし
た場合よりも小さくなる、すなわち、寿命が短くなると
いう問題がある。

【０００９】本発明者の検討結果によれば、この問題
は、以下のような２つの原因によって生じると想定され
る。

【００１０】第１は、ゲート電極中の不純物が不均一に
ゲート絶縁膜に拡散しバリアハイトが低下すること起因
するものである。これは、ゲート電極を多結晶シリコン
で構成する場合、ゲート電極中に結晶粒界が存在する
が、その結晶粒界には高濃度の不純物が含まれるため、
その粒界が接触しているゲート絶縁膜部分にその不純物
が多量に拡散するからである。

【００１１】第２は、ゲート電極を多結晶シリコンで構
成した場合、ゲート電極中の結晶粒の存在に起因して、
ゲート電極とゲート絶縁膜との接触界面において大きな
凹凸が形成される結果、その部分において局所的な電界
集中が生じることに起因するものである。

【００１２】このような問題は、ゲート絶縁膜が薄くな
るにつれて顕著になるとともに、不揮発性メモリセル等
のように、フローティングゲート電極に正負の電圧を印
加することで半導体基板とフローティングゲート電極と
の間にゲート絶縁膜を介してトンネル電流を流すような
製品において特に問題となる。

【００１３】本発明の目的は、ＭＩＳ構造の半導体素子
におけるゲート絶縁膜の信頼性を向上させることのでき
る技術を提供することにある。

【００１４】また、本発明の目的は、ＭＩＳ構造の不揮
発性メモリセルにおけるゲート絶縁膜の信頼性を向上さ
せることのできる技術を提供することにある。

【００１５】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。

【００１６】

【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
次のとおりである。

【００１７】本発明の半導体装置は、半導体基板上にゲ
ート絶縁膜を介してゲート電極を設けてなる半導体素子
を有する半導体装置であって、前記ゲート電極を所定導
電形の半導体単結晶によって形成したものである。

【００１８】また、本発明の半導体装置は、前記半導体
素子が、二層ゲート構造を有する不揮発性メモリセルで
あり、前記ゲート電極がフローティングゲート電極であ
るものである。

【００１９】

【発明の実施の形態】以下、本発明の実施の形態を図面
に基づいて詳細に説明する（なお、実施の形態を説明す
るための全図において同一機能を有するものは同一の符
号を付し、その繰り返しの説明は省略する）。

【００２０】（実施の形態１）図１は本発明の一実施の
形態である半導体集積回路装置の要部断面図、図２〜図
７は図１の半導体集積回路装置の製造工程中における要
部断面図である。

【００２１】図１に示す半導体基板１は、例えばｐ^- 形
のシリコン（Ｓｉ）単結晶からなり、その上部には、ｐ
ウエルＰＷおよびｎウエルＮＷが形成されている。

【００２２】このｐウエルＰＷには、例えばｐ形不純物
のホウ素が含有されている。また、ｎウエルＮＷには、
例えばｎ形不純物のリンまたはヒ素（Ａｓ）が含有され
ている。

【００２３】また、半導体基板１の上部には、例えば二
酸化シリコン（ＳｉＯ₂)からなる素子分離部２が形成さ
れている。この素子分離部２は、半導体基板１の上部に
掘られた溝内に絶縁膜が埋設されて形成されている。そ
の素子分離部２の上面は、半導体基板１の主面と一致す
るように平坦化されている。

【００２４】素子分離部２に囲まれたｐウエルＰＷ上お
よびｎウエルＮＷ上には、例えばｎチャネル形のＭＯＳ
・ＦＥＴ（以下、ｎＭＯＳという）３ｎおよびｐチャネ
ル形のＭＯＳ・ＦＥＴ（以下、ｐＭＯＳという）３ｐが
形成されている。そして、このｎＭＯＳ３ｎおよびｐＭ
ＯＳ３ｐによってＣＭＯＳ（Complimentary MOS)回路が
形成されている。

【００２５】ｎＭＯＳ３ｎは、ｐウエルＰＷの上部に互
いに離間して形成された一対の半導体領域３ｎｌと、半
導体基板１上に形成されたゲート絶縁膜３ｎｉと、その
上に形成されたゲート電極３ｎｇとを有している。な
お、一対の半導体領域３ｎｌの間にｎＭＯＳ３ｎのチャ
ネル領域が形成される。

【００２６】この半導体領域３ｎｌは、ｎＭＯＳ３ｎの
ソース・ドレイン領域を形成するための領域であり、チ
ャネル領域側に配置された浅い半導体領域３ｎｌａと、
その外側に配置された深い半導体領域３ｎｌｂとを有し
ている。

【００２７】浅い半導体領域３ｎｌａおよび深い半導体
領域３ｎｌｂには、例えばｎ形不純物のリンまたはＡｓ
が含有されてなる。ゲート絶縁膜３ｎｉは、例えばＳｉ
Ｏ₂からなる。

【００２８】ところで、本実施の形態１においては、ゲ
ート電極３ｎｇが、例えば不純物の含有されたＳｉ単結
晶によって形成されており、ゲート電極３ｎｇに結晶粒
界が存在しない。

【００２９】このため、ゲート電極を低抵抗多結晶シリ
コンで形成した場合に、ゲート電極中の結晶粒界に高濃
度に含まれる不純物がゲート絶縁膜３ｎｉに不均一に拡
散する問題を抑制することが可能となる。また、ゲート
電極３ｎｇとゲート絶縁膜３ｎｉとの接触界面に凹凸が
形成されるのを低減することができるので、その凹凸に
起因する電界集中を抑制することが可能となる。これら
により、ゲート電極３ｎｇに負電圧を印加した場合のゲ
ート絶縁膜３ｎｉの破壊を抑制することができるので、
ゲート絶縁膜３ｎｉの信頼性を向上させることが可能と
なる。

【００３０】このゲート電極３ｎｇの厚さは、例えば0.
２μｍ程度である。ただし、ゲート電極３ｎｇは、Ｓｉ
単結晶の単体膜に限定されるものではなく、例えばその
Ｓｉ単結晶膜上にタングステンシリサイド等のようなシ
リサイド膜を堆積した積層膜で形成しても良い。この場
合、シリサイド膜の厚さは、例えば５０ｎｍ程度であ
る。

【００３１】一方、ｐＭＯＳ３ｐは、ｎウエルＮＷの上
部に互いに離間して形成された一対の半導体領域３ｐｌ
と、半導体基板１上に形成されたゲート絶縁膜３ｐｉ
と、その上に形成されたゲート電極３ｐｇとを有してい
る。なお、一対の半導体領域３ｐｌの間にｐＭＯＳ３ｐ
のチャネル領域が形成される。

【００３２】この半導体領域３ｐｌは、ｐＭＯＳ３ｐの
ソース・ドレイン領域を形成するための領域であり、チ
ャネル領域側に配置された浅い半導体領域３ｐｌａと、
その外側に配置された深い半導体領域３ｐｌｂとを有し
ている。

【００３３】浅い半導体領域３ｐｌａおよび深い半導体
領域３ｐｌｂには、例えばｐ形不純物のホウ素が含有さ
れている。ゲート絶縁膜３ｐｉは、例えばＳｉＯ₂ から
なる。

【００３４】ところで、本実施の形態１においては、ゲ
ート電極３ｐｇが、例えば不純物の含有されたＳｉ単結
晶によって形成されており、ゲート電極３ｐｇに結晶粒
界が存在しない。

【００３５】このため、ゲート電極を低抵抗多結晶シリ
コンで形成した場合に、ゲート電極中の結晶粒界に高濃
度に含まれる不純物がゲート絶縁膜３ｎｉに不均一に拡
散する問題を抑制することが可能となる。また、ゲート
電極３ｐｇとゲート絶縁膜３ｐｉとの接触界面に凹凸が
形成されるのを低減することができるので、その凹凸に
起因する電界集中を抑制することが可能となる。これら
により、ゲート電極３ｐｇに負電圧を印加した場合のゲ
ート絶縁膜３ｐｉの破壊を抑制することができるので、
ゲート絶縁膜３ｐｉの信頼性を向上させることが可能と
なる。

【００３６】このようなｎＭＯＳ３ｎおよびｐＭＯＳ３
ｐのゲート電極３ｎｇ, ３ｐｇの側面には、例えばＳｉ
Ｏ₂ からなるサイドウォール４が形成されている。ま
た、このような半導体基板１上には、例えばＳｉＯ₂ か
らなる層間絶縁膜５ａが堆積されており、これによっ
て、上記したｎＭＯＳ３ｎおよびｐＭＯＳ３ｐが被覆さ
れている。層間絶縁膜５ａは、例えばＳｉＯ₂ からな
る。

【００３７】この層間絶縁膜５ａの上面には、例えばア
ルミニウム（Ａｌ）−Ｓｉ−銅（Ｃｕ）合金からなる第
１層配線６ａが形成されている。この第１層配線６ａ
は、層間絶縁膜５ａに穿孔された接続孔７ａを通じてｎ
ＭＯＳ３ｎおよびｐＭＯＳ３ｐの半導体領域３ｎｌ, ３
ｐｌと電気的に接続されている。

【００３８】このような第１層配線６ａは、例えばＳｉ
Ｏ₂ からなる層間絶縁膜５ｂによって被覆されている。
その層間絶縁膜５ｂの上面には、例えばＡｌ−Ｓｉ−Ｃ
ｕ合金からなる第２層配線６ｂが形成されている。第２
層配線６ｂは、層間絶縁膜５ｂに穿孔された接続孔７ｂ
を通じて第１層配線６ａと電気的に接続されている。

【００３９】層間絶縁膜５ｂ上には、例えばＳｉＯ₂ か
らなる層間絶縁膜５ｃが堆積されており、これによっ
て、第２層配線６ｂが被覆されている。その層間絶縁膜
５ｃ上には、第３層配線６ｃが形成されている。

【００４０】この第３層配線６ｃは、例えばＡｌ−Ｓｉ
−Ｃｕ合金からなり、層間絶縁膜５ｃに形成された接続
孔７ｃを通じて第２層配線６ｂと電気的に接続されてい
る。

【００４１】層間絶縁膜５ｃ上には、表面保護膜５ｄが
形成されている。表面保護膜５ｄは、例えば保護膜５ｄ
1 上に保護膜５ｄ2 が堆積されてなる。保護膜５ｄ1
は、例えばＳｉＯ₂ からなり、その上層の保護膜５ｄ2
は、例えば窒化シリコンからなる。

【００４２】表面保護膜５ｄの一部には、第３層配線６
ｃの一部が露出するような開口部７ｄが形成されてい
る。第３層配線６ｃにおいて、この開口部７ｄから露出
する部分は、ボンディングパッド部ＢＰを形成してい
る。

【００４３】なお、このボンディングパッド部ＢＰに
は、ボンディングワイヤを通じて半導体集積回路装置を
構成するパッケージのリードが電気的に接続されるよう
になっている。

【００４４】次に、本実施の形態１の半導体集積回路装
置の製造方法を図１〜図７によって説明する。

【００４５】はじめに、図２に示すように、半導体基板
（第１の半導体基板）１の素子分離領域に素子分離部２
を形成する。ここでは、例えば次のようにする。

【００４６】まず、例えばｐ形のＳｉ単結晶からなる半
導体基板１の素子分離領域に、例えばフォトリソグラフ
ィ技術およびドライエッチング技術によって分離溝を形
成した後、その半導体基板１上に、例えばＳｉＯ２から
なる分離用絶縁膜をＣＶＤ法によって堆積する。

【００４７】続いて、その半導体基板１の主面をＣＭＰ
（Chemical Mechanical Polishing)技術によって平坦に
する。これにより、半導体基板１の分離溝内に分離用絶
縁膜が残るようにして素子分離部２を形成する。この平
坦処理に際しては、半導体基板１の主面と素子分離部２
の上面との高さが一致するように完全に平坦にする。

【００４８】その後、図３に示すように、素子分離部２
を形成した半導体基板１の主面と、例えばＳｉ単結晶か
らなる他の半導体基板（第２の半導体基板）８の主面と
に、双方の半導体基板１, ８を接合した場合に双方の半
導体基板１, ８の張り合わせ界面に所定厚さのゲート絶
縁膜が形成されるように、目的とするゲート絶縁膜厚の
ほぼ半分の厚さの絶縁膜９ａ, ９ｂを熱酸化法等によっ
て形成する。

【００４９】次いで、半導体基板１, ８の主面を対向さ
せ、双方の半導体基板１, ８の絶縁膜９ａ, ９ｂを接触
させた状態で熱処理を施すことにより、図４に示すよう
に、半導体基板１, ８を接合する。この際、半導体基板
１, ８の張り合わせ界面にゲート絶縁膜３ｉを形成す
る。

【００５０】続いて、その半導体基板８の裏面を、例え
ば研磨法またはプラズマドライエッチング法等によって
除去することにより、図５に示すように、ゲート電極形
成用の半導体層８ａを形成する。この半導体層８ａの厚
さは、目的とするゲート電極厚さと同じである。

【００５１】その後、この半導体層８ａを介して半導体
基板１に、ウエル形成、しきい電圧制御およびゲート電
極低抵抗化のための不純物をイオン注入法によって導入
する。

【００５２】ウエル形成のための不純物イオンの注入工
程において、ドーズ量は、例えば１×１０¹³個／ｃ
ｍ² 、イオン注入エネルギーは、例えば５００ＫｅＶ〜
１ＭｅＶ程度である。

【００５３】また、しきい電圧設定のための不純物イオ
ンの注入工程において、ドーズ量は、例えば１×１０¹²
個／ｃｍ² 、イオン注入エネルギーは、例えば５０Ｋｅ
Ｖ程度である。

【００５４】さらに、ゲート電極低抵抗化のためのイオ
ン注入工程において、ドーズ量は空乏層ができない程度
に設定されており、例えば１×１０¹⁵個／ｃｍ² 、イオ
ン注入エネルギーは、例えば１０ＫｅＶ程度である。

【００５５】次いで、その半導体基板１, ８に対して熱
処理を施すことにより、図６に示すように、ｐウエルＰ
ＷおよびｎウエルＮＷを形成するとともに、しきい電圧
の設定およびゲート電極の低抵抗化を図る。この際の熱
処理としては、例えば９００℃、１〜２分程度のＲＴＰ
（Rapid Thermal Processing）処理を採用している。

【００５６】続いて、図５の半導体層８ａをフォトリソ
グラフィ技術およびドライエッチング技術によってパタ
ーニングすることにより、ゲート電極３ｎｇ, ３ｐｇを
形成する。このゲート電極３ｎｇ, ３ｐｇは、例えば所
定の不純物を含有するＳｉ単結晶からなる。

【００５７】その後、このゲート電極３ｎｇ, ３ｐｇを
マスクとして、半導体基板１に、ｎ形不純物およびｐ形
不純物をそれぞれ別々のイオン注入工程によって導入す
ることにより、半導体基板１の上部に浅い半導体領域３
ｎｌａ, ３ｐｌａを形成する。なお、この際のｎ形不純
物としては、例えばリンまたはＡｓが使用され、ｐ形不
純物としては、例えばホウ素が使用されている。

【００５８】次いで、半導体基板１上に、絶縁膜を堆積
した後、その絶縁膜をエッチバックすることにより、図
７に示すように、ゲート電極３ｎｇ, ３ｐｇの側面にサ
イドウォール４を形成する。

【００５９】続いて、ゲート電極３ｎｇ, ３ｐｇおよび
サイドウォール４をマスクとして、半導体基板１に、ｎ
形不純物およびｐ形不純物をそれぞれ別々のイオン注入
工程によって導入することにより、半導体基板１の上部
に深い半導体領域３ｎｌｂ,３ｐｌｂを形成する。な
お、この際のｎ形不純物としては、例えばリンまたはＡ
ｓが使用され、ｐ形不純物としては、例えばホウ素が使
用されている。

【００６０】このようにして、半導体基板１上にｎＭＯ
Ｓ３ｎおよびｐＭＯＳ３ｐを形成する。これ以降は、半
導体集積回路装置を製造するための通常の配線形成技術
に従って、図１に示した半導体集積回路装置を製造す
る。

【００６１】このように、本実施の形態１においては、
以下の効果を得ることが可能となる。

【００６２】(1).ｎＭＯＳ３ｎおよびｐＭＯＳ３ｐのゲ
ート電極３ｎｇ, ３ｐｇをＳｉ単結晶等で形成したこと
により、ゲート電極３ｎｇ, ３ｐｇ中に結晶粒界が存在
しないので、ゲート電極３ｎｇ, ３ｐｇ中の不純物がゲ
ート絶縁膜３ｎｉに不均一に拡散する問題を抑制するこ
とが可能となる。

【００６３】(2).ｎＭＯＳ３ｎおよびｐＭＯＳ３ｐのゲ
ート電極３ｎｇ, ３ｐｇをＳｉ単結晶等で形成したこと
により、ゲート電極３ｎｇ, ３ｐｇとゲート絶縁膜３ｎ
ｉとの接触界面に凹凸が形成されるのを低減することが
できるので、その凹凸に起因する電界集中を抑制するこ
とが可能となる。

【００６４】(3).上記(1),(2) により、ゲート電極３ｎ
ｇに負電圧を印加した場合のゲート絶縁膜３ｎｉ, ３ｐ
ｉの破壊を抑制することができるので、ゲート絶縁膜３
ｎｉ,３ｐｉの信頼性を向上させることが可能となる。
したがって、半導体集積回路装置の信頼性を向上させる
ことができ、その寿命を延長させることが可能となる。

【００６５】（実施の形態２）図８〜図１２は本発明の
他の実施の形態である半導体集積回路装置の製造工程中
における要部断面図である。

【００６６】まず、図８に示すように、素子分離部２を
形成した半導体基板１の主面と、他に用意した半導体基
板８の主面とを対向させる。この際、半導体基板１の主
面には、数原子層で構成される絶縁膜９ｃを形成し、他
の半導体基板８の表面は水素で終端し清浄状態としてお
く。

【００６７】続いて、図９に示すように、半導体基板
１, ８を絶縁膜９ｃを介して張り合わせた後、他の半導
体基板８の裏面を、例えば研磨法またはプラズマドライ
エッチング法等によって除去することにより、所定厚さ
の半導体層８ｂを形成する。

【００６８】その後、このような半導体基板１, ８に対
し熱酸化処理を施すことにより、図１０に示すように、
半導体基板１, ８の張り合わせ界面にゲート絶縁膜３ｉ
を形成するとともに、半導体基板１, ８の裏面部分を酸
化し酸化膜１０を形成する。この酸化膜１０の形成処理
によって、ゲート電極形成用の薄い半導体層８ｂ1 を形
成する。この薄い半導体層８ｂ1 の厚さはゲート電極厚
さと同じである。

【００６９】この際、その張り合わせ界面の酸化速度
は、表面酸化の約１０％なので、例えば５ｎｍ程度のゲ
ート絶縁膜を形成するためには半導体基板１, ８の裏面
に約５０ｎｍ程度の酸化膜１０を形成すれば良い。

【００７０】次いで、その酸化膜１０をエッチング処理
によって除去することにより、図１１に示すように、ゲ
ート電極形成用の薄い半導体層８ｂ1 を露出させる。

【００７１】続いて、前記実施の形態１と同様に、この
半導体層８ｂ1 を介して半導体基板１に、ウエル形成、
しきい電圧制御およびゲート電極低抵抗化のための不純
物をイオン注入法によって導入する。

【００７２】その後、その半導体基板１, ８に対して熱
処理を施すことにより、図１２に示すように、ｎウエル
ＮＷおよびｎウエルＮＷを形成した後、図１１の半導体
層８ｂ1 をフォトリソグラフィ技術およびドライエッチ
ング技術によってパターニングすることにより、ゲート
電極３ｎｇ, ３ｐｇを形成する。このゲート電極３ｎ
ｇ, ３ｐｇは、例えば所定の不純物を含有するＳｉ単結
晶からなる。これ以降は、前記実施の形態１と同じなの
で説明を省略する。

【００７３】このように、本実施の形態２においては、
前記実施の形態１で得られる効果の他に、以下の効果を
得ることが可能となる。

【００７４】すなわち、張り合わせ工程後の半導体基板
１, ８に酸化処理を施すことでその半導体基板１の裏面
に酸化膜１０を形成した後、その酸化膜１０を除去する
ことによってゲート電極形成用の半導体層８ｂ1 を形成
することにより、比較的簡単にゲート電極形成用の半導
体層８ｂ1 を形成することが可能となる。

【００７５】（実施の形態３）図１３は本発明の他の実
施の形態である半導体集積回路装置の要部断面図であ
る。

【００７６】本実施の形態３においては、本発明をフラ
ッシュメモリ（ＥＥＰＲＯＭ；Electrically Erasable
Programmable ROM）に適用した場合について説明する。
このフラッシュメモリの要部断面図を図１３に示す。

【００７７】図１３には、フラッシュメモリのメモリ領
域Ｍと周辺回路領域Ａとが示されている。この周辺回路
領域Ａには、例えばＣＭＯＳ回路が形成されている。こ
のＣＭＯＳ回路については、前記実施の形態１と同じ構
造なので説明を省略する。

【００７８】メモリ領域Ｍには、メモリセルＭＣが形成
されている。このメモリセルＭＣは、半導体基板１のｐ
ウエルＰＷ上に形成されており、一対の半導体領域１１
ａと、ゲート絶縁膜１１ｎｉと、その上層のフローティ
ングゲート電極１１ｆｇと、その上層に絶縁膜１１ｉ2
を介して設けられたコントロールゲート電極１１ｃｇと
を有している。

【００７９】一対の半導体領域１１ａのうちの一方は、
高濃度領域１１ａ1 と、それを取り囲むように設けられ
た低濃度領域１１ａ2 とを有している。この高濃度領域
１１ａ1 および低濃度領域１１ａ2 には、例えばｎ形不
純物のリンまたはＡｓが含まれている。ただし、高濃度
領域１１ａ1 の不純物濃度は、低濃度領域１１ａ2 の不
純物濃度よりも高く設定されている。

【００８０】他方の半導体領域１１ａは、高濃度領域１
１ａ1 と、それを取り囲むように設けられたｐ形の半導
体領域１１ａ3 とを有している。このｐ形の半導体領域
１１ａ3 には、例えばｐ形不純物のホウ素が含まれてい
る。

【００８１】この半導体領域１１ａの一方は、層間絶縁
膜５ａに穿孔された接続孔７ａを通じて第１層配線６ａ
と電気的に接続されている。この第１層配線６ａは、例
えばＡｌ−Ｓｉ−Ｃｕ合金からなり、層間絶縁膜５ｂに
穿孔された接続孔７ｂを通じて第２層配線６ｂと電気的
に接続されている。この第２層配線６ｂは、例えばＡｌ
−Ｓｉ−Ｃｕ合金からなる。

【００８２】ところで、本実施の形態３においては、フ
ローティングゲート電極１１ｆｇが、例えばＳｉ単結晶
によって形成されており、このフローティングゲート電
極１１ｆｇに結晶粒界が存在しない。

【００８３】このため、フローティングゲート電極を低
抵抗多結晶シリコンで形成した場合に、そのゲート電極
中の結晶粒界に高濃度に含まれる不純物がゲート絶縁膜
１１ｉに不均一に拡散する問題を抑制することが可能と
なる。また、フローティングゲート電極１１ｆｇとゲー
ト絶縁膜１１ｉとの接触界面に凹凸が形成されるのを低
減することができるので、その凹凸に起因する電界集中
を抑制することが可能となる。これらにより、フローテ
ィングゲート電極１１ｆｇに負電圧を印加した場合のゲ
ート絶縁膜１１ｉの破壊を抑制することができるので、
ゲート絶縁膜１１ｉの信頼性を向上させることが可能と
なる。

【００８４】このフローティングゲート電極１１ｆｇの
形成方法は、前記実施の形態１, ２と同じである。そし
て、本実施の形態３においては、フローティングゲート
電極１１ｆｇが、例えば周辺回路のｎＭＯＳ３ｎおよび
ｐＭＯＳのゲート電極３ｎｇ, ３ｐｇと同時に形成され
ている。

【００８５】ゲート絶縁膜１１ｉは、例えばＳｉＯ₂ か
らなる。絶縁膜１１ｉ2 は、例えばＳｉＯ₂ の単体膜ま
たはＳｉＯ₂ 上に窒化シリコン膜を設けた積層膜によっ
て形成されている。コントロールゲート電極１１ｃｇ
は、例えば低抵抗多結晶シリコンからなる。

【００８６】フローティングゲート電極１１ｆｇおよび
コントロールゲート電極１１ｃｇからなる二層ゲートの
側面には、例えばＳｉＯ₂ からなるサイドウォール４が
形成されている。このサイドウォール４は、例えば周辺
回路のｎＭＯＳ３ｎおよびｐＭＯＳ３ｐのゲート電極３
ｎｇ, ３ｐｇ側面のサイドウォール４と同時に形成され
ている。

【００８７】このように、本実施の形態３においては、
以下の効果を得ることが可能となる。

【００８８】(1).メモリセルＭＣのフローティングゲー
ト電極１１ｆｇをＳｉ単結晶等で形成したことにより、
フローティングゲート電極１１ｆｇ中に結晶粒界が存在
しないので、フローティングゲート電極１１ｆｇ中の不
純物がゲート絶縁膜１１ｉに不均一に拡散する問題を抑
制することが可能となる。

【００８９】(2).メモリセルＭＣのフローティングゲー
ト電極１１ｆｇをＳｉ単結晶等で形成したことにより、
フローティングゲート電極１１ｆｇとゲート絶縁膜１１
ｉとの接触界面に凹凸が形成されるのを低減することが
できるので、その凹凸に起因する電界集中を抑制するこ
とが可能となる。

【００９０】(3).上記(1),(2) により、フローティング
ゲート電極１１ｆｇに負電圧を印加した場合のゲート絶
縁膜１１ｉの破壊を抑制することができるので、ゲート
絶縁膜１１ｉの信頼性を向上させることが可能となる。
したがって、フラッシュメモリの信頼性を向上させるこ
とができ、その寿命を延長させることが可能となる。

【００９１】（実施の形態４）図１４は本発明の他の実
施の形態である半導体集積回路装置の要部断面図であ
る。

【００９２】本実施の形態４においては、図１４に示す
ように、半導体基板として、ＳＯＩ（Silicon On Insul
ator）基板１ａを用いている。それ以外は、前記実施の
形態１と同じである。

【００９３】ＳＯＩ基板１ａは、支持基板１ａ1 上に絶
縁層１ａ2 を介して素子形成用の半導体層１ａ3 を設け
て形成されている。支持基板１ａ1 は、ＳＯＩ基板１ａ
の強度を確保するための構成部であり、例えばｐ形のＳ
ｉ単結晶からなる。

【００９４】絶縁層１ａ2 は、素子形成用の半導体層１
ａ3 と支持基板１ａ1 とを電気的に分離するための構成
部であり、例えばＳｉＯ₂ からなる。半導体層１ａ3
は、素子を形成するための薄い層であり、素子形成領域
毎に所定の不純物が含まれている。

【００９５】半導体層１ａ3 には、前記実施の形態１と
同様に素子分離部２が形成されている。ただし、この素
子分離部２の底部は、絶縁層１ａ2 に達しており、半導
体層１ａ3 の横方向の素子が完全に電気的に分離されて
いる。

【００９６】そして、本実施の形態４においても、ｎＭ
ＯＳ３ｎおよびｐＭＯＳ３ｐのゲート電極３ｎｇ, ３ｐ
ｇが、例えばＳｉ単結晶によって形成されている。この
ような構造の形成方法は、前記実施の形態１と同じであ
る。

【００９７】すなわち、まず、ＳＯＩ基板１ａを製造し
た後、その半導体層１ａ3 上に、前記実施の形態１, ２
と同様に、他の半導体基板を張り合わせ、その張り合わ
せた半導体基板の裏面を除去する。これにより、ゲート
電極形成用の薄い半導体層を形成する。続いて、その半
導体層をフォトリソグラフィ技術およびドライエッチン
グ技術等によってパターニングすることによりゲート電
極を形成する。

【００９８】ＳＯＩ基板１ａを形成するには、例えば張
り合わせ方法またはＳＩＭＯＸ（Separation by Implan
ted Oxygen）法等を用いれば良い。張り合わせ法は、絶
縁層を介して２つの半導体基板を熱処理によって張り合
わせた後、一方の半導体基板の裏面を研削することで素
子形成用の半導体層を形成する方法である。

【００９９】また、ＳＩＭＯＸ法は、１つの半導体基板
の所定の深さ位置に酸素イオンをイオン注入法によって
導入した後、熱処理を施すことにより、その酸素イオン
を導入した領域に絶縁層を形成するとともに、その絶縁
層上の半導体層における損傷を無くして素子形成用の半
導体層を形成する方法である。

【０１００】このように、本実施の形態４によれば、前
記実施の形態１で得られた効果と同様の効果を得ること
が可能となる。

【０１０１】以上、本発明者によってなされた発明を実
施の形態に基づき具体的に説明したが、本発明は前記実
施の形態１〜4 に限定されるものではなく、その要旨を
逸脱しない範囲で種々変更可能であることはいうまでも
ない。

【０１０２】例えば前記実施の形態１〜４においては、
素子分離部を半導体基板の張り合わせ工程前に形成した
場合について説明したが、これに限定されるものではな
く、その張り合わせ工程後に素子分離部を形成しても良
い。

【０１０３】以上の説明では主として本発明者によって
なされた発明をその背景となった利用分野であるＣＭＯ
Ｓ回路を有する半導体集積回路装置またはフラッシュメ
モリ（ＥＥＰＲＯＭ）に適用した場合について説明した
が、それに限定されるものではなく、例えばＢｉＣＭＯ
Ｓ（Bipolor CMOS）を有する半導体集積回路装置、ＤＲ
ＡＭ（Dynamic Random Access Memory）またはＳＲＡＭ
（Static Random Access Memory)等にも適用できる。本
発明は、少なくともＭＩＳ構造の半導体素子を有する半
導体装置に適用できる。

【０１０４】

【発明の効果】本願によって開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば、
以下の通りである。

【０１０５】(1).本発明の半導体装置によれば、半導体
基板上にゲート絶縁膜を介してゲート電極を設けてなる
半導体素子のゲート電極を半導体単結晶によって形成し
たことにより、ゲート電極に結晶粒界が存在しないの
で、ゲート電極中の不純物がゲート絶縁膜に不均一に拡
散したり、ゲート電極とゲート絶縁膜との接触界面に凹
凸が形成されることに起因して電界集中が生じたりする
のを抑制することができ、ゲート電極に負電圧を印加し
た場合のゲート絶縁膜の破壊を抑制することが可能とな
る。したがって、半導体基板上にゲート絶縁膜を介して
ゲート電極を設けてなる半導体素子におけるゲート絶縁
膜の信頼性を向上させることが可能となる。

【０１０６】(2).本発明の半導体装置によれば、二層ゲ
ート構造を有する不揮発性メモリセルのフローティング
ゲート電極を半導体単結晶で構成したことにより、その
不揮発性メモリセルにおけるゲート絶縁膜の信頼性を向
上させることが可能となる。

【図面の簡単な説明】

【図１】本発明の一実施の形態である半導体集積回路装
置の要部断面図である。

【図２】図１の半導体集積回路装置の製造工程中におけ
る要部断面図である。

【図３】図１の半導体集積回路装置の図２に続く製造工
程中における要部断面図である。

【図４】図１の半導体集積回路装置の図３に続く製造工
程中における要部断面図である。

【図５】図１の半導体集積回路装置の図４に続く製造工
程中における要部断面図である。

【図６】図１の半導体集積回路装置の図５に続く製造工
程中における要部断面図である。

【図７】図１の半導体集積回路装置の図６に続く製造工
程中における要部断面図である。

【図８】本発明の他の実施の形態である半導体集積回路
装置の製造工程中における要部断面図である。

【図９】図８に続く半導体集積回路装置の製造工程中に
おける要部断面図である。

【図１０】図９に続く半導体集積回路装置の製造工程中
における要部断面図である。

【図１１】図１０に続く半導体集積回路装置の製造工程
中における要部断面図である。

【図１２】図１１に続く半導体集積回路装置の製造工程
中における要部断面図である。

【図１３】本発明の他の実施の形態である半導体集積回
路装置の要部断面図である。

【図１４】本発明の他の実施の形態である半導体集積回
路装置の要部断面図である。

【符号の説明】

１ 半導体基板（第１の半導体基板） ２ 素子分離部 ３ｎ ｎチャネル形のＭＯＳ・ＦＥＴ ３ｎｌ 半導体領域 ３ｎｌａ 浅い半導体領域 ３ｎｌｂ 深い半導体領域 ３ｎｉ ゲート絶縁膜 ３ｎｇ ゲート電極 ３ｐ ｐチャネル形のＭＯＳ・ＦＥＴ ３ｐｌ 半導体領域 ３ｐｌａ 浅い半導体領域 ３ｐｌｂ 深い半導体領域 ３ｐｉ ゲート絶縁膜 ３ｐｇ ゲート電極 ４ サイドウォール ５ａ〜５ｃ 層間絶縁膜 ５ｄ 表面保護膜 ５ｄ1,５ｄ2 保護膜 ６ａ 第１層配線 ６ｂ 第２層配線 ６ｃ 第３層配線 ７ａ〜７ｃ 接続孔 ７ｄ 開口部 ８ 半導体基板（第２の半導体基板） ８ａ，８ｂ，８ｂ１ 半導体層 ９ａ〜９ｃ 絶縁膜 １０ 酸化膜 １１ａ 半導体領域 １１ａ1 高濃度領域 １１ａ2 低濃度領域 １１ａ3 ｐ形の半導体領域 １１ｉ ゲート絶縁膜 １１ｉ2 絶縁膜 １１ｆｇ フローティングゲート電極 １１ｃｇ コントロールゲート電極 ＮＷ ｎウエル ＰＷ ｐウエル

Claims (9)

【特許請求の範囲】
1. 【請求項１】 半導体基板上にゲート絶縁膜を介してゲ
   ート電極を設けてなる半導体素子を有する半導体装置で
   あって、前記ゲート電極を所定導電形の半導体単結晶に
   よって形成したことを特徴とする半導体装置。
2. 【請求項２】 前記半導体素子が、ＭＯＳ・ＦＥＴであ
   ることを特徴とする半導体装置。
3. 【請求項３】 前記半導体素子が、二層ゲート構造を有
   する不揮発性メモリセルであり、前記ゲート電極がフロ
   ーティングゲート電極であることを特徴とする半導体装
   置。
4. 【請求項４】 請求項１、２または３記載の半導体装置
   において、前記ゲート電極上に金属膜または金属シリサ
   イド膜を積層したことを特徴とする半導体装置。
5. 【請求項５】 請求項１〜４のいずれか１項に記載の半
   導体装置において、前記半導体基板が、絶縁層上に素子
   形成用の半導体層を設けてなるＳＯＩ基板であることを
   特徴とする半導体装置。
6. 【請求項６】 半導体基板上にゲート絶縁膜を介してゲ
   ート電極を設けてなる半導体素子を有する半導体装置の
   製造方法であって、（ａ）前記半導体基板形成用の第１
   の半導体基板と、前記ゲート電極形成用の半導体単結晶
   からなる第２の半導体基板とを絶縁膜を介して張り合わ
   せる工程と、（ｂ）前記第２の半導体基板の裏面側を所
   定の厚さだけ残して除去して、薄い半導体層を形成する
   工程と、（ｃ）前記薄い半導体層をパターニングするこ
   とにより、前記ゲート電極を形成する工程とを有するこ
   とを特徴とする半導体装置の製造方法。
7. 【請求項７】 請求項６記載の半導体装置の製造方法に
   おいて、前記第１の半導体基板と、前記第２の半導体基
   板との各々の張り合わせ面に、双方を重ね合わせた場合
   に目的とする厚さのゲート絶縁膜が得られるように絶縁
   膜を形成する工程を有することを特徴とする半導体装置
   の製造方法。
8. 【請求項８】 半導体基板上にゲート絶縁膜を介してゲ
   ート電極を設けてなる半導体素子を有する半導体装置の
   製造方法であって、（ａ）前記半導体基板形成用の第１
   の半導体基板と、前記ゲート電極形成用の半導体単結晶
   からなる第２の半導体基板とを数原子層の絶縁膜を介し
   て張り合わせる工程と、（ｂ）前記第２の半導体基板の
   裏面側を所定の厚さだけ残して除去することにより所定
   厚さの半導体層を形成する工程と、（ｃ）前記第２の半
   導体基板の裏面除去工程の後、酸化処理を施すことによ
   り、前記第１の半導体基板と前記第２の半導体基板との
   接合部分にゲート絶縁膜の目的とする厚さを持つ絶縁膜
   を形成すると同時に、前記第１の半導体基板および前記
   第２の半導体基板の裏面側を酸化する工程と、（ｄ）前
   記第１の半導体基板および前記第２の半導体基板の酸化
   処理工程によって酸化された第２の半導体基板の裏面部
   分を除去することにより薄い半導体層を形成する工程
   と、（ｅ）前記薄い半導体層をパターニングすることに
   より、前記ゲート電極を形成する工程とを有することを
   特徴とする半導体装置の製造方法。
9. 【請求項９】 請求項６、７または８記載の半導体装置
   の製造方法において、前記第１の半導体基板と、前記第
   ２の半導体基板とを張り合わせる工程に先立って、
   （ａ）前記第１の半導体基板の所定位置に分離溝を形成
   する工程と、（ｂ）前記分離溝内に分離用絶縁膜を埋め
   込む工程と、（ｃ）前記分離用絶縁膜の埋設工程後の第
   １の半導体基板の主面を平坦にする工程とを有し、前記
   第１の半導体基板と、前記第２の半導体基板とを絶縁膜
   を介して張り合わせる工程においては、前記第１の半導
   体基板における分離用絶縁膜の埋設面を、前記第２の半
   導体基板の接合面と対向させた状態で張り合わせること
   を特徴とする半導体装置の製造方法。