JP4698996B2 - 半導体装置 - Google Patents

Description

本発明は、ＥＳＤ保護回路（ＥＳＤ：Ｅｌｅｃｔｒｏ Ｓｔａｔｉｃ Ｄｉｓｃｈａｒｇｅ保護回路）を備えた半導体装置に関し、特に、動作電圧が異なる複数の内部回路を含むＳＯＣ（Ｓｙｓｔｅｍ Ｏｎ Ｃｈｉｐ）等において、各内部回路間の静電破壊を保護するＥＳＤ保護回路を備えた半導体装置に適用して有効な技術に関するものである。

本発明者が検討したところによれば、複数の動作電圧を含む半導体装置に用いられるＥＳＤ保護回路の技術に関しては、以下のようなものが考えられる。

例えば、特許文献１には、電源ラインの異なる複数の内部回路間で信号を送受信する半導体集積回路装置において、一方の内部回路の電源ラインと他方の内部回路のグラウンドラインとの間と、一方の内部回路のグラウンドラインと他方の内部回路の電源ラインとの間と、それぞれの内部回路の電源ラインとグラウンドラインとの間にそれぞれクランプ回路を設ける構成が示されている。この発明の特徴は、これらのクランプ回路を設ける際のレイアウト構成にあり、チップ外周に位置するＩ／Ｏ領域のｎ型半導体領域およびｐ型半導体領域を効率よく活用して、これらのクランプ回路の形成を容易なものとしている。

また、例えば、特許文献２には、多電源系統を有するＬＳＩにおいて、如何なる静電破壊電荷も直列に３段以下の保護素子で放電する構成とし、さらにこれらの保護素子がＬＳＩの中心部に設置された半導体装置が示されている。すなわち、電源ライン等の放電経路に存在する保護素子の数を減らし、さらに電源ライン等の放電経路が短くなるように構成することで、放電等が行われる際に、クランプ電圧や配線抵抗によって生じる電圧を小さくし、内部回路に印加される電圧を抑制するというものである。

また、例えば、特許文献３には、それぞれ電源ラインの異なるノイズに強い機能ユニットとノイズに弱い機能ユニットとを備えた半導体集積回路装置において、一方の機能ユニットの電源ラインと他方の機能ユニットのグラウンドラインとの間と、一方の機能ユニットのグラウンドラインと他方の機能ユニットの電源ラインとの間と、一方の機能ユニットの電源ラインと他方の機能ユニットの電源ラインとの間と、一方の機能ユニットのグラウンドラインと他方の機能ユニットのグラウンドラインとの間にそれぞれＭＯＳトランジスタのダイオード接続に基づくクランプ回路が設けられた構成が示されている。これによって、異なる電源ライン間に起因する静電破壊と、異なる電源ライン間のノイズを防止する。

また、例えば、特許文献４には、１チップ上に設けた複数の電源系の間に発生する静電気の保護回路の数を減らして面積の増大を抑える半導体集積回路装置が示されている。すなわち、コモンバスを設け、各電源ラインおよびグラウンドラインからコモンバスに対して静電保護回路を接続することで、各電源ラインおよびグラウンドライン間を個別に相互接続するよりも保護回路の数を減らすことができるというものである。
特開２００１−１２７２４９号公報 特開２０００−２０８７１８号公報 特開平９−３２１２２５号公報 特開平８−１４８６５０号公報

ところで、前記のようなＥＳＤ保護回路の技術について、本発明者が検討した結果、以下のようなことが明らかとなった。

半導体デバイスが静電破壊する際のモデルとして、一般的に、人体モデル、マシンモデルおよびデバイス帯電モデルなどが知られている。人体モデルは、人体に帯電した電荷がデバイスに放電した際に発生する破壊モデルであり、マシンモデルは、人体より大容量を有し、放電抵抗が小さい金属製機器とデバイスが接触した際に発生する破壊モデルとなっている。デバイス帯電モデルは、ＣＤＭ（Ｃｈａｒｇｅｄ Ｄｅｖｉｃｅ Ｍｏｄｅｌ）と呼ばれ、デバイスのパッケージまたはリードフレームが摩擦などにより帯電し、この電荷がデバイスの端子を通して放電されることで発生する破壊モデルである。

ここで、ＣＤＭに対する静電耐圧の試験は、例えば、図８に示すような試験装置を用いて行われる。図８は、ＣＤＭ試験の概要について説明するための図である。ＣＤＭの耐圧試験に際しては、まず、半導体デバイス８０を試験装置の検査板８１に設置する。次いで、高圧電源８２を抵抗を経由して半導体デバイス８０の被試験端子に接続し、半導体デバイス８０を充電する。この際に、半導体デバイス８０の全端子は、試験装置の抵抗体８３によって相互に接続されるため、実質的にこれら全端子が充電される。この充電電圧は、例えば１５００Ｖ等となっている。充電完了後は、試験装置のリレー８４を閉じることにより被試験端子をグラウンドに接続し、これによって、半導体デバイス８０に帯電した電荷が被試験端子より放電される。

ところで、近年においては、例えばＳＯＣ、システムＬＳＩ等のように、複数の動作電圧を備えた半導体デバイスが数多く存在している。このような半導体デバイスに対しては、特に、図９に示すように、前述したＣＤＭによる静電破壊の可能性がより高くなっている。図９は、本発明の前提として検討した技術の半導体装置において、ＣＤＭによる静電破壊の現象を説明するための図である。

図９に示す半導体装置は、電源電圧Ｖｄｄ１および基準電圧Ｖｓｓ１によって動作する回路ブロック［１］９０と、電源電圧Ｖｄｄ２および基準電圧Ｖｓｓ２によって動作する回路ブロック［２］９１を含み、回路ブロック［１］９０の信号出力回路９０ａによる出力信号が、回路ブロック［２］９１の信号入力回路９１ａに入力される構成となっている。なお、信号出力回路９０ａおよび信号入力回路９１ａは、例えば、ＣＭＯＳインバータで構成され、その構成要素である各ＭＯＳトランジスタには、寄生ダイオード９０ｂ，９１ｂが含まれている。

電源電圧Ｖｄｄ１および基準電圧Ｖｓｓ１は、それぞれパッド９２，９３によって外部から供給され、電源ラインおよびグラウンドライン（ＧＮＤ）を介して回路ブロック［１］９０に供給される。パッド９２，９３の近くの電源ラインおよびＧＮＤラインには、それぞれクランプ回路９２ａ，９３ａが設けられている。クランプ回路９２ａ，９３ａは、例えばダイオードやＭＯＳトランジスタ等により構成され、電源ラインおよびＧＮＤラインを、例えば半導体装置の入出力バッファ用に設けられた共通のＧＮＤラインＶｓｓｑなどにクランプする機能を備えている。

一方、電源電圧Ｖｄｄ２および基準電圧Ｖｓｓ２も、同様に、それぞれパッド９４，９５によって供給され、電源ラインおよびＧＮＤラインを介して回路ブロック［２］９１に供給される。また、パッド９４，９５近くの電源ラインおよびＧＮＤラインには、それぞれ、クランプ回路９４ａ，９５ａが設けられている。

このような構成において、例えば、回路ブロック［２］９１が回路ブロック［１］９０に比べて小面積であるとする。そうすると、図９に示す半導体装置全体が高電位に帯電した状態から、例えばどこかのパッドによって放電する際に、回路ブロック［１］９０に比べ、それよりも配線容量等が小さい回路ブロック［２］９１が時間的に早く放電される。そうすると、その放電過程において、回路ブロック［２］９１の電源ラインおよびＧＮＤラインが低電位となったにも関わらず、回路ブロック［１］９０の電源ラインおよびＧＮＤラインが高電位を保持している状態が起こり得る。そして、この電位差は、回路ブロック［２］の信号入力回路９１ａに印加され、これによって信号入力回路９１ａのゲート破壊等が発生する。

また、回路ブロック［２］９１内の電源ラインおよびＧＮＤラインから電荷が放電される際に、電源ラインおよびＧＮＤラインの放電経路が長くなると、それらの配線抵抗Ｒに起因する電圧の発生や放電の時間差が問題となり、場合によっては、回路ブロック［２］９１内の電源ラインとＧＮＤラインとの間に高電位差が発生することが起こり得る。そうすると、回路ブロック［２］９１内の各回路が静電破壊される可能性が懸念される。

そこで、このような静電破壊を防止するためには、第１の方法として異電源間の信号ラインにＥＳＤ保護回路を挿入する方法、第２の方法として電源ライン間にＥＳＤ保護回路を挿入する方法が考えられる。第１の方法は、例えば、回路ブロック［２］９１の信号入力回路９１ａへの信号ライン９６に、それぞれ電源ラインおよびＧＮＤラインにクランプするダイオード等を設けることなどで実現される。ただし、この方法を用いると、信号ライン９６の増加に比例して保護回路の数が増加し、回路面積が増大するといった問題が発生する。一方、第２の方法を用いる際の技術としては、例えば、前述した特許文献１〜４の技術が挙げられる。

しかしながら、特許文献１の技術では、図９で述べたような破壊に対して、十分に保護可能な構成が示されていない。また、特許文献２の技術は、クランプ電圧や配線抵抗による電圧が積み重なって生じる高電圧に対し、これを低減することを目的としており、図９で述べたような破壊の観点に対して、最適な位置に最適な数の保護回路が挿入されるものになるとは限らない。また、特許文献３の技術では、ＭＯＳトランジスタに基づくクランプ回路構成となっており、さらに、図９で述べたような破壊に対して、十分に保護可能な構成が示されていない。また、特許文献４の技術は、放電電流をコモンバスに流す構成となっており、コモンバスによってノイズが伝播するといった問題が懸念される。

そこで、本発明の目的は、複数の電源系の間で生じる静電破壊を、少ない数の保護回路で防止することが可能な半導体装置を提供することにある。

また、本発明の他の目的は、複数の電源系の間で生じる静電破壊の内、特にＣＤＭによる破壊を防止することが可能な半導体装置を提供することにある。

また、本発明の更に他の目的は、複数の電源系の間で生じる静電破壊に加え、それらの間のノイズの伝播を、少ない数の保護回路で防止することが可能な半導体装置を提供することにある。

本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。

本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。

本発明による半導体装置は、第１の電源電圧および第１の基準電圧によって動作する第１の回路ブロックと、第２の電源電圧および第２の基準電圧によって動作する第２の回路ブロックとを備えており、第１の回路ブロックと第２の回路ブロックとの間では、信号の送受信が行われ、そして、第１の電源電圧と第２の基準電圧との間をクランプする第１のクランプ回路と、第２の電源電圧と第１の基準電圧との間をクランプする第２のクランプ回路と、第１の基準電圧と第２の基準電圧との間をクランプする第３のクランプ回路とを有するものとなっている。

この構成によって、第１の回路ブロックの電源系と第２の回路ブロックの電源系との間に高電位差が発生した際、第１の回路ブロックまたは第２の回路ブロックの入力初段の回路が破壊される前に、この高電位差をクランプすることが可能になる。また、第３のクランプ回路によって、第１の回路ブロックと第２の回路ブロック間の放電経路を強化すると共に、これらの回路ブロック間のノイズの伝播を防止することが可能になる。

また、本発明による半導体装置は、第２の回路ブロックが、第１の回路ブロックよりも回路面積が小さい場合に、第２の電源電圧と第２の基準電圧との間をクランプする第４のクランプ回路を更に有するものとなっている。

すなわち、通常、回路面積が小さい回路ブロックが時間的に早く放電されるため、回路ブロックが大きい回路から回路ブロックが小さい回路に向けてチャージが流入される場合、回路面積が小さい回路ブロックの配線抵抗等により、この回路ブロックの電源間に高電位差が発生する可能性が考えられるが、第４のクランプ回路を設けることでこれをクランプすることが可能になる。そして、第１〜第４のクランプ回路といった最小限の数のクランプ回路を設けることによって、特にＣＤＭに対する静電破壊の防止を十分に行うことが可能になる。

また、本発明の半導体装置は、第１の電源電圧が供給される第１の電源端子に接続された第１の電源ラインと、第１の基準電圧が供給される第２の電源端子に接続された第２の電源ラインと、第２の電源電圧が供給される第３の電源端子に接続された第３の電源ラインと、第２の基準電圧が供給される第４の電源端子に接続された第４の電源ラインと、第１の電源ラインと第２の電源ラインに接続された第１の回路ブロックと、第３の電源ラインと第４の電源ラインに接続された第２の回路ブロックと、第１の回路ブロックと第２の回路ブロックとを接続する信号ラインとを備えている。そして、そのレイアウト構成において、前記半導体装置の外周に、第１、第２、第３、第４の電源端子および複数の入出力バッファを含むＩ／Ｏ領域が配置され、Ｉ／Ｏ領域の内側の領域に、第１の回路ブロックと第２の回路ブロックとを含むコア領域が配置され、コア領域内に、第１の電源ラインと第４の電源ラインとの間に接続された第１のクランプ回路と、第２の電源ラインと第３の電源ラインとの間に接続された第２のクランプ回路と、第２の電源ラインと第４の電源ラインとの間に接続された第３のクランプ回路とを有するものとなっている。

すなわち、第１〜第３のクランプ回路をコア領域内に配置することで、放電時の配線経路を短くし、配線抵抗による電圧の発生といった影響を低減することが可能になる。

また、本発明の半導体装置は、第２の回路ブロックが、第１の回路ブロックよりも回路面積が小さい場合に、第２の回路ブロック内に、さらに、第３の電源ラインと第４の電源ラインとの間に接続された第４のクランプ回路を有するものとなっている。

すなわち、第２の回路ブロック内に第４のクランプ回路を設けることで、放電先までの電源ラインの配線抵抗が小さくなるため、第２の回路ブロックの電源ライン間に高電位差が発生し難くなり、また、高電位差が発生した場合にも、これを瞬時にクランプすることが可能になる。

また、本発明の半導体装置は、第１の電源電圧および第１の基準電圧によって動作する第１の回路ブロックと、第１の電源電圧および第１の基準電圧とは電源系が異なる電源電圧および基準電圧によってそれぞれ動作し、第１の回路ブロックとの間でそれぞれ信号の送受信が行われる複数の回路ブロックとを備え、第１の電源電圧と前記複数の回路ブロックの基準電圧との間をそれぞれクランプする複数の第１回路と、第１の基準電圧と前記複数の回路ブロックの電源電圧との間をそれぞれクランプする複数の第２回路と、第１の基準電圧と前記複数の回路ブロックの基準電圧との間をそれぞれクランプする複数の第３回路とを有するものとなっている。

また、本発明の半導体装置は、前記複数の回路ブロックのそれぞれが、第１の回路ブロックよりも回路面積が小さい場合に、前記複数の回路ブロックのそれぞれが、自身の電源電圧と基準電圧との間をクランプする第４回路を有するものとなっている。

このような構成によって、複数および多数の電源電圧を有する半導体装置においても、少ない数の保護回路で静電破壊を防止することが可能になる。

なお、前記第３のクランプ回路および前記第３回路としては、例えば、双方向ダイオードが挙げられる。また、前記第１、第２および第４のクランプ回路としては、例えば、ダイオードやダイオード接続のＭＯＳトランジスタ、またはＧＣＮＭＯＳ回路などが挙げられる。

本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。

複数の電源系の各電源間に対し、必要最小限の箇所にクランプ回路を挿入することで、複数の電源系の間で生じる静電破壊を防止することが可能になる。また、その中でも特に、ＣＤＭによる破壊を防止することが可能になる。そして、更に、静電破壊の防止に加え、複数の電源系の間で生じるノイズの伝播を防止することが可能になる。

以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。

図１は、本発明の一実施の形態による半導体装置において、その構成の一例を示す回路ブロック図である。図１に示す半導体装置は、電源系［１］によって動作する回路ブロック［１］１０と、回路ブロック［２］１１を含み、回路ブロック［１］１０と回路ブロック［２］１１との間で信号ライン１２による信号の送受信が行われる構成において、電源系［１］と電源系［２］との間にクランプ回路［１］１３ａ，［２］１３ｂ，［３］１３ｃが設けられることを特徴としている。

電源系［１］は、電源電圧Ｖｄｄ１が供給される電源端子ＶＤ１（図示せず）と、基準電圧Ｖｓｓ１が供給される電源端子ＶＳ１（図示せず）と、各電源端子ＶＤ１，ＶＳ１からそれぞれ延伸する電源ラインＶＤ１＿Ｌ，ＶＳ１＿Ｌなどによって構成され、また、同様に、電源系［２］は、電源電圧Ｖｄｄ２が供給される電源端子ＶＤ２（図示せず）と、基準電圧Ｖｓｓ２が供給される電源端子ＶＳ２（図示せず）と、各電源端子ＶＤ２，ＶＳ２からそれぞれ延伸する電源ラインＶＤ２＿Ｌ，ＶＳ２＿Ｌなどによって構成されている。

クランプ回路［１］１３ａは、電源電圧Ｖｄｄ１と基準電圧Ｖｓｓ２の間をクランプする機能を備え、クランプ回路［２］１３ｂは、電源電圧Ｖｄｄ２と基準電圧Ｖｓｓ１の間をクランプする機能を備え、クランプ回路［３］１３ｃは、基準電圧Ｖｓｓ１と基準電圧Ｖｓｓ２の間をクランプし、さらに電源電圧Ｖｄｄ１と電源電圧Ｖｄｄ２を、クランプ回路［１］１３ａ，クランプ回路［２］１３ｂを介してクランプする機能を備える。なお、クランプ回路［１］１３ａ〜［３］１３ｃは、例えば、ダイオード等であるが、詳細な構成例については、以降の説明で述べる。

また、図１０は、図１の半導体装置において、その構成を拡張した構成の一例を示す回路ブロック図である。図２は、図１０の半導体装置において、その配置構成の一例を示すレイアウト概略図である。図１０に示す半導体装置は、図１の構成に加えて更に、電源系［１］、電源系［２］の電源端子付近にクランプ回路を含み、回路ブロック［２］の内部又はその近傍に回路ブロック［２］の電源間をクランプするクランプ回路［４］を含むものとなっている。

すなわち、図１０に示す半導体装置は、電源系［１］によって動作する回路ブロック［１］１０と、電源系［２］によって動作し、回路ブロック［１］１０に比べて小さい回路面積である回路ブロック［２］１１を含み、回路ブロック［１］１０と回路ブロック［２］１１との間で信号ライン１２による信号の送受信が行われる構成において、電源系［１］と電源系［２］との間にクランプ回路［１］１３ａ，［２］１３ｂ，［３］１３ｃが設けられ、電源系［２］の中にクランプ回路［４］１３ｄが設けられることを特徴としている。

電源系［１］は、電源電圧Ｖｄｄ１が供給される電源端子ＶＤ１と、基準電圧Ｖｓｓ１が供給される電源端子ＶＳ１と、各電源端子ＶＤ１，ＶＳ１からそれぞれ延伸する電源ラインＶＤ１＿Ｌ，ＶＳ１＿Ｌなどによって構成され、さらにそれぞれの電源ライン上の電源端子ＶＤ１，ＶＳ１近辺にはクランプ回路１４ａ，１４ｂが設けられている。また、同様に、電源系［２］は、電源電圧Ｖｄｄ２が供給される電源端子ＶＤ２と、基準電圧Ｖｓｓ２が供給される電源端子ＶＳ２と、各電源端子ＶＤ２，ＶＳ２からそれぞれ延伸する電源ラインＶＤ２＿Ｌ，ＶＳ２＿Ｌなどによって構成され、さらにそれぞれの電源ライン上の電源端子ＶＤ２，ＶＳ２近辺にはクランプ回路１５ａ，１５ｂが設けられている。

なお、これら電源端子近辺のクランプ回路１４ａ，１４ｂ，１５ａ，１５ｂは、図９で述べたクランプ回路と同様のものであり、各電源ラインＶＤ１＿Ｌ，ＶＤ２＿Ｌ，ＶＳ１＿Ｌ，ＶＳ２＿Ｌを、図示しない共通のグラウンドライン等にクランプする機能を備えたものとなっている。

クランプ回路［１］１３ａは、電源電圧Ｖｄｄ１と基準電圧Ｖｓｓ２の間をクランプする機能を備え、クランプ回路［２］１３ｂは、電源電圧Ｖｄｄ２と基準電圧Ｖｓｓ１の間をクランプする機能を備え、クランプ回路［３］１３ｃは、基準電圧Ｖｓｓ１と基準電圧Ｖｓｓ２の間をクランプし、さらに、電源電圧Ｖｄｄ１と電源電圧Ｖｄｄ２を、クランプ回路［１］１３ａおよびクランプ回路［２］１３ｂを介してクランプする機能を備える。また、クランプ回路［４］１３ｄは、電源電圧Ｖｄｄ２と基準電圧Ｖｓｓ２の間をクランプする機能を備える。なお、クランプ回路［１］１３ａ〜［４］１３ｄは、例えば、ダイオード等であるが、詳細な構成例については、以降の説明で述べる。

このような半導体装置は、例えば図２に示すようなレイアウトとなっている。図２においては、半導体装置の外周に、Ｉ／Ｏ領域２０が配置され、このＩ／Ｏ領域２０の中には、電源端子ＶＤ１〜２，ＶＳ１〜２や各種信号端子等となる複数のパッドと、前述した電源端子近辺のクランプ回路１４ａ，１４ｂ，１５ａ，１５ｂ（図２では図示せず）と、外部との信号入出力を行う入出力バッファ回路等が含まれている。

一方、図２の半導体装置において、Ｉ／Ｏ領域２０より内側の領域はコア領域２１となっている。コア領域２１の中には、前述した電源系［１］によって動作する回路ブロック［１］１０と、電源系［２］によって動作し、回路ブロック［１］１０に比べて小さい回路面積である回路ブロック［２］１１が含まれている。

回路ブロック［１］１０には、Ｉ／Ｏ領域２０の電源端子ＶＤ１，ＶＳ１からそれぞれ電源電圧Ｖｄｄ１と基準電圧Ｖｓｓ１が供給され、これらの電圧は、それぞれ電源ラインＶＤ１＿Ｌと電源ラインＶＳ１＿Ｌを介して回路ブロック［１］１０内の各回路に供給される。一方、回路ブロック［２］１１には、Ｉ／Ｏ領域２０の電源端子ＶＤ２，ＶＳ２からそれぞれ電源電圧Ｖｄｄ２と基準電圧Ｖｓｓ２が供給され、これらの電圧は、それぞれ電源ラインＶＤ２＿Ｌと電源ラインＶＳ２＿Ｌを介して回路ブロック［２］１１内の各回路に供給される。なお、これらの電源ラインＶＤ１〜２＿Ｌ，ＶＳ１〜２＿Ｌは、実際には、樹枝状や環状等に形成される。

また、コア領域２１において、回路ブロック［１］１０と回路ブロック［２］１１の繋ぎ目の位置には、前述したクランプ回路［１］１３ａ，［２］１３ｂ，［３］１３ｃが設けられる。なお、このような位置にクランプ回路［１］１３ａ〜［３］１３ｃを設けることで、Ｉ／Ｏ領域２０等に設ける場合と比べて、各回路ブロック間の放電時の電流経路を短くし、配線抵抗等による電圧の発生といった影響を低減させている。クランプ回路［１］１３ａは、一端が電源ラインＶＤ１＿Ｌに他端が電源ラインＶＳ２＿Ｌに接続され、クランプ回路［２］１３ｂは、一端が電源ラインＶＤ２＿Ｌに他端が電源ラインＶＳ１＿Ｌに接続され、クランプ回路［３］１３ｃは、一端が電源ラインＶＳ１＿Ｌに他端が電源ラインＶＳ２＿Ｌに接続される。

さらに、回路ブロック［２］１１内には、一端が電源ラインＶＤ２＿Ｌに、他端が電源ラインＶＳ２＿Ｌに接続されたクランプ回路［４］１３ｄが設けられている。なお、この繋ぎ目の位置には、回路ブロック［１］１０と回路ブロック［２］１１との間を接続する信号ライン１２等も存在するが、図２では省略する。

次に、図１に示した半導体装置の動作説明を含めて、図１０および図２に示した半導体装置の動作について説明する。なお、ここでは、図９での説明と同様にＣＤＭによる破壊モデルを想定して説明を行う。

まず、半導体装置全体が高電位に帯電した状態で、半導体装置の任意の端子により放電が行われたものとする。そうすると、回路面積に伴い配線容量等が小さい回路ブロック［２］１１の放電が、回路ブロック［１］１０よりも時間的に早く行われる。これによって、回路ブロック［１］１０の電源ラインＶＤ１＿Ｌ，ＶＳ１＿Ｌが高電位であり、回路ブロック［２］１１の電源ラインＶＤ２＿Ｌ，ＶＳ２＿Ｌが低電位となる状態が発生する。

ここで、クランプ回路［１］１３ａ〜［３］１３ｃを用いることで、回路ブロック［１］１０の電源ラインＶＤ１＿Ｌ，ＶＳ１＿Ｌの高電位を、回路ブロック［２］１１の入力初段のＭＯＳトランジスタ等が破壊される前に、回路ブロック［２］１１の電源ラインＶＤ２＿Ｌ，ＶＳ２＿Ｌにクランプすることができる。そして、回路ブロック［１］１０の電源ラインＶＤ１＿Ｌ，ＶＳ１＿Ｌから回路ブロック［２］１１の電源ラインＶＤ２＿Ｌ，ＶＳ２＿Ｌに向けて電荷が流れ込むことになる。

この際に、従来の技術では、放電先となるＩ／Ｏ領域２０のクランプ回路１５ａ，１５ｂに到るまでの電源ラインＶＤ２＿Ｌ，ＶＳ２＿Ｌの配線抵抗と、回路ブロック［２］１１の小さい電源間容量によって、回路ブロック［２］１１内の電源ラインＶＤ２＿Ｌと電源ラインＶＳ２＿Ｌの間でデバイス破壊に至る高電位差が発生する可能性があった。そこで、図２のように、クランプ回路［４］１３ｄをＩ／Ｏ領域２０ではなく回路ブロック［２］１１の領域内に設け、この領域で回路ブロック［２］１１の電源ラインＶＤ２＿Ｌ，ＶＳ２＿Ｌ間をクランプする。

これによって、前述した配線抵抗の影響が小さくなるため、回路ブロック［２］１１の電源ライン間に高電位差が発生し難くなり、また、もし高電位差が発生した場合でも瞬時にクランプすることができるため、回路ブロック［２］１１内の各回路の静電破壊を防止することが可能になる。また、別の効果として、クランプ回路［３］１３ｃにより、回路ブロック［１］１０と回路ブロック［２］１１の間のグラウンドノイズの伝播を防止することもできる。

なお、回路ブロック［１］１０の電源ラインＶＤ１＿Ｌと回路ブロック［２］１１の電源ラインＶＤ２＿Ｌの間に、より放電経路を強化するためにクランプ回路を設けることも可能である。ただし、この場合、各電源端子ＶＤ１，ＶＤ２に対して行う電圧印加の順番によっては不具合が発生する可能性があり、また、クランプ回路［１］１３ａ〜［３］１３ｃによっても電源ラインＶＤ１＿Ｌ，ＶＤ２＿Ｌ間のクランプを十分に行うことができ、更に回路面積低減の点からも、特に設けない方が望ましい。

以上で述べたような動作をより具体的な例で説明すると、次のようになる。まず、回路ブロック［２］１１の電源端子ＶＤ２に向けて、帯電した電荷が放電する場合を想定する。この場合、回路ブロック［１］１０の電源ラインＶＤ１＿Ｌの電荷は、クランプ回路［１］１３ａ、クランプ回路［３］１３ｃおよびクランプ回路［２］１３ｂを通る経路と、クランプ回路［１］１３ａおよびクランプ回路［４］１３ｄを通る経路で放電される。一方、回路ブロック［１］１０の電源ラインＶＳ１＿Ｌの電荷は、クランプ回路［２］１３ｂを通る経路と、クランプ回路［３］１３ｃおよびクランプ回路［４］１３ｄを通る経路で放電される。

次に、回路ブロック［２］１１の電源端子ＶＳ２に向けて、帯電した電荷が放電する場合を想定する。この場合、回路ブロック［１］１０の電源ラインＶＤ１＿Ｌの電荷は、クランプ回路［１］１３ａを通る経路で放電される。一方、回路ブロック［１］１０の電源ラインＶＳ１＿Ｌの電荷は、クランプ回路［３］１３ｃを通る経路と、クランプ回路［２］１３ｂおよびクランプ回路［４］１３ｄを通る経路で放電される。

ここで、仮に、放電先が電源端子ＶＤ２，ＶＳ２の中のいずれか一方に偏った場合、すなわち、例えば一方の電源端子の接地によって放電する場合やレイアウト特性によって不均等が生じた場合などでは、従来技術では、前述したような回路ブロック［２］１１の電源ラインＶＤ２＿Ｌ，ＶＳ２＿Ｌ間の高電位差が顕著に発生する。しかしながら、本発明では、クランプ回路［４］１３ｄが設けられているため、このような問題が発生しない。

以上のように、図１および図２に示したような半導体装置を用いることで、例えば、次のような効果を得ることができる。

（１）複数の電源系の間で生じる静電破壊を、クランプ回路［１］〜［３］またはそれにクランプ回路［４］を加えたような少ない数の保護素子で防止することが可能になる。すなわち、小さい面積で静電破壊の保護が可能になる。また、その中でも特に、ＣＤＭによる静電破壊に対して、有益な効果を得ることができる。

（２）前記（１）の効果に加えて、さらに、クランプ回路［３］により、複数の電源系の間で生じるノイズの伝播を防止することが可能になる。

（３）前記（１），（２）により、特に、マイクロコンピュータ、ＳＯＣ、システムＬＳＩ、またはアナログ／ディジタルの混在回路などに適用して有益なＥＳＤ保護回路を実現できる。

つぎに、前述したクランプ回路［１］〜［４］の具体的な構成例について、図３〜図５を用いて説明する。

図３は、図１０の半導体装置において、クランプ回路の構成の一例を示す回路図である。図３においては、図１０のクランプ回路［１］１３ａ，［２］１３ｂ，［４］１３ｄが、それぞれダイオード［１］３０ａ，［２］３０ｂ，［４］３０ｄで構成され、クランプ回路［３］１３ｃが双方向ダイオード３０ｃで構成されている。ダイオード［１］３０ａは、アノードが回路ブロック［２］１１の電源ラインＶＳ２＿Ｌに接続され、カソードが回路ブロック［１］１０の電源ラインＶＤ１＿Ｌに接続される。ダイオード［２］３０ｂは、アノードが回路ブロック［１］１０の電源ラインＶＳ１＿Ｌに接続され、カソードが回路ブロック［２］１１の電源ラインＶＤ２＿Ｌに接続される。ダイオード［４］３０ｄは、アノードが回路ブロック［２］１１の電源ラインＶＳ２＿Ｌに接続され、カソードが回路ブロック［２］１１の電源ラインＶＤ２＿Ｌに接続される。

また、双方向ダイオード３０ｃは、２つのダイオードを互いに逆方向に並列接続した構成となっており、回路ブロック［１］１０の電源ラインＶＳ１＿Ｌに接続される一端には、一方のダイオードのアノードと他方のダイオードのカソードが接続され、回路ブロック［２］１１の電源ラインＶＳ２＿Ｌに接続される他端には、一方のダイオードのカソードと他方のダイオードのアノードが接続される。

ダイオード［１］３０ａは、回路ブロック［２］１１の電源ラインＶＳ２＿Ｌに対して回路ブロック［１］１０の電源ラインＶＤ１＿Ｌに高電圧が印加された際、逆方向電圧となり、アバランシェ破壊によってクランプを行う。この際のアバランシェ破壊の耐圧値は、回路ブロック［２］１１の例えば入力初段のゲート破壊の耐圧値よりも低い値に設計する。逆に、電源ラインＶＤ１＿Ｌに対して電源ラインＶＳ２＿Ｌに高電圧が印加された際は、順方向電圧となり、例えば０．７Ｖ程度以上の電位差が発生した場合にクランプを行う。また、ダイオード［２］３０ｂ，［４］３０ｄの動作も、信号ラインが異なることを除きこれと同様である。

双方向ダイオード３０ｃは、回路ブロック［１］１０の電源ラインＶＳ１＿Ｌと回路ブロック［２］１１の電源ラインＶＳ２＿Ｌとの間に、例えば０．７Ｖ程度以上の電位差が発生した場合に、クランプを行う。この際に、いずれか一方のダイオードが順方向となるため、大電流によって高速にクランプを行うことが可能である。一方、０．７Ｖ程度より小さい電位差の場合はクランプされないため、双方向ダイオード３０ｃを用いることで、電源ラインＶＳ１＿Ｌと電源ラインＶＳ２＿Ｌの間に発生した０．７Ｖ程度より小さいノイズを伝播させずに分離することが可能になる。

図４は、図１０の半導体装置において、クランプ回路の他の構成例を示すものであり、（ａ）は、そのクランプ回路を含む回路図、（ｂ）は、そのクランプ回路の動作特性を示すものである。図４（ａ）においては、図１０のクランプ回路［１］１３ａ，［２］１３ｂ，［４］１３ｄが、それぞれダイオード接続のＭＯＳトランジスタ［１］４０ａ，［２］４０ｂ，［４］４０ｄで構成され、クランプ回路［３］１３ｃが、図３と同様の双方向ダイオード４０ｃで構成されている。

ＭＯＳトランジスタ［１］４０ａ，［２］４０ｂ，［４］４０ｄは、例えば、ｎチャネル型のＭＯＳトランジスタであり、ゲート端子とドレイン端子が共通に接続されたダイオード接続となっている。そして、ＭＯＳトランジスタ［１］４０ａのソース端子は、回路ブロック［１］１０の電源ラインＶＤ１＿Ｌに接続され、ゲート端子と共通に接続されたドレイン端子は、回路ブロック［２］１１の電源ラインＶＳ２＿Ｌに接続される。

また、ＭＯＳトランジスタ［２］４０ｂのソース端子は、回路ブロック［２］１１の電源ラインＶＤ２＿Ｌに接続され、ゲート端子と共通に接続されたドレイン端子は、回路ブロック［１］１０の電源ラインＶＳ１＿Ｌに接続される。そして、ＭＯＳトランジスタ［４］４０ｄのソース端子は、回路ブロック［２］１１の電源ラインＶＤ２＿Ｌに接続され、ゲート端子と共通に接続されたドレイン端子は、回路ブロック［２］１１の電源ラインＶＳ２＿Ｌに接続される。なお、ここでは、ｎチャネル型のＭＯＳトランジスタでダイオード接続を行ったが、勿論、ｐチャネル型のＭＯＳトランジスタでダイオード接続を行うことも可能である。

ＭＯＳトランジスタ［１］４０ａは、回路ブロック［１］１０の電源ラインＶＤ１＿Ｌに対して回路ブロック［２］１１の電源ラインＶＳ２＿Ｌに高電圧が印加された際、ダイオードの順方向特性と同様な動作となり、しきい値電圧（０．７Ｖ程度）以上の電位差でクランプを行う。逆に、回路ブロック［２］１１の電源ラインＶＳ２＿Ｌに対して回路ブロック［１］１０の電源ラインＶＤ１＿Ｌに高電圧が印加された際には、例えば、図４（ｂ）のような電圧−電流特性となる。

すなわち、図４（ｂ）の特性は、電圧が印加され、その値がＭＯＳトランジスタのソース−ドレイン間の耐圧ＢＶｄｓに達した際にクランプが開始され、その後、ＭＯＳトランジスタの寄生バイポーラトランジスタがＯＮとなるスナップバック現象によってクランプを行いながらクランプ電圧がＶｈｏｌｄに低下していくというものである。したがって、ＭＯＳトランジスタ［１］４０ａを設計する際には、その耐圧ＢＶｄｓが回路ブロック［２］１１の例えば入力初段のゲート破壊の耐圧値よりも低い値となるように設計すればよい。なお、ＭＯＳトランジスタ［２］４０ｂ，［４］４０ｄの動作も、電源ラインが異なることを除きこれと同様である。

図５は、図１０の半導体装置において、クランプ回路の更に他の構成例を示すものであり、（ａ）は、そのクランプ回路を含む回路図、（ｂ）は、そのクランプ回路の詳細回路図、（ｃ）は、クランプ回路の動作を示すものである。図５（ａ）においては、図１０のクランプ回路［１］１３ａ，［２］１３ｂ，［４］１３ｄが、それぞれＧＣＮＭＯＳ（Ｇａｔｅ Ｃｏｕｐｌｅｄ ＮＭＯＳ）回路［１］５０ａ，［２］５０ｂ，［４］５０ｄで構成され、クランプ回路［３］１３ｃが、図３と同様の双方向ダイオード５０ｃで構成されている。

ＧＣＮＭＯＳ回路［１］５０ａは、そのＨ端子が回路ブロック［１］１０の電源ラインＶＤ１＿Ｌに接続され、Ｌ端子が回路ブロック［２］１１の電源ラインＶＳ２＿Ｌに接続される。ＧＣＮＭＯＳ回路［２］５０ｂは、そのＨ端子が回路ブロック［２］１１の電源ラインＶＤ２＿Ｌに接続され、そのＬ端子が回路ブロック［１］１０の電源ラインＶＳ１＿Ｌに接続される。ＧＣＮＭＯＳ回路［４］５０ｄは、そのＨ端子が回路ブロック［２］１１の電源ラインＶＤ２＿Ｌに接続され、そのＬ端子が回路ブロック［２］１１の電源ラインＶＳ２＿Ｌに接続される。

ＧＣＮＭＯＳ回路［１］５０ａ，［２］５０ｂ，［４］５０ｄの詳細回路は、図５（ｂ）に示すように、Ｈ端子からＬ端子に直列に接続された抵抗Ｒ１およびコンデンサＣと、Ｈ端子およびＬ端子をそれぞれ電源電圧および基準電圧とし、前記抵抗Ｒ１とコンデンサＣの接続点が信号入力端子に接続されたＣＭＯＳインバータ回路５１と、前記ＣＭＯＳインバータ回路５１の出力端子がゲート端子と基板電位の端子に接続され、ソース端子およびドレイン端子の一方がＨ端子に、他方がＬ端子に接続されたｎチャネル型のＭＯＳトランジスタ（ＮＭＯＳトランジスタ）５２と、Ｈ端子にカソードが接続され、Ｌ端子にアノードが接続されたダイオード５３とを備えた構成となっている。

このＧＣＮＭＯＳ回路の動作概要は、図５（ｃ）のようなものとなる。まず、Ｈ端子に比較的小さい正極性のサージ電圧（例えば５．５Ｖ以下など）が印加された場合、ＣＭＯＳインバータ回路５１の入力電圧が、抵抗Ｒ１とコンデンサＣの時定数によって徐々に上昇する。この上昇している間で、ＣＭＯＳインバータ回路５１の入力電圧が‘Ｌ’と見なされる期間は、ＣＭＯＳインバータ回路５１の出力電圧（ＮＭＯＳトランジスタ５２の入力電圧）が‘Ｈ’となるため、これによりＨ端子からＬ端子に向けてサージ電流を流すことができる。また、Ｈ端子に比較的大きい正極性のサージ電圧（例えば５．５Ｖより大きいなど）が印加された場合には、前述した動作に加えて、ＮＭＯＳトランジスタの寄生バイポーラトランジスタ（図示せず）のＯＮも伴い、Ｈ端子からＬ端子に向けてサージ電流を流すことができる。

一方、Ｈ端子に負極性のサージ電圧（例えば−０．７Ｖ以下など）が印加された場合は、ダイオードの順方向によってＬ端子からＨ端子に向けてサージ電流を流すことができる。このように、ＧＣＮＭＯＳ回路を用いることで、Ｈ端子に比較的小さい正極性のサージ電圧が印加された場合でもクランプを行うことが可能になるため、前述したダイオード接続のＭＯＳトランジスタ等と比べ、デバイス破壊の保護を容易かつ十分に行うことが可能になる。

ところで、これまでの説明では、電源系が２つの場合の構成を例に説明を行ったが、電源系を更に備え、例えば４つの電源系を備える場合には、図６および図７に示すような構成となる。図６は、図１０の半導体装置において、その構成を拡張した構成の一例を示す回路ブロック図である。図７は、図６の半導体装置において、その配置構成の一例を示すレイアウト概略図である。なお、以下において、図１，図２と同様の事項に関しては、説明を省略する。

図６に示す半導体装置は、電源系［１］によって動作する回路ブロック［１］６０と、回路ブロック［１］６０に比べてそれぞれ小さい回路面積であり、電源系［２］，［３］，［４］によってそれぞれ動作する回路ブロック［２］６１，［３］６２，［４］６３を備え、回路ブロック［２］６１〜［４］６３のそれぞれと回路ブロック［１］６０との間で信号の送受信が行われる構成において、次のような位置にクランプ回路を備えたものとなっている。

すなわち、電源系［１］と電源系［２］の間には、クランプ回路［１］６１ａ，［２］６１ｂ，［３］６１ｃが設けられ、電源系［１］と電源系［３］の間には、クランプ回路［５］６２ａ，［６］６２ｂ，［７］６２ｃが設けられ、電源系［１］と電源系［４］の間には、クランプ回路［９］６３ａ，［１０］６３ｂ，［１１］６３ｃが設けられている。そして更に、電源系［２］の中には、クランプ回路［４］６１ｄが設けられ、電源系［３］の中には、クランプ回路［８］６２ｄが設けられ、電源系［４］の中には、クランプ回路［１２］６３ｄが設けられている。

電源系［１］は、電源電圧Ｖｄｄ１が供給される電源端子ＶＤ１と、基準電圧Ｖｓｓ１が供給される電源端子ＶＳ１等によって構成され、電源系［２］は、電源電圧Ｖｄｄ２が供給される電源端子ＶＤ２と、基準電圧Ｖｓｓ２が供給される電源端子ＶＳ２等によって構成され、電源系［３］は、電源電圧Ｖｄｄ３が供給される電源端子ＶＤ３と、基準電圧Ｖｓｓ３が供給される電源端子ＶＳ３等によって構成され、電源系［４］は、電源電圧Ｖｄｄ４が供給される電源端子ＶＤ４と、基準電圧Ｖｓｓ４が供給される電源端子ＶＳ４等によって構成される。なお、各電源系においては、図１０と同様に、電源端子付近のクランプ回路６４ａ〜６４ｈも含まれている。

クランプ回路［１］６１ａ〜［４］６１ｄは、図１０等で説明したクランプ回路［１］１３ａ〜［４］１３ｄと同様な構成および機能を備えており、クランプ回路［５］６２ａ〜［８］６２ｄは、電源系［２］が電源系［３］となることを除き、クランプ回路［１］６１ａ〜［４］６１ｄと同様な構成および機能を備えており、クランプ回路［９］６３ａ〜［１２］６３ｄは、電源系［２］が電源系［４］となることを除き、クランプ回路［１］６１ａ〜［４］６１ｄと同様な構成および機能を備えている。

このような半導体装置は、例えば図７に示すようなレイアウトとなっている。図７に示すレイアウトは、図２と同様に、Ｉ／Ｏ領域６４とコア領域６５が配置され、このＩ／Ｏ領域６４の中には、電源端子ＶＤ１〜４，ＶＳ１〜４や各種信号端子等となる複数のパッドと、前述した電源端子近辺のクランプ回路６４ａ〜６４ｈ（図７では図示せず）と、外部との信号入出力を行う入出力バッファ回路等が含まれている。

一方、コア領域６５の中には、回路ブロック［１］６０と、回路ブロック［１］６０に比べて小さい回路面積である回路ブロック［２］６１〜［４］６３が含まれている。そして、回路ブロック［１］６０と回路ブロック［２］６１の繋ぎ目の位置には、図２と同様に、前述したクランプ回路［１］６１ａ，［２］６１ｂ，［３］６１ｃが設けられ、回路ブロック［１］６０と回路ブロック［３］６２の繋ぎ目の位置には、クランプ回路［１］６１ａ，［２］６１ｂ，［３］６１ｃと同様に、クランプ回路［５］６２ａ，［６］６２ｂ，［７］６２ｃが設けられ、回路ブロック［１］６０と回路ブロック［４］６３の繋ぎ目の位置には、クランプ回路［１］６１ａ，［２］６１ｂ，［３］６１ｃと同様に、クランプ回路［９］６３ａ，［１０］６３ｂ，［１１］６３ｃが設けられている。更に、回路ブロック［２］６１内には、図２と同様に、前述したクランプ回路［４］６１ｄが設けられ、回路ブロック［３］６２内には、クランプ回路［４］６１ｄと同様に、前述したクランプ回路［８］６２ｄが設けられ、回路ブロック［４］６３内には、クランプ回路［４］６１ｄと同様に、前述したクランプ回路［１２］６３ｄが設けられている。

図６，図７に示した半導体装置の動作に関しては、図１，図２の半導体装置と同様である。すなわち、例えばＣＤＭによる放電時、回路面積が大きい回路ブロック［１］６０から回路面積が小さい回路ブロック［２］６１、［３］６２および［４］６３に向けて放電が行われるが、各電源系間のクランプ回路［１］６１ａ〜［３］６１ｃ，［５］６２ａ〜［７］６２ｃ，［９］６３ａ〜［１１］６３ｃ及び各回路ブロック［２］６１，［３］６２，［４］６３に備わったクランプ回路［４］６１ｄ，［８］６２ｄ，［１２］６３ｄにより、各回路ブロック［２］６１，［３］６２，［４］６３内のデバイス破壊を防止することができる。また、その他の効果に関しては、図１０等で述べた事項と同様である。

なお、これまでの説明においては、回路面積低減の観点から相対的に小面積側の回路ブロックにその電源間をクランプするクランプ回路［４］等を挿入した。ただし、例えば、大面積側の回路ブロックの電源端子が接地することで放電される場合を考慮し、この放電に対し、大面積側の電源容量の不足等により、その電源間に高電位差の発生が懸念されるような場合には、大面積側の回路ブロックにもクランプ回路［４］と同様なものを挿入することも可能である。

また、これまでの説明においては、特に効果があるＣＤＭに着目して説明を行ったが、これまでに説明した各電源ライン間をクランプする構成により電源容量が増加することから、人体モデルやマシンモデルに対しても静電耐圧向上の効果を得ることが可能である。

以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。

本発明の半導体装置は、複数の電源系によって動作し、小さい回路面積やノイズ耐性が要求されるＳＯＣやシステムＬＳＩなどにおいて、その異電源間のＣＤＭによる破壊を防止する際の技術として特に有益なものであり、これに限らず、複数の電源系によって動作する回路を備えた半導体デバイス全般の静電破壊の保護技術として広く適用可能である。

本発明の一実施の形態による半導体装置において、その構成の一例を示す回路ブロック図である。 図１０の半導体装置において、その配置構成の一例を示すレイアウト概略図である。 図１０の半導体装置において、クランプ回路の構成の一例を示す回路図である。 図１０の半導体装置において、クランプ回路の他の構成例を示すものであり、（ａ）は、そのクランプ回路を含む回路図、（ｂ）は、そのクランプ回路の動作特性を示すものである。 図１０の半導体装置において、クランプ回路の更に他の構成例を示すものであり、（ａ）は、そのクランプ回路を含む回路図、（ｂ）は、そのクランプ回路の詳細回路図、（ｃ）は、クランプ回路の動作を示すものである。 図１０の半導体装置において、その構成を拡張した構成の一例を示す回路ブロック図である。 図６の半導体装置において、その配置構成の一例を示すレイアウト概略図である。 ＣＤＭ試験の概要について説明するための図である。 本発明の前提として検討した技術の半導体装置において、ＣＤＭによる静電破壊の現象を説明するための図である。 図１の半導体装置において、その構成を拡張した構成の一例を示す回路ブロック図である。

符号の説明

１０，１１，６０〜６３，９０，９１ 回路ブロック
１２，９６ 信号ライン
１３ａ〜１３ｄ，６１ａ〜６１ｄ，６２ａ〜６２ｄ，６３ａ〜６３ｄ クランプ回路
１４ａ，１４ｂ，１５ａ，１５ｂ，６４ａ〜６４ｈ，９２ａ，９３ａ，９４ａ，９５ａ クランプ回路
２０ Ｉ／Ｏ領域
２１ コア領域
３０ａ，３０ｂ，３０ｄ ダイオード
３０ｃ，４０ｃ，５０ｃ 双方向ダイオード
４０ａ，４０ｂ，４０ｄ ダイオード接続のＭＯＳトランジスタ
５０ａ，５０ｂ，５０ｄ ＧＣＮＭＯＳ回路
５１ ＣＭＯＳインバータ回路
５２ ＮＭＯＳトランジスタ
５３ ダイオード
８０ 半導体デバイス
８１ 検査板
８２ 高圧電源
８３ 抵抗体
８４ リレー
９０ａ 信号出力回路
９０ｂ，９１ｂ 寄生ダイオード
９１ａ 信号入力回路
９２〜９５ パッド
ＶＤ１〜４，ＶＳ１〜４ 電源端子
ＶＤ１＿Ｌ，ＶＤ２＿Ｌ，ＶＳ１＿Ｌ，ＶＳ２＿Ｌ 電源ライン
Ｒ 配線抵抗
Ｒ１ 抵抗
Ｃ コンデンサ

Claims (5)

1. 第１の電源電圧および第１の基準電圧によって動作する第１の回路ブロックと、第２の電源電圧および第２の基準電圧によって動作する第２の回路ブロックとを備え、前記第１の回路ブロックと前記第２の回路ブロックとの間で信号の送受信が行われる半導体装置であって、
   前記第１の電源電圧と前記第２の基準電圧との間をクランプする第１のクランプ回路と、
   前記第２の電源電圧と前記第１の基準電圧との間をクランプする第２のクランプ回路と、
   前記第１の基準電圧と前記第２の基準電圧との間をクランプする第３のクランプ回路とを有し、
   前記第２の回路ブロックは、前記第１の回路ブロックよりも回路面積が小さく、
   さらに、前記第２の電源電圧と前記第２の基準電圧との間をクランプする第４のクランプ回路を有することを特徴とする半導体装置。
2. 請求項１記載の半導体装置において、
   前記第３のクランプ回路は、双方向ダイオードであることを特徴とする半導体装置。
3. 請求項１記載の半導体装置において、
   前記第１、第２、第４のクランプ回路は、ダイオード接続のＭＯＳトランジスタであることを特徴とする半導体装置。
4. 請求項１記載の半導体装置において、
   前記第１、第２、第４のクランプ回路は、ＧＣＮＭＯＳ回路であることを特徴とする半導体装置。
5. 第１の電源電圧が供給される第１の電源端子に接続された第１の電源ラインと、
   第１の基準電圧が供給される第２の電源端子に接続された第２の電源ラインと、
   第２の電源電圧が供給される第３の電源端子に接続された第３の電源ラインと、
   第２の基準電圧が供給される第４の電源端子に接続された第４の電源ラインと、
   前記第１の電源ラインと前記第２の電源ラインに接続された第１の回路ブロックと、
   前記第３の電源ラインと前記第４の電源ラインに接続された第２の回路ブロックと、
   前記第１の回路ブロックと前記第２の回路ブロックとを接続する信号ラインとを備えた半導体装置であって、
   前記半導体装置の外周に、前記第１、第２、第３、第４の電源端子および複数の入出力バッファを含むＩ／Ｏ領域が配置され、
   前記Ｉ／Ｏ領域の内側の領域に、前記第１の回路ブロックと前記第２の回路ブロックとを含むコア領域が配置され、
   前記コア領域内に、
   前記第１の電源ラインと前記第４の電源ラインとの間に接続された第１のクランプ回路と、
   前記第２の電源ラインと前記第３の電源ラインとの間に接続された第２のクランプ回路と、
   前記第２の電源ラインと前記第４の電源ラインとの間に接続された第３のクランプ回路とを有し、
   前記第２の回路ブロックは、前記第１の回路ブロックよりも回路面積が小さく、
   前記第２の回路ブロック内に、さらに、前記第３の電源ラインと前記第４の電源ラインとの間に接続された第４のクランプ回路を有することを特徴とする半導体装置。

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