JP4670260B2 - 積層型電子部品 - Google Patents

Description

本発明は、電圧の印加により変位を生じる積層型圧電素子等の積層型電子部品に関するものである。

従来の積層型電子部品としては、例えば特許文献１に記載されているような積層型圧電素子が知られている。この文献に記載の積層型圧電素子は、内部電極が印刷された圧電セラミックスグリーンシートを複数枚積層して形成された圧電セラミックス体を有し、この圧電セラミックス体には、各内部電極を貫通する２つのビアホールが形成されている。ビアホール内には、上下一層おきに並んだ内部電極を電気的に接続する導体リードが配置されている。
特開２０００−２６１０５５号公報

しかしながら、上記従来技術においては、一層おきに配列された同極の内部電極同士が圧電セラミックス体の一端側に配置された１本の導体リードのみで接続されているので、プラス極の内部電極とマイナス極の内部電極との間に電圧を印加したときに、内部電極を流れる電流分布に片寄りが生じ、各内部電極間に生じる電界分布が不均一になる可能性がある。この場合には、圧電セラミックス体の変位量分布にバラツキが生じ、本来必要とする変位量が得られなくなる虞がある。

本発明の目的は、各内部電極間に生じる電界分布の均一性を向上させることができる積層型電子部品を提供することである。

本発明は、素体層と内部電極とを交互に積層してなる積層型電子部品であって、素体層及び内部電極はそれぞれ複数有し、複数の内部電極は、第１電極と、素体層を挟んで第１電極と対向する第２電極とを含んでなり、各素体層には、異なる第１電極同士を電気的に接続する複数の第１スルーホールと、異なる第２電極同士を電気的に接続する複数の第２スルーホールとが形成され、各素体層は四角形状を有し、複数の第１スルーホールは、各素体層の中心を挟んで対向する各素体層の１対の隅部のうち、第１電極と第２電極とが重なり合う圧電活性領域の外側の部位に形成され、複数の第２スルーホールは、各素体層の中心を挟んで対向する各素体層のもう１対の隅部のうち、圧電活性領域の外側の部位に形成されていることを特徴とするものである。

このような積層型電子部品においては、例えば複数の第１スルーホールを各素体層に離して形成すると共に、複数の第２スルーホールを各素体層に離して形成することにより、第１電極と第２電極との間に電圧を印加した時に各電極に生じる電流分布の片寄りを低減することができる。この場合には、第１電極と第２電極との間に生じる電界が速く全体に均一に広がるようになるため、電界分布の均一性が向上する。従って、本発明の積層型電子部品を積層型圧電素子として使用した場合に、素体層の変位量の均一性を向上させることが可能となる。また、第１スルーホール及び第２スルーホールをそれぞれ複数設けることにより、これらのスルーホールの一つが万が一断線した場合でも、積層型電子部品の性能低下を最小限に抑えることができる。

また、複数の第１スルーホールは、素体層の中心を挟むように素体層に形成され、複数の第２スルーホールは、第１スルーホールと異なる位置で素体層の中心を挟むように素体層に形成されている。これにより、第１電極と第２電極との間に電圧を印加したときには、各電極間に生じる電界が素体層の中心に対してほぼ均等に広がるようになるため、電界分布の均一性が更に向上する。
また、素体層は四角形状を有し、複数の第１スルーホールは、素体層の中心を挟んで対向する素体層の１対の隅部に形成され、複数の第２スルーホールは、素体層の中心を挟んで対向する素体層のもう１対の隅部に形成されている。これにより、第１スルーホール及び第２スルーホールを含まずに第１電極と第２電極とが重なり合う領域を十分大きく形成することが可能となる。従って、積層型電子部品を積層型圧電素子として使用した場合、圧電活性領域のスペースが大きく取れると共に、第１スルーホール及び第２スルーホールが素体層の変位を阻害することは殆ど無い。これにより、素体層の変位量を増大させることができる。また、第１スルーホール及び第２スルーホール自体は変位しないので、積層型圧電素子の駆動（変位）時に、これらのスルーホールが断線することを確実に防止できる。

好ましくは、複数の素体層は、内部電極を介して交互に積層された第１素体層及び第２素体層を含んでなり、第１素体層は、表面に第１電極が形成されると共に第１スルーホールを有する第１電極形成領域と、第２スルーホールをそれぞれ有する複数の第１接続領域とを有し、第２素体層は、表面に第２電極が形成されると共に第２スルーホールを有する第２電極形成領域と、第１スルーホールをそれぞれ有する複数の第２接続領域とを有し、複数の第１接続領域は、第１電極形成領域を挟むように第１素体層の端部に設けられ、複数の第２接続領域は、第１接続領域と異なる位置で第２電極形成領域を挟むように第２素体層の端部に設けられ、第１電極形成領域に形成された各第１スルーホールは、複数の第２接続領域に対応する部位にあり、複数の第２接続領域に形成された第１スルーホールに対してずれており、第２電極形成領域に形成された各第２スルーホールは、複数の第１接続領域に対応する部位にあり、複数の第１接続領域に形成された第２スルーホールに対してずれている。

この場合には、第１スルーホール及び第２スルーホールは、素体層の内部において、第１電極と第２電極とが重なり合う領域以外の領域に形成されることになる。ここで、積層型電子部品を積層型圧電素子として使用した場合には、第１電極と第２電極とが重なり合う領域は、第１電極と第２電極との間に電圧を印加した時に素体層に変位を生じさせる圧電活性領域となる。他方、第１スルーホール及び第２スルーホールが形成されている領域（圧電活性領域以外の領域）は、素体層の変位に対しては殆ど関与しない領域である。従って、これらのスルーホール自体が素体層の変位を阻害することは殆ど無いため、素体層の変位量を増大させることができる。また、第１スルーホール及び第２スルーホールは圧電活性領域に形成されていないので、積層型圧電素子の駆動（変位）時に、スルーホールが断線することを確実に防止できる。
また、複数の第１接続領域は、第１電極形成領域を挟むように第１素体層に設けられ、複数の第２接続領域は、第１接続領域と異なる位置で第２電極形成領域を挟むように第２素体層に設けられている。これにより、第１電極と第２電極との間に電圧を印加すると、各電極間に生じる電界が電極の端部側から中心側に向けてほぼ均等に広がるため、電界分布の均一性を高める作用が有効に発揮されるようになる。
また、複数の第１接続領域は、第１素体層の端部に形成され、複数の第２接続領域は、第２素体層の端部に形成されている。素体層の端部は、素体層の変位の影響を特に受けにくい部位である。このため、第１素体層の端部に第１接続領域を形成し、第２素体層の端部に第２接続領域を形成することにより、圧電活性領域をより有効に形成することができる。また、積層型圧電素子の駆動時におけるスルーホールの断線をより確実に防止することができる。

また、第１接続領域及び第２接続領域のスペースを小さくし、第１電極形成領域及び第２電極形成領域のスペースを大きくすることが可能となる。従って、積層型電子部品を積層型圧電素子として使用した場合には、圧電活性領域のスペースを増やせるため、その分だけ素体層の変位量をより増大させることができる。

さらに、好ましくは、第１素体層における各第１接続領域の表面には、第２スルーホールと電気的に接続された第１接続用パターンが形成され、第２素体層における各第２接続領域の表面には、第１スルーホールと電気的に接続された第２接続用パターンが形成されている。これにより、数多くの第１電極同士を、複数の第１スルーホール及び第２接続用パターンを介して簡単かつ確実に接続することができ、数多くの第２電極同士を、複数の第２スルーホール及び第１接続用パターンを介して簡単かつ確実に接続することができる。従って、素体層の層数が多い場合でも、内部電極の接続に係わる信頼性を向上させることが可能となる。

また、好ましくは、第１電極形成領域及び第１接続領域は、第１素体層の外面よりも内側に形成され、第２電極形成領域及び第２接続領域は、第２素体層の外面よりも内側に形成されている。これにより、内部電極が素体層の外面に露出することは無い。従って、積層型電子部品を積層型圧電素子として使用した場合、積層型圧電素子を連続して駆動（変位）させても、素体層と内部電極との界面にクラックが発生することを防止できる。また、積層型圧電素子を特に湿性雰囲気中で駆動させる際、積層型圧電素子の側面に付着した水分により金属や金属イオンのマイグレーションが発生することも防止できる。

また、好ましくは、第１電極形成領域の面積は、複数の第１接続領域の総面積よりも大きく、第２電極形成領域の面積は、複数の第２接続領域の総面積よりも大きい。これにより、積層型電子部品を積層型圧電素子として使用した場合に、圧電活性領域を有効に形成することができる。

本発明によれば、第１電極と第２電極との間に電圧を印加したときに、各電極間の圧電体層に生じる電界分布の均一性が向上するので、積層型電子部品の性能劣化を抑制することが可能となる。

以下、本発明に係わる積層型電子部品の好適な実施形態について、図面を参照して詳細に説明する。

図１は、本発明に係わる積層型電子部品の一実施形態を示す垂直方向断面図である。同図において、本実施形態の積層型電子部品１は、四角柱状の積層型圧電素子である。積層型圧電素子１は、圧電素子本体部２と、この圧電素子本体部２の上部に設けられた上フタ部３と、圧電素子本体部２の下部に設けられた下フタ部４とを備えている。

圧電素子本体部２は、素体層である圧電体層５と内部電極６とを交互に積層してなるものである。圧電体層５及び内部電極６は、それぞれ複数有している。複数の圧電体層５は圧電体層５Ａ，５Ｂを含んでなり、これらの圧電体層５Ａ，５Ｂは、内部電極６を介して交互に積層されている。圧電体層５Ａ，５Ｂは、例えばＰＺＴ（チタン酸ジルコン酸鉛）を主成分とした圧電セラミック材料で形成されている。

複数の内部電極６は電極６Ａ，６Ｂを含んでなり、これらの電極６Ａ，６Ｂは、圧電体層５を挟んで対向するように交互に積層されている。電極６Ａ，６Ｂの一方はプラス電極層を構成し、電極６Ａ，６Ｂの他方はマイナス電極層を構成している。電極６Ａ，６Ｂは、例えばＡｇ：Ｐｄ＝７：３の比率で構成された金属材料からなっている。なお、電極６Ａ，６Ｂを形成する金属材料としては、Ａｇ、Ｐｄの他に、Ａｕ、Ｐｔ及びこれらの合金を用いても良い。

圧電体層５Ａ，５Ｂは、図２に示すように、四角形状（正方形状）を有している。圧電体層５Ａ，５Ｂの１層当たりの寸法は、例えば縦７．５ｍｍ×横７．５ｍｍ×厚さ８０μｍである。

圧電体層５Ａは、図２（ａ）に示すように、電極形成領域７Ａと、この電極形成領域７Ａを挟んで対向するように形成された２つの接続領域８Ａとを有している。これらの接続領域８Ａは、圧電体層５Ａの中心を挟んで対向する圧電体層５Ａの１対の隅部に形成されている。

電極形成領域７Ａの表面には、上記の電極６Ａが形成されている。また、電極形成領域７Ａには、１層おきに積層された上下の電極６Ａ同士を電気的に接続する２つの円形のスルーホール９Ａが形成されている。これらのスルーホール９Ａは、圧電体層５Ａの中心を挟んで対向する圧電体層５Ａのもう１対の隅部に形成されている。各接続領域８Ａには、１層おきに積層された上下の電極６Ｂ同士を電気的に接続する円形のスルーホール１０Ａが形成されている。また、各接続領域８Ａの表面には、スルーホール１０Ａと電気的に接続された四角形状の接続用パターン１１Ａが形成されている。接続用パターン１１Ａの寸法は、例えば１５０μｍ×１５０μｍである。なお、接続用パターン１１Ａは、電極６Ａとは電気的に接続されていない状態となっている。

スルーホール９Ａ，１０Ａは、圧電体層５Ａに開けた貫通穴に導電材料を充填して形成されたものである。導電材料は、電極６Ａと同様に、例えばＡｇ：Ｐｄ＝７：３の比率で構成された金属材料である。また、導電材料としては、Ａｇ、Ｐｄの他に、Ａｕ、Ｐｔ及びこれらの合金を用いても良い。スルーホール９Ａ，１０Ａの穴径は、例えば５０μｍ程度である。

電極形成領域７Ａ及び各接続領域８Ａは、圧電体層５Ａの外面よりも内側に形成されている。これにより、電極６Ａ及び接続用パターン１１Ａが圧電体層５Ａの外面より露出することは無い。このとき、圧電体層５Ａの外面から電極形成領域７Ａ及び各接続領域８Ａまでの距離（絶縁ギャップ）Ｌと圧電体層５Ａの上下面の一辺長さＬ_０との比率（Ｌ／Ｌ_０）は、０％よりも大きく且つ３％以下であるのが好ましく、０．２％〜１．０％であるのが特に好ましい。

また、電極形成領域７Ａの面積は、各接続領域８Ａの総面積よりも大きくなっている。このとき、電極形成領域７Ａの面積Ｓ_１と各接続領域８Ａの総面積Ｓ_２との比率（Ｓ_２／Ｓ_１）は、１％以下であるのが好ましく、０．５％以下であるのが特に好ましい。

圧電体層５Ｂは、図２（ｂ）に示すように、電極形成領域７Ｂと、この電極形成領域７Ｂを挟んで対向するように形成された２つの接続領域８Ｂとを有している。これらの接続領域８Ｂは、圧電体層５Ｂにおいて、各接続領域８Ａの形成部位に対応する隅部とは異なる１対の隅部に形成されている。

電極形成領域７Ｂの表面には、上記の電極６Ｂが形成されている。また、電極形成領域７Ｂには、１層おきに積層された上下の電極６Ｂ同士を電気的に接続する２つの円形のスルーホール９Ｂが形成されている。これらのスルーホール９Ｂは、圧電体層５Ｂにおいて、各接続領域８Ａの形成部位に対応する１対の隅部に形成されている。このとき、スルーホール９Ｂは、接続領域８Ａのスルーホール１０Ａに対してずれた位置に形成されている。

各接続領域８Ｂには、１層おきに積層された上下の電極６Ａ同士を電気的に接続する円形のスルーホール１０Ｂが形成されている。このとき、スルーホール１０Ｂは、スルーホール９Ａに対してずれた位置に形成されている。また、各接続領域８Ｂの表面には、スルーホール１０Ｂと電気的に接続された接続用パターン１１Ｂが形成されている。なお、接続用パターン１１Ｂは、電極６Ｂとは電気的に接続されていない状態となっている。また、スルーホール９Ｂ，１０Ｂの構造及び寸法等はスルーホール９Ａ，１０Ａと同様であり、接続用パターン１１Ｂの構造及び寸法等は接続用パターン１１Ａと同様である。

電極形成領域７Ｂ及び各接続領域８Ｂも、上記の電極形成領域７Ａ及び各接続領域８Ａと同様に、圧電体層５Ｂの外面よりも内側に形成されている。このとき、電極形成領域７Ｂ及び各接続領域８Ｂの絶縁ギャップＬや、電極形成領域７Ｂの面積と各接続領域８Ｂの総面積との関係については、上記の電極形成領域７Ａ及び各接続領域８Ａと同様である。

このような電極６Ａが形成された圧電体層５Ａと電極６Ｂが形成された圧電体層５Ｂとを交互に積層した状態では、図１に示すように、複数の電極６Ａ同士は、スルーホール９Ａ、接続用パターン１１Ｂ、スルーホール１０Ｂを介して電気的に接続され、複数の電極６Ｂ同士は、スルーホール９Ｂ、接続用パターン１１Ａ、スルーホール１０Ａを介して電気的に接続されるようになる。

このとき、上述したようにスルーホール９Ａ，１０Ｂの配置位置がずれているので、スルーホール９Ａ，１０Ｂは圧電体層５Ａ，５Ｂの積層方向に千鳥状に配置されることになる。また、上述したようにスルーホール９Ｂ，１０Ａの配置位置がずれているので、スルーホール９Ｂ，１０Ａは圧電体層５Ａ，５Ｂの積層方向に千鳥状に配置されることになる。従って、圧電体層５Ａ，５Ｂを数多く積層した場合であっても、スルーホール９Ａ〜１０Ｂの複雑な位置合わせを行うことなく、上下の電極６Ａ同士及び上下の電極６Ｂ同士を確実に接続することが可能である。

以上のような圧電素子本体部２において、電極６Ａ，６Ｂ同士が重なり合う領域Ｓは、電極６Ａ，６Ｂ間に電圧を印加した時に圧電体層５Ａ，５Ｂに変位を生じさせる圧電活性領域を形成している。ここで、スルーホール９Ａ，１０Ａは圧電体層５Ａの４つの隅部に形成され、スルーホール９Ｂ，１０Ｂは圧電体層５Ｂの４つの隅部に形成されている。しかも、圧電体層５Ａ，５Ｂの外面に対する電極６Ａ，６Ｂの絶縁ギャップが十分に小さく、電極６Ａ，６Ｂの面積が接続用パターン１１Ａ，１１Ｂの面積に対して十分に大きいので、スペース的に大きな圧電活性領域Ｓが形成されることになる。また、スルーホール９Ａ〜１０Ｂは圧電活性領域Ｓ以外の領域に形成されており、スルーホール９Ａ〜１０Ｂ自体が変位することはないので、スルーホール９Ａ〜１０Ｂが圧電体層５Ａ，５Ｂの変位を阻害することは殆ど無い。従って、圧電体層５Ａ，５Ｂの変位量を十分に得ることができる。

このとき、電極６Ａ同士は２組のスルーホール９Ａ，１０Ｂを介して電気的に接続され、電極６Ｂ同士は２組のスルーホール９Ｂ，１０Ａを介して電気的に接続されているので、電極６Ａ，６Ｂ間に電圧を印加した時に電極６Ａ，６Ｂを流れる電流分布のバラツキが少なくなり、電極６Ａ，６Ｂ間の圧電体層５に発生する電界（電圧）分布の面内均一性が良くなる。つまり、圧電体層５の１対の隅部から圧電体層５の中心に向かって電界が均等に広がるようになるため、電極６Ａ同士及び電極６Ｂ同士がそれぞれ１組のスルーホールだけを介して接続される場合に比べて、圧電体層５に生じる電界分布が速く全体的にほぼ均等になる。これにより、圧電体層５の変位量の面内均一性が高くなる。

また、スルーホール９Ａ〜１０Ｂの形成部位は、圧電体層５の変位の影響を最も受けにくい圧電体層５の隅部であるので、圧電体層５の変位によるスルーホール９Ａ〜１０Ｂの断線・破壊を防止することができる。

さらに、内部電極６は圧電体層５の外面に露出していないので、圧電体層５を繰り返し変位させても、内部電極６と圧電体層５との界面にクラックが容易に発生することは無い。このため、内部電極６と圧電体層５との層間剥離や破壊を防止することができる。また、特に湿性雰囲気中において圧電体層５を変位させたときに、圧電素子本体部２の側面に付着した水分により金属または金属イオンのマイグレーションが生じることが防止されるため、圧電体層５の絶縁破壊等を防ぐことができる。

以上のような圧電素子本体部２の上部に配置される上フタ部３は、内部電極の無いセラミック層１２Ａ，１２Ｂを交互に積層してなるものである。セラミック層１２Ａ，１２Ｂは、上記の圧電体層５と同様の圧電セラミック材料で形成されている。セラミック層１２Ａ，１２Ｂは、図３に示すように、上記の圧電体層５と同様に四角形状を有している。

図３（ａ）に示すように、セラミック層１２Ａの４つの隅部のうち対向する１対の隅部には、円形のスルーホール１３Ａと、このスルーホール１３Ａと電気的に接続された接続用パターン１４Ａとが形成されている。セラミック層１２Ａの対向するもう１対の隅部には、円形のスルーホール１５Ａと、このスルーホール１５Ａと電気的に接続された接続用パターン１６Ａとが形成されている。なお、接続用パターン１４Ａ，１６Ａの寸法等は、上記の接続用パターン１１Ａ，１１Ｂと同様である。

図３（ｂ）に示すように、セラミック層１２Ｂの４つの隅部のうちスルーホール１３Ａ及び接続用パターン１４Ａの形成部位に対応する１対の隅部には、円形のスルーホール１３Ｂと、このスルーホール１３Ｂと電気的に接続された接続用パターン１４Ｂとが形成されている。セラミック層１２Ｂの対向するもう１対の隅部、つまりスルーホール１５Ａ及び接続用パターン１６Ａの形成部位に対応する１対の隅部には、円形のスルーホール１５Ｂと、このスルーホール１５Ｂと電気的に接続された接続用パターン１６Ｂとが形成されている。なお、接続用パターン１４Ｂ，１６Ｂの寸法等は、上記の接続用パターン１１Ａ，１１Ｂと同様である。

セラミック層１２Ａの各スルーホール１３Ａは、セラミック層１２Ｂの各スルーホール１３Ｂに対してずれた位置に形成され、セラミック層１２Ａの各スルーホール１５Ａは、セラミック層１２Ｂの各スルーホール１５Ｂに対してずれた位置に形成されている。このため、セラミック層１２Ａ，１２Ｂを交互に積層した状態では、各スルーホール１３Ａ，１３Ｂ同士が積層方向に対して千鳥状に配列され、各スルーホール１５Ａ，１５Ｂ同士が積層方向に対して千鳥状に配列されることになる。この状態では、各スルーホール１３Ａ，１３Ｂ同士が接続用パターン１４Ａ，１４Ｂを介して電気的に接続され、各スルーホール１５Ａ，１５Ｂ同士が接続用パターン１６Ａ，１６Ｂを介して電気的に接続される。これにより、上フタ部３の最上面の接続用パターン１４Ｂは、複数の電極６Ａと電気的に接続され、上フタ部３の最上面の接続用パターン１６Ｂは、複数の電極６Ｂと電気的に接続されることになる。

上フタ部３の上端部の側面には、図４に示すように、各接続用パターン１４Ｂ，１６Ｂと電気的に接続された端子電極１７，１８がそれぞれ設けられている。端子電極１７，１８は、上フタ部３の４つの側面に設けられている。端子電極１７，１８には、電圧印加用のリード線（図示せず）が接続される。端子電極１７，１８は、Ａｇ、Ａｕ、Ｃｕ等の金属材料で形成されている。

このような端子電極１７，１８を設けることにより、圧電素子本体部２の電極６Ａ，６Ｂ間に電圧を印加して、圧電体層５の圧電活性領域Ｓを変位させることが可能となる。このとき、端子電極１７，１８は上フタ部３の上面ではなく側面上端部に形成されているので、端子電極１７，１８が圧電体層５の積層方向の変位を阻害することは殆ど無い。

また、圧電素子本体部２の下部に配置される下フタ部４は、内部電極、スルーホール及び接続用パターンが全く無いセラミック層１９を複数積層してなるものである。

このような積層型圧電素子１において、圧電素子本体部２の圧電体層５の層数は、例えば３５０層である。上フタ部３のセラミック層１２Ａ，１２Ｂの層数は、例えば各々６層であり、下フタ部４のセラミック層１９の層数は、例えば１２層である。なお、このような上フタ部３及び下フタ部４を設けるのは、圧電素子本体部２の圧電活性領域Ｓを保護するためと、装置（図示せず）への積層型圧電素子１の組み込みを容易に行うためである。

次に、上述した積層型圧電素子１を製作する手順について説明する。まず、圧電素子本体部２の圧電体層５Ａ，５Ｂを形成するグリーンシート、上フタ部３のセラミック層１２Ａ，１２Ｂを形成するグリーンシート、下フタ部４のセラミック層１９を形成するグリーンシートをそれぞれ成形する。具体的には、ＰＺＴ（チタン酸ジルコン酸鉛）を主成分とした圧電セラミック粉体を用意し、これに有機バインダ・有機溶剤等を混合したペーストを作製し、ＰＥＴフィルムをキャリアフィルムとして所定の厚みでグリーンシートを成形する。

続いて、ＹＡＧの３次高調波レーザを用いて、圧電体層５Ａを形成するグリーンシートにスルーホール９Ａ，１０Ａを加工し、圧電体層５Ｂを形成するグリーンシートにスルーホール９Ｂ，１０Ｂを加工し、セラミック層１２Ａを形成するグリーンシートに１３Ａ，１５Ａを加工し、セラミック層１２Ｂを形成するグリーンシートに１３Ｂ，１５Ｂを加工する。具体的には、まずＹＡＧの３次高調波レーザよりグリーンシートの所定位置にレーザ光を照射して、貫通穴を形成する。そして、スクリーン印刷法を用いて、貫通穴を形成するグリーンシートの内壁面に対して導電ペーストの充填を行う。使用する導電材料は、例えばＡｇ：Ｐｄ＝７：３の比率で構成された金属材であり、この粉体に有機バインダ・有機溶剤等を混合してペーストとする。

続いて、圧電体層５Ａを形成するグリーンシート上に、電極６Ａを形成する内部電極パターンと接続用パターン１１Ａとを印刷し、圧電体層５Ｂを形成するグリーンシート上に、電極６Ｂを形成する内部電極パターンと接続用パターン１１Ｂとを印刷する。具体的には、例えばスルーホールの充填材と同様に、Ａｇ：Ｐｄ＝７：３の比率で構成された金属材と有機バインダ・有機溶剤等とを混合したペーストを作製し、スクリーン印刷法によりグリーンシート上にパターンを形成する。

このとき、後述する焼成時に内部電極パターンの収縮率がグリーンシートの収縮率よりも若干大きくなるように、グリーンシートを形成するセラミック材料と同じ材料の粉体を内部電極ペースト中に混錬しても良い。この場合には、粉体の混錬量を調整することにより、焼成時の内部電極パターンの収縮率を変えることが可能となる。

また、上記と同様の手法を用いて、セラミック層１２Ａを形成するグリーンシート上に接続用パターン１４Ａ，１６Ａを印刷し、セラミック層１２Ｂを形成するグリーンシート上に接続用パターン１４Ｂ，１６Ｂを印刷する。

続いて、下フタ部４のセラミック層１９を形成するグリーンシートを所定枚数だけ積層し、その上に、圧電素子本体部２の圧電体層５Ａ，５Ｂを形成する２種類のグリーンシートを所定枚数だけ交互に積層し、更にその上に、上フタ部３のセラミック層１２Ａ，１２Ｂを形成する２種類のグリーンシートを所定枚数だけ交互に積層する。

続いて、積層後のグリーンシート（以下、積層体グリーンという）に対し、６０℃程度の熱を加えながら１００ＭＰａ程度の圧力でプレス加工を行い、積層体グリーンの各層を圧着させる。そして、積層体グリーンを所定寸法になるように切断する。この切断後の時点では、内部電極パターン及び接続用パターンが積層体グリーンの側面より露出した状態となっている。

その後、その積層体グリーンをセッターに載せ、４００℃程度にて１０時間程度の条件で積層体グリーンの脱脂（脱バインダ）を行う。その後、積層体グリーンが載置されたセッターを密閉炉内に入れた状態で、１１００℃程度にて２時間程度の条件で積層体グリーンの焼成を行い、焼結体を得る。このような積層体グリーンの焼成時には、収縮率の違いによって内部電極パターンが積層体グリーンの側面から積層体グリーンの内部に引っ込む。従って、焼成後には、積層体グリーンの側面と内部電極パターンとの間に十分小さな絶縁ギャップが確保された状態になる。

続いて、焼成後の積層体グリーンの上部各側面にＡｇ等の焼付を施して、リード線接続用の端子電極１７，１８をそれぞれ形成する。なお、端子電極１７，１８の形成手法としては、焼付だけでなく、スパッタリングや無電解メッキ法等を用いることも可能である。

その後、例えば温度１２０℃程度の環境下で、電界強度が２ｋＶ／ｍｍになるように７５Ｖ_ｄｃの電圧を３分間程度印加することにより、分極処理を行う。これにより、圧電アクチュエータとして機能する積層型圧電素子１が得られる。

以上のように本実施形態によれば、圧電体層５Ａに、電極６Ａ同士を接続する２つのスルーホール９Ａと電極６Ｂ同士を接続する２つのスルーホール１０Ａとを形成し、圧電体層５Ｂに、電極６Ｂ同士を接続する２つのスルーホール９Ｂと電極６Ａ同士を接続する２つのスルーホール１０Ｂとを形成し、これらの圧電体層５Ａ，５Ｂを交互に積層する構成としたので、上述したように電極６Ａ，６Ｂ間に生じる電界分布の面内均一性が高くなる。これにより、積層型圧電素子１の変位量の面内均一性も高くなる。従って、積層型圧電素子１を所望の方向に容易に変位させることが可能となる。

また、スルーホール９Ａ，１０Ａを圧電活性領域Ｓ内に無い圧電体層５Ａの隅部に形成し、スルーホール９Ｂ，１０Ｂを同じく圧電活性領域Ｓ内に無い圧電体層５Ｂの隅部に形成したので、スルーホール９Ａ〜１０Ｂによって積層型圧電素子１の変位が拘束されることなく、十分なスペースの圧電活性領域Ｓが確保されるようになる。これにより、積層型圧電素子１の変位量を増大させることができる。また、スルーホール９Ａ〜１０Ｂ自体は殆ど変位しないため、積層型圧電素子１を変位させた時に生じるスルーホール９Ａ〜１０Ｂの断線を確実に回避できる。

なお、本発明は、上記実施形態に限定されるものではない。例えば、上記実施形態では、各圧電体層５に、電極６Ａ同士を接続する２つのスルーホールと電極６Ｂ同士を接続する２つのスルーホールとを設ける構成としたが、電極６Ａ同士を接続するスルーホール及び電極６Ｂ同士を接続するスルーホールは、それぞれ複数あれば良い。この場合、スルーホールの形成部位は特に限定されないが、積層型圧電素子１の変位量の均等化や増大化等を図るためには、上記実施形態のように、複数のスルーホールを圧電体層５の端部に形成したり、内部電極６を挟むように圧電体層５に形成するのが望ましい。

また、上記実施形態では、各圧電体層５が積層された状態において、スルーホールが積層方向に千鳥状に配列されるような構成としたが、特にこれに限られず、例えば圧電体層５に接続用パターンを設けずに、上下のスルーホール同士を直接つなげるような構成としても良い。また、スルーホールの形状も、上記のような円形に限られず、楕円形や角形等であっても良い。

さらに、圧電体層及び内部電極の形状や寸法等についても、特に上記実施形態のものには限られない。例えば内部電極の形状は、円形状や細長状等であっても良い。

また、上記実施形態の積層型電子部品は積層型圧電素子であるが、本発明の積層型電子部品は、誘電体層と内部電極とを交互に積層してなる積層セラミックコンデンサ等の積層誘電体素子にも適用可能である。この場合には、誘電体層に生じる電界分布の面内均一性が高くなるので、静電電荷分布の面内均一性を向上させることが可能となる。

本発明に係わる積層型電子部品の一実施形態として積層型圧電素子を示す垂直方向断面図である。 図１に示す圧電素子本体部の水平方向断面図である。 図１に示す上フタ部の水平方向断面図である。 図１に示す積層型圧電素子の上部側面図である。

符号の説明

１…積層型圧電素子（積層型電子部品）、５…圧電体層（素体層）、５Ａ…圧電体層（第１素体層）、５Ｂ…圧電体層（第２素体層）、６…内部電極、６Ａ…電極（第１電極）、６Ｂ…電極（第２電極）、７Ａ…電極形成領域（第１電極形成領域）、７Ｂ…電極形成領域（第２電極形成領域）、８Ａ…接続領域（第１接続領域）、８Ｂ…接続領域（第２接続領域）、９Ａ…スルーホール（第１スルーホール）、９Ｂ…スルーホール（第２スルーホール）、１０Ａ…スルーホール（第２スルーホール）、１０Ｂ…スルーホール（第１スルーホール）、１１Ａ…接続用パターン（第１接続用パターン）、１１Ｂ…接続用パターン（第２接続用パターン）。

Claims (5)

1. 素体層と内部電極とを交互に積層してなる積層型電子部品であって、
   前記素体層及び前記内部電極はそれぞれ複数有し、
   前記複数の内部電極は、第１電極と、前記素体層を挟んで前記第１電極と対向する第２電極とを含んでなり、
   前記各素体層には、異なる前記第１電極同士を電気的に接続する複数の第１スルーホールと、異なる前記第２電極同士を電気的に接続する複数の第２スルーホールとが形成され、
   前記各素体層は四角形状を有し、
   前記複数の第１スルーホールは、前記各素体層の中心を挟んで対向する前記各素体層の１対の隅部のうち、前記第１電極と前記第２電極とが重なり合う圧電活性領域の外側の部位に形成され、
   前記複数の第２スルーホールは、前記各素体層の中心を挟んで対向する前記各素体層のもう１対の隅部のうち、前記圧電活性領域の外側の部位に形成されていることを特徴とする積層型電子部品。
2. 前記複数の素体層は、前記内部電極を介して交互に積層された第１素体層及び第２素体層を含んでなり、
   前記第１素体層は、表面に前記第１電極が形成されると共に前記第１スルーホールを有する第１電極形成領域と、前記第２スルーホールをそれぞれ有する複数の第１接続領域とを有し、
   前記第２素体層は、表面に前記第２電極が形成されると共に前記第２スルーホールを有する第２電極形成領域と、前記第１スルーホールをそれぞれ有する複数の第２接続領域とを有し、
   前記複数の第１接続領域は、前記第１電極形成領域を挟むように前記第１素体層の端部に設けられ、
   前記複数の第２接続領域は、前記第１接続領域と異なる位置で前記第２電極形成領域を挟むように前記第２素体層の端部に設けられ、
   前記第１電極形成領域に形成された前記各第１スルーホールは、前記複数の第２接続領域に対応する部位にあり、前記複数の第２接続領域に形成された前記第１スルーホールに対してずれており、
   前記第２電極形成領域に形成された前記各第２スルーホールは、前記複数の第１接続領域に対応する部位にあり、前記複数の第１接続領域に形成された前記第２スルーホールに対してずれていることを特徴とする請求項１記載の積層型電子部品。
3. 前記第１素体層における前記各第１接続領域の表面には、前記第２スルーホールと電気的に接続された第１接続用パターンが形成され、
   前記第２素体層における前記各第２接続領域の表面には、前記第１スルーホールと電気的に接続された第２接続用パターンが形成されていることを特徴とする請求項２記載の積層型電子部品。
4. 前記第１電極形成領域及び前記第１接続領域は、前記第１素体層の外面よりも内側に形成され、
   前記第２電極形成領域及び前記第２接続領域は、前記第２素体層の外面よりも内側に形成されていることを特徴とする請求項２又は３記載の積層型電子部品。
5. 前記第１電極形成領域の面積は、前記複数の第１接続領域の総面積よりも大きく、
   前記第２電極形成領域の面積は、前記複数の第２接続領域の総面積よりも大きいことを特徴とする請求項２〜４のいずれか一項記載の積層型電子部品。

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