JP4220440B2

JP4220440B2 - セラミック素子

Info

Publication number: JP4220440B2
Application number: JP2004195965A
Authority: JP
Inventors: 誠志佐々木
Original assignee: TDK Corp
Current assignee: TDK Corp
Priority date: 2004-07-01
Filing date: 2004-07-01
Publication date: 2009-02-04
Anticipated expiration: 2024-07-01
Also published as: JP2006019524A

Description

本発明は、積層型圧電素子や積層型コンデンサ等のセラミック素子に関する。

従来におけるセラミック素子として、例えば特許文献１に記載された積層型圧電素子がある。この積層型圧電素子では、複数の個別電極がパターン形成された圧電体層と、コモン電極がパターン形成された圧電体層とが交互に積層されている。各圧電体層にはスルーホールが形成されており、各個別電極はスルーホール内に形成された貫通電極により接続されている。

このような圧電素子においては、最上層の圧電体層に形成された各端子電極に、駆動電源に接続するためのリード線が半田付けされる。そして、リード線を介して所定の個別電極とコモン電極との間に電圧が印加されることで、圧電体層において当該所定の個別電極に対応する活性部（圧電効果により歪みが生じる部分）が選択的に変位させられる。
特開２００２−２５４６３４号公報

ところで、上述したような圧電素子等の積層型セラミック素子にあっては、その製造時において、セラミック層に形成されたスルーホール内の貫通電極による電気的な接続がより一層確実化されることが望まれている。同時に、積層型セラミック素子の小型化等の観点から、個別電極等の内部電極がより一層薄型化されることも望まれている。

そこで、本発明は、このような事情に鑑みてなされたものであり、製造時におけるスルーホール内の貫通電極による電気的な接続の確実化、及び内部電極の薄型化を可能にするセラミック素子を提供することを目的とする。

本発明者らは、上記目的を達成するために鋭意検討を重ねた結果、セラミック素子の製造時においてスルーホール内の貫通電極による電気的な接続が断たれるのは、セラミック層となるセラミック素体とスルーホール内の貫通電極との焼成時における収縮率の差に起因していることを突き止めた。焼成時における収縮率は、セラミック層となるセラミック素体に比べてスルーホール内の貫通電極の方が大きい。このため、焼成時に貫通電極がスルーホール内の一端側に片寄ってしまったり、途中で分離してしまったりして、スルーホール内の貫通電極による電気的な接続が断たれる断線不良が発生する虞がある。また、この断線不良は、貫通電極が焼成中にセラミック素体よりも先に収縮し内部電極に引っ張られることにより起こる。このため、内部電極の厚みを厚くし、貫通電極が焼成中に内部電極に引っ張られにくくすれば断線不良を抑制できるが、内部電極を厚くすることは積層型セラミック素子の薄型化を阻害するので好ましくない。本発明者らは、この知見に基づいて更に検討を重ね、本発明を完成させるに至った。

すなわち、本発明に係る積層型セラミック素子は、セラミック層と、セラミック層に形成された内部電極と、セラミック層に形成されたスルーホール内に配置されており、内部電極に接続された貫通電極と、を備え、貫通電極は、内部電極よりも、焼成時における収縮率が小さく、貫通電極及び内部電極は、導電材料と当該導電材料よりも焼成時の収縮率が小さいセラミック材料とを含んでおり、貫通電極のセラミック材料の含有率は、内部電極のセラミック材料の含有率よりも
高く、セラミック材料は、セラミック層を構成するセラミック材料と同一の材料であることを特徴とする。

この積層型セラミック素子において、貫通電極の焼成時における収縮率は、内部電極に比べて小さい。これにより、焼成時における貫通電極の収縮が抑えられることになるため、セラミック層となるセラミック素体とスルーホール内の貫通電極との焼成時における収縮率の差が小さくなる。その結果、焼成時に貫通電極がスルーホール内の一端側に片寄ってしまったり、途中で分離してしまったりして、スルーホール内の貫通電極による電気的な接続が断たれる断線不良が抑制される。また、この積層型セラミック素子によれば、焼成時におけるスルーホールの断線不良を抑制すべく内部電極を厚く設ける必要性が少なくなるので、内部電極の薄型化が可能とされる。また、内部電極においては、焼成時における内部電極の収縮率が貫通電極よりも大きいので、内部電極の収縮が大きく阻害されることがなく、内部電極は焼成により薄型化される。従って、この積層型セラミック素子によれば、製造時におけるスルーホール内の貫通電極による電気的な接続の確実化、及び内部電極の薄型化が可能になる。

セラミック材料の焼成時における収縮率は、導電材料の収縮率よりも小さいため、内部電極におけるセラミック材料の含有率に比べて貫通電極におけるセラミック材料の比率を高くすれば、内部電極の収縮率より貫通電極の収縮率を小さくすることができる。

また、本発明に係るセラミック素子においては、セラミック材料は、セラミック層を構成するセラミック材料と同一の材料である。このような構成により、セラミック層とスルーホール内の貫通電極との焼成時における収縮率の差が小さくなる。

また、本発明に係るセラミック素子は、セラミック層と内部電極とが交互に複数積層されていることを特徴としてもよい。このような構成により、積層型のセラミック素子が得られる。

また、本発明に係るセラミック素子は、セラミック層と、セラミック層に形成された内部電極と、セラミック層に形成されたスルーホール内に配置されており、内部電極に接続された貫通電極と、を備え、貫通電極は、導電材料と当該導電材料よりも焼成時の収縮率が小さいセラミック材料とを含むことを特徴とする。

このセラミック素子においては、貫通電極が導電材料とセラミック材料とを含んでいるので、貫通電極は、セラミック材料を含まない場合に比して焼成時における収縮率が小さい。よって、セラミック層となるセラミック素体とスルーホール内の貫通電極との焼成時における収縮率の差が小さくなる。その結果、焼成時に貫通電極がスルーホール内の一端側に片寄ってしまったり、途中で分離してしまったりして、スルーホール内の貫通電極による電気的な接続が断たれる断線不良が抑制される。また、この積層型セラミック素子によれば、焼成時におけるスルーホールの断線不良を抑制すべく内部電極を厚く設ける必要性が少なくなるので、内部電極の薄型化が可能とされる。また、内部電極においてはセラミック材料の含有率を貫通電極に比して低くすることにより、焼成時における内部電極の収縮率が貫通電極よりも大きくなるので、内部電極の収縮が大きく阻害されることがなく、内部電極は焼成により薄型化される。従って、この積層型セラミック素子によれば、製造時におけるスルーホール内の貫通電極による電気的な接続の確実化、及び内部電極の薄型化が可能になる。

本発明によれば、製造時におけるスルーホール内の貫通電極による電気的な接続の確実化、及び内部電極の薄型化を可能にするセラミック素子を提供することができる。

以下、本発明の好適な実施形態としての積層型圧電素子及びその製造方法について、図面を参照して詳細に説明する。なお、以下の説明において同一又は相当部分には同一符号を付し、重複する説明を省略する。

図１に示すように、積層型圧電素子（セラミック素子）１は、個別電極（内部電極）２が形成された圧電体層（セラミック層）３と、コモン電極（内部電極）４が形成された圧電体層（セラミック層）５とが交互に積層され、更に、端子電極１７，１８が形成された圧電体層（セラミック層）７が最上層に積層されることで構成されている。

各圧電体層３，５，７は、チタン酸ジルコン酸鉛等のセラミックスを主成分とするセラミック材料からなり、例えば「１０ｍｍ×３０ｍｍ，厚さ３０μｍ」の長方形薄板状に形成されている。個別電極２及びコモン電極４は、金属材料（導電材料）に共材が混入された材料からなり、導電性を有する。この金属材料はＡｇ及びＰｄを主成分としており、共材としては圧電体層３，５，７を構成する材料と同一のセラミック材料が用いられる。個別電極２及びコモン電極４における共材の含有率は、金属材料に対する質量比で表すと、例えば、金属材料に対して２０質量パーセントである。個別電極２及びコモン電極４は、スクリーン印刷によりパターン形成されたものである。このことは、端子電極１７，１８を除き、以下に述べる各電極についても同様である。

最上層の圧電体層７から数えて２層目、４層目、６層目、８層目の圧電体層３ａの上面には、図２に示すように、複数の長方形状の個別電極２がマトリックス状に配置されている。各個別電極２は、その長手方向が圧電体層３ａの長手方向と直交するように配置されており、隣り合う個別電極２，２は、所定の間隔をとることによって電気的な独立が達成され、且つ互いの振動による影響が防止されている。

ここで、圧電体層３ａの長手方向を行方向、当該長手方向と直交する方向を列方向とすると、個別電極２は、例えば４行７５列というように配置される（明瞭化のため図面では４行２０列とする）。このように、複数の個別電極２をマトリックス状に配置することで、圧電体層３ａに対して効率の良い配置が可能となるため、圧電体層３ａにおいて振動に寄与する活性部の面積を維持しつつ、積層型圧電素子１の小型化或いは個別電極２の高集積化を図ることができる。

１行目及び２行目の個別電極２は、１行目と２行目との間で対向する端部を接続端部２ａとし、その接続端部２ａの直下において圧電体層３ａに形成されたスルーホール１３内の貫通電極に接続されている。同様に、３行目及び４行目の個別電極２は、３行目と４行目との間で対向する端部を接続端部２ａとし、その接続端部２ａの直下において圧電体層３ａに形成されたスルーホール１３内の貫通電極に接続されている。

更に、圧電体層３ａの上面の縁部には、上下に位置する圧電体層５のコモン電極４同士を電気的に接続するための中継電極（内部電極）６が形成されている。この中継電極６は、その直下において圧電体層３ａに形成されたスルーホール８内の貫通電極に接続されている。

なお、最下層の圧電体層３ｂの上面にも、上述した２層目、４層目、６層目、８層目の圧電体層３ａと同様に個別電極２がマトリックス状に配置されている。ただし、図３に示すように、最下層の圧電体層３ｂは、中継電極６及びスルーホール８，１３が形成されていない点で圧電体層３ａと異なっている。

また、最上層の圧電体層７から数えて３層目、５層目、７層目の圧電体層５ａの上面には、図４に示すように、積層型圧電素子１の積層方向（換言すれば、積層型圧電素子１の厚さ方向、すなわち、圧電体層３，５の厚さ方向）において圧電体層３ａの各接続端部２ａに対向するように中継電極（内部電極）１６が形成されている。各中継電極１６は、その直下において圧電体層５に形成されたスルーホール１３内の貫通電極に接続されている。

更に、圧電体層５ａの上面にはコモン電極４が形成されている。このコモン電極４は、１行目及び２行目の中継電極１６の集合と、３行目及び４行目の中継電極１６の集合とのそれぞれを所定の間隔をとって包囲すると共に、積層方向から見て、各個別電極２の接続端部２ａを除く部分と重なっている。これにより、圧電体層３，５において各個別電極２の接続端部２ａを除く部分に対向する部分の全体を、振動に寄与する活性部として有効に用いることができる。また、コモン電極４は、圧電体層５ａの外周部から所定の間隔をとって形成され、積層方向において圧電体層３ａの中継電極６に対向するように圧電体層５に形成されたスルーホール８内の貫通電極に接続されている。

なお、９層目の圧電体層５ｂの上面にも、上述した３層目、５層目、７層目の圧電体層５ａと同様に中継電極１６及びコモン電極４が形成されている。ただし、図５に示すように、９層目の圧電体層５ｂは、スルーホール８が形成されていない点で圧電体層５ａと異なっている。

また、最上層の圧電体層７の上面には、図６に示すように、積層方向において圧電体層３ａの各個別電極２の接続端部２ａに対向するように端子電極１７が形成され、積層方向において圧電体層３ａの中継電極６に対向するように端子電極１８が形成されている。各端子電極１７は、その直下において圧電体層７に形成されたスルーホール１３内の貫通電極に接続され、端子電極１８は、その直下において圧電体層７に形成されたスルーホール８内の貫通電極に接続されている。

これらの端子電極１７，１８には、駆動電源に接続するためにＦＰＣ（flexible printed circuit board）等のリード線が半田付けされる。そのため、リード線を半田付けするに際して半田を乗せ易くすべく、端子電極１７，１８においては、Ａｇ及びＰｄを主成分とする材料からなる下地電極層上に、半田ぬれ性の良いＡｇを主成分とする材料からなる表面電極層が形成されている。

以上のように電極パターンが形成された圧電体層３，５，７の積層によって、最上層の各端子電極１７に対しては、積層方向において５つの個別電極２が中継電極１６を介在させて整列し、整列した各電極２，１６，１７は、図７に示すように、スルーホール１３内の貫通電極１４により電気的に接続されることになる。一方、最上層の端子電極１８に対しては、積層方向において４つのコモン電極４が中継電極６を介在させて整列し、整列した各電極４，６，１８は、スルーホール８内の貫通電極１４により電気的に接続されることになる。

スルーホール８，１３内の貫通電極１４は、金属材料に共材が混入された材料からなり、導電性を有する。この金属材料はＡｇ及びＰｄを主成分としており、共材としては圧電体層３，５，７を構成する材料と同一のセラミック材料が用いられる。貫通電極１４における共材の含有率は、個別電極２及びコモン電極４における含有率よりも高い。貫通電極１４における共材の含有率を金属材料に対する質量比で表すと、例えば、金属材料に対して３０質量パーセントである。また、積層方向において隣り合うスルーホール１３，１３は、互いの中心軸がずれるように各圧電体層３，５，７に形成され、スルーホール１３内の貫通電極１４による電気的な接続が確実化されている。このことは、積層方向において隣り合うスルーホール８，８についても同様である。

ここで、個別電極２及びコモン電極４における共材の含有率を金属材料に対してＸ質量パーセント、貫通電極１４における共材の含有率を金属材料に対してＹ質量パーセントとすれば、Ｙ−Ｘの値が５〜６０（より好ましくは１０〜５０）質量パーセントとされることが好適である。Ｙ−Ｘの値が５質量パーセント未満であれば貫通電極１４の焼成時の収縮率が十分に小さくされず、６０質量パーセントを超えると貫通電極１４において共材が多すぎることによる接続不良が発生する虞があるからである。

このような積層型圧電素子１における電気的接続により、所定の端子電極１７と端子電極１８との間に電圧を印加すると、当該所定の端子電極１７下に整列する個別電極２とコモン電極４との間に電圧が印加されることになる。これにより、圧電体層３，５においては、図７に示すように、個別電極２とコモン電極４とで挟まれる部分に電界Ｅが生じ、当該部分が活性部Ａとして変位することになる。従って、電圧を印加する端子電極１７を選択することで、マトリックス状に配置された各個別電極２に対応する活性部Ａのうち、選択した端子電極１７下に整列する活性部Ａを積層方向に変位させることができる。このような積層型圧電素子１は、マイクロポンプの弁制御等、微小変位を必要とする種々の装置の駆動源に適用される。

次に、上述した積層型圧電素子１の製造方法について説明する。まず、チタン酸ジルコン酸鉛を主成分とする圧電セラミックス材料に有機バインダや有機溶剤等を混合して素体ペーストを作製し、この素体ペーストを用いて各圧電体層３，５，７となるグリーンシート（セラミック素体）を成形する。そして、各圧電体層３，５，７となるグリーンシートの所定の位置にレーザ光を照射してスルーホール８，１３を形成する。

次に、上記作製したグリーンシートのスルーホール８，１３内に対してスルーホール用導電ペーストを充填スクリーン印刷し、スルーホール８，１３内に貫通電極１４を配置する。このスルーホール用導電ペーストの作製は次のように行う。Ａｇ：８０に対してＰｄ：２０の比率で構成された金属材料にチタン酸ジルコン酸鉛を主成分とするセラミック材料を共材として添加する。このセラミック材料は、上記グリーンシートの材料となる圧電セラミックス材料と同一のものである。共材の添加量は、例えば、金属材料に対して３０質量パーセントとする。更に、有機バインダや有機溶剤等を混合してスルーホール用導電ペーストとする。

次に、上記貫通電極１４が配置されたグリーンシートに対して電極用導電ペーストをスクリーン印刷し、各内部電極２，４，６，１６を形成する。また、電極用導電ペーストを用いて、最上層の圧電体層７となるグリーンシートに対しスクリーン印刷を行い、端子電極１７，１８の下地電極層を形成する。この電極用導電ペーストの作製は次のように行う。Ａｇ：８０に対してＰｄ：２０の比率で構成された金属材料に、チタン酸ジルコン酸鉛を主成分とするセラミック材料を共材として添加する。共材として添加するセラミック材料は、上記グリーンシートの材料となる圧電セラミックス材料と同一のものである。共材の添加量は、上述したスルーホール用導電ペーストよりも少なく、例えば、金属材料に対して２０質量パーセントとする。更に、有機バインダや有機溶剤等を混合して電極用導電ペーストとする。

続いて、電極パターンが形成されたグリーンシートを上述した順序で積層し、積層方向にプレスを行って積層体グリーンを作製する。そして、この積層体グリーンを所定の寸法に切断し、切断した積層体グリーンを４００℃・１０時間の条件で脱脂した後、１０００℃・２時間の条件で焼成する。この焼成時においては、各圧電体層３，５，７と、貫通電極１４と、各内部電極２，４，６，１６と、が収縮し、焼成後はそれぞれ異なった収縮率で収縮した状態となる。この焼成時における収縮率は、セラミック材料の含有割合が低いほど大きく高いほど小さいので、収縮率は各内部電極２，４，６，１６、貫通電極１４、圧電体層３，５，７の順に大きい。

続いて、圧電体層７となる焼結シートに形成された下地電極層上に、Ａｇを主成分とする材料からなる表面電極層を焼き付けて、端子電極１７，１８を形成する。なお、表面電極層の材料としてＡｕやＣｕ等を用いてもよい。また、表面電極層の形成方法としてスパッタリングや無電界メッキ法等を採用してもよい。そして、最後に分極処理を行って積層型圧電素子１を完成させる。

以上説明したように、積層型圧電素子１及びその製造方法においては、貫通電極１４及び内部電極２，４，６，１６（以下「内部電極２等」という）は、Ａｇ及びＰｄを主成分とする金属材料と共材とからなる材料からなり、貫通電極１４における共材の含有率（金属材料に対して３０質量パーセント）は、内部電極２等における共材の含有率（金属材料に対して２０質量パーセント）より高くなっている。これにより、貫通電極１４の焼成時における収縮率は、内部電極２等よりも小さくなる。これは、共材として用いたセラミック材料の収縮率が金属材料の収縮率よりも小さいからである。このように、焼成時における収縮率は、内部電極２等に比べて貫通電極１４の方が小さくなる。

これにより、焼成時における貫通電極１４の収縮は相対的に抑えられることになるため、圧電体層３，５，７となるグリーンシートとスルーホール８，１３内の貫通電極１４との焼成時における収縮率の差が小さくなる。その結果、焼成時に貫通電極１４がスルーホール８，１３内の一端側に片寄ってしまったり、途中で分離してしまったりして、スルーホール８，１３内の貫通電極１４による電気的な接続が断たれるようなことが防止される。従って、製造時におけるスルーホール８，１３内の貫通電極１４による電気的な接続の確実性を向上させることができる。

また、積層型圧電素子１及びその製造方法によれば、焼成時における貫通電極１４の断線を防止すべく内部電極２等を厚く設けることも必要なくなるので、内部電極２等の薄型化が可能とされる。また、内部電極２等においてはセラミック材料の含有率が貫通電極１４に比して低く、焼成時における内部電極２等の収縮率が貫通電極１４よりも大きいので、内部電極２等は焼成により十分に収縮し薄型化される。このような内部電極２等の薄型化は、積層型圧電素子１の小型化に寄与する。更に、特に個別電極２及びコモン電極４の薄型化は、活性部Ａの積層方向への変位のフレキシブル性を向上させる点で有効である。

また、積層型圧電素子１においては、貫通電極１４に混入される共材として圧電体層３，５，７を構成する材料と同一のセラミック材料を用いている。このため、圧電体層３，５，７となるグリーンシートとスルーホール８，１３内の貫通電極１４との焼成時における収縮率の差が小さくなるという上記の作用を効率的に奏する。

また、この種の積層型圧電素子においては、貫通電極１４と個別電極２及びコモン電極４との間で、金属材料の組成比（例えば、ＡｇとＰｄとの質量比）を変えることにより収縮率を変えることも考えられるが、積層型圧電素子１においては、共材の含有率を変えることとし、高価な金属（例えばＰｄ等）の組成比を増加させる必要がないので、圧電素子の高コスト化を招くことなく上記の作用を奏することができる。

次に、実施例の積層型圧電素子と比較例の積層型圧電素子との評価結果について説明する。実施例の積層型圧電素子は、上述した積層型圧電素子１の製造方法により作製したものである。スルーホール内の貫通電極における共材の含有率は金属材料に対して３０質量パーセントとし、内部電極における共材の含有率を金属材料に対して２０質量パーセントとした。一方、比較例の積層型圧電素子は、スルーホール内の貫通電極における共材の含有率、及び内部電極における共材の含有率をともに金属材料に対して２０質量パーセントとした点で、実施例の積層型圧電素子と異なっている。

評価は次のようにして行った。すなわち、作製した積層型圧電素子について１素子当たり３００箇所（個別電極側の各端子電極とコモン電極側の端子電極との間）の静電容量をＬＣＲメータで測定した。そして、１箇所でも所定の容量値が得られなかった積層型圧電素子は、スルーホール内の貫通電極による電気的な接続が断たれているものとして、不良素子とした。

その結果、実施例の積層型圧電素子では、１００素子作製した中で不良素子の発生が０素子であったのに対し、比較例の積層型圧電素子では、１００素子作製した中で不良素子の発生が２１素子であった。これにより、製造時におけるスルーホール内の貫通電極による電気的な接続の確実性を向上させることができるという、積層型圧電素子１及びその製造方法の効果が実証された。

本発明は、上述した実施形態に限定されるものではない。例えば、貫通電極１４及び内部電極２等に含まれる共材は、圧電体層を構成する材料と同一のセラミック材料と同一のものには限られず、焼成時の収縮率が小さいものであれば、他のセラミック材料料であってもよく、それ以外の収縮率が小さい材料であってもよい。また、上述した実施形態では貫通電極に共材を含むことにより、焼成時の収縮率を小さくしたが、貫通電極は共材が添加されたものに限らず、貫通電極の焼成時の収縮率が個別電極及びコモン電極よりも小さいものであればよい。

また、本発明は、積層型圧電素子１及びその製造方法に限らず、複数のセラミック層が積層されてなる種々の積層型セラミック素子及びその製造方法に適用可能である。そのような積層型セラミック素子としては、例えば、積層型のコンデンサ、インダクタ、ＮＴＣやＰＴＣ等のサーミスタ、及びバリスタ等がある。また、本発明は、積層型のセラミック素子に限られず、スルーホールを有する単層型の圧電素子、コンデンサ、インダクタ、ＮＴＣやＰＴＣ等のサーミスタ、及びバリスタ等の単層型セラミック素子にも適用が可能である。

本発明に係る積層型セラミック素子の一実施形態としての積層型圧電素子の分解斜視図である。図１に示す積層型圧電素子の２層目、４層目、６層目、８層目の圧電体層の平面図である。図１に示す積層型圧電素子の最下層の圧電体層の平面図である。図１に示す積層型圧電素子の３層目、５層目、７層目の圧電体層の平面図である。図１に示す積層型圧電素子の９層目の圧電体層の平面図である。図１に示す積層型圧電素子の最上層の圧電体層の平面図である。図１に示す積層型圧電素子の長手方向に垂直な拡大部分断面図である。

符号の説明

１…積層型圧電素子（セラミック素子）、２…個別電極（内部電極）、３，５，７…圧電体層（セラミック層）、４…コモン電極（内部電極）、６，１６…中継電極（内部電極）、８，１３…スルーホール、１４…貫通電極。

Claims

セラミック層と、
前記セラミック層に形成された内部電極と、
前記セラミック層に形成されたスルーホール内に配置されており、前記内部電極に接続された貫通電極と、を備え、
前記貫通電極は、前記内部電極よりも、焼成時における収縮率が小さく、
前記貫通電極及び前記内部電極は、導電材料と当該前記導電材料よりも焼成時の収縮率が小さいセラミック材料とを含んでおり、
前記貫通電極の前記セラミック材料の含有率は、前記内部電極の前記セラミック材料の含有率よりも高く、
前記セラミック材料は、前記セラミック層を構成するセラミック材料と同一の材料であることを特徴とするセラミック素子。
前記セラミック層と前記内部電極とが交互に複数積層されていることを特徴とする請求項１に記載のセラミック素子。