JP4621448B2

JP4621448B2 - Ｄｃ／ｄｃコンバータ及び半導体集積回路

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Publication number: JP4621448B2
Application number: JP2004208606A
Authority: JP
Inventors: 秀樹木村
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 2004-07-15
Filing date: 2004-07-15
Publication date: 2011-01-26
Anticipated expiration: 2024-07-15
Also published as: JP2006033990A

Description

本発明はスイッチング電源に関し、特に同期整流型のＤＣ／ＤＣコンバータ及びこのＤＣ／ＤＣコンバータを同一半導体チップ上にモノリシックに集積化した半導体集積回路に関する。

入力された直流（ＤＣ）電圧の電圧値を低損失で変換し、負荷に電圧を供給するスイッチング電源として降圧式ＤＣ／ＤＣコンバータ及び昇圧式ＤＣ／ＤＣコンバータが知られている。更に、降圧式ＤＣ／ＤＣコンバータ及び昇圧式ＤＣ／ＤＣコンバータのそれぞれは、非同期整流型と同期整流型とに大別される。非同期整流型の降圧式ＤＣ／ＤＣコンバータは、高位電源と低位電源との間に直列接続されたスイッチングトランジスタ及びダイオードを備える。スイッチングトランジスタとダイオードとの接続ノードには、平滑回路としてのコイル及びコンデンサが接続される。一方、同期整流型の降圧式ＤＣ／ＤＣコンバータは、高位電源と低位電源との間に直列接続された２つのスイッチングトランジスタを備える（例えば、特許文献１参照。）。負荷に対して電圧の供給を停止する場合、２つのスイッチングトランジスタのそれぞれをオフ状態とする手法が提案されている（以下において「第１の背景技術」という。）。第１の背景技術によれば、ＤＣ／ＤＣコンバータの出力は通常動作の終了後にハイインピーダンス（Ｈｉ−Ｚ）となる。また、負荷に対して電圧の供給を停止する場合、２つのスイッチングトランジスタの内の低位電源側のスイッチングトランジスタのみをオフ状態とする手法が提案されている（以下において「第２の背景技術」という。）。第２の背景技術によれば、ＤＣ／ＤＣコンバータの出力は通常動作の終了後に低位電源の電位に固定される。

しかしながら、第１の背景技術においては、ＤＣ／ＤＣコンバータの出力電圧は、負荷の消費電流により低位電源の電位に降下するが、コンデンサの容量が大きく負荷の消費電流が小さい場合、電圧降下に要する時間が増大する。この結果、ＤＣ／ＤＣコンバータの通常動作の終了後においても負荷に微少な電圧が供給される。更に、ＤＣ／ＤＣコンバータが複数個設けられる場合、複数のＤＣ／ＤＣコンバータのそれぞれが有するコイルの相互誘導に起因して誤動作が生じる。したがって、相互誘導の影響を緩和するために、コイルの実装場所及び巻き方向等を変える等の対策が必要となる。

第２の背景技術においては、通常動作から動作停止に移行する際、コンデンサに蓄えられた電荷が、コイル及び低位電源側のスイッチングトランジスタを介して低位電源に引き抜かれる。よって、数〜数十［Ａ］程度のコンデンサの放電電流が低位電源に流れ込み、コンデンサＣ及びコイルＬの共振現象によりＤＣ／ＤＣコンバータの出力が正電位から負電位に落ち込む可能性がある。負荷の負電位に対する入力耐圧は、通常０．３［Ｖ］〜０．５［Ｖ］程度であり、入力耐圧より低い電圧が発生する場合、負荷の内部の部品の誤動作、劣化、又は破壊を引き起こす原因となり得る。また、コンデンサの放電電流が、低位電源側のスイッチングトランジスタの安全動作領域（ＡＳＯ）を越える可能性がある。
特願２００３−２８４３２９号公報

本発明は、通常動作から動作停止に移行する際に生じる不具合を回避可能なＤＣ／ＤＣコンバータ及び半導体集積回路を提供することを目的とする。

本発明の第１の特徴は、（イ）第１制御パルスに応じてスイッチングする第１スイッチングトランジスタ；（ロ）第１制御パルスと周波数の等しい第２制御パルスに応じてスイッチングする第２スイッチングトランジスタ；（ハ）第１及び第２制御パルスを生成するスイッチング制御回路を備え、通常動作期間において第１及び第２スイッチングトランジスタのそれぞれのスイッチングを制御し、通常動作期間の終了後に第１スイッチングトランジスタのスイッチングを停止させて第２スイッチングトランジスタのスイッチングを継続させるＤＣ／ＤＣコンバータであることを要旨とする。

本発明の第２の特徴は、（イ）半導体チップ上に集積化され、第１制御パルスに応じてスイッチングする第１スイッチングトランジスタ；（ロ）半導体チップ上に集積化され、第１制御パルスと周波数の等しい第２制御パルスに応じてスイッチングする第２スイッチングトランジスタ；（ハ）半導体チップ上に集積化され、第１及び第２制御パルスを生成するスイッチング制御回路を備え、通常動作期間において第１及び第２スイッチングトランジスタのそれぞれのスイッチングを制御し、通常動作期間の終了後に第１スイッチングトランジスタのスイッチングを停止させて第２スイッチングトランジスタのスイッチングを継続させる半導体集積回路であることを要旨とする。

本発明によれば、通常動作から動作停止に移行する際に生じる不具合を回避可能なＤＣ／ＤＣコンバータ及び半導体集積回路を提供できる。

次に、図面を参照して、本発明の第１〜第３の実施の形態を説明する。この実施の形態における図面の記載において、同一又は類似の部分には同一又は類似の符号を付している。

（第１の実施の形態）
本発明の第１の実施の形態に係る電源供給システムは、図１に示すように、高位電源ＶＣＣに接続されたＤＣ／ＤＣコンバータ１ａ、及びＤＣ／ＤＣコンバータ１ａと低位電源ＧＮＤとの間に接続された負荷３を備える。負荷３としては例えば小型演算装置（ＭＰＵ）等が使用できる。ＤＣ／ＤＣコンバータ１ａは、第１制御パルスＰＬ１に応じてスイッチングする第１スイッチングトランジスタＴｒ１、第１制御パルスＰＬ１と周波数の等しい第２制御パルスＰＬ２に応じてスイッチングする第２スイッチングトランジスタＴｒ２、及び第１制御パルスＰＬ１及び第２制御パルスＰＬ２を生成するスイッチング制御回路２ａを備える。ＤＣ／ＤＣコンバータ１ａは、通常動作期間において第１スイッチングトランジスタＴｒ１及び第２スイッチングトランジスタＴｒ１のそれぞれのスイッチングを制御し、通常動作期間の終了後に第１スイッチングトランジスタＴｒ１のスイッチングを停止させて第２スイッチングトランジスタＴｒ２のスイッチングを継続させる。第１スイッチングトランジスタＴｒ１としては、例えばｐチャネルのＭＯＳトランジスタ（以下において「ｐＭＯＳトランジスタ」と略記する。）が使用できる。第２スイッチングトランジスタＴｒ２としては、例えばｎチャネルのＭＯＳトランジスタ（以下において「ｎＭＯＳトランジスタ」と略記する。）が使用できる。

更にＤＣ／ＤＣコンバータ１ａは、第１スイッチングトランジスタＴｒ１及び第２スイッチングトランジスタＴｒ２の接続ノードｎ１に一端が接続され、負荷３に他端が接続されたコイルＬ、及び負荷３に一端が接続され、低位電源ＧＮＤに他端が接続されたコンデンサＣを備える。コイルＬ及びコンデンサＣは、ＬＣ型のローパスフィルタを構成し、接続ノードｎ１において生成される方形波を平滑化する。この結果、ＤＣ／ＤＣコンバータ１ａの出力電圧ＣＶはＤＣ電圧となる。

また、スイッチング制御回路２ａは、第１パルス生成回路２２、第２パルス生成回路２３、及びコントローラ２１ａを備える。第１パルス生成回路２２は、コントローラ２１ａと第１スイッチングトランジスタＴｒ１のゲートとの間に接続される。第２パルス生成回路２３は、コントローラ２１ａと第２スイッチングトランジスタＴｒ２のゲートとの間に接続される。コントローラ２１ａは、外部からの制御信号ＣＯＮに応じて第１パルス生成回路２２及び第２パルス生成回路２３を制御する。第１パルス生成回路２２は、第１スイッチングトランジスタＴｒ１のゲートに第１制御パルスＰＬ１を供給する。第２パルス生成回路２３は、第２スイッチングトランジスタＴｒ２のゲートに第２制御パルスＰＬ２を供給する。

更に、第１スイッチングトランジスタＴｒ１及び第２スイッチングトランジスタＴｒ２は、図２（ａ）及び（ｂ）に示すように、第１制御パルスＰＬ１及び第２制御パルスＰＬ２により、通常動作期間において相補のタイミングでそれぞれオン状態となる。図２（ａ）に示す第１制御パルスＰＬ１及び第２制御パルスＰＬ２のそれぞれがロウレベルである場合、第１スイッチングトランジスタＴｒ１はオン状態となり、第２スイッチングトランジスタＴｒ２はオフ状態となる。この結果、高位電源ＶＣＣからの電流Ｉ１は、第１スイッチングトランジスタＴｒ１及びコイルＬを介して負荷３に供給される。この場合、コイルＬにエネルギが蓄積され、コンデンサＣに電荷が充電される。通常動作期間において、第１スイッチングトランジスタＴｒ１がオン、且つ第２スイッチングトランジスタＴｒ２がオフとなる状態を「充電モード」と定義する。

また、図２（ｂ）に示す第１制御パルスＰＬ１及び第２制御パルスＰＬ２のそれぞれがハイレベルである場合、第１スイッチングトランジスタＴｒ１はオフ状態となり、第２スイッチングトランジスタＴｒ２はオン状態となる。この結果、コイルＬに逆起電力が発生し、コンデンサＣに充電された電荷が放電される。通常動作期間において、第１スイッチングトランジスタＴｒ１がオフ、且つ第２スイッチングトランジスタＴｒ２がオンとなる状態を「回生モード」と定義する。

更に、通常動作期間の終了後において図１に示すコントローラ２１ａは、図３（ａ）及び（ｂ）に示すように、第１制御パルスＰＬ１の供給を停止することにより第１スイッチングトランジスタＴｒ１のスイッチングを停止させ、第２制御パルスＰＬ２の供給を継続することにより第２スイッチングトランジスタＴｒ２のスイッチングを継続させる。図３（ａ）に示す第１制御パルスＰＬ１がハイレベル、且つ第２制御パルスＰＬ２がロウレベルである場合、第１スイッチングトランジスタＴｒ１及び第２スイッチングトランジスタＴｒ２のそれぞれはオフ状態となる。この結果、出力電圧ＣＶはＨｉ−Ｚとなる。通常動作期間の終了後において、第１スイッチングトランジスタＴｒ１及び第２スイッチングトランジスタＴｒ２のそれぞれがオフとなる状態を「Ｈｉ−Ｚモード」と定義する。

また、図３（ｂ）に示すように、通常動作期間の終了後において第１スイッチングトランジスタＴｒ１がオフ、且つ第２スイッチングトランジスタＴｒ２がオンとなる状態を「強制ロウモード」と定義する。強制ロウモードにおいては、コンデンサＣに蓄えられた電荷が、数〜数十［Ａ］程度の放電電流Ｉ３として低位電源ＧＮＤに流れ込む。コントローラ２１ａは、通常動作の終了後にＨｉ−Ｚモードと強制ロウモードとを繰り返すことにより、放電電流Ｉ３の発生を抑制する。

次に、図１〜図４を用いて、第１の実施の形態に係るＤＣ／ＤＣコンバータ１ａの動作を説明する。

（イ）通常動作期間、即ち図４の時刻ｔ０〜ｔ１の期間において、図１に示すコントローラ２１ａは、外部からの制御信号ＣＯＮに基づき、第１パルス生成回路２２を用いて図４（ｄ）に示す第１制御パルスＰＬ１を第１スイッチングトランジスタＴｒ１に供給する。またコントローラ２１ａは、第２パルス生成回路２３を用いて図４（ｅ）に示す第２制御パルスＰＬ２を第２スイッチングトランジスタＴｒ２に供給する。この結果、図４（ｃ）に示すように、時刻ｔ０〜ｔ１の期間において、図１に示す接続ノードｎ１に方形波が発生する。接続ノードｎ１に発生する方形波はコイルＬ及びコンデンサＣにより平滑化される。よって、図４（ａ）の時刻ｔ０〜ｔ１においてＤＣ／ＤＣコンバータ１ａの出力電圧ＣＶはＤＣ電圧となる。

（ロ）図４の時刻ｔ１において、コントローラ２１ａは、ＤＣ／ＤＣコンバータ１ａの動作を停止する旨の制御信号ＣＯＮを受け取る。コントローラ２１ａは、図４（ｄ）の時刻ｔ１に示すように、第１パルス生成回路２２に対して第１制御パルスＰＬ１の生成を停止させる。コントローラ２１ａが第１パルス生成回路２２に対して第１制御パルスＰＬ１の生成を停止させると、第１スイッチングトランジスタＴｒ１は、図４の時刻ｔ１以降においてオフ状態となる。

（ハ）コントローラ２１ａは、図４（ｅ）の時刻ｔ１以降に示すように、第２パルス生成回路２３に対して第２制御パルスＰＬ２の生成を継続させる。この結果、第２スイッチングトランジスタＴｒ２のスイッチングが継続される。第２スイッチングトランジスタＴｒ２のスイッチングが継続されることにより、図４（ｂ）の実線で示す放電電流Ｉ３の最大値が、図４（ｂ）の破線で示す第２スイッチングトランジスタＴｒ２のスイッチングを停止させた場合よりも小さくなっている。この結果、図４（ａ）の時刻ｔ１以降に示すように、実線で示す第２スイッチングトランジスタＴｒ２のスイッチングを継続させた場合の出力電圧ＣＶは、負電位に落ち込まずに安定して低位電源ＧＮＤの電位（０［Ｖ］）に移行する。これに対して、図４（ａ）の破線で示す第２スイッチングトランジスタＴｒ２のスイッチングを停止させた場合の出力電圧ＣＶは、負電位に落ち込んでいる。

このように、第１の実施の形態に係るＤＣ／ＤＣコンバータ１ａによれば、通常動作の終了後にＨｉ−Ｚモード及び強制ロウモードを交互に繰り返すことにより、Ｈｉ−Ｚモード及び強制ロウモードのそれぞれの利点を融合し、通常動作から動作停止に移行する際に生じる不具合を回避できる。即ち、通常動作から動作停止に移行する場合、出力電圧ＣＶの電圧値が低位電源ＧＮＤの電位に遷移する時間を増大させず、出力電圧ＣＶの電圧値が負電位に落ち込むのを防止できる。更に、ＤＣ／ＤＣコンバータ１ａが外部からの磁力の影響を受ける場合であっても安定して通常動作から動作停止に移行できる。

また、図１に示すスイッチング制御回路２ａ、第１スイッチングトランジスタＴｒ１、及び第２スイッチングトランジスタＴｒ２は、例えば図５に示すように同一の半導体チップ９１上にモノリシックに集積化できる。半導体チップ９１はパッケージ９２により被覆されている。図５に示す例においては、半導体チップ９１上に複数の（第１，第２，・・・・・）ＤＣ／ＤＣコンバータ１１，１２，・・・・・のそれぞれの一部が集積化されている。複数のＤＣ／ＤＣコンバータ１１，１２，・・・・・は、それぞれ異なる電圧値を有するＤＣ電圧を第１負荷３１、第２負荷３２、・・・・・にそれぞれ供給する。尚、半導体チップ９１上に複数のＤＣ／ＤＣコンバータ１１，１２，・・・・・のそれぞれの全部が集積化されていても良い。半導体チップ９１上には、複数のＤＣ／ＤＣコンバータ１１，１２，・・・・・以外の回路が集積化されていても良い。

更に、半導体チップ９１の外周部に複数のボンディングパッド４ａ〜４ｈが配置されている。ボンディングパッド４ａは、外部から端子５ａを介して供給される制御信号ＣＯＮ１をコントローラ２１１に伝達する為の内部端子である。ボンディングパッド４ｂは、外部から端子５ｂを介して供給される制御信号ＣＯＮ２をコントローラ２１２に伝達する為の内部端子である。ボンディングパッド４ｃは、高位電源ＶＣＣから端子５ｃを介して供給されるハイレベルの電圧を第１ＤＣ／ＤＣコンバータ１１の第１スイッチングトランジスタＴｒ１０に伝達する為の内部端子である。ボンディングパッド４ｄは、第１スイッチングトランジスタＴｒ１０及び第２スイッチングトランジスタＴｒ２０の接続ノードで発生する方形波を、端子５ｄを介してコイルＬ１に伝達する為の内部端子である。ボンディングパッド４ｅは、低位電源ＧＮＤから端子５ｅを介して供給されるロウレベルの電圧を第２スイッチングトランジスタＴｒ２０に伝達する為の内部端子である。

同様に、ボンディングパッド４ｆは、高位電源ＶＣＣから端子５ｆを介して供給されるハイレベルの電圧を第２ＤＣ／ＤＣコンバータ１２の第１スイッチングトランジスタＴｒ１１に伝達する為の内部端子である。ボンディングパッド４ｇは、第１スイッチングトランジスタＴｒ１１及び第２スイッチングトランジスタＴｒ２１の接続ノードで発生する方形波を、端子５ｇを介してコイルＬ２に伝達する為の内部端子である。ボンディングパッド４ｈは、低位電源ＧＮＤから端子５ｈを介して供給されるロウレベルの電圧を第２スイッチングトランジスタＴｒ２１に伝達する為の内部端子である。

図５に示す半導体集積回路によれば、複数のＤＣ／ＤＣコンバータ１１，１２，・・・・・が備える複数のコイルＬ１，Ｌ２，・・・・・の相互誘導が生じる場合であっても、複数のＤＣ／ＤＣコンバータ１１，１２，・・・・・のそれぞれは安定して通常動作から動作停止に移行可能である。したがって、相互誘導の影響を緩和するために、複数のコイルＬ１，Ｌ２，・・・・・のそれぞれの実装場所及び巻き方向等を変える等といった対策を不要とすることができる。また、通常動作から動作停止に移行する場合、複数のＤＣ／ＤＣコンバータ１１，１２，・・・・・のそれぞれの出力電圧ＣＶ１，ＣＶ２，・・・・・が、正電位から負電位に落ち込むのを防止できる。

（第１の実施の形態の第１の変形例）
本発明の第１の実施の形態の第１の変形例として図６に示すように、ＤＣ／ＤＣコンバータ１ｂを昇圧型に構成しても良い。この場合、図６に示す第１スイッチングトランジスタＴｒ３１が低位電源側に接続され、第２スイッチングトランジスタＴｒ３２が高位電源側に接続される。第１スイッチングトランジスタＴｒ３１としては、例えばｎＭＯＳトランジスタが使用できる。第２スイッチングトランジスタＴｒ３２としては、例えばｐＭＯＳトランジスタが使用できる。また、第２スイッチングトランジスタＴｒ３２と並列にショットキ・バリア・ダイオード（ＳＢＤ）が接続される。コンデンサＣ３は、第２スイッチングトランジスタＴｒ３２と負荷３との接続ノードに一端が接続され、低位電源ＧＮＤに他端が接続される。コイルＬ３は、第１スイッチングトランジスタＴｒ３１と第２スイッチングトランジスタＴｒ３２との接続ノードに一端が接続され、高位電源ＶＣＣに他端が接続される。

通常動作期間において、第２スイッチングトランジスタＴｒ３２がオフ状態、且つ第１スイッチングトランジスタＴｒ３１がオン状態の場合、コンデンサＣ３に充電されている電荷が放電されることにより負荷３に電圧が供給される。また、高位電源ＶＣＣからコイルＬ３及び第１スイッチングトランジスタＴｒ３１を介して低位電源ＧＮＤに電流が流れ、コイルＬ３にエネルギが蓄積される。

更に、通常動作期間において第２スイッチングトランジスタＴｒ３２がオン状態、且つ第１スイッチングトランジスタＴｒ３１がオフ状態の場合、コイルＬ３に蓄積されたエネルギが逆起電力として負荷３に供給される。この時、コイルＬ３の逆起電力と併せて高位電源ＶＣＣからのハイレベルの電圧が負荷３に供給されるため、高位電源ＶＣＣの電圧値より大きい出力電圧を生成できる。

一方、通常動作の終了後においては、出力電圧ＣＶの電圧値が高位電源ＶＣＣの電圧値より減少した場合、高位電源ＶＣＣ、ＳＢＤ、及び負荷３の経路で電流が流れ続ける現象が生じる。即ち、通常動作の終了後においては、昇圧されていた出力電圧ＣＶが最終的に高位電源ＶＣＣの電圧値まで降下する。通常動作の終了後に第２スイッチングトランジスタＴｒ３２のスイッチングを継続させることにより出力電圧ＣＶが高位電源ＶＣＣの電圧値まで降下するまでの過渡時間が短縮できる。

（第１の実施の形態の第２の変形例）
本発明の第１の実施の形態の第２の変形例として図７に示すように、第２スイッチングトランジスタＴｒ２と並列にＳＢＤを接続しても良い。或いは、ＳＢＤに代えてファスト・リカバリ・ダイオード（ＦＲＤ）を使用しても良い。第２スイッチングトランジスタＴｒ２と並列にＳＢＤを接続することにより、第２スイッチングトランジスタＴｒ２がオン状態の場合に、第２スイッチングトランジスタＴｒ２とＳＢＤに回生電流が分流される。即ち、回生電流が図７の電流Ｉ４と電流Ｉ５とに分流される。この結果、第２スイッチングトランジスタＴｒ２の発熱を抑制できる。また、第２スイッチングトランジスタＴｒ２のサイズが第１スイッチングトランジスタＴｒ１よりも小さい場合、通常動作期間には第２スイッチングトランジスタＴｒ２をオフ状態とし、通常動作期間の終了後にのみ第２スイッチングトランジスタＴｒ２をスイッチングさせても良い。

（第２の実施の形態）
本発明の第２の実施の形態に係るＤＣ／ＤＣコンバータ１ｄは、図８に示すように、コントローラ２１ｃに接続されたタイマ２４を更に備える点が図１と異なる。タイマ２４は、第１スイッチングトランジスタＴｒ１のスイッチングを停止させてから一定期間を計測する。タイマ２４が計測する一定期間は、１［ｍｓ］〜１０［ｍｓ］程度である。一例として、高位電源の供給電圧値を１０［Ｖ］、コイルＬのインダクタンスを３３０［ｍＨ］、コンデンサＣのキャパシタンスを１００［ｕＦ］、及び出力電圧ＣＶの電圧値を１．５［Ｖ］とすると、タイマ２４は、４［ｍｓ］程度の期間を計測する。コントローラ２１ｃは、一定期間内において第２スイッチングトランジスタＴｒ２のスイッチングを継続させ、一定期間の経過後に第２スイッチングトランジスタＴｒ２のスイッチングを停止させる。その他の構成については図１に示すＤＣ／ＤＣコンバータ１ａと同様である。

次に、図８及び図９を用いて、本発明の第２の実施の形態に係るＤＣ／ＤＣコンバータ１ｄの動作を説明する。但し、第１の実施の形態に係るＤＣ／ＤＣコンバータ１ａの動作と同様の動作については、重複する説明を省略する。

（イ）図９の時刻ｔ１において、図８に示すコントローラ２１ｃは、ＤＣ／ＤＣコンバータ１ｄの動作を停止する旨の制御信号ＣＯＮを受け取る。コントローラ２１ｃは、タイマ２４に対して一定期間の計測の開始を指示する。

（ロ）時刻ｔ２において、タイマ２４に対して一定期間の計測が終了する。一定期間の計測が終了すると、タイマ２４は、コントローラ２１ｃに一定期間の計測が終了した旨を報告する。タイマ２４から一定期間の計測が終了した旨の報告を受けると、コントローラ２１ｃは、第２パルス生成回路２３に対して図９（ｅ）に示す第２制御パルスＰＬ２の生成を中止させる。

このように、第２の実施の形態に係るＤＣ／ＤＣコンバータ１ｃによれば、通常動作の終了後の一定期間において、Ｈｉ−Ｚモード及び強制ロウモードを交互に繰り返すことにより、Ｈｉ−Ｚモード及び強制ロウモードのそれぞれの利点を融合し、通常動作から動作停止に移行する際に生じる不具合を回避できる。更に、通常動作の終了から一定期間が経過した後は第２スイッチングトランジスタＴｒ２をオン状態に保って不要なスイッチングを削減することにより、ＤＣ／ＤＣコンバータ１ｃの消費電力及び発熱量を削減できる。

（第２の実施の形態の変形例）
本発明の第２の実施の形態の変形例として、図１０（ｅ）に示すように、通常動作の終了から一定期間が経過した後は第２スイッチングトランジスタＴｒ２をオフ状態に保っても良い。即ち、時刻ｔ２以降においてはＨｉ−Ｚモードが実行される。

（第３の実施の形態）
本発明の第３の実施の形態に係るＤＣ／ＤＣコンバータ１ｅは、図１１に示すように、コントローラ２１ｄに接続された電圧検知回路２５を更に備える点が図１と異なる。電圧検知回路２５は、変換後のＤＣ電圧、即ち出力電圧ＣＶの電圧値を検知する。電圧検知回路２５としては、コントローラ２１ｄをデジタル回路として構成する場合、例えば出力電圧ＣＶをデジタル信号に変換するアナログ／デジタル（Ａ／Ｄ）変換器が使用できる。或いは、コントローラ２１ｄをアナログ回路として構成する場合、例えば、出力電圧ＣＶを閾値電圧と比較して誤差電圧を生成するエラーアンプを使用しても良い。

また、コントローラ２１ｄは、通常動作期間の終了後から出力電圧ＣＶの電圧値が閾値に達するまでの期間において第２スイッチングトランジスタＴｒ２のスイッチングを継続させ、出力電圧ＣＶの電圧値が閾値以下に減少した場合に第２スイッチングトランジスタＴｒ２のスイッチングを停止させる。閾値電圧の電圧値は、アンダーシュートの弊害が出にくい値、例えば０．７［Ｖ］程度を選択可能である。その他の構成については図１に示すＤＣ／ＤＣコンバータ１ａと同様である。

次に、図１１及び図１２を用いて、本発明の第３の実施の形態に係るＤＣ／ＤＣコンバータ１ｅの動作を説明する。但し、第１の実施の形態に係るＤＣ／ＤＣコンバータ１ａの動作と同様の動作については、重複する説明を省略する。

（イ）図１２の時刻ｔ１において、図１１に示すコントローラ２１ｄは、ＤＣ／ＤＣコンバータ１ｅの動作を停止する旨の制御信号ＣＯＮを受け取る。コントローラ２１ｄは、図１２（ａ）に示す出力電圧ＣＶの電圧値が閾値Ｖ１に達するまでの期間において第２スイッチングトランジスタＴｒ２のスイッチングを継続させる。

（ロ）時刻ｔ２において、出力電圧ＣＶの電圧値が閾値Ｖ１以下に減少すると、コントローラ２１ｄは、第２パルス生成回路２３に対して図１１（ｅ）に示す第２制御パルスＰＬ２の生成を中止させる。

このように、第３の実施の形態に係るＤＣ／ＤＣコンバータ１ｅによれば、出力電圧ＣＶの電圧値が閾値Ｖ１以下に減少した場合に第２スイッチングトランジスタＴｒ２をオン状態に保ち、不要なスイッチングを削減している。この結果、図８に示すＤＣ／ＤＣコンバータ１ｄよりも効果的にＤＣ／ＤＣコンバータ１ｅの消費電力及び発熱量を削減できる。

（第３の実施の形態の第１の変形例）
本発明の第３の実施の形態の第１の変形例として、図１３（ｅ）に示すように、図１１に示すコントローラ２１ｄに複数の閾値を設定しても良い。図１３（ｅ）に示す例においては、閾値Ｖ１及びＶ２が設定されている。コントローラ２１ｄは、図１３（ａ）の実線で示す出力電圧ＣＶの電圧値が閾値Ｖ２以下に減少する時刻ｔ２において、第２スイッチングトランジスタＴｒ２のスイッチングを停止させ、第２スイッチングトランジスタＴｒ２をオン状態に固定する。時刻ｔ２においては、図１３（ｂ）の実線で示す放電電流Ｉ３の電流値が低く抑えられているため、時刻ｔ２において第２スイッチングトランジスタＴｒ２をオン状態としても出力電圧ＣＶが負電位に落ち込むことはない。更に、コントローラ２１ｄは、出力電圧ＣＶの電圧値が閾値Ｖ１以下に減少する時刻ｔ３において、第２スイッチングトランジスタＴｒ２をオフ状態に固定する。

（第３の実施の形態の第２の変形例）
本発明の第３の実施の形態の第１の変形例として図１４（ａ）、（ｅ）、及び（ｆ）に示すように、図１１に示すコントローラ２１ｄが、通常動作期間の終了後から出力電圧ＣＶの電圧値が閾値Ｖ１に達するまでの期間において、出力電圧ＣＶの電圧値の減少に応じて第２スイッチングトランジスタＴｒ２のスイッチング時のオン期間を増加させても良い。第２スイッチングトランジスタＴｒ２としてｎＭＯＳトランジスタを使用する場合、第２制御パルスＰＬ２のデューティー比を増加させることによりスイッチング時のオン期間を増加させることができる。一例として、第２制御パルスＰＬ２のデューティー比の分解能を８分解能とした場合、コントローラ２１ｄは、出力電圧ＣＶの電圧値の減少に応じて０％、１２．５％、２５％、３７．５％、５０％、６２．５％、７５％、８７．５％、及び１００％の順に第２制御パルスＰＬ２のデューティー比を増加させる。

通常動作の終了直後は、図１４（ｃ）に示す放電電流Ｉ３の電流値が大きいために、第２制御パルスＰＬ２のデューティー比を減少させて図１４（ｂ）に示す放電電流Ｉ３のピーク値を下げる。出力電圧ＣＶの電圧値の減少に応じて第２スイッチングトランジスタＴｒ２のスイッチング時のオン期間を増加させることにより、出力電圧ＣＶの電圧値が０［Ｖ］に収束するまでの期間を短縮できる。

（第３の実施の形態の第３の変形例）
本発明の第３の実施の形態の第３の変形例に係るＤＣ／ＤＣコンバータ１ｆとして、図１５に示すように、図８に示したタイマ２４及び図１１に示した電圧検知回路２５の両方を備える構成としても良い。即ち、コントローラ２１ｅは、通常動作期間の終了から一定期間の経過後、又は出力電圧ＣＶの電圧値が閾値以下に減少した場合に第２スイッチングトランジスタＴｒ２のスイッチングを停止させる。図１５に示すＤＣ／ＤＣコンバータ１ｆによれば、第２スイッチングトランジスタのスイッチングＴｒ２を停止させるタイミングを高精度に制御できる。

（その他の実施の形態）
上記のように、本発明は第１〜第３の実施の形態によって記載したが、この開示の一部をなす論述及び図面はこの発明を限定するものであると理解すべきではない。この開示から当業者には様々な代替実施の形態、実施例及び運用技術が明らかとなろう。

上述した第２の実施の形態の変形例においては、通常動作の終了から一定期間が経過した後は、第２スイッチングトランジスタＴｒ２をオフ状態に保つとして説明した。しかしながら、第３の実施の形態に係るＤＣ／ＤＣコンバータ１ｅにおいても第２の実施の形態の変形例と同様に、出力電圧ＣＶの電圧値が閾値Ｖ１以下に減少した場合に第２スイッチングトランジスタＴｒ２をオフ状態に保っても良い。

既に述べた第３の実施の形態の第２の変形例においては、通常動作期間の終了後から出力電圧ＣＶの電圧値が閾値Ｖ１に達するまでの期間において、出力電圧ＣＶの電圧値の減少に応じて第２スイッチングトランジスタＴｒ２のスイッチング時のオン期間を増加させる一例を説明したが、図８に示すＤＣ／ＤＣコンバータ１ｄに応用しても良い。即ち、図８に示すコントローラ２１ｃは、通常動作期間の終了から一定時間が経過するまでの期間において、タイマ２４からの時間経過情報に応じて第２スイッチングトランジスタＴｒ２のスイッチング時のオン期間を増加させる。

上述した第１〜第３の実施の形態においては、第１スイッチングトランジスタＴｒ１，Ｔｒ１０，Ｔｒ１１，Ｔｒ３１としてｐＭＯＳトランジスタを使用する一例を説明したが、ｎＭＯＳトランジスタを使用しても良い。また、第１スイッチングトランジスタＴｒ１，Ｔｒ１０，Ｔｒ１１，Ｔｒ３１第２スイッチングトランジスタＴｒ２，Ｔｒ２０，Ｔｒ２１，Ｔｒ３２のそれぞれにＭＯＳトランジスタを使用する一例を説明したが、ＭＯＳトランジスタに代えてバイポーラトランジスタ等の他のトランジスタを使用しても良い。

このように本発明は、ここでは記載していない様々な実施の形態等を包含するということを理解すべきである。したがって、本発明はこの開示から妥当な特許請求の範囲の発明特定事項によってのみ限定されるものである。

第１の実施の形態に係るＤＣ／ＤＣコンバータの構成を示すブロック図である。図２（ａ）は第１の実施の形態に係るＤＣ／ＤＣコンバータの充電モードを示す模式図であり、図２（ｂ）は第１の実施の形態に係るＤＣ／ＤＣコンバータの回生モードを示す模式図である。図３（ａ）は第１の実施の形態に係るＤＣ／ＤＣコンバータのＨｉ−Ｚモードを示す模式図であり、図３（ｂ）は第１の実施の形態に係るＤＣ／ＤＣコンバータの強制ロウモードを示す模式図である。第１の実施の形態に係るＤＣ／ＤＣコンバータの動作を示すタイムチャートである。第１の実施の形態に係るＤＣ／ＤＣコンバータを同一半導体チップ上にモノリシックに集積化した構成の一例を示すブロック図である。第１の実施の形態の第１の変形例に係るＤＣ／ＤＣコンバータの構成を示すブロック図である。第１の実施の形態の第２の変形例に係るＤＣ／ＤＣコンバータの構成を示すブロック図である。第２の実施の形態に係るＤＣ／ＤＣコンバータの構成を示すブロック図である。第２の実施の形態に係るＤＣ／ＤＣコンバータの動作を示すタイムチャートである。第２の実施の形態の変形例に係るＤＣ／ＤＣコンバータの動作を示すタイムチャートである。第３の実施の形態に係るＤＣ／ＤＣコンバータの構成を示すブロック図である。第３の実施の形態に係るＤＣ／ＤＣコンバータの動作を示すタイムチャートである。第３の実施の形態の第１の変形例に係るＤＣ／ＤＣコンバータの動作を示すタイムチャートである。第３の実施の形態の第２の変形例に係るＤＣ／ＤＣコンバータの動作を示すタイムチャートである。第３の実施の形態の第３の変形例に係るＤＣ／ＤＣコンバータの構成を示すブロック図である。

符号の説明

１ａ〜１ｆ…ＤＣ／ＤＣコンバータ
２ａ〜２ｅ…スイッチング制御回路
２４…タイマ
２５…電圧検知回路
Ｔｒ１，Ｔｒ１０，Ｔｒ１１，Ｔｒ３１…第１スイッチングトランジスタ
Ｔｒ２，Ｔｒ２０，Ｔｒ２１，Ｔｒ３２…第２スイッチングトランジスタ

Claims

第１制御パルスに応じてスイッチングする高位電源側スイッチングトランジスタと、
前記第１制御パルスと周波数の等しい第２制御パルスに応じてスイッチングする低位電源側スイッチングトランジスタと、
前記高位電源側及び低位電源側スイッチングトランジスタの接続点と負荷の間に接続され、コイル及びコンデンサによって構成されるフィルタ回路と
を有するＤＣ／ＤＣコンバータであって、
通常動作期間において前記高位電源側及び低位電源側スイッチングトランジスタのそれぞれのスイッチングを制御し、前記通常動作期間の終了後に前記高位電源側スイッチングトランジスタのスイッチングを停止させて前記低位電源側スイッチングトランジスタに前記通常動作期間でのスイッチングを継続させるように、前記第１及び第２制御パルスを生成するスイッチング制御回路を備え、
前記スイッチング制御回路は、前記通常動作期間の終了後に、前記高位電源側及び低位電源側スイッチングトランジスタのそれぞれをオフにする第１のモードと、前記高位電源側スイッチングトランジスタをオフにしつつ前記低位電源側スイッチングトランジスタをオンにすることで前記コンデンサを放電する第２のモードとを、交互に繰り返すよう制御することを特徴とするＤＣ／ＤＣコンバータ。
半導体チップ上に集積化され、第１制御パルスに応じてスイッチングする高位電源側スイッチングトランジスタと、
前記半導体チップ上に集積化され、前記第１制御パルスと周波数の等しい第２制御パルスに応じてスイッチングする低位電源側スイッチングトランジスタと、
前記半導体チップ上に集積化され、通常動作期間において前記高位電源側及び低位電源側スイッチングトランジスタのそれぞれのスイッチングを制御し、前記通常動作期間の終了後に前記高位電源側スイッチングトランジスタのスイッチングを停止させて前記低位電源側スイッチングトランジスタに前記通常動作期間でのスイッチングを継続させるように、前記第１及び第２制御パルスを生成するスイッチング制御回路とを備え、
前記高位電源側及び低位電源側スイッチングトランジスタの接続点と負荷の間には、コイル及びコンデンサによって構成されるフィルタ回路が接続され、
前記スイッチング制御回路は、前記通常動作期間の終了後に、前記高位電源側及び低位電源側スイッチングトランジスタのそれぞれをオフにする第１のモードと、前記高位電源側スイッチングトランジスタをオフにしつつ前記低位電源側スイッチングトランジスタをオンにすることで前記コンデンサを放電する第２のモードとを、交互に繰り返すよう制御することを特徴とする半導体集積回路。