JP4528459B2 - 半導体装置 - Google Patents
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Description
【発明の属する技術分野】
本発明は、インナーリードが形成された絶縁テープ上に半導体素子を搭載したTCP(Tape Carrier Package)と称する半導体装置およびその製造方法に関するものであり、特に、絶縁テープと半導体素子との間を封止する封止樹脂の形成状態が均一である半導体装置およびその製造方法に関するものである。
【0002】
【従来の技術】
従来より、電子機器の小型化、高密度化に対応するためにTCPタイプの半導体装置の開発が進展してきた。
【0003】
以下、従来の半導体装置について図面を用いて説明する。
【0004】
図6は、従来の半導体装置を示す断面図である。
【0005】
図6に示すように、ポリイミドからなる絶縁テープ1上に複数のインナーリード2が形成され、インナーリード2と半導体素子3の電極とが突起電極4を介して電気的に接続されている。半導体素子3と絶縁テープ1との間にはエポキシ系の封止樹脂5が充填され、硬化されている。
【0006】
次に、従来の半導体装置の製造方法について図面を用いて説明する。
【0007】
図7は、従来の半導体装置の製造方法の各工程を示した断面図である。
【0008】
まず、図7(a)に示すように、電極に突起電極4が形成された半導体素子3をインナーリード2が形成された絶縁テープ1の上方に用意する。
【0009】
次に、図7(b)に示すように、半導体素子3の電極に形成された突起電極4と絶縁テープ1上に形成されたインナーリード2とを熱圧着方式により電気的に接続する。ここで、熱圧着方式とは、インナーリード2に施された半田等のメッキ材とAuからなる突起電極4とを、300〜500[℃]で加圧して接合する方式である。
【0010】
次に、図7(c)に示すように、半導体素子3の端部の上方に封止樹脂5の塗布用ノズル6を用意し、毛細管現象を利用して半導体素子3と絶縁テープ1との間に封止樹脂5を注入する。
【0011】
次に、図7(d)に示すように、半導体素子3と絶縁テープ1との間に注入した封止樹脂5を加熱して硬化させる。
【0012】
【発明が解決しようとする課題】
しかしながら従来の半導体装置およびその製造方法では、絶縁テープ上に形成されたインナーリードどうしの間隔、半導体素子の電極に形成された突起電極どうしの間隔およびインナーリードと突起電極との距離が大きい場合は、半導体素子と絶縁テープとの間に封止樹脂が過剰に流入してしまうという課題を有していた。
【0013】
図8(a)は、従来の半導体装置における半導体素子の電極と絶縁テープ上に形成されたインナーリードとの突起電極を介した接合部近傍を絶縁テープ側から透視した図であり、図8(b)は図8(a)のE−E1箇所の断面図である。
【0014】
図8(a)および図8(b)に示すように、半導体素子3の電極に形成された突起電極4どうしの距離7が100[μm]よりも大きい領域では、封止樹脂の注入の際に封止樹脂が過剰に流入してしまう。
【0015】
すなわち、半導体素子と絶縁テープとの間で、封止樹脂が過剰に流れ込む部分と流れにくい部分が生じ、その結果、硬化後の樹脂外形のバラツキや未充填部分が発生する。樹脂外形のバラツキは、折り曲げ強度等の機械的強度の低下を引き起こし、また、未充填部では吸湿して封止樹脂硬化の加熱時にクラック発生の要因となる。このように、封止樹脂が不均一な状態で成形されると、半導体素子と絶縁テープとが剥離したり、突起電極を介した接合部が破断するという不具合が生じる。
【0016】
【課題を解決するための手段】
前記従来の課題を解決するために、本発明の半導体装置は、絶縁テープに形成されたインナーリードと半導体素子の電極とが突起電極を介して電気的に接続され、隣接した前記突起電極どうしの距離が100〜2000[μm]の領域において、前記隣接した突起電極どうしの間の前記絶縁テープのインナーリード形成面に金属箔が形成されている。
【0017】
これにより、突起電極どうしの間隔が広い部分における封止樹脂の過剰流入により発生する樹脂外形のバラツキ、未充填部の発生を防止できる。
【0018】
また、隣接した突起電極どうしの間の絶縁テープのインナーリード形成面に複数の独立した金属箔が形成され、前記複数の独立した金属箔のピッチは20〜50[μm]である。
【0019】
これにより、封止樹脂の流入経路を妨げる程度の長い銅箔またはインナーリードは形成されない。
【0020】
また、隣接した突起電極どうしの間の絶縁テープのインナーリード形成面に複数の独立した金属箔が形成され、隣接した前記金属箔の端部どうしの距離はいずれも同一である。
【0021】
これにより、封止樹脂の流動分布が均一となるので、樹脂外形のバラツキ、未充填部の発生を防止できる。
【0022】
また、隣接した金属箔の端部どうしの距離は1〜20[μm]である。
【0023】
これにより、突起電極どうしの間隔が100[μm]よりも大きい半導体装置であっても、金属突出部の形成により封止樹脂の流動経路が1〜20[μm]の間隔に設定され、封止樹脂の均一な流動分布を確保することができる。
【0024】
また、絶縁テープに形成されたインナーリードと半導体素子の電極とが突起電極を介して電気的に接続され、隣接した前記突起電極どうしの距離が100〜2000[μm]の領域において、前記隣接した突起電極どうしの間の前記半導体素子の電極形成面に金属突出部が形成されている。
【0025】
これにより、突起電極どうしの間隔が広い部分における封止樹脂の過剰流入により発生する樹脂外形のバラツキ、未充填部の発生を防止できる。
【0026】
また、隣接した突起電極どうしの間の半導体素子の電極形成面に複数の独立した金属突出部が形成され、前記金属突出部のピッチは20〜50[μm]である。
【0027】
したがって、封止樹脂の流入経路を妨げる程度の長い金属突出部または突起電極は形成されない。
【0028】
また、隣接した突起電極どうしの間の半導体素子の電極形成面に複数の独立した金属突出部が形成され、前記隣接した金属突出部の端部どうしの距離はいずれも同一である。
【0029】
これにより、封止樹脂の流動分布が均一となるので、樹脂外形のバラツキ、未充填部の発生を防止できる。
【0030】
また、隣接した金属突出部の端部どうしの距離は1〜20[μm]である。
【0031】
これにより、突起電極どうしの間隔が100[μm]よりも大きい半導体装置であっても、金属突出部の形成により封止樹脂の流動経路が1〜20[μm]の間隔に設定され、封止樹脂の均一な流動分布を確保することができる。
【0032】
また、本発明の半導体装置の製造方法は、絶縁テープと、前記絶縁テープ上に形成された複数のインナーリードと、隣接した前記インナーリードどうしの距離が100[μm]〜2000[μm]である領域に形成された金属箔とからなるリード形成体を用意する工程と、前記リード形成体のインナーリードと半導体素子の電極に形成された突起電極とを熱圧着する工程と、前記絶縁テープと前記半導体素子との間に封止樹脂を注入し、加熱して硬化させる工程とからなる。
【0033】
このような半導体装置の製造方法により、絶縁テープと半導体素子との間に均一に封止樹脂を注入することができ、樹脂外形のバラツキ、未充填部の発生を防止することが可能となる。
【0034】
【発明の実施の形態】
以下、本発明の半導体装置およびその製造方法の一実施形態について図面を用いて説明する。
【0035】
まず、本実施形態の半導体装置について説明する。
【0036】
図1(a)は、本実施形態の半導体装置を半導体素子側から見た図であり、図1(b)は図1(a)のA−A1箇所の断面図であり、図1(c)は図1(a)のB−B1箇所の説明図である。
【0037】
図1(a)〜図1(c)に示すように、ポリイミド系の樹脂からなる絶縁テープ11上に複数のインナーリード12が形成され、インナーリード12と半導体素子8の電極とが突起電極10を介して電気的に接続されている(絶縁テープ11上にインナーリード12が形成されたものを「リード形成体」と称する)。また、絶縁テープ11と半導体素子8との間には封止樹脂が注入されて硬化されている。
【0038】
図2は、図1(c)に示したような突起電極を介した接続部の近傍を詳細に示した図である。
【0039】
図2(a)は、本実施形態の半導体装置の絶縁テープ側から透視した平面図であり、図2(b)は図2(a)のB−B1箇所の断面図である。
る。
【0040】
図2(a)および図2(b)に示すように、半導体素子8の電極9に突起電極10が形成され、絶縁テープ11の半導体素子8に対向する側にインナーリード12が形成され、突起電極10とインナーリード12とは電気的に接続されている。
【0041】
本実施形態の特徴的構成として、突起電極10どうしの間の絶縁テープ11のインナーリード12が形成されている面側に少なくとも1本の銅箔13が形成され、その銅箔13に対向した部分の金属突出部14が銅箔13と接続している。従来は、インナーリード12が形成されていない部分には、銅箔13および金属突出部14は形成されていなかったが、突起電極10どうしの距離が100〜2000[μm]では、本実施形態のように、突起電極10どうしの間に銅箔13および金属突出部14を設けることにより、封止樹脂が流動する経路の幅を100[μm]よりも小さくしている。なお、本実施形態では銅箔が絶縁テープ上に形成されているが、銅箔以外の金属からなる金属箔が絶縁テープ11上に形成されてもよい。
【0042】
したがって、各部材どうしの距離は以下のようになる。
【0043】
突起電極10の中心どうしの距離15は110[μm]、金属突出部14の中心と突起電極10の中心とが隣接した間隔の距離16は50[μm]、突起電極10の端部と金属突出部14の端部とが隣接した間隔の距離17および銅箔13の端部とインナーリード12との端部とが隣接した間隔の距離18が20[μm]以下となっている。
【0044】
本実施形態では、突起電極どうしの間に形成される銅箔および金属突出部は1組であるが、突起電極どうしの間に形成される銅箔および金属突出部の数は1組に限定される必要はなく、突起電極どうしの間に複数の独立した銅箔および複数の独立した金属突出部を形成してもよい。したがって、本実施形態の半導体装置は特に、突起電極どうしの距離が100〜2000[μm]であるような、封止樹脂の流動経路が大きい場合に効果がある。
【0045】
また、突起電極どうしの間に複数の独立した銅箔および複数の独立した金属突出部が形成される場合、隣接した銅箔の端部どうしの距離または隣接した金属突出部の端部どうしの距離をいずれも同一に設定することで、封止樹脂の流動分布が均一となる。なお、発明者は、これらの銅箔の端部どうしまたは金属突出部の端部どうしのそれぞれの隣接距離を1〜20[μm]に設定することで、封止樹脂の流動分布の状態が良好となることを確認している。また、複数の独立した銅箔のピッチまたは複数の独立した金属突出部のピッチは、20〜50[μm]であることが好適である。
【0046】
以上、本実施形態の半導体装置は、突起電極どうしの間の半導体素子側に金属突出部を形成し、その金属突出部に対向する絶縁テープ上に銅箔を形成することにより、突起電極どうしの間の距離が大きい領域における封止樹脂の流動をコントロールし、封止樹脂の外形バラツキ、未充填部発生等の不具合を防止している。
【0047】
次に、前記した半導体装置の実施形態の2つの変形例について説明する。
【0048】
なお、前記した実施形態と同一の内容については省略し、同一の構成要件には同一の符号を付す。
【0049】
まず、図3(a)は、本変形例の半導体装置を絶縁テープ側から透視した平面図であり、図3(b)は図3(a)のC−C1箇所の断面図である。
る。
【0050】
図3(a)および図3(b)に示すように、半導体素子8の電極9に形成された突起電極10と絶縁テープ11上に形成されたインナーリード12とが電気的に接続され、突起電極10どうしの間の絶縁テープ11上に銅箔13が形成され、各部材どうしの距離は以下のようになっている。
【0051】
すなわち、突起電極10の中心どうしの距離15は110[μm]、銅箔13の中心と、突起電極10の中心またはインナーリード12の中心とが隣接した間隔の距離16は50[μm]、銅箔13の端部とインナーリード12の端部とが隣接した間隔の距離18は20[μm]以下である。
【0052】
本変形例では、突起電極どうしの間に形成される銅箔は1本であるが、形成される銅箔の数は1本に限定される必要はなく、突起電極どうしの間の半導体素子の電極形成面に複数の独立した銅箔を形成してもよい。また、突起電極どうしの間に複数の独立した銅箔が形成される場合、隣接した銅箔の端部どうしの距離がいずれも同一であれば、封止樹脂の流動分布が均一となる。なお、隣接した銅箔の端部どうしの距離が1〜20[μm]であれば、封止樹脂の流動分布の状態が良好となることを確認している。また、銅箔のピッチは20〜50[μm]であることが好適である。
【0053】
以上、本変形例の半導体装置は、突起電極どうしの間の絶縁テープ上に銅箔を形成することにより、突起電極どうしの間が大きい領域における封止樹脂の過剰流動を抑制し、封止樹脂の外形バラツキ、未充填部の発生を防止することができる。
【0054】
次に、2つ目の変形例について説明する。
【0055】
図4(a)は本変形例の半導体装置の絶縁テープ側から透視した平面図であり、図4(b)は図4(a)のD−D1箇所の断面図である。
【0056】
図4(a)および図4(b)に示すように、半導体素子8の電極9に形成された突起電極10と絶縁テープ11上に形成されたインナーリード12とが電気的に接続され、突起電極10どうしの間の半導体素子8の電極形成面上の電極にワイヤボンド法またはメッキ法により金属突出部14が形成され、各部材どうしの距離は以下のようになっている。
【0057】
すなわち、突起電極10の中心どうしの距離15は110[μm]、金属突出部14の中心と、突起電極10の中心またはインナーリード12の中心との距離16は50[μm]、突起電極10の端部と金属突出部14の端部とが隣接した間隔の距離17は20[μm]以下である。
【0058】
本変形例では、インナーリードどうしの間に形成される金属突出部は1本であるが、形成される金属突出部の数は1本に限定される必要はなく、突起電極どうしの間の半導体素子の電極形成面に複数の独立した金属突出部が形成されてもよい。また、突起電極どうしの間に複数の独立した金属突出部が形成される場合、隣接した金属突出部の端部どうしの距離のいずれもが同一であれば、封止樹脂の流動分布が均一となる。なお、隣接した金属突出部の端部どうしの距離が1〜20[μm]であれば、封止樹脂の流動分布の状態が良好となることを確認している。また、金属突出部のピッチを20〜50[μm]に設定することにより、封止樹脂の流入の均一性がさらに向上する。
【0059】
以上、本変形例の半導体装置は、突起電極どうしの間の半導体素子側に金属突出部を形成することにより、突起電極どうしの間が大きい領域における封止樹脂の過剰流動を抑制し、封止樹脂の外形バラツキ、未充填部の発生を防止することができる。
【0060】
次に、本実施形態の半導体装置の製造方法について図面を参照しながら説明する。
【0061】
なお、前記した本実施形態の半導体装置と同一の内容については省略し、同一の構成要件には同一の符号を付す。
【0062】
図5は、本実施形態の半導体装置の製造方法を示す断面図である。
【0063】
まず、図5(a)に示すように、突起電極10が形成された半導体素子8をインナーリード12が形成された絶縁テープ11上に対向させる。
【0064】
次に、図5(b)に示すように、絶縁テープ11上のインナーリード12と半導体素子8の電極に形成された突起電極10とを電気的に接続する。
【0065】
次に、図5(c)に示すように、半導体素子8の端部の上方に塗布ノズル19を用意し、絶縁テープ11と半導体素子10との間に塗布ノズル19から封止樹脂を注入する。この封止樹脂注入工程では、図示していないが、突起電極どうしの距離が100〜2000[μm]の領域では、半導体素子の電極形成面に金属突出部が形成されるか、または、絶縁テープのインナーリード形成面側に銅箔等の金属箔が形成されているので、図5(d)に示すように、絶縁テープと半導体素子との間に封止樹脂が均一に流入し、封止樹脂の外形バラツキ、未充填部の発生を防止することができる。
【0066】
以上、本実施形態の半導体装置の製造方法は、突起電極どうしの距離が大きい部分において、金属箔を形成した絶縁テープまたは金属突出部を形成した半導体素子を用いることによって、絶縁テープと半導体素子との間に注入する封止樹脂の流動の均一性の向上を図ることができる。
【0067】
【発明の効果】
本発明の半導体装置およびその製造方法は、半導体素子の電極と絶縁テープのインナーリードとを接続する突起電極どうしの間に銅箔または金属突出部を形成することにより、封止樹脂の流動部の間隔を一定距離以下とすることで、突起電極どうしの距離が大きいことに起因した封止樹脂外形のバラツキ、未充填部の発生を防止できる。
【図面の簡単な説明】
【図1】本発明の一実施形態の半導体装置を示す図
【図2】本発明の一実施形態の半導体装置を示す図
【図3】本発明の一実施形態の半導体装置を示す図
【図4】本発明の一実施形態の半導体装置を示す図
【図5】本発明の一実施形態の半導体装置の製造方法の各工程を示す断面図
【図6】従来の半導体装置を示す断面図
【図7】従来の半導体装置の製造方法の各工程を示す断面図
【図8】従来の半導体装置を示す図
【符号の説明】
1 絶縁テープ
2 インナーリード
3 半導体素子
4 突起電極
5 封止樹脂
6 塗布用ノズル
7 距離
8 半導体素子
9 電極
10 突起電極
11 絶縁テープ
12 インナーリード
13 銅箔
14 金属突出部
15 距離
16 距離
17 距離
18 距離
19 塗布ノズル
Claims (9)
- 絶縁テープに形成されたインナーリードと半導体素子の表面に形成された電極とが突起電極を介して電気的に接続され、隣接した前記突起電極どうしの距離が100〜2000[μm]の領域において、前記隣接した突起電極どうしの間の前記絶縁テープのインナーリード形成面に金属箔が形成され、
前記半導体素子の表面と対向する前記金属箔の表面と前記半導体素子の表面との間に封止樹脂が充填される空間が形成されていることを特徴とする半導体装置。 - 隣接した突起電極どうしの間の絶縁テープのインナーリード形成面に複数の独立した金属箔が形成され、前記複数の独立した金属箔のピッチは20〜50[μm]であることを特徴とする請求項1に記載の半導体装置。
- 隣接した突起電極どうしの間の絶縁テープのインナーリード形成面に複数の独立した金属箔が形成され、隣接した前記金属箔の端部どうしの距離はいずれも同一であることを特徴とする請求項1に記載の半導体装置。
- 隣接した金属箔の端部どうしの距離は1〜20[μm]であることを特徴とする請求項3に記載の半導体装置。
- 絶縁テープに形成されたインナーリードと半導体素子の表面に形成された電極とが突起電極を介して電気的に接続され、隣接した前記突起電極どうしの距離が100〜2000[μm]の領域において、前記隣接した突起電極どうしの間の前記半導体素子の電極形成面に金属突出部が形成され、
前記絶縁テープと対向する前記金属突出部の表面と前記絶縁テープとの間に封止樹脂が充填される空間が形成されていることを特徴とする半導体装置。 - 隣接した突起電極どうしの間の半導体素子の電極形成面に複数の独立した金属突出部が形成され、前記金属突出部のピッチは20〜50[μm]であることを特徴とする請求項5に記載の半導体装置。
- 隣接した突起電極どうしの間の半導体素子の電極形成面に複数の独立した金属突出部が形成され、前記隣接した金属突出部の端部どうしの距離はいずれも同一であることを特徴とする請求項5に記載の半導体装置。
- 隣接した金属突出部の端部どうしの距離は1〜20[μm]であることを特徴とする請求項7に記載の半導体装置。
- 前記隣接した突起電極は、互いに同一の方向に配置されていることを特徴とする請求項1〜8のいずれか1項に記載の半導体装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
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Applications Claiming Priority (1)
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Publications (2)
Publication Number | Publication Date |
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JP2002313849A JP2002313849A (ja) | 2002-10-25 |
JP4528459B2 true JP4528459B2 (ja) | 2010-08-18 |
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Application Number | Title | Priority Date | Filing Date |
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Country Status (1)
Country | Link |
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JP (1) | JP4528459B2 (ja) |
Citations (7)
Publication number | Priority date | Publication date | Assignee | Title |
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2001
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