JP4523949B2 - ボードオンチップパッケージ及びその製造方法 - Google Patents

ボードオンチップパッケージ及びその製造方法 Download PDF

Info

Publication number
JP4523949B2
JP4523949B2 JP2007019272A JP2007019272A JP4523949B2 JP 4523949 B2 JP4523949 B2 JP 4523949B2 JP 2007019272 A JP2007019272 A JP 2007019272A JP 2007019272 A JP2007019272 A JP 2007019272A JP 4523949 B2 JP4523949 B2 JP 4523949B2
Authority
JP
Japan
Prior art keywords
board
solder ball
applying
ball pad
chip
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2007019272A
Other languages
English (en)
Other versions
JP2007243163A (ja
Inventor
カン、ミュン−サム
リュウ、チャン−スプ
パク、ジュン−ヒュン
ジュン、ホエ−ク
キム、ジ−エウン
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Samsung Electro Mechanics Co Ltd
Original Assignee
Samsung Electro Mechanics Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Samsung Electro Mechanics Co Ltd filed Critical Samsung Electro Mechanics Co Ltd
Publication of JP2007243163A publication Critical patent/JP2007243163A/ja
Application granted granted Critical
Publication of JP4523949B2 publication Critical patent/JP4523949B2/ja
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3121—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
    • H01L23/3128—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation the substrate having spherical bumps for external connection
    • F—MECHANICAL ENGINEERING; LIGHTING; HEATING; WEAPONS; BLASTING
    • F21—LIGHTING
    • F21S—NON-PORTABLE LIGHTING DEVICES; SYSTEMS THEREOF; VEHICLE LIGHTING DEVICES SPECIALLY ADAPTED FOR VEHICLE EXTERIORS
    • F21S8/00—Lighting devices intended for fixed installation
    • F21S8/03—Lighting devices intended for fixed installation of surface-mounted type
    • F21S8/033—Lighting devices intended for fixed installation of surface-mounted type the surface being a wall or like vertical structure, e.g. building facade
    • F—MECHANICAL ENGINEERING; LIGHTING; HEATING; WEAPONS; BLASTING
    • F21—LIGHTING
    • F21S—NON-PORTABLE LIGHTING DEVICES; SYSTEMS THEREOF; VEHICLE LIGHTING DEVICES SPECIALLY ADAPTED FOR VEHICLE EXTERIORS
    • F21S9/00—Lighting devices with a built-in power supply; Systems employing lighting devices with a built-in power supply
    • F21S9/02—Lighting devices with a built-in power supply; Systems employing lighting devices with a built-in power supply the power supply being a battery or accumulator
    • F21S9/03—Lighting devices with a built-in power supply; Systems employing lighting devices with a built-in power supply the power supply being a battery or accumulator rechargeable by exposure to light
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/568—Temporary substrate used as encapsulation process aid
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/683—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L21/6835—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/12—Mountings, e.g. non-detachable insulating substrates
    • H01L23/13—Mountings, e.g. non-detachable insulating substrates characterised by the shape
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05B—ELECTRIC HEATING; ELECTRIC LIGHT SOURCES NOT OTHERWISE PROVIDED FOR; CIRCUIT ARRANGEMENTS FOR ELECTRIC LIGHT SOURCES, IN GENERAL
    • H05B39/00—Circuit arrangements or apparatus for operating incandescent light sources
    • H05B39/04—Controlling
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/67—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
    • H01L2221/683—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L2221/68304—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H01L2221/68345—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support used as a support during the manufacture of self supporting substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/4824—Connecting between the body and an opposite side of the item with respect to the body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73215—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/818—Bonding techniques
    • H01L2224/81801—Soldering or alloying
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L24/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01019—Potassium [K]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01046—Palladium [Pd]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01078—Platinum [Pt]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01079—Gold [Au]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/12—Passive devices, e.g. 2 terminal devices
    • H01L2924/1204—Optical Diode
    • H01L2924/12044—OLED
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/1515—Shape
    • H01L2924/15153—Shape the die mounting substrate comprising a recess for hosting the device
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/15165—Monolayer substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1532—Connection portion the connection portion being formed on the die mounting surface of the substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/301—Electrical effects
    • H01L2924/30105—Capacitance

Description

本発明は、半導体チップパッケージ及びその製造方法に関するもので、特にボードオンチップパッケージ及びその製造方法に関する。
最近の電子機器は、従来と比し小型化になりつつあり、これのためにさらに小型で高性能の半導体チップパッケージが要求されている。このような趨勢に応じて半導体チップパッケージは、主にパッケージ内に複数個の半導体チップを上下で積層したり、または平面上に配列された形態で内蔵するマルチチップパッケージ、または基板に直接半導体チップを付着してこれを密封することで大きさを減少させたボードオンチップパッケージなどが用いられている。ボードオンチップ（ＢｏＣ：Ｂｏａｒｄ ｏｎ Ｃｈｉｐ、以下'ボードオンチップ'と言う）は、半導体をリードフレームを介して基板に装着する既存方式と異なって、ベアダイ自体を基板に直接実装することで、Ｄラムの高速化に応ずる熱的・電気的性能損失を最小化することができるようになり、ＤＤＲ２などＤラム高速化に適する次世代高速半導体用基板として注目されている。現在Ｄラムの容量は、１２８ＭＢ、２５６ＭＢ、５１２ＭＢ、１ＧＢ、２ＧＢなどで速く容量が増加していて、これに対応するためには基板の厚みの減少を介して電気的な損失を最小化しかつ製品の信頼性を確保するべきである。既存に製作されたボードオンチップパッケージには、基板の中央に半導体チップを連結するためのホールが存在するが、これはメモリ速度の向上のために信号処理の最短距離を確保しようと考案された構造である。
図１は、従来技術の一実施例によるボードオンチップパッケージの断面図である。図１を参照すると、従来技術によるボールグリッドアレイパッケージ（ｂａｌｌ ｇｒｉｄ ａｒｒａｙ ｐａｃｋａｇｅ）で具現されたボードオンチップパッケージは、回路基板１１０と、回路基板１１０に形成されたキャビティを介して、一面に形成されたワイヤボンディングパッド１４０により回路基板１１０に形成されているパッド１５０と電気的に連結される半導体チップ１２０とを具備する。ここで、ボンディングのためのワイヤ１３０はモールディング樹脂１６０で保護されて、回路基板１１０の一面に複数のソルダボール１７０が具備されるし、ボードオンチップパッケージは外部装置（図示せず）に電気的に繋がることができる。
ここで、従来のボードオンチップ構造の基板は、半導体チップ１２０と回路基板１１０との電気的連結を、電気信号を送ることができる一層（ｌａｙｅｒ）が形成された基板にビアホール（ｖｉａ ｈｏｌｅ）を形成しなくワイヤボンディング（ｗｉｒｅ ｂｏｎｄｉｎｇ）を介して電気信号を送る。この際、厚みを最大限に薄くする方に基板を製作するが、電気接続のために最小必要とするワイヤ（ｗｉｒｅ）の厚みが存在するべきであるため、メモリ（例えば、Ｄラムメモリ）が高容量になるほど、従来のボードオンチップ構造基板では対応が難しいという課題がある。本発明が提示する以外の技術的課題は、下記の説明を介して易しく理解することができる。
本発明の一の形態によれば、（ａ）一面に金属が薄膜状に形成されたキャリアフィルムにドライフィルムを塗布する段階と、（ｂ）上記ドライフィルムに露光及び現像工程を行って回路配線に応ずるパターンを形成した後、ソルダボールパッドと回路配線を形成する段階と、（ｃ）上記ドライフィルムを除去する段階と、（ｄ）上記ソルダボールパッドが形成された領域を除いた領域に上部フォトソルダレジストを塗布する段階と、（ｅ）上記ソルダレジストが塗布されなかった領域に形成された上記薄膜の金属をエッチングする段階と、（ｆ）上記ソルダボールパッドに半導体チップをフリップチップ方式で実装する段階と、（ｇ）上記半導体チップを保護素材を用いてモールディングする段階と、（ｈ）上記キャリアフィルム及び上記薄膜の金属を除去する段階と、及び（ｉ）上記ソルダボールパッドの下面に下部フォトソルダレジストを塗布する段階と、を含むボードオンチップパッケージの製造方法が提供される。
ここで、本発明によるボードオンチップパッケージの製造方法は、（ｊ）上記ソルダボールパッドに酸化防止のための錫（Ｔｉｎ）を塗布して表面処理する段階をさらに含むことができる。また、本発明の他の形態によれば、（ａ）一面に金属が薄膜状に形成されたキャリアフィルムに第１ドライフィルムを塗布する段階と、（ｂ）上記第１ドライフィルムに露光及び現像工程を行って回路配線に応ずるパターンを形成した後、ソルダボールパッドと回路配線を形成する段階と、（ｃ）上記第１ドライフィルムを除去する段階と、（ｄ）上記ソルダボールパッドが形成された領域を除いた領域に第２ドライフィルムを塗布する段階と、（ｅ）上記第２ドライフィルムが塗布されなかった領域に形成された上記薄膜の金属をエッチングする段階と、（ｆ）上記ソルダボールパッドに酸化防止のための錫（Ｔｉｎ）を塗布して表面処理する段階と、（ｇ）上記第２ドライフィルムを除去する段階と、（ｈ）上記ソルダボールパッドに半導体チップをフリップチップ方式で実装する段階と、（ｉ）上記半導体チップを保護素材を用いてモールディングする段階と、（ｊ）上記キャリアフィルム及び上記薄膜の金属を除去する段階と、及び（ｋ）上記ソルダボールパッドの下面にフォトソルダレジストを塗布する段階と、を含むボードオンチップパッケージの製造方法が提供される。
また、本発明によるボードオンチップパッケージの製造方法は、（ｌ）上記回路配線に酸化防止のために有機物を塗布して表面処理する段階をさらに含むことができる。ここで、上記キャリアフィルムは絶縁層であり、上記薄膜の金属は銅（Ｃｕ）であっても良い。ここで、上記キャリアフィルムは、銅（Ｃｕ）であり、上記薄膜の金属はニッケル（Ｎｉ）であっても良い。ここで、上記銅（Ｃｕ）の厚みは、３０〜４０μｍであっても良い。
また、本発明のさらに他の形態によれば、一面に所定の大きさを有するキャビティが形成され、回路配線に応ずるパターンの形成されたフォトソルダレジストと、上記フォトソルダレジストに形成された上記キャビティの中に収容されて形成されるソルダボールパッドと、上記ソルダボールパッドと電気的に結合するし上記フォトソルダレジストの他面に形成される回路配線と、上記ソルダボールパッドにフリップチップ方式で実装される半導体チップと、及び上記半導体チップを保護するために上記半導体チップをモールディングする保護素材と、を含むボードオンチップパッケージが提供される。
また、本発明のさらに他の形態によれば、半導体チップの実装される領域が用意され、回路配線に応ずるパターンの形成されたフォトソルダレジストと、上記フォトソルダレジストの一面に形成されて所定のパターンが形成される回路配線と、上記フォトソルダレジストの一面に形成されて、上記回路配線と電気的に結合されるソルダボールパッドと、上記ソルダボールパッドにフリップチップ方式で実装される半導体チップと、及び上記半導体チップを保護するために上記半導体チップをモールディングする保護素材と、を含むボードオンチップパッケージが提供される。
本発明によるボードオンチップパッケージ及びその製造方法は、速い速度で増加しているメモリの容量と速度に対応することができる。また、本発明によるボードオンチップパッケージ及びその製造方法は、半導体チップの実装されるキャビティの形成工程が別途に必要ではないし、パッケージ形成の際インターポーザが不要であるため、費用のチープな効果がある。また、本発明によるボードオンチップパッケージ及びその製造方法は、フリップチップ方式で半導体チップを基板に実装するので、別途のワイヤが不要である。また、本発明によるボードオンチップパッケージ及びその製造方法は、シード層を用いて回路パターンを形成するので、高密度の回路を設計することができる。
以下、本発明によるボードオンチップパッケージ及びその製造方法の好ましい実施例を添付図面を参照して詳しく説明する。添付図面を参照して説明することにおいて、図面番号にかかわらず同一である構成要素は同一の参照符号を付与し、これに対する重複される説明は略する。本発明を説明することにおいて、関連される公知技術の具体的な説明が本発明の要旨をかえって不明にすると判断される場合、その詳細な説明を略する。また、本発明の好ましい実施例を詳しく説明する前に、先ず、一般的な基板の製造方法に対して説明する。以下、多層基板の製造方法を中心として説明するが、本発明が多層基板の製造方法に限定されることではない。
先ず、コア層外部に内層回路パターンを形成する。ここで、製品仕様に適する内層原資材を切断し、ドライフィルム（ｄｒｙ ｆｉｌｍ）及び作業用フィルム（ｗｏｒｋｉｎｇ ｆｉｌｍ）を用いて予め設定された内層回路パターンを形成する。ここで、内部層をスクラビング（Ｓｃｒｕｂｂｉｎｇ）し、内層写真印刷膜を塗布して、内層露光/現像工程を行うことができる。
以後、回路パターンの形成された内層を外層と接着させる前に、接着力強化処理をする工程（Ｂｒｏｗｎ（Ｂｌａｃｋ）Ｏｘｉｄｅ）を行う。すなわち、化学的な方法で、銅箔表面を酸化させて表面の粗度を強化することにより積層における接着がよくできるように表面処理の工程を行う。以後、内層基板とプリプレグ（ｐｒｅｐｒｅｇ）を積層することで、予備積層及び積層工程を行う。
以後、積層された内層基板とプリプレグを真空加圧（ｖａｃｕμｍ ｐｒｅｓｓ）する。ここで、真空加圧の代わりに高温で一定期間の間圧力を加えるホットプレス及び高温の作業を行った基板にクールプレスをすることもできる。
パネルの角などのレジン及び銅箔などを整えるトリミング（ｔｒｉｍｍｉｎｇ）工程を行い、ドリリング（ｄｒｉｌｌｉｎｇ）工程のために基準点、すなわち、内層回路上の基準点（ｔａｒｇｅｔ ｇｕｉｄｅ ｍａｒｋ）にホールを加工するＸ−Ｒａｙターゲットドリル工程を行う。以後、基板の各層間の電気伝導のためにホール加工をするドリル工程を行う。ここで、ドリル工程は、ＣＮＣ（Ｃｏｍｐｕｔｅｒ Ｎｕｍｅｒｉｃａｌ Ｃｏｎｔｒｏｌ）方式であって基板上に必要なホールを加工する工程になることができる。
以後、外層（ｏｕｔｅｒ ｌａｙｅｒ）に回路パターンを形成するドライフィルムと作業用フィルムを塗布し、所定の強さと時間の間光を照射して外層露光作業を行い、照射されなかった部分を現像するエッチング工程を行う。外層検査及びスケールの測定の後、ソルダレジスト露光フィルムを設計及び製造する。以後、ブラシ研磨等を介してソルダレジストインクが基板とよく密着されるように、銅壁面に粗度を形成させるなどのソルダレジスト工程の前処理工程を行う。以後、ソルダレジストを塗布し、前段階で適応的に設計されたソルダレジスト露光フィルムを用いてソルダレジスト露光工程を行い、ソルダレジストインクを除去する現像工程を行って、表面処理および最終検査を含む多様な後工程が行われる。
図２は、本発明の好ましい実施例によるボードオンチップパッケージの断面図である。図２を参照すると、本発明によるボードオンチップパッケージは、フォトソルダレジスト２１０、半導体チップ２２０、半導体チップ用バンプ２３０（１）及び２３０（２）、ソルダ層２３３（１）及び２３３（２）、基板用ソルダボールパッド２４０（１）及び２４０（２）、保護素材２５０、ソルダボール２６０を含んで構成される。
半導体チップ２２０は、高速の信号処理が可能なＩＣであり、フォトソルダレジスト２１０に形成された所定のキャビティにフリップチップ方式で実装される。すなわち、半導体チップ用バンプ２３０（１）及び２３０（２）は、フォトソルダレジスト２１０に形成された所定のキャビティに収容されて形成された基板用ソルダボールパッド２４０（１）及び２４０（２）と直接電気的に結合する。ここで、フォトソルダレジスト２１０は、一面に所定の大きさを有するキャビティが形成されるし、回路配線に応ずるパターンが形成される。基板用ソルダボールパッド２４０（１）及び２４０（２）は、上述した回路配線と電気的に結合して半導体チップ２２０と回路配線との間に信号の送受信ができるようにする。また、半導体チップ２２０は、フォトソルダレジスト２１０に直接フリップチップ方式で実装されるので全体的な厚みが薄く、上部に用意される基板（図示せず）とフォトソルダレジスト２１０との間に所定の空間を形成するための別途のインターポーザ（ｉｎｔｅｒｐｏｓｅｒ）が不要になる。
保護素材２５０は、半導体チップ２２０を保護するためのモールディング樹脂であり、例えば、エポキシ樹脂であっても良い。保護素材２５０は、半導体チップ２２０の上面、側面、下面に形成されて半導体チップ２２０を外部から電気的、化学的に保護する。半導体チップ用バンプ２３０（１）及び２３０（２）は、金バンプ（Ａｕ ｂｕｍｐ）とソルダバンプ（Ｓｏｌｄｅｒ ｂｕｍｐ）などであっても良いし、基板用ソルダボールパッド２４０（１）及び２４０（２）は、通電が可能な金属であり、例えば、金（Ａｕ）または銅（Ｃｕ）で形成されることができる。バンプとパッドを構成する物質は上述の通りである。半導体チップ用バンプ２３０（１）及び２３０（２）と、基板用ソルダボールパッド２４０（１）及び２４０（２）は、ソルダ層２３３（１）及び２３３（２）により結合する。ソルダボール２６０は、本発明によるボードオンチップパッケージを外部装置（図示せず）と結合させることができるようにボードオンチップパッケージに形成された回路配線と電気的に結合する。
ここで、基板用ソルダボールパッド２４０（１）及び２４０（２）は、酸化防止のために所定の物質で表面処理されるが、例えば、錫（Ｔｉｎ）が塗布されても良い。また、ソルダボール２６０と結合する回路配線は、酸化防止のために多様な方式で酸化処理されることができる。酸化防止のための表面処理方式としては、ＨＡＳＬ（Ｈｏｔ Ａｉｒ Ｓｏｌｄｅｒ Ｌｅｖｅｌｉｎｇ）、無電解金（Ｇｏｌｄ）メッキ、一般的にプリーフラックス（Ｐｒｅ−ｆｌｕｘ）と指称されるＯＳＰ（Ｏｒｇａｎｉｃ Ｓｏｌｄｅｒａｂｉｌｉｔｙ Ｐｒｅｓｅｒｖａｔｉｖｅ、以下'ＯＳＰ'と言う）、無電解錫、無電解銀（Ａｇ）メッキ、パラジウム（Ｐａｌｌａｄｉｕｍ：Ｐｄ）メッキ方式であることができる。
ここで、ＯＳＰ方式は、印刷回路基板パッド表面に有機物を塗布して空気と銅（Ｃｕ）表面との接触を遮断して銅の酸化を防止する役目をする。表面に塗布される有機物がフラックス（Ｆｌｕｘ）とほとんど類似している物質であるため、プリーフラックス（Ｐｒｅ−ｆｌｕｘ）処理法とも言う。ＯＳＰ方式において、有機物が印刷回路基板パッドの表面に均一に塗布されない場合、銅箔（Ｃｕ）が酸化されて両面リフローソルダリング（Ｒｅｆｌｏｗ Ｓｏｌｄｅｒｉｎｇ）の際に問題を起こすことができるので、真空包装を開封した後には迅速な処理が必要である。
以上、ボードオンチップパッケージを一般的に示した断面図を説明したが、以下では添付図面を参照して、本発明によるボードオンチップパッケージの製造方法を具体的な実施例を基準として説明する。本発明による実施例は大きく三つに区分されるが、以下で順に説明する。
図３及び図４は、本発明の好ましい第１実施例によるボードオンチップパッケージの製造方法である。段階（ａ）を参照すると、一面に薄膜の金属３１０が塗布されたキャリアフィルム（Ｃａｒｒｉｅｒ ｆｉｌｍ）３０５にドライフィルム３１５（１）および３１５（２）を塗布する。ここで、薄膜の金属３１０は、無電解メッキによりキャリアフィルム（Ｃａｒｒｉｅｒ ｆｉｌｍ）３０５に塗布されることができる。薄膜の金属３１０は、銅（Ｃｕ）であっても良いし、その厚みは３μｍ以下であっても良い。回路配線を形成する方法は、キャリアフィルム３０５にドライフィルムを積層した後、露光、現像工程を介してパターンを形成し、セミアディティブ工程（ＳＡＰ：ｓｅｍｉ ａｄｄｉｔｉｖｅ Ｐｒｏｃｅｓｓ）または修正されたセミアディティブ工程（ＭＳＡＰ：Ｍｏｄｉｆｉｅｄ ｓｅｍｉ ａｄｄｉｔｉｖｅ Ｐｒｏｃｅｓｓ）を介してパターンプレーティング（Ｐａｔｔｅｒｎ ｐｌａｔｉｎｇ）が行われることができる。
ここで、セミアディティブ工程は、シード層（ｓｅｅｄ ｌａｙｅｒ）のない原資材を用いて無電解メッキを介して銅（Ｃｕ）シード層を形成した後回路パターンを形成する工法である。すなわち、セミアディティブ法は、銅クラッド積層板の外層に位置する銅箔の表面に、メッキレジスト（ｐｌａｔｉｎｇ ｒｅｓｉｓｔ）を用いた後、露光、現像のプロセスを経て、回路を形成する部位のメッキレジストを剥離除去して外層銅箔の表面を露出させるし、回路を形成しない部位のメッキレジストのみを外層銅箔上に残留させる。そして、その表面を銅メッキすることにより、メッキレジストを剥離除去して露出させた外層銅箔の表面に銅メッキ回路層を形成して回路形状を形成する。メッキを完了した後、残留されているメッキレジストを剥離し、形成された回路の間の底部に存在している銅箔を、フラッシュエッチング（ｆｌｕｓｈ ｅｔｃｈｉｎｇ）により溶解除去してプリント配線板を完成する。このようにして、ファインピッチ回路を形成したプリント配線板を市場に提供することができる。また、銅箔層をフラッシュエッチングで除去する際、銅メッキ回路層の上端エッジ（ｅｄｇｅ）部も同時に侵食されて最終製品であるプリント配線板の回路形状が悪化されたり、回路の断面形状のアスペクト比が悪化されることを防止するために、次のような工程も行うことができる。
すなわち、このような問題点を解決するために、セミアディティブ（ｓｅｍｉ−ａｄｄｉｔｉｖｅ）法によるプリント配線板を製造するための銅メッキ回路層を付着した銅クラッド積層板は、特定のエッチング液を用いる場合、銅メッキ回路層を構成する析出銅の溶解速度（Ｖｓｐ）と外層銅箔層を構成する銅の溶解速度（Ｖｓｃ）の比であるＲｖ値＝（Ｖｓｃ／Ｖｓｐ）が１．０以上になる関係を満足する銅メッキ回路層と外層銅箔層を含むこともできる。
また、修正されたセミアディティブ工程（ＭＳＡＰ）は、最初から銅（Ｃｕ）が積層された状態で、すなわち、シード層（ｓｅｅｄ ｌａｙｅｒ）のある原資材を用いて回路パターンを形成する工法である。以後の工程は上述したセミアディティブ工程と同様である。以下ではこのような修正されたセミアディティブ工程（ＭＳＡＰ）に応じて行われるボードオンチップパッケージの製造方法を説明する。
段階（ｂ）を参照すると、ドライフィルム３１５（１）及び３１５（２）に露光及び現像作業を行って、回路配線に応ずるパターンが形成されるように回路が形成される部分のドライフィルム３１５（１）及び３１５（２）を剥離する。
段階（ｃ）を参照すると、パターンメッキ（Ｐａｔｔｅｒｎ ｐｌａｔｉｎｇ）工程を介して回路配線３２０（３）を形成する。この工程を介して微細回路配線及び半導体チップ実装のためのソルダボールパッド（Ｓｏｌｄｅｒ Ｂａｌｌ Ｐａｄ）３２０（１）及び３２０（２）を形成する。
段階（ｄ）を参照すると、パターンメッキ（Ｐａｔｔｅｒｎ ｐｌａｔｉｎｇ）工程を行った後、回路未形成部分のドライフィルム３１５（１）及び３１５（２）を剥離する。
段階（ｅ）を参照すると、ドライフィルム３１５（１）及び３１５（２）を剥離した後、回路の表面保護のためにフォトソルダレジスト（Ｐｈｏｔｏ ｓｏｌｄｅｒ ｒｅｓｉｓｔ）３２５を塗布する工程を行う。この段階で塗布されるフォトソルダレジストを上部フォトソルダレジスト３２５と称し、以後工程で塗布されるフォトソルダレシストを下部フォトソルダレジストと称する。ここで、ソルダボールパッド形成部分は半導体チップが実装される部分であるため、上部フォトソルダレジスト３２５が塗布されない。
段階（ｆ）と段階（ｇ）を参照すると、上部フォトソルダレジスト３２５の塗布の後のシード層（Ｓｅｅｄ ｌａｙｅｒ）の役目をしたソルダボールパッド形成部分の薄膜金属をエッチングした後、ソルダボールパッド３２０（１）及び３２０（２）の酸化を防止するために、錫（Ｔｉｎ）３３０（１）及び３３０（２）により表面処理することができる。以後、半導体チップの実装のためにストリップ（ｓｔｒｉｐ）の大きさで基板を切断して表面にソルダ層（ｓｏｌｄｅｒ ｌａｙｅｒ）３３３（１）及び３３３（２）を形成する。
段階（ｈ）を参照すると、半導体チップ３３５をフリップチップ方式で実装して、半導体チップ３３５の保護のための保護素材（例えば、エポキシ樹脂）３４５を用いてモールディング工程を行う。ここで、半導体チップ３３５に形成されたバンプ３４０（１）及び３４０（２）は、それぞれソルダボールパッド３２０（１）及び３２０（２）と結合する。
段階（ｉ）を参照すると、半導体チップ３３５の実装を完了し、キャリアフィルム３０５を除去した後、初期シード層（ｓｅｅｄ ｌａｙｅｒ）の役目をした回路形成部分の薄膜金属（Ｃｕ）３１０を除去する。以後、本発明によるボードオンチップパッケージを外部装置に実装するために下部回路配線３２０（３）をＯＳＰ（ｏｒｇａｎｉｃ ｓｏｌｄｅｒａｂｉｌｉｔｙ ｐｒｅｓｅｒｖａｔｉｖｅ）により表面処理し、回路配線３２０（３）のパターンに相応して回路配線３２０（３）に塗布しないように下部フォトソルダレジスト３５０を塗布する。上述したキャリアフィルム３０５は絶縁層になっても良いし、このようなキャリアフィルム３０５と、ドライフィルム３１５（１）及びと３１５（２）は、アルカリ薬品（炭酸ナトリウム：Ｎａ２ＣＯ３、炭酸カリウム：Ｋ２ＣＯ３、水酸化ナトリウム：ＮａＯＨ、水酸化カリウム：ＫＯＨ）により現像または剥離されることができる。
図５及び図６は、本発明の好ましい第２実施例による金属を用いてキャリアフィルムを形成するボードオンチップパッケージの製造方法である。上述した第１実施例との相違点を主として説明する。図５及び図６を参照すると、キャリアフィルム（Ｃａｒｒｉｅｒ ｆｉｌｍ）５０５、薄膜の金属５１０、ドライフィルム５１５（１）及び５１５（２）、ソルダボールパッド（Ｓｏｌｄｅｒ Ｂａｌｌ Ｐａｄ）５２０（１）及び５２０（２）、回路配線５２０（３）、上部フォトソルダレジスト５２５、錫（Ｔｉｎ）５３０（１）及び５３０（２）、ソルダ層（ｓｏｌｄｅｒ ｌａｙｅｒ）５３３（１）及び５３３（２）、半導体チップ５３５、半導体チップ５３５に形成されたバンプ５４０（１）及び５４０（２）、保護素材５４５、下部フォトソルダレジスト５５０が示されている。
段階（ａ）を参照すると、キャリアフィルム（Ｃａｒｒｉｅｒ ｆｉｌｍ）５０５が付着された資材のハンドリング（ｈａｎｄｌｉｎｇ）の問題を補完するために、キャリアフィルム（Ｃａｒｒｉｅｒ ｆｉｌｍ）５０５として厚い銅（Ｃｕ）を用いることができる。ここで、銅（Ｃｕ）の厚みは３０〜４０μｍであっても良いし、好ましくは、３５μｍ程度であっても良い。よって、厚い銅をキャリアフィルム（Ｃａｒｒｉｅｒ ｆｉｌｍ）５０５として用いることで、ハンドリングが容易くなるという長所がある。ここで、キャリアフィルム（Ｃａｒｒｉｅｒ ｆｉｌｍ）５０５である銅を除去する場合、選択的なエッチングのために、シード層は銅と異なる金属を用いることができる。例えば、シード層としてニッケル（Ｎｉ）またはアルミニウム（Ａｌ）を用いることができる。
図７及び図８は、本発明の好ましい第３実施例による上部フォトソルダレジストを塗布しないボードオンチップパッケージの製造方法である。上述した第２実施例との相違点を主として説明する。図７及び図８を参照すると、キャリアフィルム（Ｃａｒｒｉｅｒ ｆｉｌｍ）６０５、薄膜の金属６１０、第１ドライフィルム６１５（１）及び６１５（２）、ソルダボールパッド（Ｓｏｌｄｅｒ Ｂａｌｌ Ｐａｄ）６２０（１）及び６２０（２）、回路配線６２０（３）、第２ドライフィルム６２５、錫（Ｔｉｎ）６３０（１）及び６３０（２）、ソルダ層（ｓｏｌｄｅｒ ｌａｙｅｒ）６３３（１）及び６３３（２）、半導体チップ６３５、半導体チップ６３５に形成されたバンプ６４０（１）及び６４０（２）、保護素材６４５、下部フォトソルダレジスト６５０が示されている。
段階（ｆ）を参照すると、上部フォトソルダレジストの代わりにドライフィルムが塗布される。ここで、塗布されるドライフィルムを第２ドライフィルム６２５と称して、これと区別するために段階（ｂ）で塗布されるドライフィルムを第１ドライフィルム６１５（１）及び６１５（２）と称する。ここで、フォトソルダレジストよりドライフィルムの費用がチープであるので、上部フォトソルダレジスト塗布工程を略して第２ドライフィルム６２５を塗布することにより、原価が節減される効果がある。
段階（ｊ）を参照すると、第２ドライフィルム６２５は、半導体チップ６３５が実装される場合に剥離されて、以後段階（ｋ）で、回路配線６２０（３）の保護のために下部フォトソルダレジスト６５０が塗布される。
本発明の好ましい第３実施例によるボードオンチップパッケージに形成された下部フォトソルダレジスト６５０は、半導体チップ６３５がフリップチップ方式で実装される領域が別途に用意されて、回路配線６２０（３）に応ずるパターンが形成される。すなわち、下部フォトソルダレジスト６５０は、ボードオンチップパッケージを外部から電気的、化学的に保護することができるように、回路配線６２０（３）が外部装置（図示せず）とソルダボールにより結合することができる領域を除いてボードオンチップパッケージの一面に塗布されることができる。ここで、半導体チップ６３５が実装される領域には、ソルダボールパッド６２０（１）及び６２０（２）が形成される。また、回路配線６２０（３）は、下部フォトソルダレジスト６５０の一面、または一側に形成されて所定のパターンが形成される。ここで、ソルダボールパッド６２０（１）及び６２０（２）と回路配線６２０（３）が形成される下部フォトソルダレジスト６５０の一面は同じ面である。
ここでは、本発明の好ましい実施例を参照して説明したが、本発明が上記実施例に限らず、当該技術分野で通常の知識を持った者であれば、下記の特許請求の範囲に記載された本発明及びその均等物の思想及び領域から脱しない範囲内で本発明を多様に修正及び変更させることができるであろう。
従来技術によるボードオンチップパッケージの断面図である。 本発明の好ましい実施例によるボードオンチップパッケージの断面図である。 本発明の好ましい第１実施例によるボードオンチップパッケージの製造方法である。 本発明の好ましい第１実施例によるボードオンチップパッケージの製造方法である。 本発明の好ましい第２実施例によるボードオンチップパッケージの製造方法である。 本発明の好ましい第２実施例によるボードオンチップパッケージの製造方法である。 本発明の好ましい第３実施例によるボードオンチップパッケージの製造方法である。 本発明の好ましい第３実施例によるボードオンチップパッケージの製造方法である。
符号の説明
３０５ キャリアフィルム（Ｃａｒｒｉｅｒ ｆｉｌｍ）
３１０ 薄膜の金属
３１５（１）、３１５（２） ドライフィルム
３２０（１）、３２０（２） ソルダボールパッド（Ｓｏｌｄｅｒ Ｂａｌｌ Ｐａｄ）
３２０（３） 回路配線
３２５ 上部フォトソルダレジスト
３３０（１）、３３０（２） 錫（Ｔｉｎ）
３３５ 半導体チップ
３４０（１）、３４０（２） 半導体チップ（３３５）用バンプ
３４５ 保護素材
３５０ 下部フォトソルダレジスト

Claims (8)

  1. （ａ）一面に金属が薄膜状に形成されたキャリアフィルムにドライフィルムを塗布する段階と、
    （ｂ）前記ドライフィルムに露光及び現像工程を行って回路配線に応ずるパターンを形成した後、ソルダボールパッドと回路配線を形成する段階と、
    （ｃ）前記ドライフィルムを除去する段階と、
    （ｄ）前記ソルダボールパッドが形成された領域を除いた領域に上部フォトソルダレジストを塗布する段階と、
    （ｇ）前記ソルダレジストが塗布されなかった領域に形成された前記薄膜の金属をエッチングする段階と、
    （ｆ）前記ソルダボールパッドに半導体チップをフリップチップ方式で実装する段階と、
    （ｇ）前記半導体チップを保護素材を用いてモールディングする段階と、
    （ｈ）前記キャリアフィルム及び前記薄膜の金属を除去する段階と、
    （ｉ）前記ソルダボールパッドの下面に下部フォトソルダレジストを塗布する段階と、
    を含むボードオンチップパッケージの製造方法。
  2. （ｊ）前記ソルダボールパッドに酸化防止のための錫（Ｔｉｎ）を塗布して表面処理する段階をさらに含むことを特徴とする請求項１に記載のボードオンチップパッケージの製造方法。
  3. （ａ）一面に金属が薄膜状に形成されたキャリアフィルムに第１ドライフィルムを塗布する段階と、
    （ｂ）前記第１ドライフィルムに露光及び現像工程を行って回路配線に応ずるパターンを形成した後、ソルダボールパッドと回路配線を形成する段階と、
    （ｃ）前記第１ドライフィルムを除去する段階と、
    （ｄ）前記ソルダボールパッドが形成された領域を除いた領域に第２ドライフィルムを塗布する段階と、
    （ｅ）前記第２ドライフィルムが塗布されなかった領域に形成された前記薄膜の金属をエッチングする段階と、
    （ｆ）前記ソルダボールパッドに酸化防止のための錫（Ｔｉｎ）を塗布して表面処理する段階と、
    （ｇ）前記第２ドライフィルムを除去する段階と、
    （ｈ）前記ソルダボールパッドに半導体チップをフリップチップ方式で実装する段階と、
    （ｉ）前記半導体チップを保護素材を用いてモールディングする段階と、
    （ｊ）前記キャリアフィルム及び前記薄膜の金属を除去する段階と、
    （ｋ）前記ソルダボールパッドの下面にフォトソルダレジストを塗布する段階と、
    を含むボードオンチップパッケージの製造方法。
  4. （ｌ）前記回路配線に酸化防止のために有機物を塗布して表面処理する段階をさらに含むことを特徴とする請求項１または３に記載のボードオンチップパッケージの製造方法。
  5. 前記キャリアフィルムは絶縁層であり、前記薄膜の金属は、銅（Ｃｕ）であることを特徴とする請求項１または３に記載のボードオンチップパッケージの製造方法。
  6. 前記キャリアフィルムは銅（Ｃｕ）であり、前記薄膜の金属はニッケル（Ｎｉ）であることを特徴とする請求項１または３に記載のボードオンチップパッケージの製造方法。
  7. 前記銅（Ｃｕ）の厚みは、３０〜４０μｍであることを特徴とする請求項６に記載のボードオンチップパッケージの製造方法。
  8. 一面に所定の大きさを有するキャビティが形成されるし、回路配線に応ずるパターンが形成されたフォトソルダレジストと、
    前記フォトソルダレジストに形成された前記キャビティの中に収容されて形成されたソルダボールパッドと、
    前記ソルダボールパッドと電気的に結合するし、前記フォトソルダレジストの他面に形成された回路配線と、
    前記ソルダボールパッドにフリップチップ方式で実装された半導体チップと、
    前記半導体チップを保護するために前記半導体チップをモールディングする保護素材と、
    を含むボードオンチップパッケージ。
JP2007019272A 2006-03-10 2007-01-30 ボードオンチップパッケージ及びその製造方法 Expired - Fee Related JP4523949B2 (ja)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020060022844A KR100685177B1 (ko) 2006-03-10 2006-03-10 보드 온 칩 패키지 및 그 제조 방법

Publications (2)

Publication Number Publication Date
JP2007243163A JP2007243163A (ja) 2007-09-20
JP4523949B2 true JP4523949B2 (ja) 2010-08-11

Family

ID=38104222

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2007019272A Expired - Fee Related JP4523949B2 (ja) 2006-03-10 2007-01-30 ボードオンチップパッケージ及びその製造方法

Country Status (4)

Country Link
US (3) US7550316B2 (ja)
JP (1) JP4523949B2 (ja)
KR (1) KR100685177B1 (ja)
CN (1) CN100470745C (ja)

Families Citing this family (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7687860B2 (en) 2005-06-24 2010-03-30 Samsung Electronics Co., Ltd. Semiconductor device including impurity regions having different cross-sectional shapes
TWI367555B (en) * 2007-03-21 2012-07-01 Advanced Semiconductor Eng Conversion substrate for leadframe and the method for making the same
KR100924554B1 (ko) 2007-11-30 2009-11-02 주식회사 하이닉스반도체 플립 칩 패키지 및 이의 제조 방법
US20090170241A1 (en) * 2007-12-26 2009-07-02 Stats Chippac, Ltd. Semiconductor Device and Method of Forming the Device Using Sacrificial Carrier
KR101479506B1 (ko) 2008-06-30 2015-01-07 삼성전자주식회사 임베디드 배선 기판, 이를 포함하는 반도체 패키지 및 그제조 방법
KR101019161B1 (ko) * 2008-12-11 2011-03-04 삼성전기주식회사 패키지 기판
KR101047139B1 (ko) * 2009-11-11 2011-07-07 삼성전기주식회사 단층 보드온칩 패키지 기판 및 그 제조방법
KR101140978B1 (ko) * 2010-08-20 2012-05-03 삼성전기주식회사 인쇄회로기판의 제조방법
KR101213029B1 (ko) * 2010-12-09 2012-12-18 (주) 윈팩 반도체 패키지
DE102011000866A1 (de) * 2011-02-22 2012-08-23 Friedrich-Alexander-Universität Erlangen-Nürnberg Elektrisches Bauelement mit einer elektrischen Verbindungsanordnung und Verfahren zu dessen Herstellung
US8569808B1 (en) * 2012-04-06 2013-10-29 Taiwan Semiconductor Manufacturing Co., Ltd. Temperature stabilitized MEMS
US9721880B2 (en) * 2015-12-15 2017-08-01 Intel Corporation Integrated circuit package structures
US9646943B1 (en) 2015-12-31 2017-05-09 Taiwan Semiconductor Manufacturing Company, Ltd. Connector structure and method of forming same
CN114364157B (zh) * 2021-12-23 2023-11-10 广东德赛矽镨技术有限公司 一种带双面焊接焊盘的pcb的贴片及封装方法

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001345336A (ja) * 2000-06-02 2001-12-14 Dainippon Printing Co Ltd 半導体装置の作製方法と、それに用いられる配線部材

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3973340B2 (ja) * 1999-10-05 2007-09-12 Ｎｅｃエレクトロニクス株式会社 半導体装置、配線基板、及び、それらの製造方法
JP4683769B2 (ja) * 2001-05-31 2011-05-18 三井金属鉱業株式会社 銅メッキ回路層付銅張積層板及びその銅メッキ回路層付銅張積層板を用いたプリント配線板の製造方法
US6613606B1 (en) * 2001-09-17 2003-09-02 Magic Corporation Structure of high performance combo chip and processing method
JP4056854B2 (ja) * 2002-11-05 2008-03-05 新光電気工業株式会社 半導体装置の製造方法
KR100536315B1 (ko) * 2004-01-02 2005-12-12 삼성전기주식회사 반도체 패키지 기판 및 그 제조 방법
US7009286B1 (en) * 2004-01-15 2006-03-07 Asat Ltd. Thin leadless plastic chip carrier
KR100617585B1 (ko) * 2004-01-28 2006-09-01 주식회사 뉴프렉스 연성 인쇄회로기판의 제조방법
TWI260060B (en) * 2005-01-21 2006-08-11 Phoenix Prec Technology Corp Chip electrical connection structure and fabrication method thereof
US7339278B2 (en) * 2005-09-29 2008-03-04 United Test And Assembly Center Ltd. Cavity chip package
JP2008016508A (ja) * 2006-07-03 2008-01-24 Nec Electronics Corp 半導体装置およびその製造方法
KR101486420B1 (ko) * 2008-07-25 2015-01-26 삼성전자주식회사 칩 패키지, 이를 이용한 적층형 패키지 및 그 제조 방법

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001345336A (ja) * 2000-06-02 2001-12-14 Dainippon Printing Co Ltd 半導体装置の作製方法と、それに用いられる配線部材

Also Published As

Publication number Publication date
JP2007243163A (ja) 2007-09-20
US20090206468A1 (en) 2009-08-20
KR100685177B1 (ko) 2007-02-22
US7550316B2 (en) 2009-06-23
US8003439B2 (en) 2011-08-23
CN100470745C (zh) 2009-03-18
US20070210439A1 (en) 2007-09-13
US20110221074A1 (en) 2011-09-15
CN101034674A (zh) 2007-09-12

Similar Documents

Publication Publication Date Title
JP4523949B2 (ja) ボードオンチップパッケージ及びその製造方法
JP4658974B2 (ja) キャビティの形成された基板製造方法
KR101014228B1 (ko) 플렉시블 다층 배선기판 및 그 제조방법
US8132320B2 (en) Circuit board process
US10043726B2 (en) Embedded component substrate with a metal core layer having an open cavity and pad electrodes at the bottom of the cavity
US8383950B1 (en) Metal etch stop fabrication method and structure
JP2010287742A (ja) 配線基板の製造方法
JP2004193549A (ja) メッキ引込線なしにメッキされたパッケージ基板およびその製造方法
JP4397915B2 (ja) キャビティを備えた基板製造方法
JP4648277B2 (ja) キャビティを備えた基板の製造方法
JP4384157B2 (ja) キャビティを備えた基板の製造方法
JP4022405B2 (ja) 半導体チップ実装用回路基板
JP4029910B2 (ja) 半導体パッケ−ジの製造法及び半導体パッケ−ジ
JP4376891B2 (ja) 半導体モジュール
CN112103194A (zh) 转接基板及其制作方法、器件封装结构
US20080245551A1 (en) Circuit board structure for embedding semiconductor chip therein and method for fabricating the same
KR100974244B1 (ko) 반도체 패키지 기판 및 반도체 패키지 기판의 제조방법
JP2007059951A (ja) 半導体チップ実装用回路基板
KR100584971B1 (ko) 플립칩 패키지 기판의 제조 방법
JP4591098B2 (ja) 半導体素子搭載用基板の製造方法

Legal Events

Date Code Title Description
A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20100126

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20100202

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20100428

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20100525

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20100528

R150 Certificate of patent or registration of utility model

Free format text: JAPANESE INTERMEDIATE CODE: R150

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130604

Year of fee payment: 3

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130604

Year of fee payment: 3

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20140604

Year of fee payment: 4

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

LAPS Cancellation because of no payment of annual fees