JP4503187B2

JP4503187B2 - 自動テスト装置内でパラメトリック測定ユニットを監視及び制御する低コスト構成

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Publication number: JP4503187B2
Application number: JP2000597638A
Authority: JP
Inventors: ウォーカー，アーネスト・ピー; サーツシェヴ，ロナルド・エイ; ライアン，アラン・エム，ジュニアー; ブロム，エリック・ディー
Original assignee: Teradyne Inc
Current assignee: Teradyne Inc
Priority date: 1999-02-05
Filing date: 2000-02-03
Publication date: 2010-07-14
Anticipated expiration: 2020-02-03
Also published as: EP1157279B1; JP2002541432A; CN1339111A; WO2000046609A1; EP1157279A1; CN1248001C; DE60034435D1; DE60034435T2; KR100676192B1; US6374379B1; KR20010101971A

Description

【０００１】
発明の分野
本発明は、一般には自動テスト装置に関し、より具体的には、自動テスト装置内のパラメトリック測定ユニットを監視および制御するプログラマブル・デジタルデバイスの使用に関する。
【０００２】
背景技術
自動テスト装置（「テスタ」としても知られている）は、半導体デバイス、プリント回路基板、および他の電子構成要素やアセンブリをテストするために広く使用されている。多くのテスタ、特に半導体デバイスをテストするために使用されるテスタは「ピンスライス（pin slice）」構造を使用する。このようなテスタは一般に多数のピンスライス回路を含み、各ピンスライス回路はテスト対象デバイス（ＤＵＴ）上の別々のピンに関連づけられている。さらに、各ピンスライス回路は一般に、ＤＵＴ上でそれに関連づけられたピンにおいて信号を生成し、測定する回路を含む。
【０００３】
典型的なテスタは、各ピンが独自のピンスライス回路を有する数百から数千のピンの上で信号を生成し測定する場合がある。これは、ピンスライス回路はテスタ内で数百回または数千回反復（複製）される（duplicate）ということを意味する。したがって、テスタが面積とコストの両方の面で効率的なピンスライス回路を使用することが非常に重要である。
【０００４】
さらに、典型的なテストセッションの間に、各ピンスライス回路内で使用される１つまたはいくつかのアナログ基準電圧レベルの変更が必要になることがしばしばある。これは特に、ＤＵＴの駆動（ドライブ）レベルおよび受信レベルのパラメトリックテストを実行する場合に起きる。
【０００５】
たとえば、基準電圧レベルのシーケンスが生成され、ピンスライス回路の所定のセクションに供給される場合がある。基準電圧レベルを生成し、変更を提供するステップが長い時間を必要とする場合、全テストセッションが終了する時間は非常に長くなり、特に、数百の異なる基準電圧レベルのシーケンスを生成することが必要なテストセッションの場合に長くなる。したがって、テスタが所望の基準電圧レベルの変更を知らせ、新しい基準電圧レベルを迅速に生成することが非常に重要である。
【０００６】
しかし、ピンスライス回路はまた、高い精度で信号を生成し測定しなければならない。これは一般に、ピンスライス回路によって生成または測定された信号レベルの精度がよくない場合、テスト結果の精度に影響を与えるためである。特に、ピンスライス回路がパラメトリックテストの間に安定した電圧レベルと電流レベルを生成することが非常に重要である。さらに、ピンスライス回路は、テストされている半導体デバイスとコンパチブル（両立する）レベルで信号を生成し測定できなければならない。
【０００７】
これらの要件を満足させる１つの方法は、異なる構成要素技術の組合せを使用してピンスライス回路を設計することである。たとえば、ピンスライス回路はＣＭＯＳ構成要素技術およびバイポーラ構成要素技術の組合せを使用して設計されてきた。
【０００８】
主に、ＣＭＯＳ構成要素の電力要件は低いという理由のために、ＣＭＯＳはコンピュータおよび電子デバイスの多くの設計者が選択する技術となっている。その結果、ＣＭＯＳ構成要素は広く入手可能で、比較的安くなっている。さらに、コンピュータおよび電子デバイスをより高速に、より小さく作成したいという理由のために、ＣＭＯＳ構成要素の大きさは長年の間に大幅に小さくなった。したがって、ピンスライス回路の部分は、回路をより安いコストで、かつよりコンパクトに作成しようという努力の中で、ＣＭＯＳ技術を使用して設計されている。
【０００９】
しかし、ＣＭＯＳ技術を使用して回路を設計することの１つの欠点は、タイミング特性が不安定で予測できない可能性があるということである。たとえば、同じＣＭＯＳ回路でも、タイミング特性は構成要素によって変化することが発見されている。
【００１０】
さらに、ＣＭＯＳ構成要素のタイミング特性は温度と共に変化することも発見されている。たとえば、ＣＭＯＳ構成要素によって処理される信号の周波数が増加すると、ＣＭＯＳ構成要素の電力要件も一般に増大し、構成要素を加熱させる。この温度の上昇はＣＭＯＳ構成要素を介した伝搬遅延に影響を与える可能性がある。
【００１１】
一般に、大抵のコンピュータおよび電子デバイス内のＣＭＯＳ回路は、通常は内部クロックと同期化されているため、ＣＭＯＳ技術のこの欠点がこれらのデバイスの性能に重大な影響を与えることはほとんどない。このような同期設計技法はしばしば、電子回路の安定性と予測可能性を強化するために使用される。
【００１２】
ピンスライス回路の一部はテスタ内のクロックと同期化できるが、ピンスライス回路の他の部分のタイミングが同じように同期化できるわけではない。たとえば、ピンスライス回路がＤＵＴのピンにおいて信号を生成し、そして測定する時間は、通常はＤＵＴによって決定されるのであり、テスタ内のクロックによって決定されるわけではない。
【００１３】
したがって、ＣＭＯＳ技術を使用してピンスライス回路内のタイミング信号を生成する回路を実装するには、一般には、補償技法を使用してＣＭＯＳ回路のタイミング特性を向上させなければならない。このような補償技法は、米国マサチューセッツ、ボストンのＴＥＲＡＤＹＮＥ（登録商標）Ｉｎｃ．に譲渡された、米国特許出願番号第０８／５１０，０７９号に説明されている。
【００１４】
ピンスライス回路の信号生成部分を実装するためにＣＭＯＳ技術を使用しない場合がある別の理由は、ＣＭＯＳ回路は一般に低い駆動機能（ドライブ能力）を有するということである。
【００１５】
これらの理由により、しばしば、バイポーラ技術を使用して従来のテスタ内のピンスライス回路の信号生成部分および測定部分を実装する。バイポーラ技術で作成された回路のタイミング特性は一般に、ＣＭＯＳ回路よりも安定しており、予測可能である。さらに、バイポーラ回路はＣＭＯＳ回路よりも高い電力レベルで信号を駆動し、測定することが可能である。
【００１６】
このような従来のテスタ１００が図１に示されている。テスタ１００は特殊用途コンピュータ（図示せず）を含むテストシステム・コントローラ１１０と、テスト結果、およびテスタ１００を制御するために必要な情報を格納するメモリ１２４を含む。テストシステム・コントローラ１１０およびメモリ１２４の両方は通常、ＣＭＯＳ技術を使用して実装される。これは、テストシステム・コントローラ１１０およびメモリ１２４が、典型的にはテストシステム・クロックと同期化されているためである。さらに、テストシステム・コントローラ１１０とメモリ１２４のどちらも、高い電力レベルを伴う信号をドライブ（駆動）またはレシーブ（受信）することを要求されない。
【００１７】
テスタ１００はまた多数のピンスライス回路１１４を含み、多数のピンスライス回路１１４は、ＤＵＴ１１２の別々のピンにおいて信号を生成して測定し、ＤＵＴはディスクリートな１つの半導体デバイスである場合もあり、半導体ウェハ上の複数のダイ（ダイス）のうち１つである場合もある。
【００１８】
各ピンスライス回路１１４は、典型的には、ＣＭＯＳ技術またはバイポーラ技術のいずれかを使用して実装される部分を有する。たとえば、ピンスライス回路１１４は、ＣＭＯＳ技術を使用して実装される場合のあるタイミングジェネレータ１１６を含む。この場合、上記の補償技法は、典型的には、ＣＭＯＳ回路のタイミング特性を改善するために使用される。タイミングジェネレータ１１６はテストシステム・コントローラ１１０からのコマンドに応答してタイミング信号を生成し、ドライバ／レシーバ・チャネル１１８がＤＵＴ１１２のピンにおいてデジタル信号を駆動または測定する時を決定する。
【００１９】
ピンスライス回路１１４の中のドライバ／レシーバ・チャネル１１８は典型的には、バイポーラ技術を使用して実装される。これによって、ドライバ／レシーバ・チャネル１１８が正しい時間にＤＵＴ１１２のピンにおいてデジタル信号を駆動し測定する機能を有するようになる。
【００２０】
テストシステム・コントローラ１１０がピンスライス回路１１４を制御するために使用する２種類の情報は、ドライバ／レシーバ・チャネル１１８がＤＵＴ１１２に供給すべき論理ハイレベルの値および論理ローレベルの値、および、ドライバ／レシーバ・チャネル１１８が正しく機能しているＤＵＴ１１２から受けとるべき論理ハイレベルの値および論理ローレベルの値を示す。
【００２１】
特に、ピンスライス回路１１４は、典型的には個別の（ディスクリートな）アナログ回路を使用して実装される基準電圧１２２を含む。基準電圧１２２は多数の基準電圧をドライバ／レシーバ・チャネル１１８に供給する。したがって、テストシステム・コントローラ１１０は、論理ハイレベルおよび論理ローレベルとして使用する基準電圧を示す情報をドライバ／レシーバ・チャネル１１８に供給する。
【００２２】
ピンスライス回路１１４は、また、典型的にはバイポーラ技術および別個のアナログ回路を使用して実装されるパラメトリック測定ユニット（ＰＭＵ）１２０を含む。ドライバ／レシーバ・チャネル１１８はデジタル信号を生成して、測定するが、ＰＭＵ１２０はＤＣレベルを生成して、測定する。
【００２３】
基準電圧１２２は、また、多数の基準電圧をＰＭＵ１２０に供給する。したがって、テストシステム・コントローラ１１０はＤＵＴ１１２のピンにおいて、ＤＣレベルを生成し、測定する時に使用する基準電圧を示す情報をＰＭＵ１２０に供給する。
【００２４】
さらに、パラメトリックテストの間に安定した電圧レベルと電流レベルを生成するために、ＰＭＵ１２０は典型的には個別のアナログ回路（図示せず）を含んで、電圧レベルと電流レベルのフィードバック制御を提供する。
【００２５】
典型的なテスト構成では、一度に起動するのはピンスライス回路１１４の中のドライバ／レシーバ・チャネル１１８またはＰＭＵ１２０のいずれかのみである。したがって、通常はスイッチまたはリレー（図示せず）を使用して、ドライバ／レシーバ・チャネル１１８とＰＭＵ１２０を相互に分離している。
【００２６】
発明者らは、ピンスライス回路のサイズおよびコストの大部分は、回路内に使用されている個別のアナログ回路が原因であることを理解した。テスタは何千ものピンスライス回路を含む場合があり、使用される別個のアナログ回路の量を低減すると、テスタのサイズおよびコストに大きな影響を与える可能性がある。
【００２７】
さらに本発明者らは、ピンスライス回路のサイズおよびコストの別の大部分は、回路内で使用されるＩＣのサイズに起因することを理解した。
したがって、サイズおよびコストが低減され、電子デバイスまたはアセンブリを正常にテストできるテスタを有することが望ましい。また、ピンスライス構成を使用して設計されたテスタで、低減されたサイズおよびコストを達成することが望ましい。
【００２８】
発明の概要
上記の背景を考えると、本発明の目的はテスタのサイズおよびコストを低減することである。
【００２９】
本発明の別の目的は、低コストのＣＭＯＳ技術を使用して実装されるピンスライス回路の量を増加することである。
本発明のさらに別の目的は、ピンスライス回路内で使用されるＩＣのサイズを低減することである。
【００３０】
上記の目的および他の目的は、テスタに多数のピンスライス回路を提供することによって達成され、各ピンスライス回路がＣＭＯＳ技術を使用して実装される回路，およびバイポーラ技術を使用して実装される回路を含む。好ましい実施形態では、ＣＭＯＳ回路は多数のデジタル・シグマデルタ変調器を含み、各デジタル・シグマデルタ変調器はアナログ基準電圧レベルのシーケンスを表すビットストリームを生成し、さらに、バイポーラ回路は複数のデジタル・シグマデルタ復号器（デコーダ）を含み、各デジタル・シグマデルタ復号器は各デジタル・シグマデルタ変調器からビットストリームを受けとり、そのビットストリームをアナログ基準電圧レベルのシーケンスに変換する。アナログ基準電圧レベルの各シーケンスは次いで、ドライバ／レシーバ・チャネルおよび／またはパラメトリック測定ユニットなどの回路に供給される。
【００３１】
１つの特徴によれば、デジタル・シグマデルタ変調器回路は多数のビットストリームを限定された数のライン（line）に組み合わせる回路を含む。本発明の別の特徴によれば、デジタル・シグマデルタ復号器回路は、限定された数のラインから多数のビットストリームを分離する回路を含む。
【００３２】
別の実施形態では、シリアル・ビットストリームが集積回路チップに供給される。次に、集積回路チップ上の回路を使用してシリアル・ビットストリームを複数の分離されたビットストリームに分離する。分離されたビットストリームは、次いで、集積回路チップ内でドライバ／レシーバ回路のためにアナログ基準レベルを生成するために使用される。
【００３３】
１つの特徴によれば、集積回路チップはバイポーラ技術を使用して実装される。
さらに別の実施形態では、半導体ウェハに複数のダイ（die）が提供される。次に、このダイは集積回路チップの中に実装されたドライバ／レシーバ回路を使用してテストされ、これによって良品のダイを識別する。良品のダイは次いでパッケージ化（package）される。
【００３４】
１つの特徴によれば、ドライバ／レシーバ回路にデジタル・ビットストリームから生成された基準レベルが供給される。
さらに別の実施形態では、バイポーラ回路はパラメトリック測定ユニットを含み、ＤＣ電圧レベルとＤＣ電流レベルを生成し測定する。さらに、ＣＭＯＳ回路はデジタル信号処理デバイスを含み、ＤＣ電圧レベルとＤＣ電流レベルの生成を監視し制御する。
【００３５】
１つの特徴によれば、パラメトリック測定ユニットは低電流セクションおよび高電流セクションを含み、その両方が、デジタル信号処理デバイスによって選択的に監視され制御される。
【００３６】
別の特徴によれば、パラメトリック測定ユニットによって使用される基準レベルは、デジタル・シグマデルタ変調器およびデジタル・シグマデルタ復号器によって供給される。
【００３７】
さらに別の実施形態では、パラメトリック測定ユニットによって使用される基準レベルは、デジタル信号処理デバイスによって制御されるＤ／Ａコンバータによって供給される。
【００３８】
さらに別の特徴によれば、デジタル信号処理デバイスはデジタル・シグマデルタ変調器への入力を制御することによって、パラメトリック測定ユニットの低電流セクションおよび高電流セクションを制御する。
【００３９】
さらに別の特徴によれば、デジタル信号処理デバイスは、パラメトリック測定ユニット内に含まれるドライバへの入力を制御することによって、パラメトリック測定ユニットの低電流セクションおよび高電流セクションを制御する。
【００４０】
さらなる目的および利点は、以後の説明および図面を考察することから明らかになるであろう。
【００４１】
好適な実施の形態の説明
図２Ａは、本発明によるピンスライス回路２１４の部分構成図を示す。ピンスライス回路２１４は、図１に示されたテスタ１００などの、ピンスライス構造を使用するテスタに組み込まれることを目的としている。
【００４２】
したがって、ピンスライス回路２１４は、通常はテスタの中で少なくとも数百回、可能性としては数千回繰り返される（複製される）。さらに、ピンスライス回路２１４の各反復は、通常は図１に示されたＤＵＴ１１２などのテスト対象デバイス（ＤＵＴ）の別々のピンにおいて信号およびレベルを生成し、測定するために使用される。
【００４３】
ピンスライス回路２１４は、通常は、テスタ内で多くの回数反復されるため、ピンスライス回路２１４のサイズおよびコストを可能な限り低減しようとする強い経済的な動機がある。しかし、ピンスライス回路２１４のサイズおよびコストは、ピンスライス回路２１４によって生成され、測定される信号の精度に悪影響を与えない方法で低減されなければならない。
【００４４】
この理由のために、ピンスライス回路２１４は、好ましくは、回路技術の組合せを使用して実装される。特に、ピンスライス回路２１４は、ＣＭＯＳ技術を使用して実装される部分２４０、およびバイポーラ技術を使用して実装される部分２４２を含む。一般に、ＣＭＯＳ技術を使用して実装される回路は、比較的コンパクト、低コスト、低電力で作成することが可能である。さらに、バイポーラ技術を使用して実装される回路は一般に、優れたタイミング特性および駆動機能を有する。たとえば、エミッタ結合論理（ＥＣＬ）は、ほとんどのピンスライス回路用途が必要とする速度と駆動を提供する。この方法で、ピンスライス回路２１４のサイズおよびコストを低減し、しかも生成され、測定された信号の精度を高いレベルに維持することが可能になる。
【００４５】
ＣＭＯＳ部分２４０はタイミングジェネレータ２１６のいくつかのコピーを含み、一般的には、テストサイクルの開始後に、プログラミングされた時間量においてタイミング信号または「エッジ」を生成する。各タイミングジェネレータ２１６は特定の機能を実行するためにテストシステム・コントローラ（たとえば図１に示されたテストシステム・コントローラ１１０）によって制御される可能性があるので、タイミングジェネレータ２１６はいくつかのコピーがある。
【００４６】
たとえば、１つのタイミングジェネレータはテスト信号の生成を開始するように制御される可能性があり、他のタイミングジェネレータはテスト信号の生成を停止するように制御される可能性がある。同様に、さらに別のタイミングジェネレータは、受信した信号の測定を開始するように制御される可能性があり、さらに別のタイミングジェネレータは、信号の測定を停止するように制御される可能性がある。
【００４７】
ＣＭＯＳ部分２４０は、また、デジタル・シグマデルタ変調器（Ｄ^ΣΔ ^M）回路２２６を含み、これもテストシステム・コントローラ１１０によって制御され、好ましくはピンスライス回路２１４によって使用される一連の基準電圧に関するデータを生成するために使用される。Ｄ^ΣΔ ^M回路２２６を使用して基準電圧を生成する新しい方法は、次に詳細に説明する。
【００４８】
ＣＭＯＳ部分２４０は、また、プログラマブルデジタル信号プロセッサ２８４、リード／ライト（読出し／書込み）メモリ２８５、およびアナログーデジタルコンバータ（Ａ／Ｄ）チャネル２８６ａと２８６ｂを含む、デジタル信号処理デバイス２８０を含む。デジタル信号処理デバイス２８０によって実行される機能には、バイポーラ部分２４２の中のパラメトリック測定ユニット（ＰＭＵ）２２０によって生成されるＤＣ電圧レベルとＤＣ電流レベルを監視することが含まれる。デバイス２８０は次いで、Ｄ^ΣΔ ^M回路２２６と協動してＤＣレベルを制御し、ＰＭＵ２２０が非常に安定したＤＣ電圧レベルおよびＤＣ電流レベルを生成するようにする。Ｄ^ΣΔ ^M回路２２６とデバイス２８０とを協動させる新しい方法も以下に詳細に説明する。
【００４９】
図２Ｂに示された本発明のさらに別の実施形態によれば、Ｄ―Ａコンバータチャネル２８７ａと２８７ｂは、図２ＡのＤ^ΣΔ ^M回路２２６ではなく、ＣＭＯＳ部分２４０の中に含まれる。この、デジタル信号処理デバイス２８０を使用して、ＰＭＵ２２０によって生成されたＤＣレベルを制御する別法も、図２Ｂおよび図３Ｂを参照して以下に詳細に説明する。
【００５０】
ＣＭＯＳ部分２４０は、テスタの内部にあるクロック（図示せず）に同期化できるシーケンシャルな部分を伴う回路（図示せず）を含む場合がある。たとえば、タイミングジェネレータ２１６、Ｄ^ΣΔ ^M回路２２６、およびデジタル信号処理デバイス２８０は、典型的にはテスト装置の内部クロックと同期化できる回路（図示せず）を含む。この理由のために、ピンスライス回路２１４のＣＭＯＳ部分２４０の中にあるこの回路は、通常は、ＣＭＯＳ回路のタイミング特性の変動によって重大な影響を受けることはない。これらのタイミング特性の変動は、ピンスライス回路２１４の温度の変化、ピンスライス回路２１４によって処理される信号の周波数の変化などの要因によって生じる場合がある。
【００５１】
しかし、ＣＭＯＳ部分２４０はまた、テスト装置の内部クロックと同様には同期化できない回路（図示せず）を含む場合がある。たとえば、タイミングジェネレータ２１６は一般には、テスト装置の内部クロックによって決定される時間だけではなく、ＤＵＴのタイミングによって示される時間にもエッジを生成するように求められる。この理由のために、好ましくは補償技法がタイミングジェネレータ２１６の中で使用されて、ＣＭＯＳ回路のタイミング特性を改善する。このようにして、タイミングジェネレータ２１６、Ｄ^ΣΔ ^M回路２２６、およびデジタル信号処理デバイス２８０は、ＣＭＯＳ部分２４０のタイミング特性の変動によって重大な影響を受けることなく、ピンスライス回路２１４のＣＭＯＳ部分２４０の低減されたサイズ、コスト、電力という利点を得ることが可能である。
【００５２】
ピンスライス回路２１４のバイポーラ部分２４２は、ドライバ／レシーバ・チャネル２１８、パラメトリック測定ユニット（ＰＭＵ）２２０、および好ましくはデジタル・シグマデルタ復号器（Ｄ^ΣΔＤ）回路２２８を含む。
【００５３】
ＣＭＯＳ部分２４０の中のタイミングジェネレータ２１６によって生成されるエッジは、バイポーラ部分２４２の中のドライバ／レシーバ・チャネル２１８に供給される。ドライバ／レシーバ・チャネル２１８はＤＵＴ１１２のピンにおいてデジタル信号およびレベルを生成し、測定するために必要なドライバおよびコンパレータ回路（図示せず）を含む。
【００５４】
同様に、図２Ａの好ましい実施形態において、ＣＭＯＳ部分２４０の中のＤ^ΣΔ ^M回路２２６によって生成されたデータは、バイポーラ部分２４２の中のＤ^ΣΔＤ回路２２８に供給される。上記のように、このデータはピンスライス回路２１４によって使用される基準電圧に関連する。
【００５５】
さらに、Ｄ^ΣΔ ^M回路２２６によって生成されたデータは、好ましくはシリアル・ビットストリームの形態である。これは、ピンスライス回路２１４のＣＭＯＳ部分２４０およびバイポーラ部分２４２が、好ましくはカスタムＩＣとして実装されているためであり、本発明者らは、カスタムＩＣのコストはＩＣ上のピンの数を最小にすることにより低減できることを理解した。したがって、Ｄ^ΣΔ ^M回路２２６は、１ビット幅のライン２４４を使用して、データをＤ^ΣΔＤ回路２２８に渡すため、ＣＭＯＳ部分２４０を実装するＩＣ上に１つの出力パッド（図示せず）しか必要とせず、バイポーラ部分を実装する別のＩＣ上にも１つの入力パッド（図示せず）しか必要としない。
【００５６】
Ｄ^ΣΔＤ回路２２８は、ライン２４４上でＤ^ΣΔ ^M回路２２６によって供給されたデータを使用して、ドライバ／レシーバ・チャネル２１８およびＰＭＵ２２０に多数の基準電圧を供給する。ドライバ／レシーバ・チャネル２１８は、ＤＵＴ１１２のピンにおいてデジタル信号を生成または測定する時に、これらの基準電圧から選択された一部を、論理ハイレベルおよび論理ローレベルとして使用する。
【００５７】
Ｄ^ΣΔＤ回路２２８は、好ましくは２０個の、多数の基準電圧をドライバ／レシーバ・チャネル２１８に供給する。これは、ピンスライス回路２１４が典型的には、１０個の基準電圧が各チャネルに供給されるデュアルチャネル構成で実装されているためである。さらに、ピンスライス回路２１４は典型的には、異なる論理レベルに従って動作する可能性のある異なる技術を使用して実装された半導体デバイスをテストするために使用される。テストシステム・コントローラ１１０は、異なるＤＵＴ技術に関して論理ハイレベルおよび論理ローレベルとして使用される基準電圧を示す制御信号を、ドライバ／レシーバ・チャネル２１８に送る。
【００５８】
ＰＭＵ２２０は、また、Ｄ^ΣΔＤ回路２２８によって生成される基準電圧から選択された一部を使用する。ドライバ／レシーバ・チャネル２１８は基準電圧を使用して、デジタル信号に関する論理ハイレベルおよび論理ローレベルを定義するのに対し、ＰＭＵ２２０は基準電圧を使用して、ＤＵＴ１１２のピンにおいてＤＣレベルを生成し、測定する。テストシステム・コントローラ１１０は、要求されるＤＣレベルを生成し、測定する時に使用される基準電圧を示す制御信号をＰＭＵ２２０に送る。
【００５９】
図２Ａおよび図２Ｂは、ドライバ／レシーバ・チャネル２１８の出力とＰＭＵ２２０の出力が、同じラインを使用してＤＵＴ１１２のピンへ信号およびレベルを供給することを示しているが、これらのうち一度に起動できるのは１つのみであり、実際にはラインの競合はないことを理解されたい。したがって、テストシステム・コントローラ１１０は、好ましくは、スイッチまたはリレー（図示せず）を制御して、テストの間、ドライバ／レシーバ・チャネル２１８およびＰＭＵ２２０を互いに分離する。
【００６０】
ＰＭＵ２２０はまた、生成したＤＣレベルの表示を、ライン２８３および２８８上のデジタル信号処理デバイス２８０へ提供する。特に、ライン２８３はＡ／Ｄチャネル２８６ａの入力に、ライン２８８はＡ／Ｄチャネル２８６ｂの入力にそれぞれ接続する。Ａ／Ｄチャネル２８６ａおよび２８６ｂは次いで、ＤＣ表示をデジタル形式に変換し、これによってプロセッサ２８４がＤＣ電圧値とＤＣ電流値を読み込んで監視することを可能にする。Ａ／Ｄチャネル２８６ａおよび２８６ｂ（図示せず）の中に含まれる１６ビットのＡ／Ｄコンバータ（図示せず）が、プロセッサ２８４がＤＣ値を監視するために十分な分解能を提供すると考えられる。
【００６１】
さらに、プロセッサ２８４は監視されたＤＣ値を、メモリ２８５内に格納され得る所望のＤＣ値と比較する。プロセッサ２８４が、監視されたＤＣ値が所望のＤＣ値に一致しないと認識した場合、プロセッサ２８４はＰＭＵ２２０の選択された実施形態に応じて、訂正動作を実行し得る。たとえば、プロセッサ２８４はテストシステム・コントローラ１１０に、Ｄ^ΣΔ ^M回路２２６に供給された制御信号を修正し、ＰＭＵ２２０に供給された基準電圧のうち選択された一部を調整するように命令することが可能である。別法としては、プロセッサ２８４はデジタル制御バス２９９上でＤ^ΣΔ ^M回路２２６を直接制御する場合もある。図２Ｂおよび図３Ｂの、本発明の代替の実施形態では、プロセッサ２８４は、図２ＢのＤ／Ａチャネル２８７ａおよび２８７ｂを使用してＰＭＵ２２０に供給されたドライブデータのレベルを修正する場合もある。デジタル信号処理デバイス２８０を使用して、ＰＭＵ２２０によって生成されたＤＣレベルを制御するこれらの代替の方法は、以下で図３Ａから図３Ｃに関してさらに詳細に説明する。
【００６２】
図３Ａは、Ｄ^ΣΔ ^M回路２２６、Ｄ^ΣΔＤ回路２２８、およびＰＭＵ２２０の詳細な図を示す。
Ｄ^ΣΔ ^M回路２２６は、多数のＤ^ΣΔ ^M３３０を含む。当業者には知られているように、Ｄ^ΣΔ ^Mは、デジタル回路で実装でき、高い分解能のデジタル入力信号を再量子化するために使用される、簡単で非常に非線型的なアルゴリズムであるので、高いサンプリングレートで忠実性をほとんど損失しない、低い分解能数として入力信号を表す。Ｄ^ΣΔ ^Mが本発明で使用される１つの理由は、これらが、知られた技法を使用して、ピンスライス回路２１４のＣＭＯＳ部分２４０の中の他の回路と容易に統合できるためである。
【００６３】
１ビットのＤ／Ａコンバータなど、低い分解能であり、高速度のデジタルーアナログ（Ｄ／Ａ）コンバータ３３５（図３Ａを参照のこと）を使用して、ドライバ／レシーバ・チャネル２１８およびＰＭＵ２２０によって使用される多数の基準電圧を再生することが可能である。これらのＤ／Ａコンバータは、バイポーラ製法でも最小の面積で容易に作成できる。したがって、このように高い分解能デジタル入力信号を低い分解能で表現することは、ピンスライス回路２１４のバイポーラ部分２４２において多数の、アナログに切り換えられた基準電圧を再生する、面積もコストも効率的な方法を導く。
【００６４】
図３Ａに示された例示としての実施形態では、多数のＤ^ΣΔ ^M３３０がＤ^ΣΔ ^M回路２２６の中に示されている。これはＰＭＵ２２０が、ＤＣレベルをＤＵＴ１１２に提供するドライバ回路３９２および３９３と共に示されているからである。ドライバ回路３９２は、選択された論理ハイ電圧Ｖ_R1に適合するＤＣレベルをＤＵＴ１１２に提供する。同様に、ドライバ回路３９３は、選択された論理ハイ閾値電圧Ｖ_R2に適合するＤＣレベルをＤＵＴ１１２に供給する。したがって、多数のＤ^ΣΔ ^M３３０は、基準電圧Ｖ_R1およびＶ_R2を生成するために使用される。
【００６５】
Ｄ^ΣΔ ^M回路２２６の中のＤ^ΣΔ ^M３３０の数は、Ｄ^ΣΔＤ回路２２８によって供給される基準電圧の数に等しいことを理解されたい。好ましい実施形態では、Ｄ^ΣΔＤ回路２２８は２０個の基準電圧（Ｖ_R1〜Ｖ_R20）を供給するので、Ｄ^ΣΔ ^M回路２２６は、好ましくは２０個のＤ^ΣΔ ^M３３０を含む。
【００６６】
各Ｄ^ΣΔ ^M３３０は入力として、テストシステム・コントローラ１１０によって供給された、スイッチングされた（切り換えられた）一定値のシーケンスを受け入れる。各一定値は所定の期間に渡って、変調器３３０に関連する基準電圧出力Ｖ_R1、Ｖ_R2・・・またはＶ_R20における、望ましいＤＣレベルに対応する。Ｄ^ΣΔ ^M３３０の入力において一定値を変更すると、Ｄ^ΣΔ ^M３３０によって供給される数が変更される。これらの数は次いで復号化（デコード）され、アナログレベルに変換され、Ｄ^ΣΔＤ回路２２８内で濾波され、その結果、Ｄ^ΣΔＤ回路２２８の出力において新しいＤＣレベルが生じる。Ｄ^ΣΔＤ回路２２８の各出力は、ドライバ／レシーバ・チャネル２１８またはＰＭＵ２２０のいずれかにおいて、割り当てられた電圧基準入力にワイヤ接続（配線）される。この方法で、基準電圧を、テストシステム・コントローラ１１０のプログラミングの間、テスタのオペレータが指定することが可能である。
【００６７】
各Ｄ^ΣΔ ^M３３０の入力における一定値のシーケンスは次いでサンプリングされ、知られた技法を使用してＤ^ΣΔ ^M３３０によって、オーバサンプリングされたノイズシェープ・パルス密度変調（ＯＮＰＤＭ：over-sampled, noise shaped, pulse-density-modulated）出力信号に変換され、この信号は好ましくは、オーバサンプリングクロック（図示せず）の周波数で、１ビット幅の出力ストリームである。一般には、Ｄ^ΣΔ ^Mによって生成されたＯＮＰＤＭ信号は、所与の期間に渡ってＯＮＰＤＭ信号内のデジタルパルスの平均密度が、同じ期間に渡るＤ^ΣΔ ^Mの入力における平均値（mean value）に等しいという特徴がある。したがって、Ｄ^ΣΔ ^M３３０は、その入力において一定値に等しい平均パルス密度を伴うＯＮＰＤＭ出力信号を生成する。
【００６８】
さらに、各Ｄ^ΣΔ ^M３３０は、所望によりアナログに切り換えられた基準電圧の高分解能のデジタル表現をサンプリングし、その出力において、入力信号のナイキストサンプリング周波数の何倍ものレートで、オーバサンプリングされたノイズシェープ低分解能デジタルビットストリームを供給する。これは、再量子化の間に生成されたノイズのほとんどは、出力サンプルレートが増大するとアナログ低域フィルタ３３８の通過帯域以上の周波数内に含まれるようになるためである（図３Ａを参照のこと）。スペクトラム上、高い周波数に形成される再量子化ノイズ電力が多いほど、アナログ低域フィルタ３３８の出力で現れるノイズは少ない。ノイズが周波数スペクトラムのより望ましい部分に移動されている高いレート出力データストリームを生成する方法は、一般には「ノイズシェープ、オーバサンプリング」として知られている。
【００６９】
好ましい実施形態では、各Ｄ^ΣΔ ^M３３０は、５ＭＨｚのサンプリングレートで出力サンプルを生成し、これは、２．５ＭＨｚのナイキスト限界まで信号周波数の表現を可能にする。アナログ低域フィルタ３３８が、１０ｋＨｚの後、急激にロールオフする通過帯域のために設計されている場合、オーバサンプリングされた帯域幅とアナログ出力帯域幅の比は２５０対１になり、これは、所望のノイズレベルを伴うアナログ出力信号を供給するために十分であると考えられる。
【００７０】
上記のように、カスタムＩＣのコストは、ＩＣ上のピンの数を最小にすることによって低減することが可能である。このため、Ｄ^ΣΔ ^M３３０によって生成されるＯＮＰＤＭ出力はマルチプレクサ３３２に供給され、マルチプレクサ３３２はＤ^ΣΔ ^M３３０からの出力の、時間多重化したシーケンスを１ビット幅のライン２４４上に生成する。
【００７１】
特に、Ｄ^ΣΔ ^M３３０は好ましくは、入力において値を同期的にサンプリングする。その結果、各Ｄ^ΣΔ ^M３３０によって生成された出力ストリーム内のビットは、同期的な方法でマルチプレクサ３３２の入力に供給される。さらに、マルチプレクサ３３２の入力は、カウンタ３３４によってシーケンシャルに選択される。この方法で、Ｄ^ΣΔ ^M３３０によって生成された出力ストリーム内のビットは、シーケンシャルな方法で１ビット幅のライン２４４上に配列される。
【００７２】
上記のように、Ｄ^ΣΔ ^M回路２２６は、好ましくは２０個のＤ^ΣΔ ^M３３０を含む。これは、マルチプレクサ３３２が、好ましくは２０個の入力を有して、ライン２４４上の２０個のＰＤＭ出力を組み合わせるということである。さらに、マルチプレクサ３３２の２０個の入力は、カウンタ３３４によってシーケンシャルに選択される。この方法で、２０個のＤ^ΣΔ ^M３３０によって生成された出力ストリーム内のビットは、シーケンシャルにライン２４４に出される。
【００７３】
テストシステム・コントローラ１１０は、Ｄ^ΣΔ ^M３３０およびカウンタ３３４を制御し、新しい２０個のビットの組がマルチプレクサ３３２の入力において使用可能になった時のみ、カウンタ３３４が全サイクルをカウントするようにプログラミングされる。したがって、カウンタ３３４のクロック周波数は、Ｄ^ΣΔ ^M３３０のサンプリングレートの２０（２０）倍でなければならない。すなわち、５ＭＨｚという好適サンプリング周波数を使用すると、カウンタ３３４のクロック周波数は１００ＭＨｚでなければならないことを意味する。
【００７４】
ライン２４４上の組み合わされた出力ストリームは次いで、Ｄ^ΣΔＤ回路２２８に含まれるシフトレジスタ３３７に供給される。シフトレジスタ３３７は、２０個のＤ^ΣΔ ^M３３０によって生成された出力ストリームを、ライン２４４上の組み合わされた出力ストリームから分離するために使用される。さらに、テストシステム・コントローラ１１０は、ライン３６２上のクロック信号およびライン３６４上の同期信号をシフトレジスタ３３７に供給することを制御するようにプログラミングされる。
【００７５】
特に、ライン３６２上のシフトレジスタ３３７に供給されるクロック信号の周波数は、カウンタ３３４のクロック周波数に等しくなければならない。たとえば、カウンタ３３４に供給される１００ＭＨｚクロックによって、マルチプレクサ３３２が１００ＭＨｚの周波数でライン２４４上にビットストリームを生成させる。これは、シフトレジスタ３３７も、２０個のビットを一度に２０個のレジスタ３３６にシフトするために、１００ＭＨｚレートでクロックされていなければならないことを意味する。さらに、新しい２０個のビットの組がレジスタ３３６の中で使用可能になるといつでも、レジスタ３３６の出力が使用可能（イネーブル）になり、２０個のデータパルスは２０個の同一の同期化ゲート３３９に同時に供給される。この方法で、各ゲート３３９に、各Ｄ^ΣΔ ^M３３０によって生成されたビットストリームが供給される。
【００７６】
テストシステム・コントローラ１１０は、各ゲート３３９に、ライン３６６のウィンドウ信号を供給する。ウィンドウ信号は好ましくは、エッジタイミング精度を最大にするための差分信号である。このために、ライン３６６は、２ビット幅のラインとして示されている。さらに、ウィンドウ信号はゲート３３９と共に使用され、データパルスの幅を制御し、また、セトリング時間（settling time）がデータパルス幅に影響を与えないように、各ストリーム内のデータパルスの間隔を十分に広くする。
【００７７】
次に、ゲート３３９はデータストリームを各Ｄ／Ａコンバータ３３５に供給する。Ｄ／Ａコンバータ３３５は、デジタル数を、所望のＤＣレベルのノイズが含まれるバージョンに変換する。Ｄ／Ａコンバータ３３５のアナログ出力は次いで、アナログ低域フィルタ３３８によって低域濾波され、これによってノイズのほとんどを除去する。低い分解能のＤ／Ａコンバータ３３５およびアナログフィルタ３３８の具体的な実装は、本発明には重要でないことに注意されたい。
【００７８】
フィルタ３３８によって生成される基準電圧Ｖ_R1からＶ_R20は、次いでＰＭＵ２２０に含まれる選択回路３９６に供給される。テストシステム・コントローラ１１０は、選択回路３９６を制御するようにプログラミングされ、これによって、ドライバ回路３９２および３９３へ正しい基準電圧を供給する。
【００７９】
たとえば、選択回路３９６は、基準電圧Ｖ_R1をドライバ回路３９２、基準電圧Ｖ_R2をドライバ回路３９３にそれぞれ供給するように制御され、ドライバ回路３９２および３９３は、ライン２８１および２８２上でデジタル信号処理デバイス２８０によって供給されたドライブデータを使用してＤＣ電圧レベルを生成する。ＤＣ電圧レベルはＶ_R1およびＶ_R2にほぼ等しい値で生成され、選択的にセンス（検知）抵抗器（sense resister）３９７と３９８、およびスイッチ３９４と３９５を介してＤＵＴ１１２に送ることが可能である。
【００８０】
好ましい実施形態では、ドライバ回路３９２および３９３は、ドライバ／レシーバ回路２１８内で使用される回路と同じなので、製造コストの最適な効率に貢献する。この実施形態では、ドライバ３９２および３９３上のＶ_ih入力は選択された基準電圧（図示のＶ_R1およびＶ_R2など）に接続され、ドライバ３９２および３９３上のＶ_il入力はグラウンド（アース）に接続される。これは、ドライバ３９２が０からＶ_R1ボルト、ドライバ３９３が０からＶ_R2ボルトの範囲のＤＣ電圧レベルをそれぞれ生成することを可能にする。
【００８１】
さらに、センス抵抗器３９７および３９８は、好ましくはバイポーラ部分２４２を実装するＩＣ上で実装されているので、バイポーラＩＣ上に必要なピンの数を最小にし、印刷回路板の面積およびコストの最適な効率に貢献する。しかし、バイポーラＩＣ上で使用可能な面積が制限されている場合は、別法として、抵抗器３９７および３９８は別個の抵抗器として「オフチップ（off-chip）」で実装される場合もある。さらに、スイッチ３９４および３９５は、好ましくはリレーとしてオフチップで実装されるか、または光学的に分離されたＦＥＴとして実装され、ノイズを最小にする。
【００８２】
図２Ｂおよび図３Ｂの代替の実施形態では、デジタル信号処理デバイス２８０はＤ／Ａコンバータ２８７ａおよび２８７ｂを介してドライバ回路３９２および３９３にドライブデータを供給することが可能である。この方法で、デバイス２８０がドライバ３９２および３９３によって生成されるＤＣレベルの長さおよび値の両方を指定することが可能になる。特に、プロセッサ２８４は、Ｄ／Ａチャネル２８７ａおよび２８７ｂに特定の値を順次供給するようにプログラミングされ、Ｄ／Ａチャネル２８７ａおよび２８７ｂは、供給された値をアナログ形式に変換して、変換された値を、ライン２８１を使用してドライバ３９２へ、ライン２８２を使用してドライバ３９３へ送ることが可能である。Ｄ／Ａチャネル２８７ａおよび２８７ｂの中に含まれる１６ビットのＤ／Ａコンバータ（図示せず）が、デジタル信号処理デバイス２８０によって供給されるドライブデータについて、十分な分解能を供給すると考えられる。
【００８３】
図２Ａおよび図２Ｂの両方の実施形態において、ＤＵＴ１１２をテストする時に最適な融通性を提供するために、ＰＭＵ２２０は、好ましくは低電流出力セクションおよび高電流出力セクションを含む。この目的のために、センス抵抗器３９７および３９８の値は、所望の低いＤＣ電流レベルおよび高いＤＣ電流レベルを供給するように選択される。
【００８４】
たとえば、ドライバ３９２およびセンス抵抗器３９７を含むパス（経路）は、低いＤＣ電流レベルを供給するように設計することが可能である。この場合、センス抵抗器３９７に適した値は１ｋΩとなる。ドライバ３９２が定義された利得を有するので、基準電圧の値Ｖ_R1が選択されて、２ボルトなどのフルスケール電圧出力を供給する場合がある。したがって、対応するフルスケール電流の出力は、２ｍＡに等しくなる。これは、対応するフルスケール電力のレベルは４ｍＷに等しくなることを意味する。Ｄ／Ａチャネル２８７ａおよび２８７ｂは好ましくは１６ビットデータを変換する能力を有するので、対応するＬＳＢ電流出力は３０ｎＡに等しくなるということも意味する。
【００８５】
さらに、ドライバ３９３およびセンス抵抗器３９８を含むパスは、高いＤＣ電流レベルを供給するように設計することが可能である。この場合、センス抵抗器３９８に適した値は４０Ωとなる。ドライバ３９２および３９３は、好ましくは定義された同じ利得を有するので、基準電圧Ｖ_R2の値が選択されて、２ボルトなどのフルスケール電圧の出力を供給する場合がある。したがって、対応するフルスケール電流の出力は５０ｍＡに等しくなる。これは、対応するフルスケール電力のレベルは１００ｍＷに等しくなり、対応するＬＳＢ電流出力（１６ビットのＤ／Ａコンバータであると仮定する）は、約０．８μＡに等しくなることを意味する。
【００８６】
上記のようにセンス抵抗器３９７および３９８に関して特定の値を説明したが、他の適切な値も使用される場合があることを理解されたい。たとえば、センス抵抗器３９７および３９８に関する値は、所望の高いＤＣ電流レベルおよび低いＤＣ電流レベルを満足させるためのみではなく、ピンスライス回路２１４の出力のインピーダンスとＤＵＴ１１２の対応するピンのインピーダンスを一致させるためにも指定される場合がある。
【００８７】
ドライバ３９２および３９３によって生成されるＤＣレベルは次いで、スイッチ３９４および３９５を介してＤＵＴ１１２に供給される。テストシステム・コントローラ１１０はスイッチ３９４および３９５を制御するようにプログラミングされており、ＤＵＴ１１２のピン（図示せず）に所望のＤＣレベルを提供する。
【００８８】
パラメトリックテストの間、ピンスライス回路が安定したＤＣ電圧レベルおよびＤＣ電流レベルを生成することが非常に重要であると説明した。これは、生成されたＤＣレベルが不安定であると、テスト結果が不正確になる可能性があるためである。このような不安定さはピンスライス回路に影響を与える製造過程の変動および温度の変動などの要因によって生じる場合がある。このため、ドライバ３９２または３９３のいずれかによって生成されたＤＣ電圧レベルは、ライン２８３上のデジタル信号処理デバイス２８０に供給される。したがって、テストシステム・コントローラ１１０は、スイッチ３９４および３９５のうち１つを作動させるようにプログラミングされ、ドライバ３９２または３９３のいずれかによって生成されたＤＣ電圧レベルをＡ／Ｄチャネル２８６ａに提供する。
【００８９】
さらに、ＰＭＵ２２０は、差動増幅器３９１および３９９を含み、差動増幅器３９１はセンス抵抗器３９７の電圧、差動増幅器３９９はセンス抵抗器３９８の電圧をそれぞれ測定し、測定された電圧をマルチプレクサ３９０に提供する。テストシステム・コントローラ１１０は、選択信号をマルチプレクサ３９０に発するようにプログラミングされ、センス抵抗器３９７または３９８のいずれかについて測定されたＤＣ電圧レベルを、ライン２８８上でＡ／Ｄチャネル２８６ｂに提供する。センス抵抗器３９７および３９８は特定の値を有するので、ドライバ３９２および３９３によって生成されたＤＣ電流レベルは、測定されたＤＣ電圧レベルから容易に決定することが可能である。
【００９０】
Ａ／Ｄチャネル２８６ａはライン２８３、Ａ／Ｄチャネル２８６ｂはライン２８８上でＤＣ電圧レベルをそれぞれ、デジタル形式に変換する。さらに、プロセッサ２８４は変換されたＤＣ電圧レベルを読み込み、ドライバ３９２および３９３が所望のＤＣ電圧レベルとＤＣ電流レベルを生成しているかどうかを決定するようプログラミングされている。
【００９１】
たとえば、図３Ａは、プロセッサ２８４がドライバ３９２によって生成されたＤＣレベルを監視し制御する場合を示す。したがって、テストシステム・コントローラ１１０が、制御信号を発し、スイッチ３９４を作動させる。一度にライン２８３上に現れる可能性があるのはドライバ３９２および３９３によって生成されたＤＣレベルのうち１つのみであるので、スイッチ３９５は「オープン（開）」位置で示されている。その後、ドライバ３９２によって生成されたＤＣレベルは、ライン２８３上のＡ／Ｄチャネル２８６ａに供給される。
【００９２】
さらに、テストシステム・コントローラ１１０は選択信号をマルチプレクサ３９０に発し、差動増幅器３９１によって測定されたレベルがライン２８８の上に生じるようにする。その後、この測定されたレベルはライン２８８上でＡ／Ｄチャネル２８６ｂに供給される。
【００９３】
次に、Ａ／Ｄチャネル２８６ａおよび２８６ｂは、ＤＣレベルをデジタル形式に変換し、プロセッサ２８４は変換されたレベルを読み込む。したがってプロセッサ２８４は、ライン２８３上でドライバ３９２によって生成されたＤＣ電圧レベルを直接監視することも可能であり、または、ライン２８８上で測定された電圧レベルを使用してドライバ３９２によって生成されたＤＣ電流レベルを計算することも可能である。プロセッサ２８４は次いで、これらのレベルの１つまたは両方を、テストセッションの始めにメモリ２８５内に格納された、所望の電圧レベルおよび／または電流レベルと比較する。
【００９４】
図２Ａおよび図３Ａは、プロセッサ２８４がドライバ３９２によって生成されたＤＣレベルを監視し制御する場合を示す。ここでも、テストシステム・コントローラ１１０はスイッチ３９４を作動させ、スイッチ３９５をオープンにし、選択信号をマルチプレクサ３９０に発して、差動増幅器３９１の出力がライン２８８上に生じるようにプログラミングされる。
【００９５】
この好ましい実施形態では、ドライバ３９２および３９３の入力はＤ^ΣΔＤ回路２２８によって供給された基準電圧のうち選択された一部に結合される。たとえば、ドライバ３９２の入力は基準電圧Ｖ_R1に結合され、ドライバ３９３の入力は基準電圧Ｖ_R2に結合される。したがって、プロセッサ２８４が、ドライバ３９２および３９３によって生成されたＤＣレベルが所望のレベルに一致しないと結論した場合、プロセッサ２８４は基準電圧レベルＶ_R1およびＶ_R2を変更することによって、ＤＣレベルを調整する。この結果、プロセッサ２８４は、所望のレベルが達成されるまで、基準電圧Ｖ_R1およびＶ_R2に関連する変調器の入力において、切り換えられた一定値のシーケンスを適宜変更するように、テストシステム・コントローラ１１０に命令する。この方法で、デジタル信号処理デバイス２８０は、ＰＭＵ２２０が、的確で安定したＤＣ電圧レベルおよびＤＣ電流レベルを生成するようにする。別法としては、プロセッサ２８４は、制御バス２９９上に適切なコマンドを送出することによって、変調器３３０によって示された、切り換えられた一定値のシーケンスを直接制御することも可能である。
【００９６】
基準電圧Ｖ_R1からＶ_R20は、ドライバ／レシーバ回路２１８に含まれる選択回路（図示せず）にも同様に供給される場合があることに注意されたい。テストシステム・コントローラ１１０は、したがって、この選択回路を制御し、ドライバ／レシーバ回路２１８内のドライバ（図示せず）およびコンパレータ（図示せず）に正しい基準電圧を供給するようにプログラミングされる。
【００９７】
図２Ｂおよび図３Ｂは、デジタル信号処理デバイス２８０がドライブデータをライン２８１上でドライバ３９２に、ライン２８２上でドライバ３９３に、それぞれ提供する、本発明の代替の実施形態を示す。したがって、プロセッサ２８４が先の比較を基に、ドライバ３９２および３９３により生成されたＤＣレベルが所望のレベルと一致しないと判断すると、プロセッサ２８４は、Ｄ／Ａチャネル２８７ａおよび２８７ｂに提示する値の大きさを変更してＤＣレベルを調整し、所望のレベルに達するまでライン２８１および２８２上のドライブデータのレベルを変更する。
【００９８】
図３Ｃは、Ｄ^ΣΔＤ回路２２８の回路図を示す。特に、マルチプレクサ３３２によって生成された１００ＭＨｚビットストリームは、ライン２４４上のシフトレジスタ３３７内の第１のレジスタ３３６−１に供給される。レジスタ３３６―１〜３３６−２０の各々は、好ましくはそれぞれレジスタ４７０および４７２を含み、レジスタ４７０および４７２は、従来のＤフリップフロップを使用して実装される場合がある。さらに、レジスタ４７０の各々は、図３Ｃに示すように直列に接続されている。
【００９９】
上記のように、シフトレジスタ３３７は、好ましくは、ライン２４４上のビットストリームから２０個のビットを、２０個のレジスタ３３６にシフトするように１００ＭＨｚレートでクロックされている。したがって、１００ＭＨｚクロックはライン３６２上の各レジスタ４７０に供給される。さらに、２０個のビットの新しい組が各レジスタ４７０で使用可能になるといつでも、同期信号がライン３６４に供給され、各レジスタ４７２の中の２０個のビットをラッチする。２０個のビットの組は、好ましくは１００ＭＨｚレートでレジスタ４７０にクロックされているため、同期信号は５ＭＨｚレートでライン３６４に供給される。
【０１００】
レジスタ４７２の中にラッチされたビットの各組は、次いで、同期ゲート３３９に供給され、同期ゲートは従来のＡＮＤゲート構成を使用して実装することが可能である。同期ゲート３３９の動作は、図４に示されたタイミング図を使用して説明することが可能である。
【０１０１】
図４は、例として、同期ゲート３３９のうち１つの入力に接続されている、ライン４７４（図３Ｃ）上の一連のデータパルスを示す。一連のデータパルスはＤ^ΣΔ ^M３３０のうち１つによって生成されたビットストリームに対応する。さらに、各Ｄ^ΣΔ ^M３３０は、好ましくは、入力において５ＭＨｚのサンプリング周波数を使用して値をサンプリングするため、ライン４７４上の各データパルスの幅は２００η秒である。したがって、値が論理「１」のデータビットは、１η秒と２００η秒の時間の間に発生し、値が論理「０」のデータビットは、２００η秒と４００η秒の時間の間に発生し、値が論理「１」のデータビットは、４００η秒と６００η秒の時間の間に発生する。
【０１０２】
図４は、また、ライン３６６上のウインドウ信号を示す。上記のように、ウインドウ信号は好ましくは差分信号である。したがって、図３Ａは、各同期ゲート３３９の２つの入力に接続された２ビット幅のラインとしてライン３３６を示している。
【０１０３】
発明者らは、レジスタ４７２によって供給されるデータパルスの幅と間隔を正しく制御することによって精度が向上することを理解した。この目的のために、同期ゲート３３９は、ライン４７４上のデータをライン３６６上のウインドウ信号に同期化する。ライン４７６上の同期化されたデータ（図４）は次いで、フィルタ３３８に供給される。
【０１０４】
図４に示されたように、ライン４７６上のデータパルスの幅は、ライン３６６上のパルスの幅に等しく、ライン４７６上の隣接するデータパルスの間の最小の間隔は、ライン３６６上のパルス間の間隔に等しい。さらに、レジスタ４７２が同期ゲート３３９に、論理「１」の値を有するデータビットを供給する場合、同期ゲート３３９は、固定幅のパルスをフィルタ３３８に供給する。別法としては、レジスタ４７２が同期ゲート３３９に論理「０」の値を有するデータビットを供給する場合、同期ゲート３３９はフィルタ３３８にパルスを送らない。最後に、フィルタ３３８は、これらのデータビットストリームをＰＤＭ信号から、所望のＤＣ基準電圧Ｖ_R1からＶ_R20に等しい一定値を伴うＰＣＭ信号へ変換する。
【０１０５】
１つの実施形態を説明したが、多くの代替の実施形態または変形形態も作成することが可能である。たとえば、ピンスライス回路はＣＭＯＳ部分とバイポーラ部分を有し、タイミングジェネレータおよびＤΣΔ変調器回路はＣＭＯＳ部分の中にあり、ＤΣΔ復号器回路、ドライバ／レシーバ・チャネルおよびＰＭＵはバイポーラ部分にあると説明した。しかしこれは説明のための例にすぎない。ピンスライス回路は、ＣＭＯＳ部分およびバイポーラ部分内の異なる回路ブロックで構成される場合もある。
【０１０６】
たとえば、ＤΣΔ復号器回路は、ＣＭＯＳ部分に含まれる場合もある。これは、マルチプレクサおよびカウンタを使用して多数のビットストリームを組み合わせ、次いで、シフトレジスタを使用してビットストリームを分離する必要性を除去する。さらに、これは、ＣＭＯＳＩＣの中のＤΣΔ復号器回路から、バイポーラＩＣの中のドライバ／レシーバ・チャネルおよびＰＭＵへ基準電圧を渡すために対応するＩＣの中により多くのピンを必要とするので、その結果できるシステムはコストと面積の両方の面で効率的ではなくなる。
【０１０７】
さらに、ＰＭＵ２２０内の選択回路を完全に除去し、基準電圧をドライバおよび差動増幅器回路に直接ルーティングする場合もある。
さらに、本発明の代替の実施形態において、差動増幅器３９１、センス抵抗器３９７、スイッチ３９４、およびドライバ３９２を含む回路（図３Ａ参照）は、バイポーラ部分２４２を実装するＩＣ上で複製され得るが、但しセンス抵抗器にはより大きな値が用いられる。この複製された回路の差動増幅器の出力は他の差動増幅器３９１および３９９の出力とともに多重送信される。したがって、マルチプレクサ３９０には付加的な入力および制御ラインが必要となる。
【０１０８】
たとえば、複製された回路の中のセンス抵抗器の値は２５ｋΩに等しく、オリジナル（元の）回路の中のセンス抵抗器３９７の値は１ｋΩに等しい。このようなセンス抵抗器の大きな値は一般には、小さな電流レベルに対するより優れた分解能を可能にする。
【０１０９】
さらに、元の回路および複製された回路の両方の中のドライバは、同じ基準電圧レベル（たとえばＶ_R1）を使用する場合がある。これは、スイッチ３９４など回路内のそれぞれのスイッチが、回路のうち１つだけが一度に使用されるように制御されるためである。この実施形態は、低い分解能のＤ／Ａコンバータが本発明に組み込まれる場合に特に有用である。
【０１１０】
さらに、ここに説明したＤΣΔ変調器は、好ましくは２次変調器である。しかし、より高次の変調器を使用して、低域濾波の後に基準電圧上の残留ノイズをさらに低減する場合もある。より高次の変調器は一般に、高次のアナログ濾波を必要とするので、回路の全体の複雑さは増大すると予想され、面積およびコストの効率が低減する。
【０１１１】
このように、本発明は、請求項の精神および範囲によってのみ限定されるべきである。
【図面の簡単な説明】
【図１】ピンスライス構成を使用する従来のテスタの構成図である。
【図２】図２Ａは、本発明によるピンスライス回路の部分構成図である。
図２Ｂは、本発明の別の実施形態による、ピンスライス回路の部分構成図である。
【図３】図３Ａは、図２Ａに示されたピンスライス回路の部分の詳細な図である。
図３Ｂは、図２Ｂに示されたピンスライス回路に含まれるパラメトリック測定回路の代替実施形態の詳細な図である。
図３Ｃは、図３Ａに示されたピンスライス回路に含まれる復号器回路の概要図である。
【図４】図３Ｃに示された復号器回路の動作を説明するために使用されるタイミング図である。

Claims

自動テスト装置内での使用に適応された半導体チップであって、
制御入力、および前記半導体チップの出力パッドに接続された出力を有する変調回路であって、該出力においてデジタルビットのストリームを生成し、次いで、第１のＤＣレベルに変換し、該デジタルビットのストリームは、前記制御入力における値を表す変調回路と、
前記第１のＤＣレベルを監視および制御するプログラマブルデジタル信号処理デバイスであって、前記半導体チップの入力パッドに接続されたＡ／Ｄチャネルを含み、該Ａ／Ｄチャネルは前記入力パッドに印加された第２のＤＣレベルをデジタルデータに変換するために使用され、該第２のＤＣレベルは前記第１のＤＣレベルに比例するプログラマブルデジタル信号処理デバイスと、を備え、
該デジタル信号処理デバイスは、メモリ内に格納された所望のデータからの前記デジタルデータの偏差を決定するようにプログラミングされるとともに、前記変調回路の前記制御入力における値を制御して前記偏差を最小にするようにプログラミングされている、
半導体チップ。
前記チップはＣＭＯＳ技術を使用して実装される請求項１に記載の半導体チップ。
さらに、複数のタイミングジェネレータ回路を含み、各タイミングジェネレータ回路は、制御入力と、該制御入力上の値によって決定された時間に信号を有する出力とを有し、
前記タイミングジェネレータ回路の出力は、前記半導体チップの前記出力パッドに結合されている、請求項１に記載の半導体チップ。
前記変調回路はデジタル・シグマデルタ変調器である、請求項１に記載の半導体チップ。
前記請求項１に記載の半導体チップを備える自動テスト装置であって、さらに第２の半導体チップを含み、該第２の半導体チップは、
該第２の半導体チップ上に形成されたパラメトリック測定ユニットであって、複数の基準入力と、前記請求項１の半導体チップの前記入力パッドに結合され、前記第２のＤＣレベルを印加する出力とを有するパラメトリック測定ユニットと、
前記請求項１の半導体チップの前記出力パッドに結合されたデジタル入力と、前記パラメトリック測定ユニットの基準入力に結合されたアナログ出力とを有する変換回路と、
を備える自動テストシステム。
前記請求項１の半導体チップはＣＭＯＳ技術を使用して実装され、前記第２の半導体チップはバイポーラ技術を使用して実装される請求項５に記載の自動テストシステム。
第１の集積回路上に実装されたプログラマブルデジタル信号処理デバイスと、第２の集積回路上に実装されたパラメトリック測定回路とを有するタイプの自動テスト装置を動作させる方法であって、
（ａ）前記第１の集積回路上に実装された回路手段を使用してドライブデータを生成するステップと、
（ｂ）前記ドライブデータを前記第２の集積回路に、前記第１の集積回路のシングルピンを介してシリアル・ビットストリームの形態で供給するステップと、
（ｃ）前記パラメトリック測定回路を使用して前記ドライブデータに比例するＤＣレベルを生成するステップと、
（ｄ）前記ＤＣレベルを前記第１の集積回路に供給するステップと、
（ｅ）前記デジタル信号処理デバイスを使用して前記生成されたＤＣレベルと所望のＤＣレベルの間の偏差を決定するステップと、
（ｆ）前記ステップ（ｅ）で偏差が決定された場合、前記デジタル信号処理デバイスを使用して前記ドライブデータを修正して該偏差を最小にするステップと、
（ｇ）前記第２の集積回路上の回路手段を使用して前記シリアル・ビットストリームを複数の分離されたビットストリームに分離し、該分離されたビットストリームを前記パラメトリック測定回路に供給するステップと、
を含む方法。
前記第１の集積回路はＣＭＯＳ技術で実装され、前記第２の集積回路はバイポーラ技術で実装される、請求項７に記載の方法。
前記シリアル・ビットストリームを供給するステップは、
複数のシグマデルタ変調器を使用して、各ビットストリームが１つの基準レベルを表す複数のビットストリームを生成するステップと、前記複数のビットストリームを多重化してシングル・ビットストリームを形成するステップと、を含む請求項７に記載の方法。
請求項７に記載の方法を使用して半導体チップを製造する方法であって、該方法は、
ａ）複数のダイを上に有するウェハを提供するステップと、
ｂ）請求項７の方法にしたがって動作するテスト装置で前記ダイをテストして、機能しているダイを識別するステップと、
ｃ）前記機能しているダイをパッケージするステップと、
を含む方法。
自動テストシステム内での使用に適応された半導体チップであって、
少なくとも１つのＤ／Ａチャネルおよび少なくとも１つのＡ／Ｄチャネルを含むプログラマブルデジタル信号処理デバイスであって、該Ｄ／Ａチャネルの出力は前記半導体チップの出力パッドに接続され、前記Ａ／Ｄチャネルの入力は該半導体チップの入力パッドに接続されているプログラマブルデジタル信号処理デバイスを備え、
前記Ｄ／Ａチャネルは前記デジタル信号処理デバイスによって供給されたデジタルデータを、該ＤＡチャネルの出力において第１のＤＣレベルに変換し、該第１のＤＣレベルは続いて前記テストシステムによってテスト対象デバイスに供給され、
前記Ａ／Ｄチャネルは入力において第２のＤＣレベルを対応するデジタルデータに変換し、該対応するデジタルデータを前記デジタル信号処理デバイスに供給し、前記第２のＤＣレベルは前記第１のＤＣレベルに比例しており、
前記デジタル信号処理デバイスは、前記第２のＤＣレベルに対応する前記デジタルデータの、メモリ内に格納された所望のデータからの偏差を決定するようにプログラミングされるとともに、前記Ｄ／Ａチャネルに供給される前記デジタルデータを制御して前記偏差を最小にするようにプログラミングされている、半導体チップ。
前記第２のＤＣレベルは、前記第１のＤＣレベルに接続された負荷から流れ出す電流または負荷へ流れ込む電流に比例する、請求項１１に記載の半導体チップ。
前記チップはＣＭＯＳ技術を使用して実装される、請求項１１に記載の半導体チップ。
さらに、複数のタイミングジェネレータ回路を含み、該タイミングジェネレータ回路の各々は、制御入力と、該制御入力上の値によって決定された時間に信号を有する出力とを有し、
該タイミングジェネレータ回路の前記出力は、前記半導体チップの出力パッドに結合されている、請求項１１に記載の半導体チップ。
前記請求項１１に記載の半導体チップを備える自動テストシステムであって、
さらに、第２の半導体チップを含み、該第２の半導体チップは、
該第２の半導体チップ上に形成されたパラメトリック測定ユニットであって、複数の基準入力および少なくとも１つの出力を有するパラメトリック測定ユニットを備え、
前記基準入力のうち１つは、前記請求項１１の半導体チップの前記出力パッドに結合され、
前記パラメトリック測定ユニットの前記出力は、前記請求項１の半導体チップの前記入力パッドに結合されて前記第２のＤＣレベルを印加する、自動テストシステム。
前記請求項１に記載の半導体チップはＣＭＯＳ技術を使用して実装され、前記第２の半導体チップはバイポーラ技術を使用して実装される、請求項１５に記載の自動テストシステム。
前記第２のＤＣレベルは前記第１のＤＣレベルに接続された負荷から流れ出す電流、または負荷に流れ込む電流に比例する、請求項１に記載の半導体チップ。