JP4425217B2 - 可撓性の重ねられたチップ・アセンブリとその形成方法 - Google Patents

可撓性の重ねられたチップ・アセンブリとその形成方法 Download PDF

Info

Publication number
JP4425217B2
JP4425217B2 JP2005509922A JP2005509922A JP4425217B2 JP 4425217 B2 JP4425217 B2 JP 4425217B2 JP 2005509922 A JP2005509922 A JP 2005509922A JP 2005509922 A JP2005509922 A JP 2005509922A JP 4425217 B2 JP4425217 B2 JP 4425217B2
Authority
JP
Japan
Prior art keywords
chip
chips
dielectric layer
assembly
flexible dielectric
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Lifetime
Application number
JP2005509922A
Other languages
English (en)
Other versions
JP2007521636A (ja
Inventor
ボーラント、リチャード、ピー
ペトラルカ、ケビン、エス
ウォーカー、ジョージ、エフ
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
International Business Machines Corp
Original Assignee
International Business Machines Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by International Business Machines Corp filed Critical International Business Machines Corp
Publication of JP2007521636A publication Critical patent/JP2007521636A/ja
Application granted granted Critical
Publication of JP4425217B2 publication Critical patent/JP4425217B2/ja
Anticipated expiration legal-status Critical
Expired - Lifetime legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0657—Stacked arrangements of devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/683—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L21/6835—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5387—Flexible insulating substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L24/23—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
    • H01L24/24—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of an individual high density interconnect connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/82—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by forming build-up interconnects at chip-level, e.g. for high density interconnects [HDI]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0652—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00 the devices being arranged next and on each other, i.e. mixed assemblies
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/50—Multistep manufacturing processes of assemblies consisting of devices, each device being of a type provided for in group H01L27/00 or H01L29/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/568—Temporary substrate used as encapsulation process aid
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/67—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
    • H01L2221/683—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L2221/68304—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H01L2221/68359—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support used as a support during manufacture of interconnect decals or build up layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/67—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
    • H01L2221/683—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L2221/68304—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H01L2221/68372—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support used to support a device or wafer when forming electrical connections thereto
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/04042—Bonding areas specifically adapted for wire connectors, e.g. wirebond pads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/04105—Bonding areas formed on an encapsulation of the semiconductor or solid-state body, e.g. bonding areas on chip-scale packages
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0555—Shape
    • H01L2224/05552—Shape in top view
    • H01L2224/05554—Shape in top view being square
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L2224/23—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
    • H01L2224/24—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of an individual high density interconnect connector
    • H01L2224/241—Disposition
    • H01L2224/24135—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/24137—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being arranged next to each other, e.g. on a common substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/494—Connecting portions
    • H01L2224/4943—Connecting portions the connecting portions being staggered
    • H01L2224/49431—Connecting portions the connecting portions being staggered on the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/494—Connecting portions
    • H01L2224/4943—Connecting portions the connecting portions being staggered
    • H01L2224/49433—Connecting portions the connecting portions being staggered outside the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73209—Bump and HDI connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73259—Bump and HDI connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73267—Layer and HDI connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/82—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by forming build-up interconnects at chip-level, e.g. for high density interconnects [HDI]
    • H01L2224/82001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by forming build-up interconnects at chip-level, e.g. for high density interconnects [HDI] involving a temporary auxiliary member not forming part of the bonding apparatus
    • H01L2224/82005—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by forming build-up interconnects at chip-level, e.g. for high density interconnects [HDI] involving a temporary auxiliary member not forming part of the bonding apparatus being a temporary or sacrificial substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
    • H01L2224/92—Specific sequence of method steps
    • H01L2224/922—Connecting different surfaces of the semiconductor or solid-state body with connectors of different types
    • H01L2224/9222—Sequential connecting processes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06524—Electrical connections formed on device or on substrate, e.g. a deposited or grown layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06527—Special adaptation of electrical connections, e.g. rewiring, engineering changes, pressure contacts, layout
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06579—TAB carriers; beam leads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06589—Thermal management, e.g. cooling
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01006—Carbon [C]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01013—Aluminum [Al]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01015—Phosphorus [P]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01019—Potassium [K]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01024—Chromium [Cr]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01029—Copper [Cu]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01033—Arsenic [As]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01078—Platinum [Pt]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01079—Gold [Au]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01082—Lead [Pb]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/013—Alloys
    • H01L2924/014—Solder alloys
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/146—Mixed devices
    • H01L2924/1461—MEMS
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/1901—Structure
    • H01L2924/1904—Component type
    • H01L2924/19041—Component type being a capacitor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/1901—Structure
    • H01L2924/1904—Component type
    • H01L2924/19042—Component type being an inductor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/35—Mechanical effects
    • H01L2924/351—Thermal stress
    • H01L2924/3511—Warping

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Structure Of Printed Boards (AREA)
  • Cooling Or The Like Of Semiconductors Or Solid State Devices (AREA)
  • Battery Mounting, Suspending (AREA)
  • Wire Bonding (AREA)
  • Toys (AREA)
  • Structures For Mounting Electric Components On Printed Circuit Boards (AREA)

Description

本発明は、一般に、チップを重ねること及び重ねられたチップ構造体からの熱排除の改良に関するものであり、より具体的には、完成アセンブリの占有スペースをかなり低減する三次元構成に物理的に折り重ねられた状態で、電気的にシステム・オン・パッケージ（ＳＯＰ）を形成するチップを相互接続すること、又は他のＳＯＰに取り付けられたチップを相互接続することに関する。
システムがより複雑になるにつれて多機能集積回路の必要性が増加し、異なる機能のチップを別々に製造し、それらをシステム又はサブシステムに組み立てることが欠かせなくなっている。一例として、プロセッサ・モジュールのロジック、メモリチップ及び無線トランシーバを、完成品として組み立てなくてはならない場合がある。これらのチップを加工する時、それらを同時に１個のチップ上に構築することはできない。従って、それぞれのチップを個々にパッケージし、次に該チップを、電気的接続部を含むプリント回路基板（ＰＣＢ）の上に組み立てる必要がある。この実施例は、結果として、ＰＣＢ上の貴重なスペースを消費する３つの別個のチップを有することになる。また、それぞれのチップが廃熱を発生させることに注目するべきであり、その熱は、製品が効率よくかつ確実に作動し続けるためには排除されなければならない。
当該技術分野では、より小さいダイ（ｄｉｅ）から成るパッケージの方が、一般に歩留まりが非常に高いということが知られている。従って、多数のより小さいダイを用いる方がより有利であり、１個のパッケージの中でそれぞれの機能を組み合わせるために、より小さい、歩留まりの高いチップが相互接続される。
本発明の以下に記述するように、パッケージ間の相互接続が可撓性の配線により有利に提供され、例えば非特許文献１といった様々な用途において、様々な金属／ポリマーの組み合わせの可撓性と強度がすでに明示されている。この論文では、ＢＰＤＡ−ＰＤＡポリイミド上で製造されるポリイミド／Ｃｒ／Ｃｕ構造体の利用、及び接着強度と剥離角（ｐｅｅｌｉｎｇ ａｎｇｌｅ）の相関関係について記述されている。金属フィルム又はポリイミド基板のプラスチックのたわみに依存することなく、Ｔ字剥離試験中に剥離角と共に接着強度が増加することが測定されている。
材料特性に関する論文である非特許文献２において、製造中にパッケージングに適合する材料の可撓性を最大限に活用してプリント回路の曲げ寿命（ｆｌｅｘ ｌｉｆｅ）を最大にする方法が記述されている。
別の刊行物である非特許文献３において、ニッケル−クロムのタイコート（ｔｉｅ ｃｏａｔ）を施したポリイミド基板上の銅の特性が論じられている。熱エージング、圧力釜（プレッシャー・クッカー）への露出及び金めっきへの露出後の剥離強度を測定し、他のタイコート構造体の結果と比較している。ＮｉＣｒタイコートは、銅とポリイミドとの間の障壁の役目を果たし、タイコートなしと比較して、熱エージング後の接着性の低下を軽減する。ＮｉＣｒタイコートは、中性シアン化カリウム金浴でのめっき後の接着性の保持をかなり向上させる。その性能はクロム・タイコートを有するサンプルに匹敵し、モネル（ｍｏｎｅｌ）・タイコートを有するサンプルより良好である。金めっき後の剥離損失は、銅とポリイミドとの界面における、めっき溶液の成分による銅のアンダーカットに起因している。
米国特許第５，２５８，２３６号 Ｊｉｎ−Ｗｏｎ Ｃｈｏｉ他著の論文「Ａｄｈｅｓｉｏｎ Ｓｔｒｅｎｇｔｈ ａｎｄ Ｐｅｅｌｉｎｇ Ａｎｇｌｅ Ｍｅａｓｕｒｅｄ ｏｎ ｔｈｅ Ｐｏｌｙｉｍｉｄｅ／Ｃｒ Ｉｎｔｅｒｆａｃｅｓ」、マテリアル研究会、２０００年マテリアル研究会シンポジウムの会報、６２９巻、ｐｐ．ＦＦ５．１０．１−ＦＦ１０．１．１０ 「Ｍａｘｉｍｉｚｉｎｇ Ｆｌｅｘ Ｌｉｆｅ ｉｎ Ｆｌｅｘｉｂｌｅ Ｐｒｉｎｔｅｄ Ｃｉｒｃｕｉｔｓ」、アリゾナ州チャンドラーのＲｏｇｅｒｓ Ｃｏｒｐ．、ウェブのＵＲＬ：ｈｔｔｐ：／／ｗｗｗ．ｒｏｇｅｒｓｃｏｒｐｏｒａｔｉｏｎ．ｃｏｍ Ｔａｄ Ｂｅｒｇｓｔｒｅｓｓｅｒ他著、「Ａｄｈｅｓｉｖｅｌｅｓｓ Ｃｏｐｐｅｒ ｏｎ Ｐｏｌｙｉｍｉｄｅ Ｓｕｂｓｔｒａｔｅ ｗｉｔｈ Ｎｉｃｋｅｌ−Ｃｈｒｏｍｉｕｍ Ｔｉｅｃｏａｔ」、ＩＰＣ博覧会２００３（ウェブのＵＲＬは、ｈｔｔｐ：／／ｗｗｗ．ｃｉｒｃｕｉＴｒｅｅ．ｃｏｍ／ＣＤＡ／ＡｒｔｉｃｌｅＩｎｆｏｒｍａｔｉｏｎ／ｆｅａｔｕｒｅｓ／ＢＮＰ＿Ｆｅａｔｕｒｅｓ＿Ｉｔｅｍ／０，２１３３，１００９９３，００．ｈｔｍｌ）
典型的なスタック（積層）ダイの用途では、チップが５０乃至１２５μｍの範囲の薄さであることが要求される。これにより、反りに対処するための特別な工具細工のみならず特別な処理要件が発生する。また、典型的なスタック・ダイの構成は、あるチップを他のチップの上に置く際に配置の高度な正確性が求められ、さもなければ電気的障害が生じる結果となる。スタック・ダイの用途に関連する他の問題は、ショートを防止するために、過度のエポキシがボンディング・パッドを覆うこと、並びに、特別な基板設計規則及びワイヤボンディングのためのループ高さが適用されなければならないことを含む。本発明は、スペースの縮小、軽量化及び更なる性能の向上といった多くの同じ利益を更に提供すると同時に、これら及び他の問題を解決するものである。
従って、本発明の目的は、三次元構成に折り重ねられた（ｆｏｌｄ）少なくとも２個のチップを有する、電気的に完成したシステム又はサブシステムを提供することである。
本発明の更なる目的は、熱排除要素を三次元構成に組み入れる方法を提供することである。
本発明の更なる別の目的は、複数のチップが予め接続され、少なくとも１個のチップがパッケージに接触したままにされている、複数のチップを有するアセンブリを、完成パッケージ、ＰＣＢ、又はトランスポーザ（ｔｒａｎｓｐｏｓｅｒ）の中に提供することである。
本発明の更なる目的は、異なる基板材料から成るチップ又は可撓性チップ構成にマージされる結晶配向あるいはその両方を提供することである。
本発明の更なる目的は、より小さいダイ又はチップの関数として歩留まりの増加を達成することである。
本発明の更なる別の目的は、全て又は一部のチップの機能的な冗長性を最大限に生かすチップの構成を提供することである。
本発明のこれら及びその他の目的は、複数の重ねられたチップを有する三次元の可撓性パッケージにより達成され、該パッケージは、少なくとも２個の集積回路チップを有し、そのうちの少なくとも１個は、追加のチップへの電気的接続のために相互接続経路を提供し、少なくとも１個のチップは、外部パッケージ又はＰＣＢに配線される追加の相互接続部を有する。
本発明の１つの態様では、可撓性の構造体、及び、外部パッケージ又はＰＣＢに取り付ける時の架空（ａｅｒｉａｌ）スペースの消費を少なくする三次元構成に折り重ねられたチップを相互接続する方法を提供する。熱伝導性膜（ｍｅｍｂｒａｎｅ）又は導管をアセンブリに収容して、廃熱を排除する手段を提供する。
それぞれの構成により利用されるＳＯＰのスペースの量をかなり低減し、ＳＯＰの性能を大いに伸ばすために、三次元に拡張されたチップの構成が、シリコン・キャリア又はその他のシステム・オン・パッケージ（ＳＯＰ）に取り付けられる。重ねられた（積層）構造体は、基板を過度に薄くすることを必要としない。２００乃至３００μｍの厚みの基板を有利に用いることができる。
本発明のその他の態様では、垂直方向の位置の正確性は要求されず、可撓性の相互接続を形成するために典型的なｘ、ｙ位置だけが要求され、それは標準の加工装置で達成される。可撓性のチップ構成をパッケージにワイヤボンディングする時、１レベル（層）でワイヤボンディングが行われる。他の重ねられたチップ構成と違って、多層ループのショートを防止するための特別な基本規則（グラウンド・ルール）を要さない。
明細書の一部に組み込まれ、明細書の一部を構成する添付の図面は、本発明の現在の好ましい実施形態を示し、上記の概略の記述及び下記の好ましい実施形態の詳述と共に、本発明の原理を説明するのに役立つ。
図１は仮のキャリア１０の断面図を示し、キャリア１０の上に剥離（リリース）層２０が堆積される。剥離層の目的は、該剥離層の上に、集積回路チップ１００、１１０、１２０及びチップと関連した他の構成体（ｃｏｎｓｔｒｕｃｔ）を取り付け可能にすることであり、後者は、後の段階で仮のキャリアから分離される。仮のチップ・キャリア１０は、当業者がよく知っているように他の材料を用いることもできるが、石英、ホウケイ酸塩、又は類似のタイプの材料等の、ＢＥＯＬ処理温度に耐えられる透明基板であることが好ましい。剥離層２０は、ポリイミドのようなスピンオン有機絶縁層であることが好ましい。剥離プロセスは、特許文献１（Ａｒｊａｖａｌｉｎｇａｍ他の「Ｍｕｌｔｉ−ｌａｙｅｒ Ｔｈｉｎ ｆｉｌｍ Ｓｔｒｕｃｔｕｒｅ ａｎｄ Ｐａｒａｌｌｅｌ Ｐｒｏｃｅｓｓｉｎｇ Ｍｅｔｈｏｄ ｆｏｒ Ｆａｂｒｉｃａｔｉｎｇ Ｓａｍｅ」）に記述されている。チップ１００、１１０及び１２０は、互いに相互接続され又は共通モジュールに取り付けられた完全集積回路又はマイクロ電気機械的システム（ＭＥＭＳ）のような構造体、デバイス又はモジュールから構成され得る。
図２は、図１と同じ断面を示し、その上を全面的に覆うように（ｂｌａｎｋｅｔ）堆積された誘電体層３０を有する。誘電体材料は、可撓性及び優れた誘電特性を有することが好ましい。このような材料の実施例はポリイミド又はベンゾシクロブテン（ＢＣＢ）を含む。層３０を有する目的は、種々のチップ又はモジュール１００、１１０、１２０を物理的に接続することであり、そこに形成される導電配線等を介する相互接続のための媒体を提供することである。また、それはアセンブリの完成構造のための機械的支持体の役割を果たしている。
図３は、可撓性の層（ｆｌｅｘｉｂｌｅ ｌａｙｅｒ）３０の中又は上に、相互接続配線４０及びスタッド（以下、バイアとも呼ぶ）５０を付加的に配置することを示す。個々のチップ１００、１１０及び１２０の間の適切な電気的接続を提供するためには、相互接続部はアルミニウム又は銅のような導電性の材料で作ることが好ましい。金属配線は、要求に応じて、必要な信号及び電力に適合するように拡大縮小されることが好ましい。それらはまた、チップを完成アセンブリに収容するのに必要な屈曲に関して最適な信頼性を与える形状にされる。従って、矩形の断面を有する相互接続部を構築し、曲率半径をより薄い寸法に合わせることに利点がある。一例として、幅３０μｍであるが深さ又は厚みは２μｍしかないように、相互接続部を構築する。この方法で、それらは、大きな断面積を有しているにも関わらずより容易に曲げられそうである。完成アセンブリになるまでに１度だけ形成され又は曲げられるのが理想的である。
図４は、図３の平面図である。図４では、可撓性の層３０の中に形成され、個々のチップ１００、１１０及び１２０を相互接続する、複数の並列な相互接続部４０をより詳細に示す。
図５は、可撓性の誘電体層３０によって物理的に接合され、種々の相互接続配線４０を通して電気的に接続された、４個のチップ１００、１１０，１２０及び１３０の平面図を示す。さらに、図５は、ボンディング・パッド６０が設けられたチップ１３０を示し、ボンディング・パッド６０は、それらをキャリア、パッケージ又は他の手段に接続するために利用して、完成アセンブリに電気的接続を提供できるようにされる。
図６は、どのようにして、チップが、剥離層２０を選択的に除去することによってキャリア１０から剥離され、該チップが折り重ねられてスタック・アセンブリを形成するかを断面図で示す。
チップが常に一方向を向いている状態でチップが剛性構造（ｒｉｇｉｄ ｓｔｒｕｃｔｕｒｅ）に積み重ねられたキューブ・メモリのような従来の三次元アセンブリとは対照的に、本発明では、実際にチップは、例えば、アセンブリの第１チップ１１０が実際に第２チップ１００の底部に面し、該アセンブリの第３チップ１２０の底部が第２チップ１００の上部に面する等々となるように折り重ねられる。更に、相互接続部が別々の可撓性相互接続部の形で設けられるので、アセンブリ全体がチップ間である程度移動することができる。相互接続部４０の長さは、チップを折り重ねる順番によりある程度決まる。一例として、チップ１００をチップ１１０につなぐ相互接続部４０は、チップ１１０とチップ１２０をつなぐ相互接続部より短いことが好ましい。このことは、３個の全てのチップが完全に折り重ねられた構成を示す図７で説明される。
図８は、図７に示すものと同様の構成を示す。図８では、熱シンクとも呼ばれる熱伝導層すなわちパイプライン３００の追加を示し、それは、スタック状に折り重ねられて、種々のチップにより発生する廃熱を排除するための効果的な手段を提供する。熱導管３００は、パッケージ外部の熱交換器(図示せず)に接続することができる。更に、アセンブリの構築の間に熱伝導性バイア２００を相互接続レベルに組み込んで、チップのいくつかの内部区域と熱シンク層（熱導管）３００との直接の熱的接触を可能にすることができる。
図９は、図５で示すのと同じ構造体であって、チップ１１０の上にチップ１００及び１２０を連続的に折り重ねた後の状態を上から見た図である。更に、図９は、スタック・アセンブリがキャリア又はパッケージ５００にどのようにワイヤボンディングされることができるのかを示す。チップ１３０の周辺に沿ったワイヤ・ボンド・パッド６０を、別々のワイヤ５２０により、パッド５１０でパッケージ５００に接続し、それにより第２レベル（層）のパッケージすなわちシリコン基板５００に必要な相互接続を提供する。当業者は、種々のアセンブリを形成する全てのチップを相互接続するために、基板５００に種々の配線面が典型的に設けられるということを認識するであろう。それぞれのスタック・アセンブリの各チップ１３０には、ひとつひとつのアセンブリ毎に異なる場合がある独自の占有面積（ｆｏｏｔｐｒｉｎｔ）が与えられる。
図１０は、チップ１１０に、ボール・グリッド・アレイ（ＢＧＡ）、又は、Ｃ４（Controlled Collapsible Chip Connector、また「はんだボール」とも称される）相互接続システム５５０が構成される時に可能となる、より一層小型のアセンブリを示す。これは、スタックをキャリア６００に直接接合することを可能にし、図９で示すチップ１３０の余分な占有面積を排除している。この実施例では、チップ１１０が、可撓性相互接続部のために、背面への貫通結合を有していることを示す。チップ１１０は従来の方法で構成することができ、ＢＧＡ又はＣ４として図１１で示されるチップの側に可撓性相互接続部が接続される。
図１２は、性能を拡張し、シリコン・キャリア７００又は同様のＳＯＰデバイス上で必要な架空スペース量を低減するために、可撓性チップ構成６５０をどのように用いるかを示す。これと同じ構想は、前述したような他の接合手順を用いて実行することができる。ＳＯＰデバイスは、他のチップと、単一の又は多数の相互接続配線レベルと、インダクタ、変圧器及びキャパシタのような大きな実スペースを要する受動素子とを含むことが可能である。前述のＳＯＰと可撓性チップのスタックを組み合わせることにより、システム全体の機能性を大いに増進することができる。この構成は、多様なチップの機能及び材料を単一のパッケージに集積することを可能にし、そうでなければ、多数のＳＯＰ又はＳＯＰのようなデバイスを互いにつなぐ必要がある。本発明の目的を明確にし、焦点を保つために、相互接続部、受動素子及びキャリア７００の他の要素は図示しない。
当業者が前述の説明を読めば、本発明の多くの修正及び変更に疑いがないことは明らかである一方、図で示し説明される詳細な実施形態は、限定的に考察されたという意味では全くないということが理解できる。従って、この好ましい実施形態の詳細な論及は、本発明に不可欠だと認められる特徴のみを記載する特許請求の範囲を限定するという意味ではない。
本発明は無線通信技術の分野で用いられ、より具体的には、全ての電話及びそれに類似のものに用いられる。
剥離層を有する仮のキャリアの上への個々のダイ又はチップの配置を示す断面図である。 剥離層を有する仮のキャリアの上への個々のダイ又はチップの配置を示す断面図であり、可撓性の誘電体層によって形成される電気的相互接続部も示されており、該電気的相互接続部は、それぞれのチップが互いに様々な構成で折り重なるのを可能にしながら、該チップを互いに物理的に取り付けるのに役立つ。 剥離層を有する仮のキャリアの上への個々のダイ又はチップの配置を示す断面図であり、可撓性の誘電体層によって形成される電気的相互接続部も示されており、該電気的相互接続部は、それぞれのチップが互いに様々な構成で折り重なるのを可能にしながら、該チップを互いに物理的に取り付けるのに役立つ。 前述の可撓性誘電体の相互接続部を有するチップの平面図である。 完成パッケージ、キャリア又はＰＣＢへのインターフェースとしての役割を果たす別のチップの追加を伴う三次元のアセンブリを示す。 折り重ねられているチップの断面図であり、追加された熱導管がチップのアセンブリを通って蛇行する。 折り重ねられているチップの断面図であり、追加された熱導管がチップのアセンブリを通って蛇行する。 パッケージに組み込まれている熱伝導性材料を有する、スタック・アセンブリの断面図である。 どのようにアセンブリをパッケージ、キャリア又はＰＣＢに接続できるのかを示している様々な実施形態を示す。 どのようにアセンブリをパッケージ、キャリア又はＰＣＢに接続できるのかを示している様々な実施形態を示す。 どのようにアセンブリをパッケージ、キャリア又はＰＣＢに接続できるのかを示している様々な実施形態を示す。 基板又はＰＣＢに取り付けられた、可撓性の折り重ねられたマルチ・チップ・アセンブリの周辺アレイを示す。

Claims (14)

  1. 互いに積層され、別個の絶縁された相互接続部（４０、５０）により互いに可撓的に接続された複数のチップ（１００、１１０、１２０）と、
    積層された前記複数のチップ（１００、１１０、１２０）に可撓的に接続されたチップ・キャリア（５００）上に取り付けられ、前記積層された前記複数のチップと前記チップ・キャリア（５００）上のパッド（５１０）との間の電気的接続を提供する１個のボンディング用チップ（１３０）と、を有し、
    前記複数のチップ（１００、１１０、１２０）と、前記ボンディング用チップ（１３０）とがそれぞれの上面が露出するように可撓性の誘電体層（３０）に埋め込まれ、前記複数のチップは、前記可撓性の誘電体層（３０）を折り重ねることによって積層され、折り重なった２層の前記可撓性の誘電体層（３０）を挟んで互いに重なる第１チップ（１１０）および第２チップ（１００）を含む、チップ・アセンブリ。
  2. 互いに積層され、別個の絶縁された相互接続部（４０、５０）により互いに可撓的に接続された複数のチップ（１００、１１０、１２０）と、
    前記積層された前記複数のチップ（１００、１１０、１２０）のうち一番下に配置された第１チップ（１１０）が、前記複数のチップとチップ・キャリア（６００）上のパッドとの間の電気的接触を与えるはんだボールのグリッド・アレイ（５５０）を有し、
    前記複数のチップ（１００、１１０、１２０）がそれぞれの上面が露出するように可撓性の誘電体層（３０）に埋め込まれ、前記複数のチップは、前記可撓性の誘電体層（３０）を折り重ねることによって積層され、折り重なった２層の前記可撓性の誘電体層（３０）を挟んで互いに重なる前記第１チップ（１１０）および第２チップ（１００）を含む、チップ・アセンブリ。
  3. 前記別個の絶縁された相互接続部が、アルミニウム及び銅からなる群から選択された導体材料から成る、請求項１または請求項２に記載のチップ・アセンブリ。
  4. 前記相互接続部の長さが、各チップが折り重ねられる順番によって決定される、請求項１または請求項２に記載のチップ・アセンブリ。
  5. 折り重ねられた前記可撓性の誘電体層（３０）に沿って設けられ、前記複数のチップから発生する廃熱を排除する手段を提供する熱伝導層または熱導管（３００）を更に有する、請求項１または請求項２に記載のチップ・アセンブリ。
  6. 前記複数のチップのうち少なくとも１個のチップが、前記可撓性の誘電体層（３０）に設けた熱伝導性バイア（２００）を介して前記熱伝導層または熱導管に物理的に接続された、請求項４に記載のチップ・アセンブリ。
  7. 前記積層された前記複数のチップにおいて、前記第１チップ（１１０）の底面（相互接続される面）が、前記第２チップ（１００）の底面に面し、前記第２チップの上面に面する底面を有する第３チップ（１２０）をさらに含む、請求項１または請求項２に記載のチップ・アセンブリ。
  8. 前記複数のチップ（１００、１１０、１２０）が、折り重ねる前に互いにほぼ平行に前記前記可撓性の誘電体層（３０）に配置されたチップにより構成された、請求項１または請求項２に記載のチップ・アセンブリ。
  9. 前記チップ・キャリア（５００）が、シリコン基板、システム・オン・パッケージ、トランスポーザ及びプリント回路基板からなる群から選択される、請求項１または請求項２に記載のチップ・アセンブリ。
  10. 前記相互接続部は、前記可撓性の誘電体層（３０）の内部、または内部および上部に形成される、請求項１または請求項２に記載のチップ・アセンブリ。
  11. 請求項１乃至１０に記載のチップ・アセンブリを複数個有するマルチ・チップ・アセンブリのアレイであって、前記チップ・アセンブリの少なくとも一個が、チップ・キャリア（７００）に取り付けられた、マルチ・チップ・アセンブリのアレイ。
  12. 仮キャリア（１０）上の剥離層（２０）の上に、複数のチップ（１００、１１０、１２０）およびボンディング用チップ（１３０）の上面が前記剥離層に接するように配置し、可撓性の誘電体層（３０）で覆うステップと、
    前記可撓性の誘電体層（３０）に別個の絶縁された相互接続部（４０、５０）を設けて、前記複数のチップ間および前記複数のチップのうち少なくとも１つのチップと前記ボンディング用チップ（１３０）の間を接続するステップと、
    複数のチップ（１００、１１０、１２０）の各チップを前記仮キャリアから分離し、前記可撓性の誘電体層（３０）を折り重ねることによって積層するステップと、
    前記ボンディング用チップ（１３０）をチップ・キャリア（５００）に電気的に接続するステップと、
    を含み、
    前記複数のチップ（１００、１１０、１２０）と、前記ボンディング用チップ（１３０）とがそれぞれの上面が露出するように可撓性の誘電体層（３０）に埋め込まれ、前記複数のチップは、前記可撓性の誘電体層（３０）を折り重ねることによって積層され、折り重なった２層の前記可撓性の誘電体層（３０）を挟んで互いに重なる第１チップ（１１０）および第２チップ（１００）を含む、チップ・アセンブリを形成する方法。
  13. 仮キャリア（１０）上の剥離層（２０）の上に、複数のチップ（１００、１１０、１２０）の上面が前記剥離層に接するように配置し、可撓性の誘電体層（３０）で覆うステップと、
    前記可撓性の誘電体層（３０）に別個の絶縁された相互接続部（４０、５０）を設けて、前記複数のチップ間を接続するステップと、
    複数のチップ（１００、１１０、１２０）の各チップを前記仮キャリアから分離し、前記可撓性の誘電体層（３０）を折り重ねることによって積層するステップと、
    前記積層された前記複数のチップ（１００、１１０、１２０）のうち一番下に配置された第１チップ（１１０）に設けられたはんだボールのグリッド・アレイ（５５０）をチップ・キャリア（６００）上のパッドと電気的に接続するステップと、
    を含み、
    前記複数のチップ（１００、１１０、１２０）はそれぞれの上面が露出するように可撓性の誘電体層（３０）に埋め込まれ、前記複数のチップは、折り重なった２層の前記可撓性の誘電体層（３０）を挟んで互いに重なる前記第１チップ（１１０）および第２チップ（１００）を含む、チップ・アセンブリを形成する方法。
  14. 請求項１乃至１０に記載のチップ・アセンブリを複数個、準備するステップと、
    各チップ・アセンブリの前記チップの少なくとも１個をキャリア（７００）に取り付けるステップと、
    を含む、マルチ・チップ・アセンブリのアレイを形成する方法。
JP2005509922A 2003-09-30 2003-09-30 可撓性の重ねられたチップ・アセンブリとその形成方法 Expired - Lifetime JP4425217B2 (ja)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
PCT/US2003/030640 WO2005041360A1 (en) 2003-09-30 2003-09-30 Flexible assembly of stacked chips

Publications (2)

Publication Number Publication Date
JP2007521636A JP2007521636A (ja) 2007-08-02
JP4425217B2 true JP4425217B2 (ja) 2010-03-03

Family

ID=34519496

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2005509922A Expired - Lifetime JP4425217B2 (ja) 2003-09-30 2003-09-30 可撓性の重ねられたチップ・アセンブリとその形成方法

Country Status (8)

Country Link
US (1) US7355271B2 (ja)
EP (1) EP1668745B1 (ja)
JP (1) JP4425217B2 (ja)
CN (1) CN100448104C (ja)
AT (1) ATE522953T1 (ja)
AU (1) AU2003279044A1 (ja)
IL (1) IL174504A0 (ja)
WO (1) WO2005041360A1 (ja)

Families Citing this family (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7759167B2 (en) * 2005-11-23 2010-07-20 Imec Method for embedding dies
KR100726892B1 (ko) 2006-03-17 2007-06-14 한국과학기술원 3차원 칩 적층 패키지 모듈 및 이의 제조방법
US7990171B2 (en) * 2007-10-04 2011-08-02 Samsung Electronics Co., Ltd. Stacked semiconductor apparatus with configurable vertical I/O
US7473618B1 (en) 2008-04-22 2009-01-06 International Business Machines Corporation Temporary structure to reduce stress and warpage in a flip chip organic package
WO2013087101A1 (en) * 2011-12-14 2013-06-20 Reinhardt Microtech Gmbh Substrate-supported circuit parts with free-standing three-dimensional structures
US10555720B2 (en) * 2012-12-28 2020-02-11 Volcano Corporation Intravascular ultrasound imaging apparatus, interface, architecture, and method of manufacturing
US20140224882A1 (en) * 2013-02-14 2014-08-14 Douglas R. Hackler, Sr. Flexible Smart Card Transponder
CN103523739A (zh) * 2013-11-05 2014-01-22 华进半导体封装先导技术研发中心有限公司 环境mems传感器三维柔性基板封装结构及制作方法
CN104465548A (zh) * 2014-12-10 2015-03-25 华进半导体封装先导技术研发中心有限公司 一种三维柔性封装结构及其注塑成型方法
US9984962B2 (en) * 2015-08-31 2018-05-29 Arizona Board Of Regents On Behalf Of Arizona State University Systems and methods for hybrid flexible electronics with rigid integrated circuits
KR102497583B1 (ko) 2015-10-27 2023-02-10 삼성전자주식회사 유연한 연결부를 갖는 반도체 장치 및 그 제조방법
EP3206229B1 (en) 2016-02-09 2020-10-07 AT & S Austria Technologie & Systemtechnik Aktiengesellschaft Methods of manufacturing flexible electronic devices
CN115565890B (zh) * 2022-12-07 2023-04-18 西北工业大学 一种折叠式多芯片柔性集成封装方法及柔性集成封装芯片

Family Cites Families (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2985484B2 (ja) * 1992-03-19 1999-11-29 株式会社日立製作所 半導体装置とその製造方法
US4933810A (en) * 1987-04-30 1990-06-12 Honeywell Inc. Integrated circuit interconnector
US5028983A (en) * 1988-10-28 1991-07-02 International Business Machines Corporation Multilevel integrated circuit packaging structures
US5239448A (en) * 1991-10-28 1993-08-24 International Business Machines Corporation Formulation of multichip modules
US5198965A (en) 1991-12-18 1993-03-30 International Business Machines Corporation Free form packaging of specific functions within a computer system
FR2704690B1 (fr) * 1993-04-27 1995-06-23 Thomson Csf Procédé d'encapsulation de pastilles semi-conductrices, dispositif obtenu par ce procédé et application à l'interconnexion de pastilles en trois dimensions.
US6121676A (en) * 1996-12-13 2000-09-19 Tessera, Inc. Stacked microelectronic assembly and method therefor
JP3611957B2 (ja) * 1997-10-29 2005-01-19 日東電工株式会社 積層型実装体
JPH11249215A (ja) * 1998-03-06 1999-09-17 Olympus Optical Co Ltd フレキシブルプリント配線基板を有するカメラ
JP2000088921A (ja) * 1998-09-08 2000-03-31 Sony Corp 半導体装置
JP3879803B2 (ja) * 1999-03-25 2007-02-14 セイコーエプソン株式会社 半導体装置及びその製造方法、回路基板並びに電子機器
JP2001085608A (ja) * 1999-09-17 2001-03-30 Sony Corp 半導体装置
US6572387B2 (en) * 1999-09-24 2003-06-03 Staktek Group, L.P. Flexible circuit connector for stacked chip module
DE60026331T8 (de) * 1999-10-01 2007-02-01 Seiko Epson Corp. Leiterplatte, halbleiter und herstellung, test und gehäuse derselben und systemplatte und elektronikgerät
JP3721893B2 (ja) * 1999-10-20 2005-11-30 セイコーエプソン株式会社 半導体装置、ならびに電子機器
JP4135284B2 (ja) * 1999-12-07 2008-08-20 ソニー株式会社 半導体モジュールおよび電子回路装置
JP3855594B2 (ja) * 2000-04-25 2006-12-13 セイコーエプソン株式会社 半導体装置
JP2002009230A (ja) * 2000-06-20 2002-01-11 Seiko Epson Corp 半導体装置
JP2002009229A (ja) * 2000-06-20 2002-01-11 Seiko Epson Corp 半導体装置
JP2002270759A (ja) * 2001-03-14 2002-09-20 Matsushita Electric Ind Co Ltd 半導体チップ及びマルチチップモジュール
JP4633971B2 (ja) * 2001-07-11 2011-02-16 ルネサスエレクトロニクス株式会社 半導体装置
JP2003133518A (ja) * 2001-10-29 2003-05-09 Mitsubishi Electric Corp 半導体モジュール
US7071547B2 (en) * 2002-09-11 2006-07-04 Tessera, Inc. Assemblies having stacked semiconductor chips and methods of making same

Also Published As

Publication number Publication date
CN1839518A (zh) 2006-09-27
WO2005041360A1 (en) 2005-05-06
AU2003279044A1 (en) 2005-05-11
EP1668745B1 (en) 2011-08-31
EP1668745A1 (en) 2006-06-14
JP2007521636A (ja) 2007-08-02
CN100448104C (zh) 2008-12-31
US7355271B2 (en) 2008-04-08
IL174504A0 (en) 2006-08-01
US20070059951A1 (en) 2007-03-15
EP1668745A4 (en) 2008-12-03
ATE522953T1 (de) 2011-09-15

Similar Documents

Publication Publication Date Title
JP4225036B2 (ja) 半導体パッケージ及び積層型半導体パッケージ
US11309304B2 (en) Stackable electronic package and method of fabricating same
US6208521B1 (en) Film carrier and laminate type mounting structure using same
JP6342120B2 (ja) 超薄埋設ダイモジュール及びその製造方法
KR101486722B1 (ko) 단일층 코어리스 기판
KR101653856B1 (ko) 반도체 장치 및 그 제조방법
JP6797521B2 (ja) ダイパッケージ及びダイパッケージを作製する方法
JP4425217B2 (ja) 可撓性の重ねられたチップ・アセンブリとその形成方法
KR20020055573A (ko) 기판 상에서의 수직 어셈블리를 위해 폴딩된 상호접속기상에 적층된 칩-스케일 패키지
TWI236759B (en) Semiconductor device, and laminated semiconductor device
US20040135243A1 (en) Semiconductor device, its manufacturing method and electronic device
KR20090033605A (ko) 적층형 반도체 패키지, 그 형성방법 및 이를 구비하는전자장치
JP2006210745A (ja) 半導体装置及びその製造方法
JPH0689964A (ja) 集積回路を相互に接続するための多層ポリマー−金属装置を製造する方法およびハイブリッド構造
US8264087B2 (en) Semiconductor package for discharging heat and method for fabricating the same
JP4521251B2 (ja) 配線性が高いマイクロビア基板
US7626265B2 (en) Semiconductor package having flexible lead connection plate for electrically connecting base and chip
JP2005093980A (ja) 積み重ねが可能な層、ミニスタック、および積層型電子モジュール
US20100127407A1 (en) Two-sided substrateless multichip module and method of manufacturing same
US7067352B1 (en) Vertical integrated package apparatus and method
KR100877320B1 (ko) 가요성 적층형 칩 어셈블리
JP2002033443A (ja) 半導体モジュール
KR101334593B1 (ko) 반도체 패키지 제조 방법
JP2004214285A (ja) 部品内蔵モジュール
JP4715870B2 (ja) 半導体パッケージ及び積層型半導体パッケージ

Legal Events

Date Code Title Description
A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20090529

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20090609

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20090724

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20091201

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20091208

R150 Certificate of patent or registration of utility model

Ref document number: 4425217

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

Free format text: JAPANESE INTERMEDIATE CODE: R150

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20121218

Year of fee payment: 3

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20121218

Year of fee payment: 3

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20131218

Year of fee payment: 4

EXPY Cancellation because of completion of term