JP4135284B2 - 半導体モジュールおよび電子回路装置 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は半導体モジュールおよび電子回路装置に関し、特に、小型化および高密度化されたパッケージ形態を有する半導体装置をモジュール化した半導体モジュールと、当該半導体モジュールを実装基板上に実装した電子回路装置に関する。
【０００２】
【従来の技術】
デジタルビデオカメラ、ＩＣカード、デジタル携帯電話、ノートパソコンあるいはＰＤＡ（Personal Digital Assistant）など、携帯用電子機器の小型化、薄型化、軽量化に対する要求は強くなる一方であり、これに応えるために近年のＶＬＳＩなどの半導体装置においては３年で７割の縮小化を実現してきた一方で、実装基板上の部品実装密度をいかに向上させるかが重要な課題として研究および開発がなされてきた。
【０００３】
従来、半導体装置のパッケージ形態としては、ＤＩＰ（Dual In-line Package）あるいはＰＧＡ（Pin Grid Array）などのプリント基板に設けたスルーホールにリード線を挿入して実装するリード挿入型（ＴＨＤ：Through Hole Mount Device ）や、ＱＦＰ（Quad Flat Package ）あるいはＴＣＰ（Tape Carrier Package）などのリード線を基板の表面にハンダ付けして実装する表面実装型（ＳＭＤ：Surface Mount Device）が用いられてきた。
【０００４】
上記のように装置の小型化および高密度化を進めるために、半導体装置のパッケージ形態は、パッケージサイズを半導体チップの大きさに限りなく近づけたチップサイズパッケージ（ＣＳＰ：Chip Size Package ）と呼ばれるパッケージ形態へと移行し、さらには、はんだや金などからなる突起電極（バンプ）をパッド電極に接続するように設けてＣＳＰ化した半導体装置のバンプ形成面側を実装基板に向け、フェースダウンで実装するフリップチップ実装形態へと移行してきている。
さらなる小型化および高密度化のために、パッド電極に接続するように突起電極（バンプ）を設けた半導体チップを、ベアチップ状態でフリップチップ実装する方法が開発され、現在までに活発に研究がなされ、多くの提案が示されている。
【０００５】
上記のベアチップ状態で半導体チップを実装基板に実装した電子回路装置について、図面を参照して説明する。
図８は上記のベアチップ実装用の半導体チップの断面図である。
半導体チップ１０’のアルミニウムなどからなるパッド電極１１形成面は、例えば窒化シリコン層からなる第１表面保護膜１２とポリイミド膜からなる第２表面保護膜１３が被覆しており、パッド電極１１部分が開口しており、この開口部においてクロム、銅、金の積層膜などからなる導電膜１４がパッド電極１１に接続して形成されている。この導電膜は、ＢＬＭ（Ball Limitting Metal）膜と呼ばれることがある。
さらに導電膜（ＢＬＭ膜）１４に接続して例えば高融点はんだボールからなるバンプ１６ｂが形成されている。
以上のようにベアチップ実装用の半導体チップ１が構成されている。
【０００６】
一方、実装基板２’は、例えばガラスエポキシ系材料よりなる実装基板基材２０’の上面において、実装する半導体チップ１のバンプ１６ｂの形成位置に対応する位置に形成された銅などからなるランド（電極）を含み、実装基板基材２０’の表面上あるいは裏面上、もしくは両面上に形成されている配線部２６を有している。配線部２６部分を除く実装基板基材２０’表面は例えば不図示のソルダーレジストにより被覆されている。
【０００７】
上記の半導体チップ１は、バンプ１６ｂとランドを対応させて実装基板２’上にマウントされており、共晶はんだ層１９あるいはバンプ１６ｂ自身によりバンプ１６ｂとランドとが機械的、電気的に接続されている。
さらに、半導体チップ１と実装基板２’の間隙部は、エポキシ樹脂などからなる封止樹脂３により封止されている。
【０００８】
上記の半導体装置において、はんだバンプを所定の位置に形成する方法としては、例えば電解メッキを用いる方法が知られているが、この場合にはバンプの下地となる材料層の表面状態や電気抵抗のわずかなばらつきにより成膜されるはんだバンプの膜厚が影響を受け、半導体チップ内に均一で高さの揃ったはんだボールバンプを形成することが非常に難しいという問題点を有している。
【０００９】
真空蒸着によるはんだ層の成膜とフォトレジスト膜のリフトオフとを用いて、はんだボールバンプを高さを揃えて形成する方法が開発されている。この方法について、図面を参照して以下に説明する。
まず、図９（ａ）に示すように、例えばスパッタリング法やエッチングなどにより半導体チップの回路パターンが形成された半導体ウェーハ１０上にアルミニウム−銅合金などからなるパッド電極１１をパターン形成し、その上層に例えば窒化シリコン層あるいはポリイミド膜などからなる表面保護膜１３を全面に被覆して形成する。
表面保護膜１３のパッド電極１１部分を開口した後、例えばスパッタリング法によりクロム、銅、金の積層体である導電膜（ＢＬＭ膜）１４をパッド電極１１に接続するようにパターン形成する。
【００１０】
次に、図９（ｂ）に示すように、フォトリソグラフィー工程により、導電膜（ＢＬＭ膜）１４形成領域にパターン開口部Ａを有するレジスト膜Ｒをパターン形成する。
次に、図９（ｃ）に示すように、例えば真空蒸着法により全面にはんだ層を成膜することで、レジスト膜Ｒのパターン開口部Ａ内にはんだ層１６を形成する。このとき、レジスト膜Ｒの上層にもはんだ層１６ａが形成される。
【００１１】
次に、図１０（ａ）に示すように、リフトオフによりレジスト膜Ｒを除去することで、レジスト膜Ｒの上層に形成されたはんだ層１６ａを同時に除去する。これにより、レジスト膜Ｒのパターン開口部Ａ内に形成されたはんだ層１６のみを残すことができる。
次に、図１０（ｂ）に示すように、熱処理を行ってはんだ層１６を溶融させ、表面張力により球形となった状態で冷却、固化することではんだボールのバンプ１６ｂを形成する。
【００１２】
【発明が解決しようとする課題】
しかしながら、上記のような半導体装置を用いたＩＣカード、デジタル携帯電話あるいはＰＤＡなどの携帯用電子機器としては、デバイスの実装スペースはできるだけ小型化することが望まれており、２次元的な縮小に加えて３次元的な縮小、即ち薄型化ができるような半導体デバイスの高密度な３次元実装技術を確立して、より一層の高密度化、高機能化を実現することが切望されている。
【００１３】
上記の半導体デバイスを３次元に実装する技術が、例えば、特開平６−２４４３６０号公報に開示されている。
即ち、図１１に示すように、実装基板基材２０’とその表面に形成された配線部２６から構成されている実装基板上に、表面に電極１１が形成され、大きさがほぼ等しい４個の半導体チップ（１０ａ’，１０ｂ’，１０ｃ’，１０ｄ’）が、各電極１１形成面を上側にして積層されている。上側から３個の各半導体装置には、各半導体チップの周辺部（ペリフェラル領域）に形成された各電極１１を露出させるために切欠部Ｘが設けられている。半導体チップの各電極１１と実装基板の配線部２６とがワイヤボンディング２７により接続されており、積層された半導体チップ全体を封止樹脂３が被覆している。
【００１４】
また、同様に半導体デバイスを３次元に実装する技術が、例えば、特開昭６０−９４７５６号公報に開示されている。
即ち、図１２（（ａ）は平面図であり、（ｂ）は（ａ）中のＹ−Ｙ’における断面図）に示すように、表面に電極（１１ａ，１１ｂ，１１ｃ）が形成された３個の半導体チップ（１０ａ’，１０ｂ’，１０ｃ’）が、各電極形成面を上側にして積層されている。ここで、３個の各半導体チップは大きさは上側程小さくなっており、これにより各半導体チップの周辺部に形成された各電極が露出している。半導体チップの各電極間、あるいは各電極１１とその外周領域に設けられている配線部２６とがワイヤボンディング２７により接続されている。
【００１５】
しかしながら、上記の半導体デバイスを３次元に実装した電子回路装置はワイヤボンディングの引回しのために余分な空間を必要としており、さらに長いワイヤボンディングによるインダクタンスのために高周波デバイスを実装する場合には信号遅延を顕在化させるという問題があった。
さらにまた、半導体デバイスを直接積層させているために放熱が十分でない場合があり、ロジック系デバイスなどの消費電力の大きなデバイスに適用した場合には発熱量が多いために半導体デバイスが高温となってしまい、電気特性に支障を来すことがあるという問題があった。
【００１６】
本発明は上記の問題を鑑みなされたものであり、本発明は、実装基板への接続部のインダクタンスによる信号遅延の問題を改善でき、各半導体デバイスからの放熱量を確保して半導体デバイスが高温となることを回避することが可能である、複数個の半導体チップを積層してモジュール化した半導体モジュールと、当該半導体モジュールを実装した電子回路装置を提供することを目的とする。
【００１７】
【課題を解決するための手段】
上記の目的を達成するため、本発明の半導体モジュールは、両面に配線部を有する可撓性基板と、半導体装置の回路パターンと、前記回路パターンに接続する第１突起電極を有し、前記第１突起電極形成面側から前記配線部に接続するように前記可撓性基板の一方の面上に実装された第１半導体装置および第２半導体装置と、前記第１半導体装置の上面に固着された放熱性基板とを有し、前記第１半導体装置と前記第２半導体装置の実装部分の間における前記可撓性基板が湾曲しており、前記第２半導体装置の上面が前記放熱性基板の前記第１半導体装置固着面の反対側の面に固着されている。
【００１８】
上記の本発明の半導体モジュールは、好適には、前記半導体モジュールを実装基板に実装するために、前記配線部に接続するように第２突起電極が形成されている。
【００１９】
上記の本発明の半導体モジュールは、好適には、前記第１半導体装置および前記第２半導体装置がそれぞれ２００μｍ以下の高さである。
【００２０】
上記の本発明の半導体モジュールは、好適には、前記配線部に接続するように前記可撓性基板の他方の面上に第３半導体装置が実装されている。
さらに好適には、前記半導体モジュールを実装基板に実装するために、前記配線部に接続するように第２突起電極が形成されており、前記第１、前記第２および第３半導体装置の高さがそれぞれ２００μｍ以下であり、前記第２突起電極の高さが３００μｍ以上である。
【００２１】
上記の本発明の半導体モジュールは、好適には、前記第１および第２半導体装置のそれぞれの上面が、絶縁性接着剤により前記放熱性基板に固着されている。
【００２２】
上記の本発明の半導体モジュールは、半導体装置の回路パターンに接続する第１突起電極を有する第１半導体装置および第２半導体装置の第１突起電極形成面の反対側の面同士が放熱性基板を介して固着されており、第１半導体装置と第２半導体装置の実装部分の間において湾曲している可撓性基板に形成された配線部に第１半導体装置および第２半導体装置の各第１突起電極が接続して、モジュール化されており、可撓性基板に形成された配線部に第２突起電極が形成されている構成とすることで、モジュール状態で実装基板に実装することができる。
【００２３】
上記の本発明の半導体モジュールによれば、ワイヤボンディングを用いずに実装可能であり、実装基板への接続部のインダクタンスによる信号遅延の問題を改善できる。
また、第１半導体装置および第２半導体装置は放熱性基板を介して積層された形態であり、各半導体デバイスからの放熱量を確保して半導体デバイスが高温となることを回避することが可能である。
【００２４】
上記の目的を達成するため、本発明の電子回路装置は、両面に第１配線部を有する可撓性基板と、半導体装置の回路パターンと、前記回路パターンに接続する第１突起電極を有し、前記第１突起電極形成面側から前記第１配線部に接続するように前記可撓性基板の一方の面上に実装された第１半導体装置および第２半導体装置と、前記第１半導体装置の上面に固着された放熱性基板とを有し、前記第１半導体装置と前記第２半導体装置の実装部分の間における前記可撓性基板が湾曲しており、前記第２半導体装置の上面が前記放熱性基板の前記第１半導体装置固着面の反対側の面に固着されている半導体モジュールと、第２配線部を有する実装基板とを有し、前記第１配線部と前記第２配線部が接続して、前記半導体モジュールが前記実装基板上に実装されている。
【００２５】
上記の本発明の電子回路装置は、好適には、前記第１配線部と前記第２配線部が第２突起電極により接続されている。
【００２６】
上記の本発明の電子回路装置は、好適には、前記第１半導体装置および前記第２半導体装置がそれぞれ２００μｍ以下の高さである。
【００２７】
上記の本発明の電子回路装置は、好適には、前記第１配線部に接続するように前記可撓性基板の他方の面上に第３半導体装置が実装されている。
さらに好適には、前記第１配線部と前記第２配線部が第２突起電極により接続されており、前記第１、前記第２および第３半導体装置の高さがそれぞれ２００μｍ以下であり、前記第２突起電極の高さが３００μｍ以上である。
【００２８】
上記の本発明の電子回路装置は、好適には、前記第１および第２半導体装置のそれぞれの上面が、絶縁性接着剤により前記放熱性基板に固着されている。
【００２９】
上記の本発明の電子回路装置は、半導体装置の回路パターンに接続する第１突起電極を有する第１半導体装置および第２半導体装置の第１突起電極形成面の反対側の面同士が放熱性基板を介して固着されており、第１半導体装置と第２半導体装置の実装部分の間において湾曲している可撓性基板に形成された第１配線部に第１半導体装置および第２半導体装置の各第１突起電極が接続して、モジュール化された半導体モジュールが、可撓性基板に形成された配線部に第２突起電極などにより第２配線部を有する実装基板に実装されている。
【００３０】
上記の本発明の電子回路装置によれば、ワイヤボンディングを用いずに実装しており、実装基板への接続部のインダクタンスによる信号遅延の問題を改善できる。
また、第１半導体装置および第２半導体装置は放熱性基板を介して積層された形態であり、各半導体デバイスからの放熱量を確保して半導体デバイスが高温となることを回避することが可能である。
【００３１】
【発明の実施の形態】
以下に、本発明の半導体装置の製造方法の実施の形態について、図面を参照して説明する。
【００３２】
第１実施形態
図１は本実施形態に係る電子回路装置の断面図であり、図２は図１に示す電子回路装置におけるベアチップ実装用の半導体チップと可撓性基板との接続部の拡大断面図である。
図２に示すように、半導体チップ１０’のアルミニウムなどからなるパッド電極１１形成面は、例えば窒化シリコン層からなる第１表面保護膜１２とポリイミド膜からなる第２表面保護膜１３が被覆しており、パッド電極１１部分が開口しており、この開口部においてクロム、銅、金の積層膜などからなる導電膜１４がパッド電極１１に接続して形成されている。この導電膜は、ＢＬＭ（Ball Limitting Metal）膜と呼ばれることがある。
さらに導電膜（ＢＬＭ膜）１４に接続して例えば高融点はんだボールからなる第１バンプ（突起電極）１６ｂが形成されている。
以上のようにベアチップ実装用の半導体チップ１（１ａ，１ｂ）が構成されている。
ここで、半導体チップ１（１ａ，１ｂ）はそれぞれ２００μｍ以下に薄膜化されている。
【００３３】
上記のベアチップ実装用の半導体チップ（１ａ，１ｂ）は、可撓性基板２の一方の面（第１面）上に実装されている。
可撓性基板２は、例えばポリイミドあるいはエポキシ系材料よりなる５０μｍの膜厚の可撓性基板基材２０の一方の面（第１面）上において、実装する半導体チップ（１ａ，１ｂ）の第１バンプ１６ｂの形成位置に対応する位置に形成された銅などからなるランド（電極）などを含む第１面第１配線部２１が形成され、さらに可撓性基板基材２０の他方の面（第２面）上において、第１面第１配線部２１に接続する第２面第１配線部２４が形成されて構成されている。
半導体チップ（１ａ，１ｂ）は、第１バンプ１６ｂと第１面第１配線部２１とが対応するように可撓性基板２上にマウントされ、さらに共晶はんだ層１９により第１バンプ１６ｂと第１面第１配線部２１とが機械的、電気的に接続されており、さらに、半導体チップ（１ａ，１ｂ）と可撓性基板２の間隙部は、エポキシ樹脂などからなる封止樹脂３により封止されている。
【００３４】
上記の可撓性基板２は半導体チップ（１ａ，１ｂ）の実装部分の間において湾曲されており、可撓性基板２上に実装された半導体チップ（１ａ，１ｂ）の第１バンプ１６ｂ形成面の反対側の面同士が、銅あるいはクロム鋼など金属材料などからなる放熱性基板１７を挟んで対向するように絶縁性ペーストなどの接着剤層１８により放熱性基板１７に固着されており、以上のようにして２個の半導体チップ（１ａ，１ｂ）を積層させた半導体モジュールＭが構成されている。
【００３５】
上記の半導体モジュールＭは、第２面第１配線部２４に接続するように、はんだボールなどからなり、例えば３００μｍ以上の直径を有する第２バンプ２５が形成されており、実装基板基材２０’とその表面に形成された第２配線部２６から構成される実装基板２’上に、第２バンプ２５と第２配線部２６とが対応するようにマウントされ、不図示の共晶はんだ層あるいは第２バンプ２５自身により第２バンプ２５と第２配線部２６とが機械的、電気的に接続されている。
【００３６】
上記の本実施形態の電子回路装置によれば、２個の半導体チップ（１ａ，１ｂ）を積層させたモジュールとして実装基板上にワイヤボンディングを用いずに実装することにより、デバイスチップ間の配線長を短縮して、実装基板への接続部のインダクタンスを低減して高速処理が可能であり、高周波デバイスにおいても信号遅延の問題を改善できる。
また、２個の半導体チップ（１ａ，１ｂ）は放熱性基板１７を介して積層されており、各半導体デバイスからの放熱量を確保して半導体デバイスが高温となることを回避することが可能である。
上記の２個の半導体チップ（１ａ，１ｂ）は２００μｍ以下に薄膜化されているため、上記のようにそれらを積層させた半導体モジュールとしても薄膜化を実現できる。
【００３７】
上記の電子回路装置の製造方法について図面を参照して説明する。
各半導体チップのはんだバンプの形成工程までは、従来方法と同様にして行う。
即ち、まず、図９（ａ）に示すように、例えばスパッタリング法やエッチングなどにより半導体チップの回路パターンが形成された半導体ウェーハ１０上にアルミニウム−銅合金などからなるパッド電極１１をパターン形成し、その上層に例えば窒化シリコン層あるいはポリイミド膜などからなる表面保護膜１３を全面に被覆して形成する。
表面保護膜１３のパッド電極１１部分を開口した後、例えばスパッタリング法によりクロム、銅、金の積層体である導電膜（ＢＬＭ膜）１４をパッド電極１１に接続するようにパターン形成する。
【００３８】
次に、図９（ｂ）に示すように、フォトリソグラフィー工程により、導電膜（ＢＬＭ膜）１４形成領域にパターン開口部Ａを有するレジスト膜Ｒをパターン形成する。
次に、図９（ｃ）に示すように、例えば真空蒸着法により全面にはんだ層を成膜することで、レジスト膜Ｒのパターン開口部Ａ内にはんだ層１６を形成する。このとき、レジスト膜Ｒの上層にもはんだ層１６ａが形成される。
【００３９】
次に、図１０（ａ）に示すように、リフトオフによりレジスト膜Ｒを除去することで、レジスト膜Ｒの上層に形成されたはんだ層１６ａを同時に除去する。これにより、レジスト膜Ｒのパターン開口部Ａ内に形成されたはんだ層１６のみを残すことができる。
次に、図１０（ｂ）に示すように、熱処理を行ってはんだ層１６を溶融させ、表面張力により球形となった状態で冷却、固化することで高さが例えば６０μｍのはんだボールからなる第１バンプ１６ｂを形成する。
【００４０】
次に、半導体ウェーハ（ウェーハ膜厚は例えば６２０μｍ）をデバイス形成面の反対の面から、機械研削法、化学的機械研磨法あるいはエッチング法などにより、膜厚が２００μｍ以下（例えば１００μｍ程度）となるまで半導体ウェーハを薄膜化する。
上記の薄膜化工程としては、まず、上記半導体ウェーハ１０の第１バンプ１６ｂ形成面の全面に保護テープ４５を貼付し、例えば図３に示す研削装置において、装置基台上に保護テープ４５貼付面を下にして半導体ウェーハ１０を戴置し、例えば、その上側から砥石を２５００ｒｐｍの回転数で回転させながら、１５０μｍ／分の速度で下方へ送り、例えば５１０μｍの膜厚分研削し、１１０μｍの膜厚の半導体ウェーハとする。
このとき、これまでの半導体ウェーハに半導体チップの回路パターンなどを形成する工程を経ることにより、通常、半導体ウェーハ１０の裏面に形成されてしまっているキズを研削除去できる。
【００４１】
次に、例えば図４に示す化学的機械研磨装置において、ウェーハキャリア４１に上記保護テープ４５を貼付した半導体ウェーハ１０を取り付け、例えば、テーブル（定盤）４２上に設けられた研磨布（クロス）４３上に、研磨スラリ４４を４０ｍｌ／分の供給速度で供給しながら、研磨圧力４００ｇ／ｃｍ2 で押圧し、ウェーハキャリア４１を８０ｒｐｍ、テーブルを８０ｒｐｍで回転させ、かつ２ｍｍ／秒の揺動速度で揺動させ、１０μｍの膜厚分研磨して裏面ポリッシュ仕上げとし、１００μｍの膜厚の半導体ウェーハ１０とする。
このとき、ポリッシュ研磨仕上げとすることで半導体ウェーハ１０の裏面の細かなキズ（研削処理時のダメージ）までも除去でき、薄膜化しても機械的強度の高いウェーハとすることができる。
この後の工程としては、上記半導体ウェーハから表面保護テープを剥離し、ダイシング工程により個々の半導体チップに分離して、本実施形態において実装するベアチップ実装用の半導体チップとする。
上記工程においては、ダイシング工程により個々の半導体チップに分離した後に、上記のように薄膜化することも可能である。
【００４２】
次に、図５（ａ）に示すように、上記の半導体チップを可撓性基板２上に実装する。
可撓性基板２は、例えばポリイミドあるいはエポキシ系材料よりなる５０μｍの膜厚の可撓性基板基材２０の一方の面（第１面）上において、実装する半導体チップ（１ａ，１ｂ）の第１バンプ１６ｂの形成位置に対応する位置に形成された銅などからなるランド（電極）などを含む第１面第１配線部２１が形成され、さらに可撓性基板基材２０の他方の面（第２面）上において、第１面第１配線部２１に接続する第２面第１配線部２４が形成されて構成されている。
上記の第１バンプ１６ｂと第１配線層２１のランドを対応させて半導体チップ（１ａ，１ｂ）を可撓性基板２上にマウントし、共晶はんだ層（不図示）あるいは第１バンプ自身により第１バンプ１６ｂと第１配線層２１のランドとを機械的、電気的に接続し、さらに、半導体チップ（１ａ，１ｂ）と可撓性基板２の間隙部を、エポキシ樹脂などからなる封止樹脂３により封止する。
【００４３】
次に、図５（ｂ）に示すように、半導体チップ１ｂの上面に、銅あるいはクロム鋼など金属材料などからなる放熱性基板１７を絶縁性ペーストなどにより固着し、２個の半導体チップ（１ａ，１ｂ）の実装部分の間における可撓性基板２を湾曲させ、半導体チップ１ａの上面を放熱性基板１７の半導体チップ１ｂ固着面の反対側の面に、同様に絶縁性ペーストなどにより固着する。
以上で、２個の半導体チップ（１ａ，１ｂ）を積層させた半導体モジュールＭを形成することができる。
以降の工程としては、例えば第２面第１配線部２４に接続するように、はんだボールなどからなり、例えば３００μｍ以上の直径を有する第２バンプ２５を形成し、実装基板基材２０’とその表面に形成された第２配線部２６とから構成される実装基板２’上に、第２バンプ２５と第２配線部２６とを対応させてマウントし、不図示の共晶はんだ層あるいは第２バンプ２５自身により第２バンプ２５と第２配線部２６とを機械的、電気的に接続して、図１に示す電子回路装置を形成することができる。
上記の第２バンプを形成する代わりに、実装基板２’の第２配線部２６上に予めはんだペースト（クリームはんだ）を供給しておき、上記半導体モジュールを戴置してリフローさせることにより同様の構成とすることもできる。
【００４４】
第２実施形態
図６は本実施形態に係る電子回路装置の断面図である。この電子回路装置におけるベアチップ実装用の半導体チップと可撓性基板との接続部は、第１実施形態と同様であり、図２にその拡大断面図を示す。
本実施形態に係る電子回路装置は、実質的に第１実施形態の電子回路装置と同様であるが、可撓性基板基材２０の一方の面（第１面）上に第１面第１配線部２１が形成され、他方の面（第２面）上に第２面第１配線部２４が形成された可撓性基板２の上記一方の面（第１面）上に、第１面第１配線部２１に接続するように半導体チップ（１ａ，１ｂ）が実装されており、さらに可撓性基板２の他方の面（第２面）上であって半導体チップ（１ａ，１ｂ）に対向する位置に、第２面第１配線部２４に接続するように半導体チップ（１ｃ，１ｄ）が実装されていることが異なる。
上記の半導体チップ（１ａ，１ｂ，１ｃ，１ｄ）はそれぞれ２００μｍ以下に薄膜化されている。
【００４５】
上記の半導体チップ（１ｃ，１ｄ）は、半導体チップ（１ａ，１ｂ）と同様に可撓性基板２上に実装されている。即ち、半導体チップ（１ｃ，１ｄ）の第１バンプ１６ｂと第２面第１配線部２４とが対応するようにマウントされ、さらに共晶はんだ層（不図示）あるいは第１バンプ１６ｂ自身により第１バンプ１６ｂと第１配線部２４とが機械的、電気的に接続されており、さらに、半導体チップ（１ｃ，１ｄ）と可撓性基板２の間隙部は、エポキシ樹脂などからなる封止樹脂３により封止されている。
【００４６】
上記の可撓性基板２は半導体チップ（１ａ，１ｄ）と半導体チップ（１ｂ，１ｃ）の実装部分の間において湾曲されており、可撓性基板２の一方の面上に実装された半導体チップ（１ａ，１ｂ）の第１バンプ１６ｂ形成面の反対側の面同士が、銅あるいはクロム鋼など金属材料などからなる放熱性基板１７を挟んで対向するように絶縁性ペーストなどの接着剤層１８により放熱性基板１７に固着されている。このとき、可撓性基板２の他方の面上に実装された半導体チップ（１ｃ，１ｄ）は、それぞれ、図６に示すように最上部および最下部に配置される。
以上のようにして４個の半導体チップ（１ａ，１ｂ，１ｃ，１ｄ）を積層させた半導体モジュールＭが構成されている。
【００４７】
上記の半導体モジュールＭは、例えば半導体チップ１ｃの実装位置の外周部において形成された第２面第１配線部２４に接続するように、はんだボールなどからなり、例えば３００μｍ以上の直径を有する第２バンプ２５が形成されており、実装基板基材２０’とその表面に形成された第２配線部２６とから構成される実装基板２’上に、第２バンプ２５と第２配線部２６とが対応するようにマウントされ、不図示の共晶はんだ層あるいは第２バンプ２５自身により第２バンプ２５と第２配線部２６とが機械的、電気的に接続されて、モジュール形態で実装されている。
【００４８】
上記の本実施形態の電子回路装置によれば、４個の半導体チップ（１ａ，１ｂ，１ｃ，１ｄ）を積層させたモジュールとして実装基板上にワイヤボンディングを用いずに実装されており、デバイスチップ間の配線長を短縮して、実装基板への接続部のインダクタンスを低減して高速処理が可能であり、高周波デバイスにおいても信号遅延の問題を改善できる。
また、４個のうちの２個の半導体チップ（１ａ，１ｂ）は放熱性基板１７を介して積層されており、他の２個の半導体チップ（１ｃ，１ｄ）は他の半導体チップと直接接触しておらず、各半導体デバイスからの放熱量を確保して半導体デバイスが高温となることを回避することが可能である。
上記の４個の半導体チップ（１ａ，１ｂ，１ｃ，１ｄ）は２００μｍ以下に薄膜化されているため、上記のようにそれらを積層させた半導体モジュールとしても薄膜化を実現できる。また、第２バンプ２５により半導体モジュールと実装基板の間に生じる空間にも半導体チップ１ｃを実装しており、余分な空間を排除して最小限の高さで効率の良い高密度の３次元実装を実現できる。
【００４９】
上記の電子回路装置の製造方法について図面を参照して説明する。
各半導体チップの回路パターンを形成した半導体ウェーハにはんだからなる第１バンプ１６ｂを形成し、膜厚が２００μｍ以下（例えば１００μｍ程度）となるまで薄膜化し、さらにダイシング処理により個々の半導体チップに分割する工程までは、第１実施形態と同様にして行う。
【００５０】
次に、図７（ａ）に示すように、上記の半導体チップを可撓性基板２上に実装する。
可撓性基板２は、例えばポリイミドあるいはエポキシ系材料よりなる５０μｍの膜厚の可撓性基板基材２０の一方の面（第１面）上において、実装する半導体チップ（１ａ，１ｂ）の第１バンプ１６ｂの形成位置に対応する位置に形成された銅などからなるランド（電極）などを含む第１面第１配線部２１が形成され、さらに可撓性基板基材２０の他方の面（第２面）上において、実装する半導体チップ（１ｃ，１ｄ）の第１バンプ１６ｂの形成位置に対応する位置に形成された銅などからなるランド（電極）などを含み、第１面第１配線部２１に接続する第２面第１配線部２４が形成されて構成されている。
半導体チップ（１ａ，１ｂ）の第１バンプ１６ｂと第１面第１配線層２１のランドを対応させて、半導体チップ（１ａ，１ｂ）を可撓性基板２上にマウントし、共晶はんだ層（不図示）あるいは第１バンプ自身により第１バンプ１６ｂと第１面第１配線層２１のランドとを機械的、電気的に接続し、さらに、半導体チップ（１ａ，１ｂ）と可撓性基板２の間隙部を、エポキシ樹脂などからなる封止樹脂３により封止する。
さらに、上記と同様に、半導体チップ（１ｃ，１ｄ）の第１バンプ１６ｂと第２面第１配線層２４のランドとを機械的、電気的に接続し、さらに、半導体チップ（１ｃ，１ｄ）と可撓性基板２の間隙部を、エポキシ樹脂などからなる封止樹脂３により封止する。
【００５１】
次に、図７（ｂ）に示すように、半導体チップ１ｂの上面に、銅あるいはクロム鋼など金属材料などからなる放熱性基板１７を絶縁性ペーストなどにより固着し、半導体チップ（１ａ，１ｄ）と半導体チップ（１ｂ，１ｃ）の実装部分の間における可撓性基板２を湾曲させ、放熱性基板１７の半導体チップ１ｂ固着面の反対側の面と半導体チップ１ａの上面とを、上記と同様に絶縁性ペーストなどにより固着する。
以上で、４個の半導体チップ（１ａ，１ｂ，１ｃ，１ｄ）を積層させた半導体モジュールＭを形成することができる。
以降の工程としては、例えば可撓性基板２上に形成されている第２面第１配線部２４に接続するように、はんだボールなどからなり、例えば３００μｍ以上の直径を有する第２バンプ２５を形成し、実装基板基材２０’とその表面に形成された第２配線部２６とから構成されている実装基板２’上に、第２バンプ２５と第２配線部２６とを対応させてマウントし、不図示の共晶はんだ層あるいは第２バンプ２５自身により第２バンプ２５と第２配線部２６とを機械的、電気的に接続して、図６に示す電子回路装置を形成することができる。
【００５２】
本発明により積層して実装する半導体装置としては、ＭＯＳトランジスタ系半導体装置、バイポーラ系半導体装置、ＢｉＣＭＯＳ系半導体装置、ロジックとメモリを搭載した半導体装置など、半導体装置であれば何でも適用可能である。
【００５３】
本発明の半導体モジュールおよび電子回路装置は上記の実施の形態に限定されない。
例えば、半導体ウェーハの薄膜化工程など、各プロセスの条件や材料の種類や膜厚などは上記の実施の形態で説明した内容に限らない。
上記の半導体モジュールを実装基板上に実装するために、半導体モジュールにはんだボールからなる第２バンプを形成しているが、金スタッドバンプ、銅メッキバンプ、異方性導電膜、導電性ペーストなどの種々の接合手段を用いて実装してもよい。
また、例えば第２実施形態において、第２面第１配線部に接続する半導体チップとしては１個でもよい。
また、半導体ウェーハ上への第１バンプの形成方法としては、真空蒸着により成膜とリフトオフによるパターニングによる方法により説明したが、スクリーン印刷法、電解メッキ法、はんだボール転写法など、種々の方法を用いることができる。
その他、本発明の要旨を逸脱しない範囲で種々の変更が可能である。
【００５４】
【発明の効果】
上記のように、本発明の半導体モジュールおよびそれを実装した電子回路装置によれば、ワイヤボンディングを用いずに実装されており、半導体チップ間の配線長を短縮し、実装基板への接続部のインダクタンスを低減して高速処理が可能であり、高周波デバイスにおいても信号遅延の問題を改善でき、各半導体デバイスからの放熱量を確保して半導体デバイスが高温となることを回避することが可能で、さらに各半導体チップを積層させた半導体モジュールとしても薄膜化を実現でき、効率の良い高密度の３次元実装を実現できる。
本発明の半導体モジュールを実装して組み立てられる最終的な製品デバイスとして、ＩＣカード、携帯電話あるいはＰＤＡなどの携帯電子機器の更なる高機能化や小型化を実現できる。
【図面の簡単な説明】
【図１】図１は第１実施形態に係る電子回路装置の断面図である。
【図２】図２は第１および第２実施形態に係る電子回路装置における半導体チップと可撓性基板との接続部の拡大断面図である。
【図３】図３は研削装置の概略構成を示す斜視図である。
【図４】図４は化学的機械研磨装置の概略構成を示す図である。
【図５】図５は第１実施形態に係る電子回路装置の製造方法の製造工程を示す断面図であり、（ａ）は半導体チップを可撓性基板上に実装する工程まで、（ｂ）は放熱性基板の両面上に２個の半導体チップの上面を固着する工程までを示す。
【図６】図６は第２実施形態に係る電子回路装置の断面図である。
【図７】図７は第２実施形態に係る電子回路装置の製造方法の製造工程を示す断面図であり、（ａ）は半導体チップを可撓性基板上に実装する工程まで、（ｂ）は放熱性基板の両面上に２個の半導体チップの上面を固着する工程までを示す。
【図８】図８は第１従来例に係る電子回路装置の断面図である。
【図９】図９は本発明および第１従来例に係る半導体装置の製造方法の製造工程を示す断面図であり、（ａ）は導電膜（ＢＬＭ膜）の形成工程まで、（ｂ）はレジスト膜の形成工程まで、（ｃ）ははんだ層の堆積工程までを示す。
【図１０】図１０は図９の続きの工程を示し、（ａ）はリフトオフによるレジスト膜上のはんだ層の除去工程まで、（ｂ）はリフローによりはんだボールバンプの形成工程までを示す。
【図１１】図１１は第２従来例に係る電子回路装置の断面図である。
【図１２】図１２（ａ）は第３従来例に係る電子回路装置の平面図であり、（ｂ）は（ａ）中のＹ−Ｙ’における断面図である。
【符号の説明】
１（１ａ，１ｂ，１ｃ，１ｄ）…ベアチップ実装用半導体チップ、２…可撓性基板、２’…実装基板、３…封止樹脂、１０…半導体ウェーハ、１０’（１０ａ’，１０ｂ’，１０ｃ’１０ｄ’）…半導体チップ、１１（１１ａ，１１ｂ，１１ｃ）…（パッド）電極、１２，１３…表面保護膜、１４…導電膜（ＢＬＭ膜）、１６，１６ａ…はんだ層、１６ｂ…（第１）バンプ、１７…放熱性基板、１８…接着剤層、１９…共晶はんだ層、２０…可撓性基板基材、２０’…実装基板基材、２１…第１面第１配線部、２４…第２面第１配線部、２５…第２バンプ、２６…（第２）配線部、２７…ワイヤボンディング、４０…砥石、４１…ウェーハキャリア、４２…テーブル、４３…研磨布、４４…研磨スラリ、４５…保護テープ、Ｒ…レジスト膜、Ａ…開口部、Ｍ…半導体モジュール、Ｘ…切欠部。
【発明の属する技術分野】
本発明は半導体モジュールおよび電子回路装置に関し、特に、小型化および高密度化されたパッケージ形態を有する半導体装置をモジュール化した半導体モジュールと、当該半導体モジュールを実装基板上に実装した電子回路装置に関する。
【０００２】
【従来の技術】
デジタルビデオカメラ、ＩＣカード、デジタル携帯電話、ノートパソコンあるいはＰＤＡ（Personal Digital Assistant）など、携帯用電子機器の小型化、薄型化、軽量化に対する要求は強くなる一方であり、これに応えるために近年のＶＬＳＩなどの半導体装置においては３年で７割の縮小化を実現してきた一方で、実装基板上の部品実装密度をいかに向上させるかが重要な課題として研究および開発がなされてきた。
【０００３】
従来、半導体装置のパッケージ形態としては、ＤＩＰ（Dual In-line Package）あるいはＰＧＡ（Pin Grid Array）などのプリント基板に設けたスルーホールにリード線を挿入して実装するリード挿入型（ＴＨＤ：Through Hole Mount Device ）や、ＱＦＰ（Quad Flat Package ）あるいはＴＣＰ（Tape Carrier Package）などのリード線を基板の表面にハンダ付けして実装する表面実装型（ＳＭＤ：Surface Mount Device）が用いられてきた。
【０００４】
上記のように装置の小型化および高密度化を進めるために、半導体装置のパッケージ形態は、パッケージサイズを半導体チップの大きさに限りなく近づけたチップサイズパッケージ（ＣＳＰ：Chip Size Package ）と呼ばれるパッケージ形態へと移行し、さらには、はんだや金などからなる突起電極（バンプ）をパッド電極に接続するように設けてＣＳＰ化した半導体装置のバンプ形成面側を実装基板に向け、フェースダウンで実装するフリップチップ実装形態へと移行してきている。
さらなる小型化および高密度化のために、パッド電極に接続するように突起電極（バンプ）を設けた半導体チップを、ベアチップ状態でフリップチップ実装する方法が開発され、現在までに活発に研究がなされ、多くの提案が示されている。
【０００５】
上記のベアチップ状態で半導体チップを実装基板に実装した電子回路装置について、図面を参照して説明する。
図８は上記のベアチップ実装用の半導体チップの断面図である。
半導体チップ１０’のアルミニウムなどからなるパッド電極１１形成面は、例えば窒化シリコン層からなる第１表面保護膜１２とポリイミド膜からなる第２表面保護膜１３が被覆しており、パッド電極１１部分が開口しており、この開口部においてクロム、銅、金の積層膜などからなる導電膜１４がパッド電極１１に接続して形成されている。この導電膜は、ＢＬＭ（Ball Limitting Metal）膜と呼ばれることがある。
さらに導電膜（ＢＬＭ膜）１４に接続して例えば高融点はんだボールからなるバンプ１６ｂが形成されている。
以上のようにベアチップ実装用の半導体チップ１が構成されている。
【０００６】
一方、実装基板２’は、例えばガラスエポキシ系材料よりなる実装基板基材２０’の上面において、実装する半導体チップ１のバンプ１６ｂの形成位置に対応する位置に形成された銅などからなるランド（電極）を含み、実装基板基材２０’の表面上あるいは裏面上、もしくは両面上に形成されている配線部２６を有している。配線部２６部分を除く実装基板基材２０’表面は例えば不図示のソルダーレジストにより被覆されている。
【０００７】
上記の半導体チップ１は、バンプ１６ｂとランドを対応させて実装基板２’上にマウントされており、共晶はんだ層１９あるいはバンプ１６ｂ自身によりバンプ１６ｂとランドとが機械的、電気的に接続されている。
さらに、半導体チップ１と実装基板２’の間隙部は、エポキシ樹脂などからなる封止樹脂３により封止されている。
【０００８】
上記の半導体装置において、はんだバンプを所定の位置に形成する方法としては、例えば電解メッキを用いる方法が知られているが、この場合にはバンプの下地となる材料層の表面状態や電気抵抗のわずかなばらつきにより成膜されるはんだバンプの膜厚が影響を受け、半導体チップ内に均一で高さの揃ったはんだボールバンプを形成することが非常に難しいという問題点を有している。
【０００９】
真空蒸着によるはんだ層の成膜とフォトレジスト膜のリフトオフとを用いて、はんだボールバンプを高さを揃えて形成する方法が開発されている。この方法について、図面を参照して以下に説明する。
まず、図９（ａ）に示すように、例えばスパッタリング法やエッチングなどにより半導体チップの回路パターンが形成された半導体ウェーハ１０上にアルミニウム−銅合金などからなるパッド電極１１をパターン形成し、その上層に例えば窒化シリコン層あるいはポリイミド膜などからなる表面保護膜１３を全面に被覆して形成する。
表面保護膜１３のパッド電極１１部分を開口した後、例えばスパッタリング法によりクロム、銅、金の積層体である導電膜（ＢＬＭ膜）１４をパッド電極１１に接続するようにパターン形成する。
【００１０】
次に、図９（ｂ）に示すように、フォトリソグラフィー工程により、導電膜（ＢＬＭ膜）１４形成領域にパターン開口部Ａを有するレジスト膜Ｒをパターン形成する。
次に、図９（ｃ）に示すように、例えば真空蒸着法により全面にはんだ層を成膜することで、レジスト膜Ｒのパターン開口部Ａ内にはんだ層１６を形成する。このとき、レジスト膜Ｒの上層にもはんだ層１６ａが形成される。
【００１１】
次に、図１０（ａ）に示すように、リフトオフによりレジスト膜Ｒを除去することで、レジスト膜Ｒの上層に形成されたはんだ層１６ａを同時に除去する。これにより、レジスト膜Ｒのパターン開口部Ａ内に形成されたはんだ層１６のみを残すことができる。
次に、図１０（ｂ）に示すように、熱処理を行ってはんだ層１６を溶融させ、表面張力により球形となった状態で冷却、固化することではんだボールのバンプ１６ｂを形成する。
【００１２】
【発明が解決しようとする課題】
しかしながら、上記のような半導体装置を用いたＩＣカード、デジタル携帯電話あるいはＰＤＡなどの携帯用電子機器としては、デバイスの実装スペースはできるだけ小型化することが望まれており、２次元的な縮小に加えて３次元的な縮小、即ち薄型化ができるような半導体デバイスの高密度な３次元実装技術を確立して、より一層の高密度化、高機能化を実現することが切望されている。
【００１３】
上記の半導体デバイスを３次元に実装する技術が、例えば、特開平６−２４４３６０号公報に開示されている。
即ち、図１１に示すように、実装基板基材２０’とその表面に形成された配線部２６から構成されている実装基板上に、表面に電極１１が形成され、大きさがほぼ等しい４個の半導体チップ（１０ａ’，１０ｂ’，１０ｃ’，１０ｄ’）が、各電極１１形成面を上側にして積層されている。上側から３個の各半導体装置には、各半導体チップの周辺部（ペリフェラル領域）に形成された各電極１１を露出させるために切欠部Ｘが設けられている。半導体チップの各電極１１と実装基板の配線部２６とがワイヤボンディング２７により接続されており、積層された半導体チップ全体を封止樹脂３が被覆している。
【００１４】
また、同様に半導体デバイスを３次元に実装する技術が、例えば、特開昭６０−９４７５６号公報に開示されている。
即ち、図１２（（ａ）は平面図であり、（ｂ）は（ａ）中のＹ−Ｙ’における断面図）に示すように、表面に電極（１１ａ，１１ｂ，１１ｃ）が形成された３個の半導体チップ（１０ａ’，１０ｂ’，１０ｃ’）が、各電極形成面を上側にして積層されている。ここで、３個の各半導体チップは大きさは上側程小さくなっており、これにより各半導体チップの周辺部に形成された各電極が露出している。半導体チップの各電極間、あるいは各電極１１とその外周領域に設けられている配線部２６とがワイヤボンディング２７により接続されている。
【００１５】
しかしながら、上記の半導体デバイスを３次元に実装した電子回路装置はワイヤボンディングの引回しのために余分な空間を必要としており、さらに長いワイヤボンディングによるインダクタンスのために高周波デバイスを実装する場合には信号遅延を顕在化させるという問題があった。
さらにまた、半導体デバイスを直接積層させているために放熱が十分でない場合があり、ロジック系デバイスなどの消費電力の大きなデバイスに適用した場合には発熱量が多いために半導体デバイスが高温となってしまい、電気特性に支障を来すことがあるという問題があった。
【００１６】
本発明は上記の問題を鑑みなされたものであり、本発明は、実装基板への接続部のインダクタンスによる信号遅延の問題を改善でき、各半導体デバイスからの放熱量を確保して半導体デバイスが高温となることを回避することが可能である、複数個の半導体チップを積層してモジュール化した半導体モジュールと、当該半導体モジュールを実装した電子回路装置を提供することを目的とする。
【００１７】
【課題を解決するための手段】
上記の目的を達成するため、本発明の半導体モジュールは、両面に配線部を有する可撓性基板と、半導体装置の回路パターンと、前記回路パターンに接続する第１突起電極を有し、前記第１突起電極形成面側から前記配線部に接続するように前記可撓性基板の一方の面上に実装された第１半導体装置および第２半導体装置と、前記第１半導体装置の上面に固着された放熱性基板とを有し、前記第１半導体装置と前記第２半導体装置の実装部分の間における前記可撓性基板が湾曲しており、前記第２半導体装置の上面が前記放熱性基板の前記第１半導体装置固着面の反対側の面に固着されている。
【００１８】
上記の本発明の半導体モジュールは、好適には、前記半導体モジュールを実装基板に実装するために、前記配線部に接続するように第２突起電極が形成されている。
【００１９】
上記の本発明の半導体モジュールは、好適には、前記第１半導体装置および前記第２半導体装置がそれぞれ２００μｍ以下の高さである。
【００２０】
上記の本発明の半導体モジュールは、好適には、前記配線部に接続するように前記可撓性基板の他方の面上に第３半導体装置が実装されている。
さらに好適には、前記半導体モジュールを実装基板に実装するために、前記配線部に接続するように第２突起電極が形成されており、前記第１、前記第２および第３半導体装置の高さがそれぞれ２００μｍ以下であり、前記第２突起電極の高さが３００μｍ以上である。
【００２１】
上記の本発明の半導体モジュールは、好適には、前記第１および第２半導体装置のそれぞれの上面が、絶縁性接着剤により前記放熱性基板に固着されている。
【００２２】
上記の本発明の半導体モジュールは、半導体装置の回路パターンに接続する第１突起電極を有する第１半導体装置および第２半導体装置の第１突起電極形成面の反対側の面同士が放熱性基板を介して固着されており、第１半導体装置と第２半導体装置の実装部分の間において湾曲している可撓性基板に形成された配線部に第１半導体装置および第２半導体装置の各第１突起電極が接続して、モジュール化されており、可撓性基板に形成された配線部に第２突起電極が形成されている構成とすることで、モジュール状態で実装基板に実装することができる。
【００２３】
上記の本発明の半導体モジュールによれば、ワイヤボンディングを用いずに実装可能であり、実装基板への接続部のインダクタンスによる信号遅延の問題を改善できる。
また、第１半導体装置および第２半導体装置は放熱性基板を介して積層された形態であり、各半導体デバイスからの放熱量を確保して半導体デバイスが高温となることを回避することが可能である。
【００２４】
上記の目的を達成するため、本発明の電子回路装置は、両面に第１配線部を有する可撓性基板と、半導体装置の回路パターンと、前記回路パターンに接続する第１突起電極を有し、前記第１突起電極形成面側から前記第１配線部に接続するように前記可撓性基板の一方の面上に実装された第１半導体装置および第２半導体装置と、前記第１半導体装置の上面に固着された放熱性基板とを有し、前記第１半導体装置と前記第２半導体装置の実装部分の間における前記可撓性基板が湾曲しており、前記第２半導体装置の上面が前記放熱性基板の前記第１半導体装置固着面の反対側の面に固着されている半導体モジュールと、第２配線部を有する実装基板とを有し、前記第１配線部と前記第２配線部が接続して、前記半導体モジュールが前記実装基板上に実装されている。
【００２５】
上記の本発明の電子回路装置は、好適には、前記第１配線部と前記第２配線部が第２突起電極により接続されている。
【００２６】
上記の本発明の電子回路装置は、好適には、前記第１半導体装置および前記第２半導体装置がそれぞれ２００μｍ以下の高さである。
【００２７】
上記の本発明の電子回路装置は、好適には、前記第１配線部に接続するように前記可撓性基板の他方の面上に第３半導体装置が実装されている。
さらに好適には、前記第１配線部と前記第２配線部が第２突起電極により接続されており、前記第１、前記第２および第３半導体装置の高さがそれぞれ２００μｍ以下であり、前記第２突起電極の高さが３００μｍ以上である。
【００２８】
上記の本発明の電子回路装置は、好適には、前記第１および第２半導体装置のそれぞれの上面が、絶縁性接着剤により前記放熱性基板に固着されている。
【００２９】
上記の本発明の電子回路装置は、半導体装置の回路パターンに接続する第１突起電極を有する第１半導体装置および第２半導体装置の第１突起電極形成面の反対側の面同士が放熱性基板を介して固着されており、第１半導体装置と第２半導体装置の実装部分の間において湾曲している可撓性基板に形成された第１配線部に第１半導体装置および第２半導体装置の各第１突起電極が接続して、モジュール化された半導体モジュールが、可撓性基板に形成された配線部に第２突起電極などにより第２配線部を有する実装基板に実装されている。
【００３０】
上記の本発明の電子回路装置によれば、ワイヤボンディングを用いずに実装しており、実装基板への接続部のインダクタンスによる信号遅延の問題を改善できる。
また、第１半導体装置および第２半導体装置は放熱性基板を介して積層された形態であり、各半導体デバイスからの放熱量を確保して半導体デバイスが高温となることを回避することが可能である。
【００３１】
【発明の実施の形態】
以下に、本発明の半導体装置の製造方法の実施の形態について、図面を参照して説明する。
【００３２】
第１実施形態
図１は本実施形態に係る電子回路装置の断面図であり、図２は図１に示す電子回路装置におけるベアチップ実装用の半導体チップと可撓性基板との接続部の拡大断面図である。
図２に示すように、半導体チップ１０’のアルミニウムなどからなるパッド電極１１形成面は、例えば窒化シリコン層からなる第１表面保護膜１２とポリイミド膜からなる第２表面保護膜１３が被覆しており、パッド電極１１部分が開口しており、この開口部においてクロム、銅、金の積層膜などからなる導電膜１４がパッド電極１１に接続して形成されている。この導電膜は、ＢＬＭ（Ball Limitting Metal）膜と呼ばれることがある。
さらに導電膜（ＢＬＭ膜）１４に接続して例えば高融点はんだボールからなる第１バンプ（突起電極）１６ｂが形成されている。
以上のようにベアチップ実装用の半導体チップ１（１ａ，１ｂ）が構成されている。
ここで、半導体チップ１（１ａ，１ｂ）はそれぞれ２００μｍ以下に薄膜化されている。
【００３３】
上記のベアチップ実装用の半導体チップ（１ａ，１ｂ）は、可撓性基板２の一方の面（第１面）上に実装されている。
可撓性基板２は、例えばポリイミドあるいはエポキシ系材料よりなる５０μｍの膜厚の可撓性基板基材２０の一方の面（第１面）上において、実装する半導体チップ（１ａ，１ｂ）の第１バンプ１６ｂの形成位置に対応する位置に形成された銅などからなるランド（電極）などを含む第１面第１配線部２１が形成され、さらに可撓性基板基材２０の他方の面（第２面）上において、第１面第１配線部２１に接続する第２面第１配線部２４が形成されて構成されている。
半導体チップ（１ａ，１ｂ）は、第１バンプ１６ｂと第１面第１配線部２１とが対応するように可撓性基板２上にマウントされ、さらに共晶はんだ層１９により第１バンプ１６ｂと第１面第１配線部２１とが機械的、電気的に接続されており、さらに、半導体チップ（１ａ，１ｂ）と可撓性基板２の間隙部は、エポキシ樹脂などからなる封止樹脂３により封止されている。
【００３４】
上記の可撓性基板２は半導体チップ（１ａ，１ｂ）の実装部分の間において湾曲されており、可撓性基板２上に実装された半導体チップ（１ａ，１ｂ）の第１バンプ１６ｂ形成面の反対側の面同士が、銅あるいはクロム鋼など金属材料などからなる放熱性基板１７を挟んで対向するように絶縁性ペーストなどの接着剤層１８により放熱性基板１７に固着されており、以上のようにして２個の半導体チップ（１ａ，１ｂ）を積層させた半導体モジュールＭが構成されている。
【００３５】
上記の半導体モジュールＭは、第２面第１配線部２４に接続するように、はんだボールなどからなり、例えば３００μｍ以上の直径を有する第２バンプ２５が形成されており、実装基板基材２０’とその表面に形成された第２配線部２６から構成される実装基板２’上に、第２バンプ２５と第２配線部２６とが対応するようにマウントされ、不図示の共晶はんだ層あるいは第２バンプ２５自身により第２バンプ２５と第２配線部２６とが機械的、電気的に接続されている。
【００３６】
上記の本実施形態の電子回路装置によれば、２個の半導体チップ（１ａ，１ｂ）を積層させたモジュールとして実装基板上にワイヤボンディングを用いずに実装することにより、デバイスチップ間の配線長を短縮して、実装基板への接続部のインダクタンスを低減して高速処理が可能であり、高周波デバイスにおいても信号遅延の問題を改善できる。
また、２個の半導体チップ（１ａ，１ｂ）は放熱性基板１７を介して積層されており、各半導体デバイスからの放熱量を確保して半導体デバイスが高温となることを回避することが可能である。
上記の２個の半導体チップ（１ａ，１ｂ）は２００μｍ以下に薄膜化されているため、上記のようにそれらを積層させた半導体モジュールとしても薄膜化を実現できる。
【００３７】
上記の電子回路装置の製造方法について図面を参照して説明する。
各半導体チップのはんだバンプの形成工程までは、従来方法と同様にして行う。
即ち、まず、図９（ａ）に示すように、例えばスパッタリング法やエッチングなどにより半導体チップの回路パターンが形成された半導体ウェーハ１０上にアルミニウム−銅合金などからなるパッド電極１１をパターン形成し、その上層に例えば窒化シリコン層あるいはポリイミド膜などからなる表面保護膜１３を全面に被覆して形成する。
表面保護膜１３のパッド電極１１部分を開口した後、例えばスパッタリング法によりクロム、銅、金の積層体である導電膜（ＢＬＭ膜）１４をパッド電極１１に接続するようにパターン形成する。
【００３８】
次に、図９（ｂ）に示すように、フォトリソグラフィー工程により、導電膜（ＢＬＭ膜）１４形成領域にパターン開口部Ａを有するレジスト膜Ｒをパターン形成する。
次に、図９（ｃ）に示すように、例えば真空蒸着法により全面にはんだ層を成膜することで、レジスト膜Ｒのパターン開口部Ａ内にはんだ層１６を形成する。このとき、レジスト膜Ｒの上層にもはんだ層１６ａが形成される。
【００３９】
次に、図１０（ａ）に示すように、リフトオフによりレジスト膜Ｒを除去することで、レジスト膜Ｒの上層に形成されたはんだ層１６ａを同時に除去する。これにより、レジスト膜Ｒのパターン開口部Ａ内に形成されたはんだ層１６のみを残すことができる。
次に、図１０（ｂ）に示すように、熱処理を行ってはんだ層１６を溶融させ、表面張力により球形となった状態で冷却、固化することで高さが例えば６０μｍのはんだボールからなる第１バンプ１６ｂを形成する。
【００４０】
次に、半導体ウェーハ（ウェーハ膜厚は例えば６２０μｍ）をデバイス形成面の反対の面から、機械研削法、化学的機械研磨法あるいはエッチング法などにより、膜厚が２００μｍ以下（例えば１００μｍ程度）となるまで半導体ウェーハを薄膜化する。
上記の薄膜化工程としては、まず、上記半導体ウェーハ１０の第１バンプ１６ｂ形成面の全面に保護テープ４５を貼付し、例えば図３に示す研削装置において、装置基台上に保護テープ４５貼付面を下にして半導体ウェーハ１０を戴置し、例えば、その上側から砥石を２５００ｒｐｍの回転数で回転させながら、１５０μｍ／分の速度で下方へ送り、例えば５１０μｍの膜厚分研削し、１１０μｍの膜厚の半導体ウェーハとする。
このとき、これまでの半導体ウェーハに半導体チップの回路パターンなどを形成する工程を経ることにより、通常、半導体ウェーハ１０の裏面に形成されてしまっているキズを研削除去できる。
【００４１】
次に、例えば図４に示す化学的機械研磨装置において、ウェーハキャリア４１に上記保護テープ４５を貼付した半導体ウェーハ１０を取り付け、例えば、テーブル（定盤）４２上に設けられた研磨布（クロス）４３上に、研磨スラリ４４を４０ｍｌ／分の供給速度で供給しながら、研磨圧力４００ｇ／ｃｍ2 で押圧し、ウェーハキャリア４１を８０ｒｐｍ、テーブルを８０ｒｐｍで回転させ、かつ２ｍｍ／秒の揺動速度で揺動させ、１０μｍの膜厚分研磨して裏面ポリッシュ仕上げとし、１００μｍの膜厚の半導体ウェーハ１０とする。
このとき、ポリッシュ研磨仕上げとすることで半導体ウェーハ１０の裏面の細かなキズ（研削処理時のダメージ）までも除去でき、薄膜化しても機械的強度の高いウェーハとすることができる。
この後の工程としては、上記半導体ウェーハから表面保護テープを剥離し、ダイシング工程により個々の半導体チップに分離して、本実施形態において実装するベアチップ実装用の半導体チップとする。
上記工程においては、ダイシング工程により個々の半導体チップに分離した後に、上記のように薄膜化することも可能である。
【００４２】
次に、図５（ａ）に示すように、上記の半導体チップを可撓性基板２上に実装する。
可撓性基板２は、例えばポリイミドあるいはエポキシ系材料よりなる５０μｍの膜厚の可撓性基板基材２０の一方の面（第１面）上において、実装する半導体チップ（１ａ，１ｂ）の第１バンプ１６ｂの形成位置に対応する位置に形成された銅などからなるランド（電極）などを含む第１面第１配線部２１が形成され、さらに可撓性基板基材２０の他方の面（第２面）上において、第１面第１配線部２１に接続する第２面第１配線部２４が形成されて構成されている。
上記の第１バンプ１６ｂと第１配線層２１のランドを対応させて半導体チップ（１ａ，１ｂ）を可撓性基板２上にマウントし、共晶はんだ層（不図示）あるいは第１バンプ自身により第１バンプ１６ｂと第１配線層２１のランドとを機械的、電気的に接続し、さらに、半導体チップ（１ａ，１ｂ）と可撓性基板２の間隙部を、エポキシ樹脂などからなる封止樹脂３により封止する。
【００４３】
次に、図５（ｂ）に示すように、半導体チップ１ｂの上面に、銅あるいはクロム鋼など金属材料などからなる放熱性基板１７を絶縁性ペーストなどにより固着し、２個の半導体チップ（１ａ，１ｂ）の実装部分の間における可撓性基板２を湾曲させ、半導体チップ１ａの上面を放熱性基板１７の半導体チップ１ｂ固着面の反対側の面に、同様に絶縁性ペーストなどにより固着する。
以上で、２個の半導体チップ（１ａ，１ｂ）を積層させた半導体モジュールＭを形成することができる。
以降の工程としては、例えば第２面第１配線部２４に接続するように、はんだボールなどからなり、例えば３００μｍ以上の直径を有する第２バンプ２５を形成し、実装基板基材２０’とその表面に形成された第２配線部２６とから構成される実装基板２’上に、第２バンプ２５と第２配線部２６とを対応させてマウントし、不図示の共晶はんだ層あるいは第２バンプ２５自身により第２バンプ２５と第２配線部２６とを機械的、電気的に接続して、図１に示す電子回路装置を形成することができる。
上記の第２バンプを形成する代わりに、実装基板２’の第２配線部２６上に予めはんだペースト（クリームはんだ）を供給しておき、上記半導体モジュールを戴置してリフローさせることにより同様の構成とすることもできる。
【００４４】
第２実施形態
図６は本実施形態に係る電子回路装置の断面図である。この電子回路装置におけるベアチップ実装用の半導体チップと可撓性基板との接続部は、第１実施形態と同様であり、図２にその拡大断面図を示す。
本実施形態に係る電子回路装置は、実質的に第１実施形態の電子回路装置と同様であるが、可撓性基板基材２０の一方の面（第１面）上に第１面第１配線部２１が形成され、他方の面（第２面）上に第２面第１配線部２４が形成された可撓性基板２の上記一方の面（第１面）上に、第１面第１配線部２１に接続するように半導体チップ（１ａ，１ｂ）が実装されており、さらに可撓性基板２の他方の面（第２面）上であって半導体チップ（１ａ，１ｂ）に対向する位置に、第２面第１配線部２４に接続するように半導体チップ（１ｃ，１ｄ）が実装されていることが異なる。
上記の半導体チップ（１ａ，１ｂ，１ｃ，１ｄ）はそれぞれ２００μｍ以下に薄膜化されている。
【００４５】
上記の半導体チップ（１ｃ，１ｄ）は、半導体チップ（１ａ，１ｂ）と同様に可撓性基板２上に実装されている。即ち、半導体チップ（１ｃ，１ｄ）の第１バンプ１６ｂと第２面第１配線部２４とが対応するようにマウントされ、さらに共晶はんだ層（不図示）あるいは第１バンプ１６ｂ自身により第１バンプ１６ｂと第１配線部２４とが機械的、電気的に接続されており、さらに、半導体チップ（１ｃ，１ｄ）と可撓性基板２の間隙部は、エポキシ樹脂などからなる封止樹脂３により封止されている。
【００４６】
上記の可撓性基板２は半導体チップ（１ａ，１ｄ）と半導体チップ（１ｂ，１ｃ）の実装部分の間において湾曲されており、可撓性基板２の一方の面上に実装された半導体チップ（１ａ，１ｂ）の第１バンプ１６ｂ形成面の反対側の面同士が、銅あるいはクロム鋼など金属材料などからなる放熱性基板１７を挟んで対向するように絶縁性ペーストなどの接着剤層１８により放熱性基板１７に固着されている。このとき、可撓性基板２の他方の面上に実装された半導体チップ（１ｃ，１ｄ）は、それぞれ、図６に示すように最上部および最下部に配置される。
以上のようにして４個の半導体チップ（１ａ，１ｂ，１ｃ，１ｄ）を積層させた半導体モジュールＭが構成されている。
【００４７】
上記の半導体モジュールＭは、例えば半導体チップ１ｃの実装位置の外周部において形成された第２面第１配線部２４に接続するように、はんだボールなどからなり、例えば３００μｍ以上の直径を有する第２バンプ２５が形成されており、実装基板基材２０’とその表面に形成された第２配線部２６とから構成される実装基板２’上に、第２バンプ２５と第２配線部２６とが対応するようにマウントされ、不図示の共晶はんだ層あるいは第２バンプ２５自身により第２バンプ２５と第２配線部２６とが機械的、電気的に接続されて、モジュール形態で実装されている。
【００４８】
上記の本実施形態の電子回路装置によれば、４個の半導体チップ（１ａ，１ｂ，１ｃ，１ｄ）を積層させたモジュールとして実装基板上にワイヤボンディングを用いずに実装されており、デバイスチップ間の配線長を短縮して、実装基板への接続部のインダクタンスを低減して高速処理が可能であり、高周波デバイスにおいても信号遅延の問題を改善できる。
また、４個のうちの２個の半導体チップ（１ａ，１ｂ）は放熱性基板１７を介して積層されており、他の２個の半導体チップ（１ｃ，１ｄ）は他の半導体チップと直接接触しておらず、各半導体デバイスからの放熱量を確保して半導体デバイスが高温となることを回避することが可能である。
上記の４個の半導体チップ（１ａ，１ｂ，１ｃ，１ｄ）は２００μｍ以下に薄膜化されているため、上記のようにそれらを積層させた半導体モジュールとしても薄膜化を実現できる。また、第２バンプ２５により半導体モジュールと実装基板の間に生じる空間にも半導体チップ１ｃを実装しており、余分な空間を排除して最小限の高さで効率の良い高密度の３次元実装を実現できる。
【００４９】
上記の電子回路装置の製造方法について図面を参照して説明する。
各半導体チップの回路パターンを形成した半導体ウェーハにはんだからなる第１バンプ１６ｂを形成し、膜厚が２００μｍ以下（例えば１００μｍ程度）となるまで薄膜化し、さらにダイシング処理により個々の半導体チップに分割する工程までは、第１実施形態と同様にして行う。
【００５０】
次に、図７（ａ）に示すように、上記の半導体チップを可撓性基板２上に実装する。
可撓性基板２は、例えばポリイミドあるいはエポキシ系材料よりなる５０μｍの膜厚の可撓性基板基材２０の一方の面（第１面）上において、実装する半導体チップ（１ａ，１ｂ）の第１バンプ１６ｂの形成位置に対応する位置に形成された銅などからなるランド（電極）などを含む第１面第１配線部２１が形成され、さらに可撓性基板基材２０の他方の面（第２面）上において、実装する半導体チップ（１ｃ，１ｄ）の第１バンプ１６ｂの形成位置に対応する位置に形成された銅などからなるランド（電極）などを含み、第１面第１配線部２１に接続する第２面第１配線部２４が形成されて構成されている。
半導体チップ（１ａ，１ｂ）の第１バンプ１６ｂと第１面第１配線層２１のランドを対応させて、半導体チップ（１ａ，１ｂ）を可撓性基板２上にマウントし、共晶はんだ層（不図示）あるいは第１バンプ自身により第１バンプ１６ｂと第１面第１配線層２１のランドとを機械的、電気的に接続し、さらに、半導体チップ（１ａ，１ｂ）と可撓性基板２の間隙部を、エポキシ樹脂などからなる封止樹脂３により封止する。
さらに、上記と同様に、半導体チップ（１ｃ，１ｄ）の第１バンプ１６ｂと第２面第１配線層２４のランドとを機械的、電気的に接続し、さらに、半導体チップ（１ｃ，１ｄ）と可撓性基板２の間隙部を、エポキシ樹脂などからなる封止樹脂３により封止する。
【００５１】
次に、図７（ｂ）に示すように、半導体チップ１ｂの上面に、銅あるいはクロム鋼など金属材料などからなる放熱性基板１７を絶縁性ペーストなどにより固着し、半導体チップ（１ａ，１ｄ）と半導体チップ（１ｂ，１ｃ）の実装部分の間における可撓性基板２を湾曲させ、放熱性基板１７の半導体チップ１ｂ固着面の反対側の面と半導体チップ１ａの上面とを、上記と同様に絶縁性ペーストなどにより固着する。
以上で、４個の半導体チップ（１ａ，１ｂ，１ｃ，１ｄ）を積層させた半導体モジュールＭを形成することができる。
以降の工程としては、例えば可撓性基板２上に形成されている第２面第１配線部２４に接続するように、はんだボールなどからなり、例えば３００μｍ以上の直径を有する第２バンプ２５を形成し、実装基板基材２０’とその表面に形成された第２配線部２６とから構成されている実装基板２’上に、第２バンプ２５と第２配線部２６とを対応させてマウントし、不図示の共晶はんだ層あるいは第２バンプ２５自身により第２バンプ２５と第２配線部２６とを機械的、電気的に接続して、図６に示す電子回路装置を形成することができる。
【００５２】
本発明により積層して実装する半導体装置としては、ＭＯＳトランジスタ系半導体装置、バイポーラ系半導体装置、ＢｉＣＭＯＳ系半導体装置、ロジックとメモリを搭載した半導体装置など、半導体装置であれば何でも適用可能である。
【００５３】
本発明の半導体モジュールおよび電子回路装置は上記の実施の形態に限定されない。
例えば、半導体ウェーハの薄膜化工程など、各プロセスの条件や材料の種類や膜厚などは上記の実施の形態で説明した内容に限らない。
上記の半導体モジュールを実装基板上に実装するために、半導体モジュールにはんだボールからなる第２バンプを形成しているが、金スタッドバンプ、銅メッキバンプ、異方性導電膜、導電性ペーストなどの種々の接合手段を用いて実装してもよい。
また、例えば第２実施形態において、第２面第１配線部に接続する半導体チップとしては１個でもよい。
また、半導体ウェーハ上への第１バンプの形成方法としては、真空蒸着により成膜とリフトオフによるパターニングによる方法により説明したが、スクリーン印刷法、電解メッキ法、はんだボール転写法など、種々の方法を用いることができる。
その他、本発明の要旨を逸脱しない範囲で種々の変更が可能である。
【００５４】
【発明の効果】
上記のように、本発明の半導体モジュールおよびそれを実装した電子回路装置によれば、ワイヤボンディングを用いずに実装されており、半導体チップ間の配線長を短縮し、実装基板への接続部のインダクタンスを低減して高速処理が可能であり、高周波デバイスにおいても信号遅延の問題を改善でき、各半導体デバイスからの放熱量を確保して半導体デバイスが高温となることを回避することが可能で、さらに各半導体チップを積層させた半導体モジュールとしても薄膜化を実現でき、効率の良い高密度の３次元実装を実現できる。
本発明の半導体モジュールを実装して組み立てられる最終的な製品デバイスとして、ＩＣカード、携帯電話あるいはＰＤＡなどの携帯電子機器の更なる高機能化や小型化を実現できる。
【図面の簡単な説明】
【図１】図１は第１実施形態に係る電子回路装置の断面図である。
【図２】図２は第１および第２実施形態に係る電子回路装置における半導体チップと可撓性基板との接続部の拡大断面図である。
【図３】図３は研削装置の概略構成を示す斜視図である。
【図４】図４は化学的機械研磨装置の概略構成を示す図である。
【図５】図５は第１実施形態に係る電子回路装置の製造方法の製造工程を示す断面図であり、（ａ）は半導体チップを可撓性基板上に実装する工程まで、（ｂ）は放熱性基板の両面上に２個の半導体チップの上面を固着する工程までを示す。
【図６】図６は第２実施形態に係る電子回路装置の断面図である。
【図７】図７は第２実施形態に係る電子回路装置の製造方法の製造工程を示す断面図であり、（ａ）は半導体チップを可撓性基板上に実装する工程まで、（ｂ）は放熱性基板の両面上に２個の半導体チップの上面を固着する工程までを示す。
【図８】図８は第１従来例に係る電子回路装置の断面図である。
【図９】図９は本発明および第１従来例に係る半導体装置の製造方法の製造工程を示す断面図であり、（ａ）は導電膜（ＢＬＭ膜）の形成工程まで、（ｂ）はレジスト膜の形成工程まで、（ｃ）ははんだ層の堆積工程までを示す。
【図１０】図１０は図９の続きの工程を示し、（ａ）はリフトオフによるレジスト膜上のはんだ層の除去工程まで、（ｂ）はリフローによりはんだボールバンプの形成工程までを示す。
【図１１】図１１は第２従来例に係る電子回路装置の断面図である。
【図１２】図１２（ａ）は第３従来例に係る電子回路装置の平面図であり、（ｂ）は（ａ）中のＹ−Ｙ’における断面図である。
【符号の説明】
１（１ａ，１ｂ，１ｃ，１ｄ）…ベアチップ実装用半導体チップ、２…可撓性基板、２’…実装基板、３…封止樹脂、１０…半導体ウェーハ、１０’（１０ａ’，１０ｂ’，１０ｃ’１０ｄ’）…半導体チップ、１１（１１ａ，１１ｂ，１１ｃ）…（パッド）電極、１２，１３…表面保護膜、１４…導電膜（ＢＬＭ膜）、１６，１６ａ…はんだ層、１６ｂ…（第１）バンプ、１７…放熱性基板、１８…接着剤層、１９…共晶はんだ層、２０…可撓性基板基材、２０’…実装基板基材、２１…第１面第１配線部、２４…第２面第１配線部、２５…第２バンプ、２６…（第２）配線部、２７…ワイヤボンディング、４０…砥石、４１…ウェーハキャリア、４２…テーブル、４３…研磨布、４４…研磨スラリ、４５…保護テープ、Ｒ…レジスト膜、Ａ…開口部、Ｍ…半導体モジュール、Ｘ…切欠部。
Claims (6)
- 実装基板に実装される半導体モジュールであって、
一方の面と他方の面との両面に配線部が形成されている可撓性基板と、
一方の面が前記可撓性基板の一方の面に対面しており、前記可撓性基板の一方の面に形成された配線部に電極が接続されている第１半導体チップと、
前記可撓性基板の一方の面にて前記第１半導体チップが設けられた位置とは異なる位置において、一方の面が前記可撓性基板の一方の面に対面しており、前記可撓性基板の一方の面に形成された配線部に電極が接続されている第２半導体チップと、
前記可撓性基板の他方の面において前記可撓性基板を介して一方の面が前記第１半導体チップに対面しており、前記可撓性基板の他方の面に形成された配線部に電極が接続されている第３半導体チップと、
前記可撓性基板の他方の面において前記第３半導体チップを介在するように配置されており、前記可撓性基板の他方の面に形成された配線部に接続されており、前記実装基板に形成された配線に接続される一対の突起電極と
を有し、
前記可撓性基板は、前記第１半導体チップの他方の面と前記第２半導体チップの他方の面とが互いに対面するように、前記第１半導体チップと前記第２半導体チップとが設けられた部分の間において湾曲されており、前記第１半導体チップおよび前記第２半導体チップの他方の面が対面する間に放熱性基板が配置されており、
前記一対の突起電極は、前記可撓性基板の他方の面において、前記第３半導体チップよりも高さが高くなるように形成されている
半導体モジュール。 - 前記第３半導体チップは、前記可撓性基板の他方の面において、２００μｍ以下の高さになるように形成されており、
前記一対の突起電極は、前記可撓性基板の他方の面において、３００μｍ以上の高さになるように形成されている、
請求項１に記載の半導体モジュール。 - 前記第１半導体チップおよび第２半導体チップは、絶縁性接着剤によって、前記放熱性基板に固着されている、
請求項１または２に記載の半導体モジュール。 - 実装基板と、前記実装基板の面に実装された半導体モジュールとを含む電子回路装置であって、
前記半導体モジュールは、
一方の面と他方の面との両面に配線部が形成されている可撓性基板と、
一方の面が前記可撓性基板の一方の面に対面しており、前記可撓性基板の一方の面に形成された配線部に電極が接続されている第１半導体チップと、
前記可撓性基板の一方の面にて前記第１半導体チップが設けられた位置とは異なる位置において、一方の面が前記可撓性基板の一方の面に対面しており、前記可撓性基板の一方の面に形成された配線部に電極が接続されている第２半導体チップと、
前記可撓性基板の他方の面において前記可撓性基板を介して一方の面が前記第１半導体チップに対面しており、前記可撓性基板の他方の面に形成された配線部に電極が接続されている第３半導体チップと、
前記可撓性基板の他方の面において前記第３半導体チップを介在するように配置されており、前記可撓性基板の他方の面に形成された配線部に接続されており、前記実装基板に形成された配線に接続されている一対の突起電極と
を有し、
前記可撓性基板は、前記第１半導体チップの他方の面と前記第２半導体チップの他方の面とが互いに対面するように、前記第１半導体チップと前記第２半導体チップとが設けられた部分の間において湾曲されており、前記第１半導体チップおよび前記第２半導体チップの他方の面が対面する間に放熱性基板が配置されており、
前記一対の突起電極は、前記可撓性基板の他方の面において、前記第３半導体チップよりも高さが高くなるように形成されており、
前記第３半導体チップの他方の面と、前記記実装基板の面との間に空間が設けられている
電子回路装置。 - 前記第３半導体チップは、前記可撓性基板の他方の面において、２００μｍ以下の高さになるように形成されており、
前記一対の突起電極は、前記可撓性基板の他方の面において、３００μｍ以上の高さになるように形成されている、
請求項４に記載の電子回路装置。 - 前記第１半導体チップおよび第２半導体チップは、絶縁性接着剤によって、前記放熱性基板に固着されている、
請求項４または５に記載の電子回路装置。
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