JP4409070B2 - 実装用基板およびそれを用いた半導体モジュール - Google Patents
実装用基板およびそれを用いた半導体モジュール Download PDFInfo
- Publication number
- JP4409070B2 JP4409070B2 JP2000258017A JP2000258017A JP4409070B2 JP 4409070 B2 JP4409070 B2 JP 4409070B2 JP 2000258017 A JP2000258017 A JP 2000258017A JP 2000258017 A JP2000258017 A JP 2000258017A JP 4409070 B2 JP4409070 B2 JP 4409070B2
- Authority
- JP
- Japan
- Prior art keywords
- electrode
- electrode pad
- mounting
- mounting substrate
- region
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/74—Apparatus for manufacturing arrangements for connecting or disconnecting semiconductor or solid-state bodies
- H01L24/75—Apparatus for connecting with bump connectors or layer connectors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
- H01L24/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
- H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
- H01L2224/161—Disposition
- H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/30—Technical effects
- H01L2924/35—Mechanical effects
- H01L2924/351—Thermal stress
- H01L2924/3511—Warping
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Manufacturing & Machinery (AREA)
- Electric Connection Of Electric Components To Printed Circuits (AREA)
- Structures For Mounting Electric Components On Printed Circuit Boards (AREA)
- Wire Bonding (AREA)
Description
【０００１】
【発明の属する技術分野】
本発明は情報通信分野や半導体分野等において半導体素子や半導体素子を半導体素子収納用パッケージに収容して成る半導体デバイス等の半導体装置をいわゆるフリップチップ実装法により実装するのに好適な、実装の際の信頼性と良品率を高めた実装用基板に関するものである。
【０００２】
【従来の技術】
近年、回路基板や半導体素子収納用パッケージ等の配線基板として用いられる実装用基板に半導体素子や半導体素子を収容した半導体デバイス等の半導体装置を実装する方法として、いわゆるフリップチップ実装法が多用されるようになっている。この実装法は、例えば、半導体装置の実装面側の電極上に金や半田材料等から成る突起電極を設け、一方、この半導体装置が搭載される実装用基板にはこの突起電極に対向する位置に電極パッドを設けておき、これら半導体装置の突起電極と実装用基板の電極パッドとを位置合わせして半導体装置を載置した後に加熱加圧することにより、または半導体装置を介して突起電極と電極パッドに超音波エネルギーを印加することにより突起電極と電極パッドとを接合して、半導体装置を実装用基板にいわゆるフェースダウンで実装するものである。
【０００３】
このようなフリップチップ実装において実装用基板の電極パッドと半導体装置の突起電極とを機械的に接合し、かつ電気的に接続する方法には、様々な方法が用いられている。
【０００４】
例えば、図５（ａ）に側面図で示すように、半導体装置としての半導体素子１を、その下面に形成された突起電極２の先端に例えば銀ペースト５を塗布して実装用基板３の上面の素子実装領域に形成された電極パッド４と当接させて載置した後、同図（ｂ）に同様の側面図で示すように、半導体素子１の上からツール（加圧加熱手段）６により加熱加圧して、突起電極２と電極パッド４とを銀ペースト５等を介して接続する方法がある。
【０００５】
また、半導体素子の突起電極を金で形成し、実装用基板の搭載部に形成された電極パッドの表面も金で形成して、銀ペーストや半田材料を用いずに突起電極と電極パッドを位置合わせし、これに超音波を加えることが可能なツールにより超音波を印加して、超音波と加熱のみで接続する方法もある。
【０００６】
これらの方法によって半導体装置を信頼性良く実装するためには、半導体装置の突起電極の高さが一様に揃っていることと、実装用基板上の電極パッドの高さが揃っていることが非常に重要となる。
【０００７】
【発明が解決しようとする課題】
しかしながら、上記のようなフリップチップ実装法に用いられる従来の実装用基板においては、半導体装置に形成された突起電極にはわずかな高さばらつきがあることに加えて、実装用基板上に形成された電極パッドの高さばらつきおよび実装用基板の反りがあったため、これに半導体装置の突起電極を接合させる際に突起電極と電極パッドを良好に接触させることができなくなって突起電極と電極パッドとの接続不良を発生させることがあるという問題点があった。
【０００８】
これに対しては、例えば、特開平10−125734号公報に開示されているように、半導体装置に形成する突起電極の内、中央部に設けられている突起電極の高さを周辺部に設けられている突起電極の高さよりも高くして形成することにより、中央部における接続部の接着力を向上させることが行なわれていた。
【０００９】
しかしながら、この場合には、半導体装置に形成する突起電極の種類が増加し、突起電極の形成が複雑かつ長い工程となり、また、突起電極の種類ごとに高さのバラツキが異なって生じてしまうために、安価かつ安定した半導体デバイスを得ることが困難であるという問題点があった。
【００１０】
本発明は上記従来技術における問題点に鑑みてなされたものであり、その目的は、半導体素子を始めとする半導体装置を配線基板または半導体収納用パッケージ等に用いられる実装用基板にフリップチップ実装する際に、信頼性良くかつ高い良品率で半導体装置の突起電極と実装用基板の電極パッドとを接合でき、しかも短時間かつ安価に作製可能な実装用基板を提供することにある。
【００１１】
また、本発明の目的は、信頼性良くかつ高い良品率で半導体装置の突起電極と実装用基板の電極パッドとを接合してフリップチップ実装することができ、短時間かつ安価に作製可能な実装用基板を用いた半導体モジュールを提供することにある。
【００１２】
【課題を解決するための手段】
本発明の第１の実装用基板は、絶縁基板の上面に、下面に複数の突起電極を有する半導体装置が実装される実装領域を備え、この実装領域に前記突起電極と対応する複数の電極パッドが配設された実装用基板であって、少なくとも１つの前記電極パッドにおいて前記突起電極が当接される領域に導体非形成領域を設けたことを特徴とするものである。
【００１３】
また、本発明の第２の実装用基板は、上記第１の実装用基板において、前記実装領域における前記絶縁基板の上面形状が凸状であるとともに、前記電極パッドの配列の中央部または外周部の中央近傍に前記導体非形成領域を設けた電極パッドを配設したことを特徴とするものである。
【００１４】
また、本発明の第３の実装用基板は、上記第１の実装用基板において、前記実装領域における前記絶縁基板の上面形状が凹状であるとともに、前記電極パッドの配列の外周部の角部近傍に前記導体非形成領域を設けた電極パッドを配設したことを特徴とするものである。
【００１５】
さらに、本発明の第４の実装用基板は、上記第１〜第３の実装用基板において、前記導体非形成領域は、前記突起電極の形状と中心を共有する形状であることを特徴とするものである。
【００１６】
また、本発明の半導体モジュールは、上記第１〜第４のいずれかの実装用基板の前記実装領域に、下面に突起電極を有する半導体装置を、前記突起電極を前記電極パッドに接合させて実装したことを特徴とするものである。
【００１７】
【発明の実施の形態】
本発明の第１の実装用基板によれば、絶縁基板の上面の実装領域に形成された電極パッドのうち、少なくとも１つの電極パッドにおいて突起電極が当接される領域に導体非形成領域を設けたことから、電極パッドの高さばらつきをこの導体非形成領域により吸収することができるために、従来のように、半導体装置に形成された突起電極にはわずかな高さばらつきがあることに加えて実装用基板上に形成された電極パッドの高さばらつきおよび実装用基板の反りがあったため、これに半導体装置の突起電極を接合させる際に突起電極と電極パッドを良好に接触させることができなくなり、突起電極と電極パッドとの接続不良を発生させることがある場合と比較して、下面に複数の突起電極を有する半導体装置を信頼性良くまた高い良品率で実装することができる。
【００１８】
また、本発明の第２の実装用基板によれば、前記第１の実装用基板において、実装領域における絶縁基板の上面形状が凸状であるとともに、電極パッドの配列の中央部または電極パッドの配列の外周部の中央近傍に導体非形成領域を設けた電極パッドを配設したことから、半導体装置の下面に設けた突起電極と実装用基板の上面に設けた電極パッドとの間隔が、導体非形成領域を設けない電極パッド近傍に比べて導体非形成領域を設けた電極パッド近傍において狭くなっていても導体非形成領域では電極パッドの導体の膜厚分だけ広くなることから、半導体装置の突起電極が実装用基板の電極パッドに当接される部位の高さを揃えることができる。
【００１９】
また、本発明の第３の実装用基板によれば、前記第１の実装用基板において、実装領域における絶縁基板の上面形状が凹状であるとともに、電極パッドの配列の外周部の角部近傍に導体非形成領域を設けた電極パッドを配設したことから、上記と同様に、半導体装置の下面に設けた突起電極と実装用基板の上面に設けた電極パッドとの間隔が、導体非形成領域を設けない電極パッド近傍に比べて導体非形成領域を設けた電極パッド近傍において狭くなっていても導体非形成領域では電極パッドの導体の膜厚分だけ広くなることから、半導体装置の突起電極が実装用基板の電極パッドに当接される部位の高さを揃えることができる。
【００２０】
また、本発明の第４の実装用基板によれば、前記第１〜第３の実装用基板において、導体非形成領域を突起電極の形状と中心を共有する形状としたことから、この電極パッドに当接される突起電極は電極パッドに設けた導体非形成領域の中心に自己整合されるために、さらに良好な位置合わせ精度を得ることができる。
【００２１】
また、本発明の半導体モジュールによれば、以上のような本発明の第１〜第４のいずれかの実装用基板に半導体装置を実装していることから、半導体装置の突起電極と実装用基板の電極パッドとを安定かつ確実に接合して良好な接続状態で半導体装置を実装することができ、接続信頼性が高い半導体モジュールとなり、また高い良品率で作製することができるものとなる。
【００２２】
以下、図面に基づいて本発明を詳細に説明する。
【００２３】
図１は本発明の実装用基板およびそれを用いた半導体モジュールの実施の形態の一例を示す側面図であり、実装用基板３の実装領域に半導体装置１を実装している状態を示している。
【００２４】
図１において、１は半導体素子や半導体素子を半導体素子収納用パッケージに収容している半導体デバイス等の半導体装置であり、下面に複数の突起電極２を有している。３は絶縁基板に所定の回路配線が形成されて成り、上面に半導体装置１が実装される実装領域を備える実装用基板、４は実装用基板３の上面の実装領域に半導体装置１の突起電極２にそれぞれ対応させて配設された複数の電極パッドである。
【００２５】
この電極パッド４は、薄膜プロセスを用いずに例えば厚膜印刷法等により形成され、実装領域から外部に導出するための配線導体（図示せず）も一体に形成されている。このように厚膜印刷法等により形成された電極パッド４ならびに配線導体は、実装用基板３の絶縁基板と同時焼成により形成されることにより、図に示したように、通常は微視的に見て実装用基板３の反りに伴って実装領域における高さにバラツキが生じている。
【００２６】
本発明の実装用基板３においては、突起電極２が接合される電極パッド４の内、少なくとも１つの電極パッド４の突起電極２が当接される領域に導体非形成領域７を設けている。これにより、実装用基板３の反りによる電極パッド４の高さばらつきに対して、突起電極２が当接する部分の高さを電極パッド４の厚み分だけ低くすることができる構造となっている。
【００２７】
そして、この例における本発明の実装用基板３は、図２に側面図で示すように、実装領域における絶縁基板の上面形状が凸状であるとともに、電極パッド４の配列の中央部に導体非形成領域７を設けた電極パッド４を配設しており、これにより実装用基板３の凸状の反りによる電極パッド４の高さばらつきに対して半導体装置の突起電極が当接される高さを中央部の電極パッド４についてその厚み分だけ低くすることができる構造となっている。
【００２８】
この結果、厚膜印刷法等で形成された電極パッド４に対しても実装領域の全体にわたって簡単かつ容易に高さばらつきを低減して所望の高さばらつきの範囲内に電極パッド４を配列形成することができるので、突起電極２がいずれも良好な状態で安定して電極パッド４に当接されて確実に接合されることとなり、信頼性良くかつ高い良品率で半導体装置１を実装することができる。
【００２９】
また、このような実装用基板３に半導体装置１を実装して成る半導体モジュールは、同様に信頼性が高くかつ高い良品率で作製することができる。
【００３０】
このように実装領域における絶縁基板の上面形状が凸状の場合は、電極パッド４の配列の中央部に位置する電極パッド４に導体非形成領域７を設けたものを配設する他に、絶縁基板の上面の凸形状は概ね実装領域の中央部付近が高く周辺ほど低くなるように形成するのが比較的容易であることから、通常は概ね四角形状に配列形成される電極パッド４の配列の外周部の中央近傍に位置する電極パッド４に対して導体非形成領域７を設けてもよい。
【００３１】
次に、図３は本発明の実装用基板の実施の形態の他の例を示す図１と同様の側面図である。図３においても図１と同様に１は半導体装置であり、２は突起電極、３は実装用基板、４は電極パッド、７は導体非形成領域である。
【００３２】
この例における本発明の実装用基板３は、実装領域における絶縁基板の上面形状が凹状であるとともに、電極パッド４の配列の外周部の角部近傍に導体非形成領域７を設けた電極パッド４を配設しており、これにより実装用基板３の凹状の反りによる電極パッド４の高さばらつきに対して半導体装置１の突起電極２が当接される高さを電極パッド４の配列の外周部の角部近傍に位置する電極パッド４についてその厚み分だけ低くすることができる構造となっている。
【００３３】
この場合においても、厚膜印刷法等で形成された電極パッド４に対しても実装領域の全体にわたってその形状に応じて簡単かつ容易に高さばらつきを低減して所望の高さばらつきの範囲内に電極パッド４を配列形成することができるので、突起電極２がいずれも良好な状態で安定して電極パッド４に当接されて確実に接合されることとなり、信頼性良くかつ高い良品率で半導体装置１を実装することができる。
【００３４】
また、このような実装用基板３に半導体装置１を実装して成る半導体モジュールも、同様に信頼性が高くかつ高い良品率で作製することができる。
【００３５】
図４は本発明の実装用基板において電極パッドに設けられる導体非形成領域の例を示す平面図である。図４において、４は電極パッドであり、７は電極パッド４に設けられた導体非形成領域であり、８は突起電極が電極パッド４に当接された際に電極パッド４と接合する領域を示している。そして、図４（ａ）は導体非形成領域を設けない電極パッド４の例であり、図４（ｂ）は突起電極の形状と中心を共有する形状で導体非形成領域７を設けた電極パッド４の例であり、図４（ｃ）は他の形状の導体非形成領域７を設けた電極パッド４の例を示している。
【００３６】
この図４（ｂ）または（ｃ）のように、導体非形成領域７を突起電極と電極パッド４とが接合する領域に設けることにより、電極パッド４の高さばらつきを低減することが可能となり、突起電極がいずれも良好な状態で安定して電極パッド４に当接されて確実に接合されることとなり、信頼性良くかつ高い良品率で半導体装置を実装することができる。また、このような実装用基板に半導体装置を実装して成る半導体モジュールは、同様に信頼性が高くかつ高い良品率で作製することができる。
【００３７】
さらに、図４（ｂ）に示したように、導体非形成領域７を突起電極の形状と中心を共有する形状で設けることにより、同図中に示す領域８からも分かるように、突起電極を電極パッド４と自己整合により良好に位置合わせすることが可能となって、位置合わせ精度が向上するためにさらなる信頼性の向上をもたらすものとなる。
【００３８】
【実施例】
次に、本発明の実装用基板およびそれを用いた半導体モジュールについて具体例を説明する。
【００３９】
まず、実装用基板の絶縁基板として厚さ0.4ｍｍのアルミナセラミック基板を用い、この基板上の実装領域に、半導体装置としての半導体素子の下面に形成された突起電極と対向する位置に膜厚が10μｍのＷ／Ｎｉ／Ａｕ層から成る電極パッドを設けた。なお、実装領域は一辺が2.5ｍｍの正方形状であり、実装用基板の実装領域の反りは10μｍで凸状の形状に形成した。そして、電極パッドは実装領域の外辺を成す各辺より200μｍ内側に電極パッドの中心が位置する基準線を設け、各基準線の辺の中心（外周部の中央）近傍と各頂点（外周部の角部）に一辺が190μｍの正方形の形状に設け、各辺の中心近傍のパッドについては導体非形成領域を図４（ｃ）と類似の形状によって一辺が110μｍの正方形を電極パッドの先端の一方の角部と導体非形成領域の先端の一方の角部とで共有する形状に形成した。そして、各電極パッドから100μｍ幅の線路で配線導体を導出し、実装用基板とした。
【００４０】
一方、半導体装置としての半導体素子は、素子材料が厚さ0.1ｍｍのＧａＡｓであり、その下面に直径が60μｍの金から成る複数の突起電極が形成されているものを用いた。
【００４１】
そして、この実装用基板に、フリップチップ実装機により半導体素子を位置合わせして各突起電極をそれぞれに対応する電極パッドに当接させ、超音波を半導体素子に印加することにより突起電極を電極パッドに接合して半導体素子をフリップチップ実装し、本発明の実装用基板を用いた本発明の半導体モジュールＡを作製した。
【００４２】
また、比較例として、上記と同じ半導体素子と導体非形成領域を設けないこと以外は全て同一の実装用基板とを用いて、同様にフリップチップ実装機により半導体素子を位置合わせして各突起電極をそれぞれに対応する電極パッドに当接させ、超音波を半導体素子に印加することにより突起電極を電極パッドに接合して半導体素子をフリップチップ実装し、半導体モジュールＢを作製した。
【００４３】
そして、これら実装用基板ＡおよびＢについて実装不良の発生について調べたところ、半導体モジュールＡにおいては実装不良の発生は無かったが、半導体モジュールＢにおいては約40％の接合箇所において電極パッドの高さばらつきに起因する接合不良が生じ、実装不良の発生が見られた。
【００４４】
これにより、本発明の半導体モジュールＡによれば、電極パッドに導体非形成領域を設けなかった半導体モジュールＢと比べて、実装不良の発生がなく、接続信頼性が向上していることが確認でき、電極パッドに導体非形成領域を設けるという簡単かつ容易な構成を採用するだけで、特に新たな工程を加えることなく、信頼性が高くかつ高い良品率で半導体モジュールを得ることが確認できた。
【００４５】
次に、実装用基板の実装領域の形状を反りが10μmで凹状に形成するとともに、各基準線の各頂点（外周部の角部）に設けた電極パッドに導体非形成領域を設けた他は以上の実施例と同様にして本発明の実装用基板を用いた半導体モジュールＣを、また、導体非形成領域を設けない実装用基板を用いた比較例の半導体モジュールＤを作製し、同様に接続不良の発生について調べた。その結果、半導体モジュールＤにおいては約50％の接合箇所において電極パッドの高さばらつきに起因する接合不良が生じ、実装不良の発生が見られたのに対し、半導体モジュールＣにおいては接合不良は発生せず、実装不良の発生は見られなかった。
【００４６】
なお、以上はあくまで本発明の実施の形態の例示であって、本発明はこれらに限定されるものではなく、本発明の要旨を逸脱しない範囲で種々の変更や改良を加えることは何ら差し支えない。例えば、半導体装置と実装用基板との間に樹脂等のフィラー材を充填して接合強度を確保する場合においても、実装用基板の電極パッドについて本発明の実装用基板における導体非形成領域を設ける構成としてもよい。
【００４７】
【発明の効果】
以上のように、本発明の実装用基板によれば、絶縁基板の上面の実装領域に形成された電極パッドのうち、少なくとも１つの電極パッドにおいて突起電極が当接される領域に導体非形成領域を設けたことから、電極パッドの高さばらつきをこの導体非形成領域により吸収することができるために、高さばらつきがある突起電極と実装基板の反りによる高さばらつきがある電極パッドとを当接させる際に突起電極と電極パッドとを良好に接触させることができるので、下面に複数の突起電極を有する半導体装置を信頼性良くまた高い良品率で実装することができる。
【００４８】
また、本発明の実装用基板によれば、実装領域における絶縁基板の上面形状が凸状であるとともに、電極パッドの配列の中央部または電極パッドの配列の外周部の中央近傍に導体非形成領域を設けた電極パッドを配設した場合には、半導体装置の下面に設けた突起電極と実装用基板の上面に設けた電極パッドとの間隔が、導体非形成領域を設けない電極パッド近傍に比べて導体非形成領域を設けた電極パッド近傍において狭くなっていても導体非形成領域では電極パッドの導体の膜厚分だけ広くなることから、半導体装置の突起電極が実装用基板の電極パッドに当接される部位の高さを揃えることができる。
【００４９】
また、本発明の実装用基板によれば、実装領域における絶縁基板の上面形状が凹状であるとともに、電極パッドの配列の外周部の角部近傍に導体非形成領域を設けた電極パッドを配設した場合には、半導体装置の下面に設けた突起電極と実装用基板の上面に設けた電極パッドとの間隔が、導体非形成領域を設けない電極パッド近傍に比べて導体非形成領域を設けた電極パッド近傍において狭くなっていても導体非形成領域では電極パッドの導体の膜厚分だけ広くなることから、半導体装置の突起電極が実装用基板の電極パッドに当接される部位の高さを揃えることができる。
【００５０】
また、本発明の実装用基板によれば、導体非形成領域を突起電極の形状と中心を共有する形状とした場合には、この電極パッドに当接される突起電極は電極パッドに設けた導体非形成領域の中心に自己整合されるために、さらに良好な位置合わせ精度を得ることができる。
【００５１】
また、本発明の半導体モジュールによれば、以上のような本発明の実装用基板に半導体装置を実装していることから、半導体装置の突起電極と実装用基板の電極パッドとを安定かつ確実に接合して良好な接続状態で半導体装置を実装することができ、接続信頼性が高い半導体モジュールとなり、また高い良品率で作製することができるものとなる。
【００５２】
以上により、本発明によれば、半導体装置を実装用基板にフリップチップ実装する際に、信頼性良くかつ高い良品率で半導体装置の突起電極と実装用基板の電極パッドとを接合でき、しかも短時間かつ安価に作製可能な実装用基板を提供することができた。
【００５３】
また、本発明によれば、信頼性良くかつ高い良品率で半導体装置の突起電極と実装用基板の電極パッドとを接合してフリップチップ実装することができ、短時間かつ安価に作製可能な実装用基板を用いた半導体モジュールを提供することができた。
【図面の簡単な説明】
【図１】本発明の実装用基板およびそれを用いた半導体モジュールの実施の形態の一例を示す側面図である。
【図２】本発明の実装用基板の実施の形態の一例を示す側面図である。
【図３】本発明の実装用基板およびそれを用いた半導体モジュールの実施の形態の他の例を示す側面図である。
【図４】（ａ）は導体非形成領域を設けない電極パッドの例を示す平面図、（ｂ）は突起電極の形状と中心を共有する形状で導体非形成領域を設けた電極パッドの例を示す平面図、（ｃ）は他の形状の導体非形成領域を設けた電極パッドの例を示す平明図である。
【図５】（ａ）および（ｂ）は、それぞれ半導体素子のフリップチップ実装の工程を説明するための側面図である。
【符号の説明】
１・・・・・半導体装置
２・・・・・突起電極
３・・・・・実装用基板
４・・・・・電極パッド
７・・・・・導体非形成領域
【発明の属する技術分野】
本発明は情報通信分野や半導体分野等において半導体素子や半導体素子を半導体素子収納用パッケージに収容して成る半導体デバイス等の半導体装置をいわゆるフリップチップ実装法により実装するのに好適な、実装の際の信頼性と良品率を高めた実装用基板に関するものである。
【０００２】
【従来の技術】
近年、回路基板や半導体素子収納用パッケージ等の配線基板として用いられる実装用基板に半導体素子や半導体素子を収容した半導体デバイス等の半導体装置を実装する方法として、いわゆるフリップチップ実装法が多用されるようになっている。この実装法は、例えば、半導体装置の実装面側の電極上に金や半田材料等から成る突起電極を設け、一方、この半導体装置が搭載される実装用基板にはこの突起電極に対向する位置に電極パッドを設けておき、これら半導体装置の突起電極と実装用基板の電極パッドとを位置合わせして半導体装置を載置した後に加熱加圧することにより、または半導体装置を介して突起電極と電極パッドに超音波エネルギーを印加することにより突起電極と電極パッドとを接合して、半導体装置を実装用基板にいわゆるフェースダウンで実装するものである。
【０００３】
このようなフリップチップ実装において実装用基板の電極パッドと半導体装置の突起電極とを機械的に接合し、かつ電気的に接続する方法には、様々な方法が用いられている。
【０００４】
例えば、図５（ａ）に側面図で示すように、半導体装置としての半導体素子１を、その下面に形成された突起電極２の先端に例えば銀ペースト５を塗布して実装用基板３の上面の素子実装領域に形成された電極パッド４と当接させて載置した後、同図（ｂ）に同様の側面図で示すように、半導体素子１の上からツール（加圧加熱手段）６により加熱加圧して、突起電極２と電極パッド４とを銀ペースト５等を介して接続する方法がある。
【０００５】
また、半導体素子の突起電極を金で形成し、実装用基板の搭載部に形成された電極パッドの表面も金で形成して、銀ペーストや半田材料を用いずに突起電極と電極パッドを位置合わせし、これに超音波を加えることが可能なツールにより超音波を印加して、超音波と加熱のみで接続する方法もある。
【０００６】
これらの方法によって半導体装置を信頼性良く実装するためには、半導体装置の突起電極の高さが一様に揃っていることと、実装用基板上の電極パッドの高さが揃っていることが非常に重要となる。
【０００７】
【発明が解決しようとする課題】
しかしながら、上記のようなフリップチップ実装法に用いられる従来の実装用基板においては、半導体装置に形成された突起電極にはわずかな高さばらつきがあることに加えて、実装用基板上に形成された電極パッドの高さばらつきおよび実装用基板の反りがあったため、これに半導体装置の突起電極を接合させる際に突起電極と電極パッドを良好に接触させることができなくなって突起電極と電極パッドとの接続不良を発生させることがあるという問題点があった。
【０００８】
これに対しては、例えば、特開平10−125734号公報に開示されているように、半導体装置に形成する突起電極の内、中央部に設けられている突起電極の高さを周辺部に設けられている突起電極の高さよりも高くして形成することにより、中央部における接続部の接着力を向上させることが行なわれていた。
【０００９】
しかしながら、この場合には、半導体装置に形成する突起電極の種類が増加し、突起電極の形成が複雑かつ長い工程となり、また、突起電極の種類ごとに高さのバラツキが異なって生じてしまうために、安価かつ安定した半導体デバイスを得ることが困難であるという問題点があった。
【００１０】
本発明は上記従来技術における問題点に鑑みてなされたものであり、その目的は、半導体素子を始めとする半導体装置を配線基板または半導体収納用パッケージ等に用いられる実装用基板にフリップチップ実装する際に、信頼性良くかつ高い良品率で半導体装置の突起電極と実装用基板の電極パッドとを接合でき、しかも短時間かつ安価に作製可能な実装用基板を提供することにある。
【００１１】
また、本発明の目的は、信頼性良くかつ高い良品率で半導体装置の突起電極と実装用基板の電極パッドとを接合してフリップチップ実装することができ、短時間かつ安価に作製可能な実装用基板を用いた半導体モジュールを提供することにある。
【００１２】
【課題を解決するための手段】
本発明の第１の実装用基板は、絶縁基板の上面に、下面に複数の突起電極を有する半導体装置が実装される実装領域を備え、この実装領域に前記突起電極と対応する複数の電極パッドが配設された実装用基板であって、少なくとも１つの前記電極パッドにおいて前記突起電極が当接される領域に導体非形成領域を設けたことを特徴とするものである。
【００１３】
また、本発明の第２の実装用基板は、上記第１の実装用基板において、前記実装領域における前記絶縁基板の上面形状が凸状であるとともに、前記電極パッドの配列の中央部または外周部の中央近傍に前記導体非形成領域を設けた電極パッドを配設したことを特徴とするものである。
【００１４】
また、本発明の第３の実装用基板は、上記第１の実装用基板において、前記実装領域における前記絶縁基板の上面形状が凹状であるとともに、前記電極パッドの配列の外周部の角部近傍に前記導体非形成領域を設けた電極パッドを配設したことを特徴とするものである。
【００１５】
さらに、本発明の第４の実装用基板は、上記第１〜第３の実装用基板において、前記導体非形成領域は、前記突起電極の形状と中心を共有する形状であることを特徴とするものである。
【００１６】
また、本発明の半導体モジュールは、上記第１〜第４のいずれかの実装用基板の前記実装領域に、下面に突起電極を有する半導体装置を、前記突起電極を前記電極パッドに接合させて実装したことを特徴とするものである。
【００１７】
【発明の実施の形態】
本発明の第１の実装用基板によれば、絶縁基板の上面の実装領域に形成された電極パッドのうち、少なくとも１つの電極パッドにおいて突起電極が当接される領域に導体非形成領域を設けたことから、電極パッドの高さばらつきをこの導体非形成領域により吸収することができるために、従来のように、半導体装置に形成された突起電極にはわずかな高さばらつきがあることに加えて実装用基板上に形成された電極パッドの高さばらつきおよび実装用基板の反りがあったため、これに半導体装置の突起電極を接合させる際に突起電極と電極パッドを良好に接触させることができなくなり、突起電極と電極パッドとの接続不良を発生させることがある場合と比較して、下面に複数の突起電極を有する半導体装置を信頼性良くまた高い良品率で実装することができる。
【００１８】
また、本発明の第２の実装用基板によれば、前記第１の実装用基板において、実装領域における絶縁基板の上面形状が凸状であるとともに、電極パッドの配列の中央部または電極パッドの配列の外周部の中央近傍に導体非形成領域を設けた電極パッドを配設したことから、半導体装置の下面に設けた突起電極と実装用基板の上面に設けた電極パッドとの間隔が、導体非形成領域を設けない電極パッド近傍に比べて導体非形成領域を設けた電極パッド近傍において狭くなっていても導体非形成領域では電極パッドの導体の膜厚分だけ広くなることから、半導体装置の突起電極が実装用基板の電極パッドに当接される部位の高さを揃えることができる。
【００１９】
また、本発明の第３の実装用基板によれば、前記第１の実装用基板において、実装領域における絶縁基板の上面形状が凹状であるとともに、電極パッドの配列の外周部の角部近傍に導体非形成領域を設けた電極パッドを配設したことから、上記と同様に、半導体装置の下面に設けた突起電極と実装用基板の上面に設けた電極パッドとの間隔が、導体非形成領域を設けない電極パッド近傍に比べて導体非形成領域を設けた電極パッド近傍において狭くなっていても導体非形成領域では電極パッドの導体の膜厚分だけ広くなることから、半導体装置の突起電極が実装用基板の電極パッドに当接される部位の高さを揃えることができる。
【００２０】
また、本発明の第４の実装用基板によれば、前記第１〜第３の実装用基板において、導体非形成領域を突起電極の形状と中心を共有する形状としたことから、この電極パッドに当接される突起電極は電極パッドに設けた導体非形成領域の中心に自己整合されるために、さらに良好な位置合わせ精度を得ることができる。
【００２１】
また、本発明の半導体モジュールによれば、以上のような本発明の第１〜第４のいずれかの実装用基板に半導体装置を実装していることから、半導体装置の突起電極と実装用基板の電極パッドとを安定かつ確実に接合して良好な接続状態で半導体装置を実装することができ、接続信頼性が高い半導体モジュールとなり、また高い良品率で作製することができるものとなる。
【００２２】
以下、図面に基づいて本発明を詳細に説明する。
【００２３】
図１は本発明の実装用基板およびそれを用いた半導体モジュールの実施の形態の一例を示す側面図であり、実装用基板３の実装領域に半導体装置１を実装している状態を示している。
【００２４】
図１において、１は半導体素子や半導体素子を半導体素子収納用パッケージに収容している半導体デバイス等の半導体装置であり、下面に複数の突起電極２を有している。３は絶縁基板に所定の回路配線が形成されて成り、上面に半導体装置１が実装される実装領域を備える実装用基板、４は実装用基板３の上面の実装領域に半導体装置１の突起電極２にそれぞれ対応させて配設された複数の電極パッドである。
【００２５】
この電極パッド４は、薄膜プロセスを用いずに例えば厚膜印刷法等により形成され、実装領域から外部に導出するための配線導体（図示せず）も一体に形成されている。このように厚膜印刷法等により形成された電極パッド４ならびに配線導体は、実装用基板３の絶縁基板と同時焼成により形成されることにより、図に示したように、通常は微視的に見て実装用基板３の反りに伴って実装領域における高さにバラツキが生じている。
【００２６】
本発明の実装用基板３においては、突起電極２が接合される電極パッド４の内、少なくとも１つの電極パッド４の突起電極２が当接される領域に導体非形成領域７を設けている。これにより、実装用基板３の反りによる電極パッド４の高さばらつきに対して、突起電極２が当接する部分の高さを電極パッド４の厚み分だけ低くすることができる構造となっている。
【００２７】
そして、この例における本発明の実装用基板３は、図２に側面図で示すように、実装領域における絶縁基板の上面形状が凸状であるとともに、電極パッド４の配列の中央部に導体非形成領域７を設けた電極パッド４を配設しており、これにより実装用基板３の凸状の反りによる電極パッド４の高さばらつきに対して半導体装置の突起電極が当接される高さを中央部の電極パッド４についてその厚み分だけ低くすることができる構造となっている。
【００２８】
この結果、厚膜印刷法等で形成された電極パッド４に対しても実装領域の全体にわたって簡単かつ容易に高さばらつきを低減して所望の高さばらつきの範囲内に電極パッド４を配列形成することができるので、突起電極２がいずれも良好な状態で安定して電極パッド４に当接されて確実に接合されることとなり、信頼性良くかつ高い良品率で半導体装置１を実装することができる。
【００２９】
また、このような実装用基板３に半導体装置１を実装して成る半導体モジュールは、同様に信頼性が高くかつ高い良品率で作製することができる。
【００３０】
このように実装領域における絶縁基板の上面形状が凸状の場合は、電極パッド４の配列の中央部に位置する電極パッド４に導体非形成領域７を設けたものを配設する他に、絶縁基板の上面の凸形状は概ね実装領域の中央部付近が高く周辺ほど低くなるように形成するのが比較的容易であることから、通常は概ね四角形状に配列形成される電極パッド４の配列の外周部の中央近傍に位置する電極パッド４に対して導体非形成領域７を設けてもよい。
【００３１】
次に、図３は本発明の実装用基板の実施の形態の他の例を示す図１と同様の側面図である。図３においても図１と同様に１は半導体装置であり、２は突起電極、３は実装用基板、４は電極パッド、７は導体非形成領域である。
【００３２】
この例における本発明の実装用基板３は、実装領域における絶縁基板の上面形状が凹状であるとともに、電極パッド４の配列の外周部の角部近傍に導体非形成領域７を設けた電極パッド４を配設しており、これにより実装用基板３の凹状の反りによる電極パッド４の高さばらつきに対して半導体装置１の突起電極２が当接される高さを電極パッド４の配列の外周部の角部近傍に位置する電極パッド４についてその厚み分だけ低くすることができる構造となっている。
【００３３】
この場合においても、厚膜印刷法等で形成された電極パッド４に対しても実装領域の全体にわたってその形状に応じて簡単かつ容易に高さばらつきを低減して所望の高さばらつきの範囲内に電極パッド４を配列形成することができるので、突起電極２がいずれも良好な状態で安定して電極パッド４に当接されて確実に接合されることとなり、信頼性良くかつ高い良品率で半導体装置１を実装することができる。
【００３４】
また、このような実装用基板３に半導体装置１を実装して成る半導体モジュールも、同様に信頼性が高くかつ高い良品率で作製することができる。
【００３５】
図４は本発明の実装用基板において電極パッドに設けられる導体非形成領域の例を示す平面図である。図４において、４は電極パッドであり、７は電極パッド４に設けられた導体非形成領域であり、８は突起電極が電極パッド４に当接された際に電極パッド４と接合する領域を示している。そして、図４（ａ）は導体非形成領域を設けない電極パッド４の例であり、図４（ｂ）は突起電極の形状と中心を共有する形状で導体非形成領域７を設けた電極パッド４の例であり、図４（ｃ）は他の形状の導体非形成領域７を設けた電極パッド４の例を示している。
【００３６】
この図４（ｂ）または（ｃ）のように、導体非形成領域７を突起電極と電極パッド４とが接合する領域に設けることにより、電極パッド４の高さばらつきを低減することが可能となり、突起電極がいずれも良好な状態で安定して電極パッド４に当接されて確実に接合されることとなり、信頼性良くかつ高い良品率で半導体装置を実装することができる。また、このような実装用基板に半導体装置を実装して成る半導体モジュールは、同様に信頼性が高くかつ高い良品率で作製することができる。
【００３７】
さらに、図４（ｂ）に示したように、導体非形成領域７を突起電極の形状と中心を共有する形状で設けることにより、同図中に示す領域８からも分かるように、突起電極を電極パッド４と自己整合により良好に位置合わせすることが可能となって、位置合わせ精度が向上するためにさらなる信頼性の向上をもたらすものとなる。
【００３８】
【実施例】
次に、本発明の実装用基板およびそれを用いた半導体モジュールについて具体例を説明する。
【００３９】
まず、実装用基板の絶縁基板として厚さ0.4ｍｍのアルミナセラミック基板を用い、この基板上の実装領域に、半導体装置としての半導体素子の下面に形成された突起電極と対向する位置に膜厚が10μｍのＷ／Ｎｉ／Ａｕ層から成る電極パッドを設けた。なお、実装領域は一辺が2.5ｍｍの正方形状であり、実装用基板の実装領域の反りは10μｍで凸状の形状に形成した。そして、電極パッドは実装領域の外辺を成す各辺より200μｍ内側に電極パッドの中心が位置する基準線を設け、各基準線の辺の中心（外周部の中央）近傍と各頂点（外周部の角部）に一辺が190μｍの正方形の形状に設け、各辺の中心近傍のパッドについては導体非形成領域を図４（ｃ）と類似の形状によって一辺が110μｍの正方形を電極パッドの先端の一方の角部と導体非形成領域の先端の一方の角部とで共有する形状に形成した。そして、各電極パッドから100μｍ幅の線路で配線導体を導出し、実装用基板とした。
【００４０】
一方、半導体装置としての半導体素子は、素子材料が厚さ0.1ｍｍのＧａＡｓであり、その下面に直径が60μｍの金から成る複数の突起電極が形成されているものを用いた。
【００４１】
そして、この実装用基板に、フリップチップ実装機により半導体素子を位置合わせして各突起電極をそれぞれに対応する電極パッドに当接させ、超音波を半導体素子に印加することにより突起電極を電極パッドに接合して半導体素子をフリップチップ実装し、本発明の実装用基板を用いた本発明の半導体モジュールＡを作製した。
【００４２】
また、比較例として、上記と同じ半導体素子と導体非形成領域を設けないこと以外は全て同一の実装用基板とを用いて、同様にフリップチップ実装機により半導体素子を位置合わせして各突起電極をそれぞれに対応する電極パッドに当接させ、超音波を半導体素子に印加することにより突起電極を電極パッドに接合して半導体素子をフリップチップ実装し、半導体モジュールＢを作製した。
【００４３】
そして、これら実装用基板ＡおよびＢについて実装不良の発生について調べたところ、半導体モジュールＡにおいては実装不良の発生は無かったが、半導体モジュールＢにおいては約40％の接合箇所において電極パッドの高さばらつきに起因する接合不良が生じ、実装不良の発生が見られた。
【００４４】
これにより、本発明の半導体モジュールＡによれば、電極パッドに導体非形成領域を設けなかった半導体モジュールＢと比べて、実装不良の発生がなく、接続信頼性が向上していることが確認でき、電極パッドに導体非形成領域を設けるという簡単かつ容易な構成を採用するだけで、特に新たな工程を加えることなく、信頼性が高くかつ高い良品率で半導体モジュールを得ることが確認できた。
【００４５】
次に、実装用基板の実装領域の形状を反りが10μmで凹状に形成するとともに、各基準線の各頂点（外周部の角部）に設けた電極パッドに導体非形成領域を設けた他は以上の実施例と同様にして本発明の実装用基板を用いた半導体モジュールＣを、また、導体非形成領域を設けない実装用基板を用いた比較例の半導体モジュールＤを作製し、同様に接続不良の発生について調べた。その結果、半導体モジュールＤにおいては約50％の接合箇所において電極パッドの高さばらつきに起因する接合不良が生じ、実装不良の発生が見られたのに対し、半導体モジュールＣにおいては接合不良は発生せず、実装不良の発生は見られなかった。
【００４６】
なお、以上はあくまで本発明の実施の形態の例示であって、本発明はこれらに限定されるものではなく、本発明の要旨を逸脱しない範囲で種々の変更や改良を加えることは何ら差し支えない。例えば、半導体装置と実装用基板との間に樹脂等のフィラー材を充填して接合強度を確保する場合においても、実装用基板の電極パッドについて本発明の実装用基板における導体非形成領域を設ける構成としてもよい。
【００４７】
【発明の効果】
以上のように、本発明の実装用基板によれば、絶縁基板の上面の実装領域に形成された電極パッドのうち、少なくとも１つの電極パッドにおいて突起電極が当接される領域に導体非形成領域を設けたことから、電極パッドの高さばらつきをこの導体非形成領域により吸収することができるために、高さばらつきがある突起電極と実装基板の反りによる高さばらつきがある電極パッドとを当接させる際に突起電極と電極パッドとを良好に接触させることができるので、下面に複数の突起電極を有する半導体装置を信頼性良くまた高い良品率で実装することができる。
【００４８】
また、本発明の実装用基板によれば、実装領域における絶縁基板の上面形状が凸状であるとともに、電極パッドの配列の中央部または電極パッドの配列の外周部の中央近傍に導体非形成領域を設けた電極パッドを配設した場合には、半導体装置の下面に設けた突起電極と実装用基板の上面に設けた電極パッドとの間隔が、導体非形成領域を設けない電極パッド近傍に比べて導体非形成領域を設けた電極パッド近傍において狭くなっていても導体非形成領域では電極パッドの導体の膜厚分だけ広くなることから、半導体装置の突起電極が実装用基板の電極パッドに当接される部位の高さを揃えることができる。
【００４９】
また、本発明の実装用基板によれば、実装領域における絶縁基板の上面形状が凹状であるとともに、電極パッドの配列の外周部の角部近傍に導体非形成領域を設けた電極パッドを配設した場合には、半導体装置の下面に設けた突起電極と実装用基板の上面に設けた電極パッドとの間隔が、導体非形成領域を設けない電極パッド近傍に比べて導体非形成領域を設けた電極パッド近傍において狭くなっていても導体非形成領域では電極パッドの導体の膜厚分だけ広くなることから、半導体装置の突起電極が実装用基板の電極パッドに当接される部位の高さを揃えることができる。
【００５０】
また、本発明の実装用基板によれば、導体非形成領域を突起電極の形状と中心を共有する形状とした場合には、この電極パッドに当接される突起電極は電極パッドに設けた導体非形成領域の中心に自己整合されるために、さらに良好な位置合わせ精度を得ることができる。
【００５１】
また、本発明の半導体モジュールによれば、以上のような本発明の実装用基板に半導体装置を実装していることから、半導体装置の突起電極と実装用基板の電極パッドとを安定かつ確実に接合して良好な接続状態で半導体装置を実装することができ、接続信頼性が高い半導体モジュールとなり、また高い良品率で作製することができるものとなる。
【００５２】
以上により、本発明によれば、半導体装置を実装用基板にフリップチップ実装する際に、信頼性良くかつ高い良品率で半導体装置の突起電極と実装用基板の電極パッドとを接合でき、しかも短時間かつ安価に作製可能な実装用基板を提供することができた。
【００５３】
また、本発明によれば、信頼性良くかつ高い良品率で半導体装置の突起電極と実装用基板の電極パッドとを接合してフリップチップ実装することができ、短時間かつ安価に作製可能な実装用基板を用いた半導体モジュールを提供することができた。
【図面の簡単な説明】
【図１】本発明の実装用基板およびそれを用いた半導体モジュールの実施の形態の一例を示す側面図である。
【図２】本発明の実装用基板の実施の形態の一例を示す側面図である。
【図３】本発明の実装用基板およびそれを用いた半導体モジュールの実施の形態の他の例を示す側面図である。
【図４】（ａ）は導体非形成領域を設けない電極パッドの例を示す平面図、（ｂ）は突起電極の形状と中心を共有する形状で導体非形成領域を設けた電極パッドの例を示す平面図、（ｃ）は他の形状の導体非形成領域を設けた電極パッドの例を示す平明図である。
【図５】（ａ）および（ｂ）は、それぞれ半導体素子のフリップチップ実装の工程を説明するための側面図である。
【符号の説明】
１・・・・・半導体装置
２・・・・・突起電極
３・・・・・実装用基板
４・・・・・電極パッド
７・・・・・導体非形成領域
Claims (5)
- 上面に複数の電極パッドが配設された凸曲面の実装領域を有する絶縁基板の前記実装領域に、前記電極パッドと対応する複数の突起電極を下面に有する半導体装置が実装される実装用基板であって、
前記複数の電極パッドのうち前記実装領域における凸曲面の頂点上に設けられた第１の電極パッドは、
前記突起電極を収容するための導体非形成領域を有し、
前記実装領域の外周の角部に設けられた第２の電極パッドよりも、前記突起電極を収容する量が大きい実装用基板。 - 前記導体非形成領域は、前記突起電極の形状と中心を共有する形状であることを特徴とする請求項１記載の実装用基板。
- 平面視において、前記第１の電極パッドに当接された際に第１の電極パッドと接合する前記突起電極の領域は、前記導体非形成領域を含む請求項２記載の実装用基板。
- 前記第１の電極パッドおよび前記第２の電極パッドは、Ｗ層とＮｉ層とＡｕ層とから構成される請求項１乃至３のいずれか記載の実装用基板。
- 請求項１乃至請求項４のいずれかに記載の実装用基板の前記実装領域に、下面に突起電極を有する半導体装置を、前記突起電極を前記電極パッドに接合させて実装したことを特徴とする半導体モジュール。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000258017A JP4409070B2 (ja) | 2000-08-28 | 2000-08-28 | 実装用基板およびそれを用いた半導体モジュール |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000258017A JP4409070B2 (ja) | 2000-08-28 | 2000-08-28 | 実装用基板およびそれを用いた半導体モジュール |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2002076165A JP2002076165A (ja) | 2002-03-15 |
| JP4409070B2 true JP4409070B2 (ja) | 2010-02-03 |
Family
ID=18746387
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000258017A Expired - Fee Related JP4409070B2 (ja) | 2000-08-28 | 2000-08-28 | 実装用基板およびそれを用いた半導体モジュール |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP4409070B2 (ja) |
-
2000
- 2000-08-28 JP JP2000258017A patent/JP4409070B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP2002076165A (ja) | 2002-03-15 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3819851B2 (ja) | 半導体装置およびその製造方法 | |
| US6448659B1 (en) | Stacked die design with supporting O-ring | |
| US20060192294A1 (en) | Chip scale package having flip chip interconnect on die paddle | |
| JPH11219420A (ja) | Ｉｃカードモジュール、ｉｃカード及びそれらの製造方法 | |
| JP2014168094A (ja) | 超小型電子部品パッケージ及びそのための方法 | |
| KR20010090378A (ko) | 반도체패키지 | |
| JP2003100801A (ja) | 半導体装置 | |
| US6337226B1 (en) | Semiconductor package with supported overhanging upper die | |
| JP2000332055A (ja) | フリップチップ実装構造及び実装方法 | |
| KR100368776B1 (ko) | 반도체 장치 및 그의 제조방법 | |
| JP2943764B2 (ja) | フリップチップ実装型半導体素子の樹脂封止構造 | |
| CN100433320C (zh) | 芯片封装结构及凸块制程 | |
| KR100533847B1 (ko) | 캐리어 테이프를 이용한 적층형 플립 칩 패키지 | |
| JP4409070B2 (ja) | 実装用基板およびそれを用いた半導体モジュール | |
| JP4540216B2 (ja) | 半導体モジュールの製造方法 | |
| JP3670371B2 (ja) | 半導体装置およびその製造方法 | |
| JPH11238828A (ja) | Ｂｇａ型パッケージの半導体装置およびその製造方法、実装装置 | |
| JPS6267829A (ja) | フリップチップの実装構造 | |
| JP4520052B2 (ja) | 半導体装置およびその製造方法 | |
| JP4331179B2 (ja) | 半導体装置 | |
| JPH08111437A (ja) | 半導体装置の実装方法 | |
| JP2002016168A (ja) | 実装用基板およびそれを用いた半導体モジュール | |
| JP2762705B2 (ja) | 半導体装置実装用回路基板の構造 | |
| JP3745106B2 (ja) | 半導体装置およびその製造方法 | |
| JPH118269A (ja) | 電子部品の製造方法、電子装置の製造方法、電子部品及び電子装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20070718 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20090716 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20090728 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20090914 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20091013 |
|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20091111 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121120 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121120 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20131120 Year of fee payment: 4 |
|
| LAPS | Cancellation because of no payment of annual fees |