JP4260367B2 - 復調器回路 - Google Patents

Description

【０００１】
本発明は、周波数変調（ＦＭ）信号を復調する復調器回路に関する。
【０００２】
（関連技術の説明）
添付図面のうちの図１を参照すると、周波数変調無線周波数（ＲＦ）信号が、在来の通り、アンテナ２から受信機１によって受信され、かつ受信機１によって処理されて、ＲＦ搬送周波数より低い中間周波数でＦＭ信号を発生する。次いで、ＩＦ変調信号がＩＦ帯域通過フィルタ４によってフィルタされかつハード・リミッタ５によって定振幅に振幅制限される。次いで、定振幅信号が検波器６に供給されてその信号にその時間微分係数を乗じることによって復調される。この動作は、積振幅を信号振幅と角周波数（中間周波数ＩＦに加えるにＦＭ周波数偏移）の両方に比例させる。ハード・リミッタ５に因りＦＭ ＩＦ信号が定振幅を有するから、積信号は周波数偏移に比例した振幅を有し及び変調信号は低域通過フィルタがＩＦ周波数の倍数における信号成分を除去した後に容易に回復され得る。
【０００３】
半導体装置内へＦＭ検波器を統合することは、時間微分係数近似を発生するために充分に制御された位相特性を持つ精確遅延素子又は精確フィルタの使用を必要とし、さもなければ過剰な直流オフセットが起こることになる。
【０００４】
今日使用されている一致検波器（ｃｏｉｎｃｉｄｅｎｃｅ ｄｅｔｅｃｔｏｒ）は、９０度移相を施すために、典型的に、受動共振器構成要素と広域通過フィルタを採用する。共振器回路は、低直流オフセットを与えるように生産中しばしばトリミングを施される。
【０００５】
ＦＭ信号周波数（すなわち、ＩＦ信号）がベース・バンド信号に比較して高いときに使用される他の検波器変種は、微分器としてディジタル遅延線（１つ以上のラッチ）に基づくディジタル検波器である。この遅延線は、精確クロックによってクロック制御されることがあり、それゆえ、本来的に低い直流オフセットしか伴わない検波器を生じる。
【０００６】
他の解決策（ａｐｐｒｏａｃｈ）は、アナログ信号をディジタル信号に（Ａ−Ｄ）変換しかつディジタル信号プロセッサＤＳＰ又は他のディジタル回路内でＦＭ検波を遂行することである。
【０００７】
オンチップ中間周波数（ＩＦ）フィルタを支援するためには、記号率（ｓｙｍｂｏｌ ｒａｔｅ）に比較して低ＩＦ（例えば、１Ｍ記号／ｓの記号率及び３ＭＨｚ ＩＦ）を使用するのが都合が良い。これは、ディジタル遅延線の使用を非実用的なものにする。
【０００８】
ＩＦ周波数が記号率のちょうど少数倍であるとき、最も実用的なＦＭ検波器は、図２に例示したように、一致検波器又は直角位相検波器である。この検波器は、検波器後置低域通過フィルタ（ｐｏｓｔ−ｄｅｔｅｃｔｏｒ ｌｏｗ−ｐａｓｓ ｆｉｌｔｅｒ； ＰＤＦ）に加えて、３つのビルディング・ブロック、すなわち、乗算器８、遅延素子９、及び９０゜（π／２）移相器１０を必要とする。
【０００９】
遅延素子９は着信信号（ｉｎｃｏｍｉｎｇ ｓｉｇｎａｌ）を所定時間だけ遅延させ、移相器１０はこの遅延信号に９０゜移相を生じ、次いで、遅延かつ移相された信号が乗算器８によって入力信号を乗ぜられる。乗算器８は、排他的論理和ゲート又は否定論理積ゲートで以て用意することができる。このことは、乗算器への着信信号が条件調整される（ｃｏｎｄｉｔｉｏｎｅｄ）必要があることを意味する。
【００１０】
９０゜（π／２）一致検波器の移相器１０は、コーナ（ｃｏｒｎｅｒ）周波数の下で充分に動作する広域通過フィルタとして、典型的に実現され、それゆえ、９０゜移相に近いが完全な９０゜移相は行わなず、しかしまた信号振幅を厳しく減衰する。加えて、その移相は精確でなく及び遅延素子のいくらかの離調が有限位相誤りを補償するために必要である。
【００１１】
（本発明の要約）
本発明の１態様によれば、入力信号に動作する移相素子と時間遅延素子を含み、移相素子と時間遅延素子の両方がジャイレータ（ｇｙｒａｔｏｒ）構成要素によって与えられるようになっている周波数変調信号復調器回路が提供される。
【００１２】
本発明の第２態様によれば、周波数変調信号を復調する復調器回路が提供され、この回路は、
周波数変調入力信号を受信する入力、
変調入力信号を受信するように接続されており、かつ入力信号に対して遅延されかつ移相されるジャイレータ出力信号を発生するように動作可能であるジャイレータ、及び
入力信号とジャイレータ出力信号を受信するように接続されており、かつそれら受信した信号の積に等価な出力信号を発生するように動作可能である乗算器
を含む。
【００１３】
（好適実施の形態の詳細な説明）
現在のＦＭ検波器が図１及び２を参照して説明されている。
【００１４】
周波数変調信号を復調するのに使用される本発明を具体化する復調器が図３に示されておりかつ１つの入力にＦＭ ＩＦ入力信号を受信するように接続されている乗算器１２、及びジャイレータ１４を含む。ジャイレータ１４の入力が、相互コンダクタンス装置２２を経由して、入力信号を受信するように接続されている。コンデンサ１６と抵抗器１８がジャイレータ１４の入力と大地との間に並列に接続されている。コンデンサ１６は、ジャイレータの入力キャパシタンスによって与えられることがあり、かつそれであるから回路内に別のコンデンサを持つ必要があるとは限らないと云える。第２コンデンサ２０がジャイレータ１４の出力と大地との間に接続されている。
【００１５】
ジャイレータ１４からの出力が時間的に遅延されかつ入力信号に対して移相される。乗算器８が遅延かつ移相された信号を受信し、復調出力を発生する。それゆえ、ジャイレータ１４は、図２を参照して説明した遅延構成要素と移相構成要素の機能を備える。検波後置フィルタ（ｐｏｓｔ ｄｅｔｅｃｔｉｏｎ ｆｉｌｔｅｒ）２４が復調出力を供給するために使用される。
【００１６】
図４は、図３の遅延素子と移相素子（又は共振器）を与えるジャイレータと関連コンデンサを示す。図４はまた、ジャイレータの等価回路を示す。ジャイレータは、マクグロー・ヒルによって出版された、フィンク及びクリスチャンセン、「エレクトロニックス・エンジニア・ハンドブック、第３版」の１２−３５から１２−３７頁（ｐａｇｅｓ １２−３５ ｔｏ １２−３７ ｏｆ “Ｅｌｅｃｔｒｏｎｉｃｓ Ｅｎｇｉｎｅｅｒｓ Ｈａｎｄｂｏｏｋ，３ｒｄ Ｅｄ．”，Ｆｉｎｋ ａｎｄ Ｃｈｒｉｓｔｉａｎｓｅｎ，ｐｕｂｌｉｓｈｅｄｂｙ ＭｃＧｒａｗ Ｈｉｌｌ）、及びケンブリッジ大学プレスによって出版された、ホロービッツ及びヒル、「エレクトロニックスの技術、第２版」の２６６及び２６７頁（ｐａｇｅｓ ２６６ ａｎｄ ２６７ ｏｆ “Ｔｈｅ Ａｒｔｏｆ Ｅｌｅｃｔｒｏｎｉｃｓ、２ｎｄ Ｅｄ．”，Ｈｏｒｏｗｉｔｚ ａｎｄＨｉｌｌ，ｐｕｂｌｉｓｈｅｄ ｂｙ Ｃａｍｂｒｉｄｇｅ Ｕｎｉｖｅｒｓｉｔｙ Ｐｒｅｓｓ）に更に詳細に説明されている。
【００１７】
ジャイレータ利用共振器（ｇｙｒａｔｏｒ−ｂａｓｅｄ ｒｅｓｏｎａｔｏｒ）の入力ポート電圧（Ｖ_C）は、等価並列ＬＣ共振器にかかる電圧に相当する。他のジャイレータ・ポートの電圧（Ｖ_IL）は、インダクタ電流に相当する。このインダクタ電流は、コンデンサ（又は入力ポート）電圧から位相が公称的に９０゜外れている。この移相が、分離９０゜移相器の必要を除去するために復調器内で利用される。
【００１８】
更になお、ジャイレータは、ＣＭＯＳ技術によって都合良く実現され、及び１つのこのような実現を図５に例示する。ＣＭＯＳインバータのような４つの相互コンダクタンス素子２４が使用されかつ図５に示したように接続される。ＣＭＯＳで実現されたジャイレータの使用は、先行ＩＦフィルタを実現するためにジャイレータをまた使用することもできるので、特に有効である。それゆえ、同じビュルディング・ブロックを使用することもできかつそれらの同調がプロセス変動にかかわらず保ち続けることになる。もしジャイレータに接続されたコンデンサの値が等しい（Ｃ_C＝Ｃ_L）ならば、両コンデンサ電圧は共振器の共振周波数（すなわち、ＩＦ周波数）でピークを生じかつ同じ振幅を有しこれがダイナミック・レンジを最大限にすることになる。
【００１９】
ジャイレータ利用共振器の遅延は、そのＱ値によって決定される。Ｃ_Cの両端間に接続された抵抗器が共振器のＱ値を定めることになる。もしこの抵抗器をジャイレータ内のもの（例えば、ＣＭＯＳインバータ）と類似の相互コンダクタンスによって実現するならば、Ｑ値はプロセス変動に対して堅牢であることになる。
【図面の簡単な説明】
【図１】 周波数変調信号を受信しかつ復調する回路を例示するブロック図である。
【図２】 直角位相ＦＭ検波器のブロック図である。
【図３】 本発明を具体化する復調器のブロック図である。
【図４】 図３の回路に使用されるジャイレータとその等価回路を例示する回路図である。
【図５】 図４のジャイレータのＣＭＯＳによる実現を例示する回路図である。

Claims (5)

1. 周波数変調信号を復調する復調器回路であって、
   周波数変調入力信号を受信する入力端子と、
   前記周波数変調入力信号を受信するように接続されており、かつ前記周波数変調入力信号に対して遅延されかつ移相されるジャイレータ出力信号を発生するように動作可能であるジャイレータと、
   前記周波数変調入力信号と前記ジャイレータ出力信号とを受信するように接続されており、かつそれら受信した信号の積に等価な出力信号を発生するように動作可能である乗算器と、を含み、
   前記入力端子が前記ジャイレータの入力に接続されており、相互コンダクタンス素子と抵抗性素子と第１容量性素子とが前記入力端子と第２入力端子との間に互いに並列に接続されており、前記ジャイレータ出力が前記乗算器と、前記ジャイレータ出力と接地された前記第２入力端子との間に接続された第２容量性素子とに接続されている回路。
2. 請求項１記載の回路において、前記第２入力端子が接地されている回路。
3. 請求項１記載の回路において、前記第１容量性素子および前記第２容量性素子がコンデンサ装置によって与えられる回路。
4. 請求項１記載の回路において、前記第１容量性素子がジャイレータの入力キャパシタンスによって与えられる回路。
5. 請求項１から４のうちいずれか１つに記載の回路において、前記乗算器が排他的論理和ゲート又は否定論理積ゲートによって与えられる回路。

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