JP3003600B2

JP3003600B2 - Ｆｍ復調回路

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Publication number: JP3003600B2
Application number: JP8309286A
Authority: JP
Inventors: 友宏藤井
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Current assignee: NEC Corp
Priority date: 1996-11-20
Filing date: 1996-11-20
Publication date: 2000-01-31
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Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は周波数変調された信
号を復調するＦＭ復調回路に関し、特にクォドラチャ
（Ｑｕａｄｒａｔｕｒｅ）検波方式のＦＭ復調回路に関
するものである。

【０００２】

【従来の技術】周波数変調された信号を復調するＦＭ復
調回路には、遅延検波方式、パルスカウント検波方式、
およびクォドラチャ検波方式等があり、近年は共振回路
を利用したクォドラチャ検波方式が主流になってきてい
る。

【０００３】クォドラチャ検波方式には共振回路の周波
数対位相特性を利用する方式と、共振回路の周波数対イ
ンピーダンス特性を利用する方式の２つの方式があり、
前者の共振回路の周波数対位相特性を利用したクォドラ
チャ検波方式が最も一般的に用いられている。

【０００４】これら２つのクォドラチャ検波方式のＦＭ
復調回路うち、まず、共振回路の周波数対位相特性を利
用した従来のクォドラチャ検波方式のＦＭ復調回路につ
いて、図１８〜図２２を用いて説明する。

【０００５】図１８は従来のＦＭ復調回路の共振回路の
周波数対位相特性を利用したクォドラチャ検波方式の構
成を示すブロック図である。図１９は図１８に示したＦ
Ｍ復調回路の位相変換回路の周波数対位相特性を示す図
であり、同図（ａ）は共振回路単体の特性を示すグラ
フ、同図（ｂ）は抵抗を並列接続した共振回路の特性を
示すグラフである。図２０は図１８に示したＦＭ復調回
路の掛算器の構成を示す回路図であり、図２１は図１８
に示したＦＭ復調回路の掛算器の入出力波形の様子を示
すタイミングチャートである。また、図２２は図１８に
示したＦＭ復調回路の復調出力特性を示すグラフであ
る。

【０００６】図１８において、従来の共振回路の周波数
対位相特性を利用したクォドラチャ検波方式は、ＦＭ変
調された入力信号ｆｉｎのレベルを所定のレベルに制限
する振幅制限回路１０１と、振幅制限回路１０１の出力
信号と同位相の信号ｆ_A、および振幅制限回路１０１の
出力信号の周波数変化を位相変化に変換した信号ｆ_Bを
出力する位相変換回路１０２と、位相変換回路１０２か
ら出力される２つの信号ｆ_A、ｆ_Bの位相差の信号を出
力する掛算器１０３と、掛算器１０３の出力信号を積分
する低域ろ波器（ローパスフィルタ：以下ＬＰＦと称
す）１０４とによって構成されている。

【０００７】また、位相変換回路１０２は、直列共振周
波数ｆｓおよび並列共振周波数ｆｐを有する共振回路１
０５と、共振回路１０５に並列に接続される抵抗器Ｒ１
０１と、共振回路１０５および抵抗器Ｒ１０１に直列に
接続され、信号ｆ_Bが伝送される線路に挿入されたキャ
パシタンスＣ１０１とによって構成される。

【０００８】なお、共振回路１０５は、公知のＬＣ共振
回路あるいはセラミックディスクリミネータ等によって
構成される。

【０００９】図１９（ａ）に示すように、共振回路１０
５は、直列共振周波数ｆｓ≦ｆｗ₁≦並列共振周波数ｆ
ｐとなる周波数領域ｆｗ₁ではインダクタンス特性を示
すため、出力電圧の位相が入力電圧の位相に対して９０
度進んだ特性を示す。また、直列共振周波ｆｗ₂≦直列
共振周波ｆｓ、および並列共振周波数ｆｐ≦ｆｗ₃とな
る周波数領域ｆｗ₂、ｆｗ₃ではキャパシタンス特性を
示すため、出力電圧の位相が入力電圧の位相に対して９
０度遅れた特性を示す。

【００１０】ここで、図１８に示すように共振回路１０
５に抵抗器Ｒ１０１を並列に接続すると、図１９（ｂ）
に示すような周波数対位相特性を得ることができる。こ
のような周波数対位相特性を利用すれば、例えば図１９
（ｂ）に示すように、入力信号ｆｉｎの周波数がｆ１、
ｆ２、ｆ３と変化した場合に、共振回路１０５の出力電
圧の位相はそれぞれθ１、θ２、θ３に変化する。この
周波数対位相特性の傾きは共振回路１０５に並列に接続
された抵抗器Ｒ１０１の抵抗値によって決定される。な
お、抵抗器Ｒ１０１は、通常、固定抵抗器が使用され
る。

【００１１】掛算器１０３は、図２０に示すようにＥＸ
−ＮＯＲ（排他的論理和反転出力）回路で構成されるの
が一般的である。ＥＸ−ＮＯＲ回路の入力Ａ、Ｂに対す
る出力Ｙの関係は表１のようになる。

【００１２】

【表１】このような構成において、図１８に示すように、振幅制
限器１０１の出力信号は位相変換回路１０２に入力さ
れ、位相変換回路１０２は、振幅制限器１０１の出力信
号と同位相の信号ｆ_A、および周波数変化が位相変化に
変換された信号ｆ _Bとを出力する。

【００１３】ここで、入力信号ｆｉｎの周波数がｆ１、
ｆ２、ｆ３のとき、信号ｆ_Bは、キャパシタンスＣ１０
１による位相の遅れ（−９０度）と共振回路１０５によ
る位相のずれとによって、信号ｆ_Aに対してそれぞれ図
２１に示すような波形となる。

【００１４】このとき、掛算器１０３からはｆ_Yで示す
２つの入力信号の位相差の信号がそれぞれ出力される。
この出力信号ｆ_YをＬＰＦ１０４によって積分すること
で、ＦＭ復調回路からは図２２に示すような復調出力特
性を得ることができる。

【００１５】なお、このＦＭ復調回路の復調出力特性の
傾きは一般に復調感度と呼ばれている。復調感度は、図
１９（ｂ）に示した位相変換回路１０２の周波数対位相
特性の傾きによって決定され、その傾きは共振回路１０
５に並列に接続された抵抗器Ｒ１０１の値によって決ま
る。

【００１６】次に、共振回路の周波数対インピーダンス
特性を利用した従来のブリッジタイプのクォドラチャ検
波方式について、図２３〜図２６を用いて説明する。

【００１７】図２３は従来のＦＭ復調回路の共振回路の
周波数対インピーダンス特性を利用したクォドラチャ検
波方式の構成を示すブロック図であり、図２４は図２３
に示したＦＭ復調回路の位相変換回路の等価回路図であ
る。また、図２５は図２３に示したＦＭ復調回路の位相
変換回路の入出力電圧特性を示すベクトル図であり、図
２６は図２３に示したＦＭ復調回路の共振回路の周波数
対インピーダンス特性を示すグラフである。

【００１８】図２３において、従来の共振回路の周波数
対インピーダンス特性を利用したクォドラチャ検波方式
は、ＦＭ変調された入力信号ｆｉｎのレベルを一定のレ
ベルに制限する振幅制限回路１１１と、振幅制限回路１
１１の出力信号と同位相の信号ｆ_A、および振幅制限回
路１１１の出力信号の周波数変化を位相変化に変換した
信号ｆ_Bを出力する位相変換回路１１２と、位相変換回
路１１２から出力される２つの信号ｆ_A、ｆ_Bの位相差
の信号を出力する掛算器１１３と、掛算器１１３の出力
信号を積分するＬＰＦ１１４とによって構成されてい
る。

【００１９】位相変換回路１１２は、３つの抵抗器Ｒ１
１１〜Ｒ１１３と、直列共振周波数ｆｓおよび並列共振
周波数ｆｐを有する共振回路１１５とを有し、抵抗器Ｒ
１１１〜Ｒ１１３および共振回路１１５によってブリッ
ジ回路が構成されている。

【００２０】なお、共振回路１１５は、共振回路の周波
数対位相特性を利用したクォドラチャ検波方式と同様
に、直列共振周波数ｆｓおよび並列共振回路ｆｐを有す
るＬＣ共振回路、あるいはセラミックディスクリミネー
タ等によって構成される。

【００２１】このような構成において、共振回路１１５
は、直列共振周波数ｆｓと並列共振周波数ｆｐとの間の
周波数領域ではインダクタンス特性を有しているため、
共振回路１１５のインピーダンスをｊωＬとすると、位
相変換回路１１２は図２４に示すようなブリッジ回路と
等価になる。

【００２２】ここで、（ｆｓ＋ｆｐ）／２となる周波数
ｆにおいて、Ｒ１１１＝Ｒ１１２＝Ｒ１１３＝Ｒとし、
ｊωＬ＝Ｒとおけば、端子ａ、ｂ、ｃに流れる電流
Ｉ₁、および端子ａ、ｄ、ｂに流れる電流Ｉ₂はそれぞ
れ次式で表される。

【００２３】Ｉ₁＝Ｖｉｎ／（Ｒ１１１＋Ｒ１１２）＝Ｖｉｎ／２ＲＩ₂＝Ｖｉｎ／（Ｒ１１３＋ｊωＬ）＝Ｖｉｎ／２Ｒ図２５に示すように電流Ｉ₂は、Ｖｉｎよりもφ＝ｔａ
ｎ^-1（ωＬ／Ｒ）だけ位相が遅れる。

【００２４】したがって、図２６に示すように、入力信
号ｆｉｎの周波数（ω＝２πｆ）が変化すると、共振回
路１１５のインピーダンス（ｊωＬ）の値が変化し、Ｖ
ｉｎと電流Ｉ₂の位相差が変化するため、図２４に示す
ブリッジ回路のＶｉｎとＶｏｕｔの位相差も変化する。

【００２５】よって、共振回路の周波数対位相特性を利
用したクォドラチャ検波方式と同様に、入力信号ｆｉｎ
の周波数変化に対して信号ｆ_Bの位相が変化する。

【００２６】掛算器１１３はＥＸ−ＮＯＲ回路で構成さ
れ、２つの入力信号ｆ_A、ｆ_Bの位相差の信号がそれぞ
れ出力される。この出力信号ｆ_YをＬＰＦ１１４によっ
て積分することで、共振回路の周波数対位相特性を利用
したクォドラチャ検波方式と同様に図２２に示すような
周波数対電圧変換特性を示す復調出力特性を得ることが
できる。

【００２７】なお、共振回路１１５の直列共振回路素子
に抵抗器（実部のインピーダンス）が無い場合、共振回
路１１５のＱが無限大になるため、直列共振周波数ｆｓ
における共振回路１１５のインピーダンスは零（０）に
なり、並列共振周波数ｆｐにおける共振回路１１５のイ
ンピーダンスが無限大（∞）になる。共振回路１１５
は、その内部に直列共振回路素子となる抵抗器を備える
ことでＱを下げることができるため、通常はこの状態で
使用される。この直列共振回路素子となる抵抗器の値に
よって共振回路１１５のＱが決定され、復調感度は共振
回路１１５のＱによって決定される。

【００２８】

【発明が解決しようとする課題】上記したような従来の
ＦＭ復調回路では、振幅制限回路によって入力信号ｆｉ
ｎが一定レベルに制限されているため、入力信号ｆｉｎ
のレベルに関係なく復調感度が一定になるはずである。

【００２９】しかしながら実際のクォドラチャ検波方式
のＦＭ復調回路では、入力レベルが低くなった時（弱電
界時）、受信機のＮＦ等の影響で復調感度が低下し、受
信信号を正確に復調することができなくなる問題があっ
た。

【００３０】また、低下した復調感度を上げるために
は、共振回路を構成する回路素子を交換する必要があっ
た。

【００３１】ところで、特開平６−２０４９０１号公報
および特開平４−１５６０１１号公報等には、ＦＭ復調
回路の弱電界時の復調感度を向上させる技術が開示され
ている。しかしながら、これらの公報では近年の受信機
で最も多用されているクォドラチャ検波方式の復調感度
を向上させる技術についてなんら開示していない。

【００３２】本発明は上記したような従来の技術が有す
る問題点を解決するためになされたものであり、弱電界
時の復調感度を自動的に向上させて復調不良を防止する
クォドラチャ検波方式のＦＭ復調回路を提供することを
目的とする。

【００３３】

【課題を解決するための手段】上記目的を達成するため
本発明のＦＭ復調回路は、ＦＭ変調された入力信号のレ
ベルが低下したときに復調感度を向上するＦＭ復調器で
あって、前記入力信号のレベルを所定のレベルに制限す
る振幅制限回路と、前記振幅制限回路の出力信号と同位
相の第１の出力信号、および前記振幅制限回路の出力信
号の周波数変化を位相変化に変換した第２の出力信号を
出力し、前記第２の出力信号の位相変換特性が変更可能
な位相変換回路と、前記位相変換回路から出力される第
１の出力信号、および第２の出力信号の位相差の信号を
出力する掛算器と、前記掛算器の出力信号を積分して前
記復調信号を出力する低域ろ波器と、前記入力信号のレ
ベルを検出する電界強度検出回路と、前記電界強度検出
回路で検出した前記入力信号のレベルが所定のレベルよ
りも低下したときに、前記位相変換回路の前記位相変換
特性を変更して前記復調感度を向上するための制御電流
を出力する制御電流源回路と、を有することを特徴とす
る。

【００３４】ここで、前記位相変換回路が、３つの抵抗
器と、直列共振周波数および並列共振周波数を有する第
１の共振回路とによってブリッジ回路が構成されている
場合、前記第１の共振回路は、第１のキャパシタンス
と、差動入力である少なくとも第１の入力端子および第
２の入力端子と第１の出力端子および第１の出力端子の
反転出力である第２の出力端子とを備え、前記制御電流
によってトランスコンダクタンスが変更される第１のト
ランスコンダクタンスアンプ、および第２のトランスコ
ンダクタンスアンプで構成され、前記第１のトランスコ
ンダクタンスアンプの第１の出力端子が第１の入力端子
に帰還されるとともに前記第２のトランスコンダクタン
スアンプの第２の出力端子に接続され、前記第２のトラ
ンスコンダクタンスアンプの第１の出力端子が第１の入
力端子に帰還されるとともに前記第１のトランスコンダ
クタンスアンプの第２の出力端子に接続され、前記第１
のトランスコンダクタンスアンプ、および前記第２のト
ランスコンダクタンスアンプの他の入力端子がそれぞれ
接地された第１の等価抵抗器と、一端が接地された第１
のインダクタンスとが直列に接続され、前記第１のキャ
パシタンス、第１の等価抵抗器、および第１のインダク
タンスに並列に接続された第２のキャパシタンスを有し
ていてもよい。

【００３５】このとき、前記第１のインダクタンスが、
差動入力である少なくとも第１の入力端子および第２の
入力端子と第１の出力端子および第１の出力端子の反転
出力である第２の出力端子とを備えた第３のトランスコ
ンダクタンスアンプ、および第４のトランスコンダクタ
ンスアンプと、第３のキャパシタンスとで構成され、前
記第３のトランスコンダクタンスアンプの第１の出力端
子が前記第４のトランスコンダクタンスアンプの第１の
入力端子に接続されるとともに前記第３のキャパシタン
スの一端に接続され、前記第４のトランスコンダクタン
スアンプの第２の出力端子が前記第３のトランスコンダ
クタンスアンプの第１の入力端子に帰還され、前記第３
のトランスコンダクタンスアンプ、および前記第４のト
ランスコンダクタンスアンプの他の入力端子、および他
の出力端子と、前記第３のキャパシタンスの他端とが接
地された第１の等価インダクタンスであってもよく、差
動入力である少なくとも第１の入力端子および第２の入
力端子と第１の出力端子および第１の出力端子の反転出
力である第２の出力端子とを備えた第５のトランスコン
ダクタンスアンプ、および第６のトランスコンダクタン
スアンプと、第４のキャパシタンスとで構成され、前記
第５のトランスコンダクタンスアンプの第１の出力端子
が前記第６のトランスコンダクタンスアンプの第１の入
力端子に接続されるとともに前記第４のキャパシタンス
の一端に接続され、前記第５のトランスコンダクタンス
アンプの第２の出力端子が前記第６のトランスコンダク
タンスアンプの第２の入力端子に接続されるとともに前
記第４のキャパシタンスの他端に接続され、前記第６の
トランスコンダクタンスアンプの第１の出力端子が前記
第５のトランスコンダクタンスアンプの第２の入力端子
に帰還されるとともに接地され、前記第６のトランスコ
ンダクタンスアンプの第２の出力端子が前記第５のトラ
ンスコンダクタンスアンプの第１の入力端子に帰還さ
れ、前記第５のトランスコンダクタンスアンプ、および
前記第６のトランスコンダクタンスアンプの他の入力端
子、および他の出力端子が接地された第２の等価インダ
クタンスであってもよい。

【００３６】また、前記第１の共振回路が、第５のキャ
パシタンスと、第２のインダクタンスと、差動入力であ
る少なくとも第１の入力端子および第２の入力端子と第
１の出力端子および第１の出力端子の反転出力である第
２の出力端子とを備え、前記制御電流によってトランス
コンダクタンスが変更される第７のトランスコンダクタ
ンスアンプで構成され、前記第７のトランスコンダクタ
ンスアンプの第１の出力端子が第１の入力端子に帰還さ
れ、他の入力端子、および他の出力端子が接地された第
２の等価抵抗器と、が直列に接続され、前記第５のキャ
パシタンス、第２のインダクタンス、および第２の等価
抵抗器に並列に接続された第６のキャパシタンスを有し
ていてもよく、このとき、前記第２のインダクタンス
は、差動入力である少なくとも第１の入力端子および第
２の入力端子と第１の出力端子および第１の出力端子の
反転出力である第２の出力端子とを備えた第８のトラン
スコンダクタンスアンプ、第９のトランスコンダクタン
スアンプ、第１０のトランスコンダクタンスアンプ、お
よび第１１のトランスコンダクタンスアンプと、第７の
キャパシタンスとで構成され、前記第８のトランスコン
ダクタンスアンプの第１の出力端子が前記第９のトラン
スコンダクタンスアンプの第１の入力端子に接続される
とともに前記第７のキャパシタンスの一端、および前記
第１０のトランスコンダクタンスアンプの第１の入力端
子に接続され、前記第９のトランスコンダクタンスアン
プの第２の出力端子が前記第８のトランスコンダクタン
スアンプの第１の入力端子に帰還され、前記第１０のト
ランスコンダクタンスアンプの第１の出力端子が前記第
１１のトランスコンダクタンスアンプの第１の入力端子
に接続され、前記第１１のトランスコンダクタンスアン
プの第２の出力端子が前記第１０のトランスコンダクタ
ンスアンプの第１の入力端子に帰還され、前記第８のト
ランスコンダクタンスアンプ、前記第９のトランスコン
ダクタンスアンプ、前記第１０のトランスコンダクタン
スアンプ、および前記第１１のトランスコンダクタンス
アンプの他の入力端子、および他の出力端子と、前記第
７のキャパシタンスの他端とが接地された第２の等価イ
ンダクタンスであってもよい。

【００３７】さらに、前記第１の共振回路が、第８のキ
ャパシタンスと、一端が接地された第３のインダクタン
スとが直列に接続され、前記第８のキャパシタンス、お
よび前記第３のインダクタンスに並列に接続される、第
１のオペアンプ、および第２のオペアンプと、差動入力
である少なくとも第１の入力端子および第２の入力端子
と第１の出力端子および第１の出力端子の反転出力であ
る第２の出力端子とを備え、前記制御電流によってトラ
ンスコンダクタンスが変更される第１２のトランスコン
ダクタンスアンプとによって構成され、前記第１のオペ
アンプの出力端子が第９のキャパシタンスを介して負入
力端子に帰還されるとともに前記第２のオペアンプの負
入力端子に第１の抵抗器を介して接続され、前記第２の
オペアンプの出力端子が第２の抵抗器を介して負入力端
子に帰還されるとともに第３の抵抗器を介して正入力端
子および前記第１のオペアンプの正入力端子に帰還さ
れ、前記第１２のトランスコンダクタンスアンプの第１
の出力端子が第１の入力端子に帰還されるとともに前記
第１のオペアンプの負入力端子に接続され、前記第１２
のトランスコンダクタンスアンプの他の入力端子、およ
び他の出力端子が接地された等価キャパシタンスを有し
ていてもよく、このとき、前記第３のインダクタンス
は、差動入力である少なくとも第１の入力端子および第
２の入力端子と第１の出力端子および第１の出力端子の
反転出力である第２の出力端子とを備えた第１３のトラ
ンスコンダクタンスアンプ、および第１４のトランスコ
ンダクタンスアンプと、第１０のキャパシタンスとで構
成され、前記第１３のトランスコンダクタンスアンプの
第１の出力端子が前記第１４のトランスコンダクタンス
アンプの第１の入力端子に接続されるとともに前記第１
０のキャパシタンスの一端に接続され、前記第１４のト
ランスコンダクタンスアンプの第２の出力端子が前記第
１３のトランスコンダクタンスアンプの第１の入力端子
に帰還され、前記第１３のトランスコンダクタンスアン
プ、および前記第１４のトランスコンダクタンスアンプ
の他の入力端子、および他の出力端子と、前記第１０の
キャパシタンスの他端とが接地された第３の等価インダ
クタンスであってもよく、差動入力である少なくとも第
１の入力端子および第２の入力端子と第１の出力端子お
よび第１の出力端子の反転出力である第２の出力端子と
を備えた第１５のトランスコンダクタンスアンプ、およ
び第１６のトランスコンダクタンスアンプと、第１１の
キャパシタンスとで構成され、前記第１５のトランスコ
ンダクタンスアンプの第１の出力端子が前記第１６のト
ランスコンダクタンスアンプの第１の入力端子に接続さ
れるとともに前記第１１のキャパシタンスの一端に接続
され、前記第１５のトランスコンダクタンスアンプの第
２の出力端子が前記第１６のトランスコンダクタンスア
ンプの第２の入力端子に接続されるとともに前記第１１
のキャパシタンスの他端に接続され、前記第１６のトラ
ンスコンダクタンスアンプの第１の出力端子が前記第１
５のトランスコンダクタンスアンプの第２の入力端子に
帰還されるとともに接地され、前記第１６のトランスコ
ンダクタンスアンプの第２の出力端子が前記第１５のト
ランスコンダクタンスアンプの第１の入力端子に帰還さ
れ、前記第１５のトランスコンダクタンスアンプ、およ
び前記第１６のトランスコンダクタンスアンプの他の入
力端子、および他の出力端子が接地された第４の等価イ
ンダクタンスであってもよい。

【００３８】また、前記位相変換回路が、直列共振周波
数および並列共振周波数を有する第２の共振回路と、前
記第２の共振回路に並列に接続され、差動入力である少
なくとも第１の入力端子および第２の入力端子と第１の
出力端子および第１の出力端子の反転出力である第２の
出力端子とを備え、前記制御電流によってトランスコン
ダクタンスが変更される第１７のトランスコンダクタン
スアンプで構成され、前記第１７のトランスコンダクタ
ンスアンプの第１の出力端子が第１の入力端子に帰還さ
れ、他の入力端子、および他の出力端子が接地された第
３の等価抵抗器と、前記第２の共振回路、および前記第
３の等価抵抗器に直列に接続され、前記第２の出力信号
が伝送される線路に直列に挿入された第１２のキャパシ
タンスと、を有していてもよい。

【００３９】なお、請求項３ないし７のいずれかの回路
においては、前記電界強度検出回路が、前記入力信号の
レベルに反比例した電圧を出力し、前記制御電流源回路
が、差動増幅器を構成する第１のトランジスタ、および
基準電圧が印加された第２のトランジスタと、トランス
コンダクタンスアンプのトランスコンダクタンスを設定
するための所定の制御電流を供給する第１のＯＴＡ基準
電流源と、前記第１のＯＴＡ基準電流源の出力電流に、
他の電流を加えるためのスイッチとなる第３のトランジ
スタと、前記第１のトランジスタに直列に接続され、前
記第３のトランジスタに流れる電流を制御する第４のト
ランジスタと、を有していてもよく、請求項８ないし１
１のいずれかの回路においては、前記電界強度検出回路
が、前記入力信号のレベルに反比例した電圧を出力し、
前記制御電流源回路が、差動増幅器を構成する第５のト
ランジスタ、および基準電圧が印加された第６のトラン
ジスタと、トランスコンダクタンスアンプのトランスコ
ンダクタンスを決定するための所定の制御電流を供給す
る第２のＯＴＡ基準電流源と、前記第２のＯＴＡ基準電
流源の出力電流を分流するためのスイッチとなる第７の
トランジスタと、前記第７のトランジスタとカレントミ
ラー回路を構成し、前記第７のトランジスタに流れる電
流を制御する第８のトランジスタと、前記第８のトラン
ジスタに電流を流すための第９のトランジスタと、前記
第７のトランジスタに直列に接続され、前記第９のトラ
ンジスタに流れる電流を制御する第１０のトランジスタ
と、を有していてもよい。

【００４０】上記のように構成されたＦＭ復調回路は、
入力信号のレベルが低下したときに制御電流源回路から
出力される制御電流によって第１の共振回路を構成する
第１の等価抵抗器または第２の等価抵抗器のインピーダ
ンスが変更され、第１の共振回路のＱが大きくなる。し
たがって、位相変換回路の位相変換特性の傾きが大きく
なり、復調感度が向上する。

【００４１】同様に、入力信号のレベルが低下したとき
に制御電流源回路によって第２の共振回路に並列に接続
された第３の等価抵抗器のインピーダンスが変更され、
回路のＱが大きくなる。よってこのときも位相変換回路
の位相変換特性の傾きが大きくなり、復調感度が向上す
る。

【００４２】また、復調感度をトランスコンダクタンス
アンプの制御電流によって変更することができるため、
容易に復調感度を向上させることができる。

【００４３】

【発明の実施の形態】次に本発明について図面を参照し
て説明する。

【００４４】図１は本発明のＦＭ復調回路の構成を示す
ブロック図である。

【００４５】本発明のＦＭ復調回路は、従来のクォドラ
チャ検波方式のＦＭ復調回路に、ＦＭ変調された入力信
号（電界強度）のレベルを検出する電界強度検出回路
と、電界強度検出回路で検出した入力信号のレベルによ
って位相変換回路の特性を変更するための制御電流を出
力する制御電流源回路とを新たに追加した構成になって
いる。また、位相変換回路の特性を制御電流源回路から
出力される制御電流によって変更可能にした点が従来と
異なっている。その他の構成は従来の回路と同様であ
る。

【００４６】図１において、本発明のＦＭ復調回路は、
ＦＭ変調された入力信号ｆｉｎのレベルを所定のレベル
に制限する振幅制限回路１と、振幅制限回路１の出力信
号と同位相の信号ｆ_A、および振幅制限回路１の出力信
号の周波数変化を位相変化に変換した信号ｆ_Bを出力す
る位相変換回路２と、位相変換回路２から出力される２
つの信号ｆ_A、ｆ_Bの位相差の信号を出力する掛算器３
と、掛算器３の出力信号ｆ_Yを積分する低域ろ波器（ロ
ーパスフィルタ：以下ＬＰＦと称す）４と、入力信号ｆ
ｉｎのレベル（電界強度）を検出する電界強度検出回路
５と、入力信号ｆｉｎのレベルが低下したときに、位相
変換回路２の特性を変えて復調感度を上げるための制御
電流を出力する制御電流源回路６とによって構成されて
いる。

【００４７】このような構成において、ＦＭ変調された
入力信号ｆｉｎは、振幅制限回路１によって所定のレベ
ルに制限されて位相変換回路２に入力される。位相変換
回路２からは、振幅制限回路１の出力信号と同位相であ
り、周波数変化に対して位相が変化しない信号ｆ_Aと、
振幅制限回路１の出力信号の周波数変化に応じて位相が
変化する信号ｆ_Bとが出力される。

【００４８】掛算器３は、例えばＥＸ−ＮＯＲ回路によ
って構成され、２つの信号ｆ_A、及びｆ_Bの位相差を検
出する。そして掛算器３の出力信号をＬＰＦ４に通すこ
とで、２つの信号ｆ_A、及びｆ_Bの位相差の信号が積分
され、復調信号ｆｏｕｔとして出力される。

【００４９】また、入力信号ｆｉｎは振幅制限回路１を
介してそのまま電界強度検出回路５に入力される。電界
強度検出回路５は入力信号ｆｉｎのレベルに反比例（ま
たは比例）した電圧（または電流）を出力する。

【００５０】電界強度検出回路５の出力電圧によって、
入力信号ｆｉｎのレベルがある所定の値以下になったこ
とを検出すると、制御電流源回路６の出力電流が変化
し、復調感度が上がるように位相変換回路２の特性を変
更する。

【００５１】このようなＦＭ復調回路を構成すること
で、入力信号ｆｉｎのレベルが低下しても、制御電流源
回路６から出力される制御電流によって位相変換回路２
の特性が変更され、復調感度が自動的に上がるように動
作するため、復調感度が低下することによる復調不良が
防止される。

【００５２】

【実施例】次に本発明の実施例について図面を参照して
説明する。

【００５３】（第１実施例）図２は本発明のＦＭ復調回
路の第１実施例の構成を示すブロック図であり、図３は
図２に示したＦＭ復調回路の等価抵抗器の構成を示す回
路図である。図４は図２に示したＦＭ復調回路の制御電
流源回路の構成を示す回路図である。また、図５は図２
に示したＦＭ復調回路の入力信号レベルに対する電界強
度検出回路の出力特性を示すグラフであり、図６は図２
に示したＦＭ復調回路の復調特性を示すグラフである。

【００５４】図２において、本実施例のＦＭ復調回路
は、従来例で説明した共振回路の周波数対インピーダン
ス特性を利用したクォドラチャ検波方式を改良したもの
である。したがって、振幅制限回路１１、掛算器１３、
及びＬＰＦ１４の構成および動作は従来の回路と同様で
あるため、その説明は省略する。

【００５５】位相変換回路１２は、３つの抵抗器Ｒ１１
〜Ｒ１３と共振回路１７とを有し、これらの抵抗器Ｒ１
１〜Ｒ１３および共振回路１７はブリッジ回路を構成し
ている。

【００５６】共振回路１７は、直列に接続されたキャパ
シタンスＣ１１、インダクタンスＬ１１、および２つの
トランスコンダクタンスアンプ（以下、ＯＴＡと称す）
によって構成された等価抵抗器１８と、それらと並列に
接続されたキャパシタンスＣ１２とによって構成されて
いる。

【００５７】図３において、等価抵抗器１８は、負入力
端子および正入力端子と、第１の出力端子およびその反
転出力である第２の出力端子とを備え、制御電流Ｉ_Cに
よってトランスコンダクタンスが変更することができる
第１のＯＴＡ１８ａおよび第２のＯＴＡ１８ｂによって
構成されている。

【００５８】第１のＯＴＡ１８ａの第１の出力端子は正
入力端子に帰還されるとともに第２のＯＴＡ１８ｂの第
２の出力端子に接続され、第２のＯＴＡ１８ｂの第１の
出力端子は正入力端子に帰還されるとともに第１のＯＴ
Ａ１８ａの第２の出力端子に接続されている。また、第
１のＯＴＡ１８ａおよび第２のＯＴＡ１８ｂの負入力端
子はそれぞれ接地されている。

【００５９】ここで、第１のＯＴＡ１８ａの正入力端子
に入力される入力電圧をＶ₁₁、第２のＯＴＡ１８ｂの正
入力端子に入力される入力電圧をＶ₁₂とし、各ＯＴＡの
トランスコンダクタンスをＧとすると、第１のＯＴＡ１
８ａの出力端子に流れる電流Ｉ_O1、および第２のＯＴＡ
１８ｂの出力端子に流れる電流Ｉ_O2は、Ｉ_O1＝ＧＶ₁₁…（１）Ｉ_O2＝ＧＶ₁₂…（２）で表すことができる。また第１のＯＴＡ１８ａの入力電
流Ｉ₁₁は、Ｉ₁₁＝Ｉ_O1−Ｉ_O2…（３）であるから、Ｉ₁₁＝Ｇ（Ｖ₁₁−Ｖ₁₂）…（４）と表すことができる。

【００６０】トランスコンダクタンスＧをインピーダン
スＲｇを用いて表すと、Ｇ＝１／Ｒｇ…（５）したがって、Ｒｇ＝（Ｖ₁₁−Ｖ₁₂）／Ｉ₁₁…（６）で表すことができる。

【００６１】よって、図３に示す等価抵抗器１８はイン
ピーダンスＲｇを有する抵抗器と等価になる。

【００６２】図４において、制御電流源回路１６は、定
電流源Ｉ_CONTが接続され、差動増幅器を構成するトラン
ジスタＱ１１およびＱ１２と、等価抵抗器１８を構成す
る第１のＯＴＡ１８ａおよび第２のＯＴＡ１８ｂのトラ
ンスコンダクタンスＧを決定するために所定の制御電流
Ｉ_Cを与えるＯＴＡ基準電流源１９と、ＯＴＡ基準電流
源１９の出力電流に、さらに電流を加えるスイッチとな
るトランジスタＱ１４と、トランジスタＱ１１に直列に
接続され、トランジスタＱ１４に流れる電流を制御する
トランジスタＱ１３とによって構成される。

【００６３】なお、トランジスタＱ１２には常に基準電
圧Ｖ_refが印加されている。また、図中のｍおよびｎは
トランジスタＱ１１、Ｑ１２のエミッタ面積を示してい
る。

【００６４】ところで、図４に示した制御電流源回路１
６は、電界強度検出回路１５の出力電圧によってその出
力電流を制御する電圧制御電流源回路を示している。電
界強度検出回路１５および制御電流源回路１６はこれら
の回路に限る必要はなく、例えば電界強度検出回路１５
を入力信号ｆｉｎのレベルに応じた電流を出力する回路
で構成し、制御電流源回路１６を電界強度検出回路１５
の出力電流によってその出力電流を制御する電流制御電
流源回路にしてもよい。

【００６５】このような構成において、入力信号ｆｉｎ
は振幅制限回路１１を介して電界強度検出回路１５に入
力され、電界強度検出回路１５からは図４に示すような
入力信号ｆｉｎのレベルに反比例する電圧が出力され
る。

【００６６】ここで、入力信号ｆｉｎのレベルが十分大
きい場合、入力信号ｆｉｎは振幅制限回路１１によって
所定のレベルに制限される。この所定のレベルをスレッ
シュホールドレベルＶｔと呼ぶ。このとき、電界強度検
出回路１５からは、それに対応する電圧Ｖｒよりも小さ
い電圧が出力される。制御電流源回路１６の基準電圧Ｖ
_refは出力電圧Ｖｒよりも大きい電圧に設定されている
ため、制御電流源回路１６では、トランジスタＱ１２の
みがＯＮし、トランジスタＱ１１、Ｑ１３、およびＱ１
４はＯＦＦしている。よって、第１のＯＴＡ１８ａおよ
び第２のＯＴＡ１８ｂにはＯＴＡ基準電流源１９の出力
電流が制御電流Ｉ_Cとして与えられる。

【００６７】この場合、ＦＭ復調回路からは図６の
（１）に示すような復調出力特性が得られる。

【００６８】一方、入力信号ｆｉｎのレベルがスレッシ
ュホールドレベルＶｔよりも小さい場合、何も制御しな
いと図６の（２）に示すように復調出力特性の傾きが小
さくなって復調感度が低下してしまう。

【００６９】本実施例のＦＭ復調回路では、入力信号の
レベルがスレッシュホールドレベルＶｔよりも小さくな
ると、電界強度検出回路１５から出力電圧Ｖｒよりも大
きい電圧が出力され、制御電流源回路１６のトランジス
タＱ１２がＯＦＦし、トランジスタＱ１１がＯＮしてト
ランジスタＱ１３に電流Ｉ_Eが流れる。トランジスタＱ
１３およびＱ１４はカレントミラー回路を構成している
ため、第１のＯＴＡ１８ａ、および第２のＯＴＡ１８ｂ
には、トランジスタＱ１４を介して流れる電流Ｉ_Eと、
ＯＴＡ基準電流源１９の出力電流とが、それぞれ制御電
流Ｉ_Cとして供給される（ミラー比＝１）。

【００７０】このとき、等価抵抗器１８のインピーダン
スＲｇは、第１のＯＴＡ１８ａおよび第２のＯＴＡ１８
ｂの制御電流Ｉ_Cが増加したために小さくなり、共振回
路１７のＱが大きくなる。図６に示した復調出力特性の
傾き（復調感度）は共振回路１７のＱで決定される。し
たがって、共振回路１７のＱが大きくなることで復調感
度が向上する。

【００７１】なお、上記説明では、制御電流源回路１６
を構成するトランジスタＱ１１、Ｑ１２のエミッタ面積
が等しい場合（ｍ＝ｎ）で説明しているが、エミッタ面
積の比を任意の値に変更してもよい。この場合、トラン
ジスタＱ１１がＯＮする電圧はトランジスタＱ１２に印
加された基準電圧Ｖ_refよりもＶ_T・ｌｎ（ｍ／ｎ）だ
け低い電圧になる。ここで、Ｖ_T＝ＫＴ／ｑと表され、
ｑは電子電荷、Ｋはボルツマン定数、Ｔは絶対温度であ
る。

【００７２】以上説明したように、電界強度が低下した
ときに制御電流源回路１６によって共振回路１７を構成
する等価抵抗器１８のインピーダンスが変更され、共振
回路１７のＱが大きくなるため、復調感度が向上し、復
調不良が防止される。

【００７３】また、共振回路１７のＱは、第１のＯＴＡ
１８ａ、および第２のＯＴＡ１８ｂの制御電流Ｉ_Cによ
って変更することができるため、容易に復調感度を向上
させることができる。

【００７４】（第２実施例）次に本発明のＦＭ復調回路
の第２実施例について図面を参照して説明する。

【００７５】図７は本発明のＦＭ復調回路の第２実施例
の構成を示すブロック図であり、図８は図７に示したＦ
Ｍ復調回路の等価インダクタンスの構成を示す回路図で
ある。

【００７６】図７において、本実施例のＦＭ復調回路
は、共振回路２７のインダクタンスを図８（ａ）に示す
第３のＯＴＡ２９ａ、第４のＯＴＡ２９ｂ、およびキャ
パシタンスＣ２３、または図８（ｂ）に示す第５のＯＴ
Ａ２９ｃ、第６のＯＴＡ２９ｄ、およびキャパシタンス
Ｃ２４で構成した点が第１実施例と異なっている。その
他の振幅制限回路２１、掛算器２３、ＬＰＦ２４、電界
強度検出回路２５、および制御電流源回路２６の構成お
よび動作は第１実施例と同様であるため、その説明は省
略する。

【００７７】位相変換回路２２は、３つの抵抗器Ｒ２１
〜Ｒ２３と共振回路２７とを有し、これらの抵抗器Ｒ２
１〜Ｒ２３および共振回路２７はブリッジ回路を構成し
ている。

【００７８】共振回路２７は、キャパシタンスＣ２１
と、第１のＯＴＡ２８ａおよび第２のＯＴＡ２８ｂによ
って第１実施例と同様に構成された等価抵抗器２８と、
２つのＯＴＡとキャパシタンスＣ２３とによって構成さ
れた等価インダクタンス２９とが直列に接続され、それ
らと並列にキャパシタンスＣ２２が接続されている。

【００７９】図８（ａ）において、等価インダクタンス
２９は、第３のＯＴＡ２９ａと第４のＯＴＡ２９ｂとキ
ャパシタンスＣ２３とによって構成されている。第３の
ＯＴＡ２９ａの第１の出力端子は第４のＯＴＡ２９ｂの
正入力端子に接続されるとともにキャパシタンスＣ２３
の一端に接続され、第４のＯＴＡ２９ｂの第２の出力端
子は第３のＯＴＡ２９ａの正入力端子に帰還されてい
る。また、キャパシタンスＣ２３の他端、第３のＯＴＡ
２９ａの負入力端子、第３のＯＴＡ２９ａの第２の出力
端子、第４のＯＴＡ２９ｂの負入力端子、および第４の
ＯＴＡ２９ｂの第１の出力端子はそれぞれ接地されてい
る。

【００８０】また、図８（ｂ）において、等価インダク
タンス２９の他の例は、第５のＯＴＡ２９ｃ、第６のＯ
ＴＡ２９ｄ、およびキャパシタンスＣ２４によって構成
されている。第５のＯＴＡ２９ｃの第１の出力端子は第
６のＯＴＡ２９ｄの正入力端子に接続されるとともにキ
ャパシタンスＣ２４の一端に接続され、第５のＯＴＡ２
９ｃの第２の出力端子は第６のＯＴＡ２９ｄの負入力端
子に接続されるとともにキャパシタンスＣ２４の他端に
接続されている。また、第６のＯＴＡ２９ｄの第１の出
力端子は第５のＯＴＡ２９ｃの負入力端子に帰還される
とともに接地され、第６のＯＴＡ２９ｄの第２の出力端
子は第５のＯＴＡ２９ｃの正入力端子に帰還されてい
る。

【００８１】なお、以下では図８（ａ）に示す回路を例
にして等価インダクタンスの説明をしているが、図８
（ｂ）に示す回路も同様の働きを備えている。したがっ
て、図８（ａ）に示す回路に代えて図８（ｂ）に示す回
路を用いることもできる。

【００８２】第３のＯＴＡ２９ａの入力電圧をＶ₂₁、出
力電圧をＶ_C23、キャパシタンスＣ２３に流れる電流を
Ｉ_C23、およびキャパシタンスＣ２３の容量をＣとし、
各ＯＴＡのトランスコンダクタンスをＧとすると、第３
のＯＴＡ２９ａの入力電流Ｉ ₂₁、第４のＯＴＡ２９ｂ
の入力電流Ｉ₂₂は、Ｉ₂₁＝−Ｇ・Ｖ_C23…（９）Ｉ₂₂＝Ｇ・Ｖ₂₁…（１０）で表すことができる。式（９）より、Ｖ_C23＝Ｉ_C23／ｊωＣ…（１１）また、Ｉ₂₂＝−Ｉ_C23…（１２）である。

【００８３】トランスコンダクタンスＧはインピーダン
スＲｇの逆数であるから、Ｇ＝１／Ｒｇ…（１３）したがって、式（９）〜式（１２）より、Ｖ₂₁／Ｉ₂₁＝（Ｉ₂₂／Ｇ）／−ＧＶ_C23 ＝−１／Ｇ²・（−Ｉ_C23）／Ｖ_C23 ＝Ｒｇ²・（Ｉ_C23／Ｖ_C23）…（１３）となる。

【００８４】このとき、第３のＯＴＡ２９ａの入力端か
らみたインピーダンスＺｉｎは、Ｚｉｎ＝ｊωＣＲｇ²…（１４）となる。また、Ｚｉｎ＝ｊωＬで表すこともできるた
め、Ｌ＝Ｒｇ²Ｃ…（１５）となる。したがって、図８（ａ）に示した等価インダク
タンス２９は、一端が接地されたインダクタンスＬと等
価になる。

【００８５】よって、図７に示した共振回路２７は、キ
ャパシタンスＣ２１と抵抗器とインダクタンスＬとによ
って構成された直列共振回路と等価になる。

【００８６】なお、等価抵抗器２８のインピーダンスＲ
ｇは、第１実施例と同様に、制御電流源回路２６から出
力される制御電流Ｉ_Cによって変更できる。

【００８７】したがって、本実施例のＦＭ復調回路も、
第１実施例と同様に電界強度が低下したときに等価抵抗
器２８のインピーダンスが変更されて共振回路２７のＱ
が大きくなるため、復調感度が向上し、復調不良が防止
される。

【００８８】また、共振回路２７のインダクタンスＬ
を、２つのＯＴＡと１つのキャパシタンスとで実現して
いるため、ＦＭ復調器を構成する全ての回路を集積化す
ることができる。

【００８９】（第３実施例）次に本発明のＦＭ復調回路
の第３実施例について図面を参照して説明する。

【００９０】図９は本発明のＦＭ復調回路の第３実施例
の構成を示すブロック図であり、図１０は図９に示した
ＦＭ復調回路の等価抵抗器の構成を示す回路図である。
また、図１１は図９に示したインダクタンスと同様に動
作する等価インダクタンスの例を示す回路図である。

【００９１】図９において、本実施例のＦＭ復調回路
は、位相変換回路３２が有する共振回路３７の構成が第
１実施例と異なっている。その他の振幅制限回路３１、
掛算器３３、ＬＰＦ３４、電界強度検出回路３５、およ
び制御電流源回路３６の構成および動作は第１実施例と
同様であるため、その説明は省略する。

【００９２】位相変換回路３２は、３つの抵抗器Ｒ３１
〜Ｒ３３と共振回路３７とを有し、これらの抵抗器Ｒ３
１〜Ｒ３３および共振回路３７はブリッジ回路を構成し
ている。

【００９３】共振回路３７は、直列に接続されたキャパ
シタンスＣ３１、インダクタンスＬ３１、および１つの
ＯＴＡによって構成された等価抵抗器３８と、それらと
並列に接続されたキャパシタンスＣ３２とによって構成
されている。

【００９４】図９において、等価抵抗器３８を構成する
ＯＴＡ３８ａの第１の出力端子は正入力端子に帰還さ
れ、負入力端子および第２の出力端子はそれぞれ接地さ
れている。

【００９５】ここで、ＯＴＡ３８ａの入力電流をＩ₃₁、
入力電圧をＶ₃₁とし、トランスコンダクタンスをＧとす
ると、Ｇ＝Ｉ₃₁／Ｖ₃₁…（７）と表される。トランスコンダクタンスＧをインピーダン
スＲｇを用いて表すと、Ｒｇ＝Ｖ₃₁／Ｉ₃₁…（８）となる。したがって、図１０に示す等価抵抗器３８は、
インピーダンスＲｇを有し、その一端が接地された抵抗
器と等価になる。

【００９６】よって、本実施例のＦＭ復調回路も、第１
実施例と同様に電界強度が低下したときに等価抵抗器３
８のインピーダンスが小さくなり、共振回路３７のＱが
大きくなって復調感度が向上するため、復調不良が防止
される。

【００９７】なお、インダクタンスＬ３１は図１１に示
すような第１のＯＴＡ３９ａ、第２のＯＴＡ３９ｂ、第
３のＯＴＡ３９ｃ、第４のＯＴＡ３９ｄ、およびキャパ
シタンスＣ３３によって構成される等価インダクタンス
に置き換えることができる。

【００９８】このようにすることで、第２実施例と同様
にＦＭ復調器を構成する全ての回路を集積化することが
可能になる。

【００９９】（第４実施例）次に本発明のＦＭ復調回路
の第４実施例について図面を参照して説明する。

【０１００】図１２は本発明のＦＭ復調回路の第４実施
例の構成を示すブロック図である。また、図１３は図１
２に示したＦＭ復調回路の制御電流源回路の構成を示す
回路図である。

【０１０１】図１２において、本実施例のＦＭ復調回路
は、従来例で説明した、共振回路の周波数対位相特性を
利用したクォドラチャ検波方式を改良したものである。
また、共振回路４７と並列に接続される抵抗器として第
３実施例と同様の等価抵抗器４８を用いている。その他
の振幅制限回路４１、掛算器４３、ＬＰＦ４４、および
電界強度検出回路４５の構成および動作は第１実施例と
同様であるため、その説明は省略する。

【０１０２】位相変換回路４２は、共振回路４７と、共
振回路４７に並列に接続される等価抵抗器４８と、共振
回路４７および等価抵抗器４８に直列に接続され、信号
ｆ_Bが伝送される線路に挿入されたキャパシタンスＣ４
１とによって構成される。なお、共振回路４７は公知の
ＬＣ共振回路あるいはセラミックディスクリミネータ等
によって構成される。

【０１０３】また、等価抵抗器４８は第３実施例で説明
したようにその一端が接地された抵抗器と等価である。

【０１０４】ここで、共振振回路４７の周波数対位相特
性は従来の技術の図１９（ａ）で示した特性と同様であ
り、等価抵抗器４８を並列に接続することで、図１９
（ｂ）に示した周波数対位相特性を得ることができる。
この周波数位相特性を利用したクォドラチャ検波方式の
動作原理については、従来の技術で説明したため、その
説明を省略する。

【０１０５】図１３において、本実施例の制御電流源回
路４６は、定電流源Ｉ_CONTが接続され、差動増幅器を構
成するトランジスタＱ４１およびＱ４２と、等価抵抗器
４８を構成するＯＴＡ４８ａのトランスコンダクタンス
Ｇを決定するために所定の制御電流Ｉ_Cを供給するＯＴ
Ａ基準電流源４９と、ＯＴＡ基準電流源４９の出力電流
を分流するためのスイッチとなるトランジスタＱ４６
と、トランジスタＱ４６とカレントミラー回路を構成
し、トランジスタＱ４６に流れる電流を制御するトラン
ジスタＱ４５と、トランジスタＱ４５に電流を流すため
のトランジスタＱ４４と、トランジスタＱ４１に直列に
接続され、トランジスタＱ４４に流れる電流を制御する
トランジスタＱ４３とによって構成される。

【０１０６】なお、トランジスタＱ４２には常に基準電
圧Ｖ_refが印加されている。

【０１０７】このような構成において、ＦＭ変調された
入力信号ｆｉｎがスレッシュホールドレベルＶｔよりも
大きい場合、第１実施例の図４で説明した制御電流源回
路と同様に、トランジスタＱ４２のみがＯＮし、等価抵
抗器４８を構成するＯＴＡ４８ａにはＯＴＡ基準電流源
４９から制御電流Ｉ_Cが供給され、ＦＭ復調回路は所定
の復調出力特性で動作する。

【０１０８】一方、入力信号ｆｉｎがスレッシュホール
ドレベルＶｔよりも小さい場合、電界強度検出回路４５
の出力電圧が制御電流源回路４６の基準電圧Ｖｒｅｆよ
りも大きくなり、トランジスタＱ４１がＯＮしてトラン
ジスタＱ４３に電流Ｉ_Eが流れる。このとき、トランジ
スタＱ４３とトランジスタＱ４４、およびトランジスタ
Ｑ４５とトランジスタＱ４６はそれぞれカレントミラー
回路を構成しているため、トランジスタＱ４６に電流Ｉ
_Eが流れる。

【０１０９】ここで、ＯＴＡ基準電流源４９の出力電流
は、ＯＴＡ４８ａとトランジスタＱ４６とに分流される
ため、ＯＴＡ４８ａに供給される制御電流Ｉ_Cが減少す
る。ＯＴＡ４８ａの制御電流Ｉ_Cが減少すると、等価抵
抗器４８の抵抗値が増大し、共振回路４７の周波数対位
相特性の傾きが大きくなる。したがって、復調感度が向
上する。

【０１１０】よって、本実施例のＦＭ復調回路も、電界
強度が低下したときに制御電流源回路４６によって等価
抵抗器４８の抵抗値が変更され、復調感度が大きくなっ
て復調不良が防止される。

【０１１１】（第５実施例）次に本発明のＦＭ復調回路
の第５実施例について図面を参照して説明する。

【０１１２】図１４は本発明のＦＭ復調回路の第５実施
例の構成を示すブロック図であり、図１５は図１４に示
したＦＭ復調回路の等価キャパシタンスの構成を示すブ
ロック図である。図１６は図１４に示したＦＭ復調回路
の共振回路の等価回路図である。また、図１７は図１４
に示したＦＭ復調回路の共振回路の周波数対インピーダ
ンス特性であり、並列共振周波数が変化したときの様子
を示すグラフである。

【０１１３】図１４において、本実施例のＦＭ復調回路
は位相変換回路５２を構成する共振回路５８の構成が第
１実施例と異なっている。その他の振幅制限回路５１、
掛算器５３、ＬＰＦ５４、電界強度検出回路５５、およ
び制御電流源回路５６の構成および動作は第１実施例と
同様であるため、その説明は省略する。

【０１１４】位相変換回路５２は、３つの抵抗器Ｒ５１
〜Ｒ５３と共振回路５８とを有し、抵抗器Ｒ５１〜Ｒ５
３、および共振回路５８はブリッジ回路を構成してい
る。

【０１１５】共振回路５７は、直列に接続されたキャパ
シタンスＣ５１およびインダクタンスＬ５１と、それら
と並列に接続された等価キャパシタンス５９とによって
構成されている。

【０１１６】等価キャパシタンス５９は第１のオペアン
プ５９ａ、第２のオペアンプ５９ｂ、および第３実施例
と同様の等価抵抗器５８によって構成されている。第１
のオペアンプ５９ａの出力端子はキャパシタンスＣ５２
を介して負入力端子に帰還されるとともに抵抗器Ｒ５６
を介して第２のオペアンプ５９ｂの負入力端子に接続さ
れている。また、第２のオペアンプ５９ｂの出力端子は
抵抗器Ｒ５５を介して負入力端子に帰還されるととも
に、抵抗器Ｒ５４を介して正入力端子および第１のオペ
アンプ５９ａの正入力端子に帰還されている。

【０１１７】また、第１のオペアンプ５９ａの負入力端
子は等価抵抗器５８を構成するＯＴＡ５８ａの正入力端
子に接続されている。

【０１１８】このような構成において、図１５に示すよ
うに、抵抗器Ｒ５４〜Ｒ５６をインピーダンスＺ１〜Ｚ
３、キャパシタンスＣ５２をインピーダンスＺ４、およ
び等価抵抗器５８をインピーダンスＺ５に置き換える。

【０１１９】ここで、第１のオペアンプ５９ａの入力電
圧をＶ₅₁、第１のオペアンプ５９ａの出力電圧をＶ₅₂、
および第２のオペアンプ５９ｂの出力電圧をＶ₅₃とする
と、以下の式が成り立つ。

【０１２０】（Ｖ₅₂−Ｖ₅₁）／Ｚ４＝Ｖ₅₁／Ｚ５…（１６）（Ｖ₅₂−Ｖ₅₁）／Ｚ３＝（Ｖ₅₁−Ｖ₅₃）／Ｚ２…（１７）また、第１のオペアンプ５９ａの入力電流Ｉ₅₁は、Ｉ₅₁＝（Ｖ₅₁−Ｖ₅₃）／Ｚ１…（１８）したがって、式（１６）〜式（１８）を整理すると、第
１のオペアンプ５９ａの入力端からみた入力インピーダ
ンスＺｉｎは、Ｚｉｎ＝Ｖ₅₁／Ｉ₅₁＝（Ｚ１・Ｚ３・Ｚ５）／（Ｚ２・Ｚ４）…（１９）で表される。

【０１２１】ここで、Ｚ１〜Ｚ３をそれぞれ抵抗Ｒ５
０、Ｚ４をインピーダンスｊωＣ５２、Ｚ５をインピー
ダンスＲｇに置き換えると、等価キャパシタンス５９の
入力インピーダンスＺｉｎは、Ｚｉｎ＝３Ｒ５０／ｊωＣ５２・Ｒｇ＝ｋ・１／ｊωＣ５２…（２０）となる。したがって、図１５に示した等価キャパシタン
ス５９は、その一端が接地されたキャパシタンスＣ５３
で表すことができる。なお、式（２０）におけるｋは比
例定数である（ｋ＝３Ｒ５０／Ｒｇ）。

【０１２２】したがって、図１４に示した共振回路５８
は図１６に示すＬＣ共振回路と等価になる。

【０１２３】このＬＣ共振回路の直列共振周波数ｆｓ、
および並列共振周波数ｆｐは、ｆｓ＝１／２π（Ｌ５１・Ｃ５１）^1/2…（２１）ｆｐ＝１／２π（Ｌ５１・Ｃ５１）^1/2・（１＋Ｃ５１／Ｃ５３）^1/2 ＝ｆｓ・（１＋Ｃ５１／Ｃ５３）^1/2 …（２２）で表される。

【０１２４】式（２１）、式（２２）からわかるよう
に、Ｃ５１及びＬ５１の値は直列共振周波数ｆｓおよび
並列共振周波数ｆｐ両者のパラメータとなっているた
め、これらのパラメータを変化させても、各共振周波数
が周波数軸に対して平行移動するだけである。

【０１２５】しかしながら、Ｃ５３の値のみを変化させ
ると、図１７に示すように並列共振周波数ｆｐのみが変
動する。

【０１２６】図１７に示すように、低い並列共振周波数
ｆｐ₂を有する周波数対インピーダンス特性は、周波数
に対するインピーダンスの変化が大きい（Ｑが大きい）
ため、高い並列共振周波数ｆｐ₁を有する周波数対イン
ピーダンス特性に比べて復調感度が向上する。

【０１２７】ところで、制御電流源回路５６には第４実
施例と同様の回路を用いる。この場合、入力信号ｆｉｎ
のレベルが下がると、ＯＴＡ５８ａには入力信号ｆｉｎ
のレベルが大きい場合に比べて少ない制御電流Ｉ_Cが供
給される。

【０１２８】ＯＴＡ５８ａの制御電流Ｉ_Cが減少する
と、等価抵抗器５８の抵抗値が増加し、図１５に示した
等価キャパシタンス５９のインピーダンスＺ５の値が大
きくなる。

【０１２９】式（２０）に示したように、Ｒｇが増加す
ると等価キャパシタンス５９の値が小さくなるため、式
（２２）に示したように並列共振周波数ｆｐが低くな
る。

【０１３０】上述したように、等価キャパシタンス５９
の値が小さくなると、共振回路５８の並列共振周波数ｆ
ｐが低くなり、周波数対インピーダンス特性の傾きが大
きくなって復調感度が向上する。

【０１３１】したがって、本実施例のＦＭ復調回路も、
電界強度が低下したときに共振回路４８の並列共振周波
数ｆｐが低くなり、共振回路５７のＱが大きくなって復
調感度が向上するため、復調不良が防止される。

【０１３２】なお、本実施例ではインピーダンスＺ５と
して等価抵抗器を用い、インピーダンスＺ４としてキャ
パシタンスを用いた場合で説明しているが、インピーダ
ンスＺ１あるいはＺ３を第１実施例と同様な等価抵抗器
で構成してもよく、インピーダンスＺ２にキャパシタン
スを用いてもよい。これらの回路についても本実施例と
同様に動作するため、その説明は省略する。

【０１３３】また、インダクタンスＬ５１に代えて第２
実施例の図８（ａ）、（ｂ）で示した等価インダクタン
スを用いてもよい。この場合、第２実施例と同様にＦＭ
復調回路を構成する全ての回路を集積化することが可能
になる。

【０１３４】なお、上記各実施例では、ＯＴＡが差動入
力である負入力端子および正入力端子の２つの入力端子
を有する場合で説明しているが、入力端子の数は２つに
限らず３つ以上であってもよい。この場合、使用しない
入力端子は接地する。

【０１３５】

【発明の効果】本発明は以上説明したように構成されて
いるので、以下に記載する効果を奏する。

【０１３６】入力信号のレベルが低下したときに制御電
流源回路によって第１の共振回路を構成する第１の等価
抵抗器または第２の等価抵抗器のインピーダンスが変更
され、第１の共振回路のＱが大きくなるため、復調感度
が向上し、復調不良が防止される。

【０１３７】同様に、入力信号のレベルが低下したとき
に制御電流源回路によって第２の共振回路に並列に接続
された第３の等価抵抗器のインピーダンスが変更され、
回路のＱが大きくなるため、復調感度が向上し、復調不
良が防止される。

【０１３８】また、復調感度をトランスコンダクタンス
アンプの制御電流によって変更することができるため、
容易に復調感度を向上させることができる。

【０１３９】さらに、共振回路素子となるインダクタン
スを、トランスコンダクタンスアンプとキャパシタンス
とで実現することで、ＦＭ復調回路を構成する全ての回
路を集積化することが可能になる。

【図面の簡単な説明】

【図１】本発明のＦＭ復調回路の構成を示すブロック図
である。

【図２】本発明のＦＭ復調回路の第１実施例の構成を示
すブロック図である。

【図３】図２に示したＦＭ復調回路の等価抵抗器の構成
を示す回路図である。

【図４】図２に示したＦＭ復調回路の制御電流源回路の
構成を示す回路図である。

【図５】図２に示したＦＭ復調回路の入力信号レベルに
対する電界強度検出回路の出力特性を示すグラフであ
る。

【図６】図２に示したＦＭ復調回路の復調特性を示すグ
ラフである。

【図７】本発明のＦＭ復調回路の第２実施例の構成を示
すブロック図である。

【図８】図７に示したＦＭ復調回路の等価インダクタン
スの構成を示す回路図である。

【図９】本発明のＦＭ復調回路の第３実施例の構成を示
すブロック図である。

【図１０】図９に示したＦＭ復調回路の等価抵抗器の構
成を示す回路図である。

【図１１】図９に示したインダクタンスと同様に動作す
る等価インダクタンスの例を示す回路図である。

【図１２】本発明のＦＭ復調回路の第４実施例の構成を
示すブロック図である。

【図１３】図１２に示したＦＭ復調回路の制御電流源回
路の構成を示す回路図である。

【図１４】本発明のＦＭ復調回路の第５実施例の構成を
示すブロック図である。

【図１５】図１４に示したＦＭ復調回路の等価キャパシ
タンスの構成を示すブロック図である。

【図１６】図１４に示したＦＭ復調回路の共振回路の等
価回路図である。

【図１７】図１４に示したＦＭ復調回路の共振回路の周
波数対インピーダンス特性であり、並列共振周波数が変
化したときの様子を示すグラフである。

【図１８】従来のＦＭ復調回路の共振回路の周波数対位
相特性を利用したクォドラチャ検波方式の構成を示すブ
ロック図である。

【図１９】図１８に示したＦＭ復調回路の位相変換回路
の周波数対位相特性を示す図であり、同図（ａ）は共振
回路単体の特性を示すグラフ、同図（ｂ）は抵抗を並列
接続した共振回路の特性を示すグラフである。

【図２０】図１８に示したＦＭ復調回路の掛算器の構成
を示す回路図である。

【図２１】図１８に示したＦＭ復調回路の掛算器の入出
力波形の様子を示すタイミングチャートである。

【図２２】図１８に示したＦＭ復調回路の復調出力特性
を示すグラフである。

【図２３】従来のＦＭ復調回路の共振回路の周波数対イ
ンピーダンス特性を利用したクォドラチャ検波方式の構
成を示すブロック図である。

【図２４】図２３に示したＦＭ復調回路の位相変換回路
の等価回路図である。

【図２５】図２３に示したＦＭ復調回路の位相変換回路
の入出力電圧特性を示すベクトル図である。

【図２６】図２３に示したＦＭ復調回路の共振回路の周
波数対インピーダンス特性を示すグラフである。

【符号の説明】

１、１１、２１、３１、４１、５１振幅制限回路２、１２、２２、３２、４２、５２位相変換回路３、１３、２３、３３、４３、５３掛算器４、１４、２４、３４、４４、５４ＬＰＦ５、１５、２５、３５、４５、５５電界強度検出回
路６、１６、２６、３６、４６、５６制御電流源回路１７、２７、３７、４７、５７共振回路１８、２８、３８、４８、５８等価抵抗器１８ａ、２８ａ、３９ａ第１のＯＴＡ１８ｂ、２８ｂ、３９ｂ第２のＯＴＡ１９、４９ＯＴＡ基準電流源２９等価インダクタンス２９ａ、３９ｃ第３のＯＴＡ２９ｂ、３９ｄ第４のＯＴＡ２９ｃ第５のＯＴＡ２９ｄ第６のＯＴＡ３８ａ、５８ａＯＴＡ５９等価キャパシタンス５９ａ第１のオペアンプ５９ｂ第２のオペアンプＣ１１、Ｃ１２、Ｃ２１〜Ｃ２４、Ｃ３１〜Ｃ３３、Ｃ
４１、Ｃ５１〜Ｃ５３キャパシタンスＬ１１、Ｌ３１、Ｌ５１インダクタンスＱ１１〜Ｑ１４、Ｑ４１〜Ｑ４６トランジスタＲ１１〜Ｒ１３、Ｒ２１〜Ｒ２３、Ｒ３１〜Ｒ３３、Ｒ
５１〜Ｒ５６抵抗器

Claims

(57)【特許請求の範囲】

【請求項１】ＦＭ変調された入力信号のレベルが低下
したときに復調感度を向上するＦＭ復調器であって、前記入力信号のレベルを所定のレベルに制限する振幅制
限回路と、前記振幅制限回路の出力信号と同位相の第１の出力信
号、および前記振幅制限回路の出力信号の周波数変化を
位相変化に変換した第２の出力信号を出力し、前記第２
の出力信号の位相変換特性が変更可能な位相変換回路
と、前記位相変換回路から出力される第１の出力信号、およ
び第２の出力信号の位相差の信号を出力する掛算器と、前記掛算器の出力信号を積分して前記復調信号を出力す
る低域ろ波器と、前記入力信号のレベルを検出する電界強度検出回路と、前記電界強度検出回路で検出した前記入力信号のレベル
が所定のレベルよりも低下したときに、前記位相変換回
路の前記位相変換特性を変更して前記復調感度を向上す
るための制御電流を出力する制御電流源回路と、を有す
ることを特徴とするＦＭ復調回路。
【請求項２】請求項１に記載のＦＭ復調回路におい
て、前記位相変換回路は、３つの抵抗器と、直列共振周波数および並列共振周波数を有する第１の共
振回路とによってブリッジ回路が構成されていることを
特徴とするＦＭ復調回路。
【請求項３】請求項２に記載のＦＭ復調回路におい
て、前記第１の共振回路は、第１のキャパシタンスと、差動入力である少なくとも第１の入力端子および第２の
入力端子と第１の出力端子および第１の出力端子の反転
出力である第２の出力端子とを備え、前記制御電流によ
ってトランスコンダクタンスが変更される第１のトラン
スコンダクタンスアンプ、および第２のトランスコンダ
クタンスアンプで構成され、前記第１のトランスコンダ
クタンスアンプの第１の出力端子が第１の入力端子に帰
還されるとともに前記第２のトランスコンダクタンスア
ンプの第２の出力端子に接続され、前記第２のトランス
コンダクタンスアンプの第１の出力端子が第１の入力端
子に帰還されるとともに前記第１のトランスコンダクタ
ンスアンプの第２の出力端子に接続され、前記第１のト
ランスコンダクタンスアンプ、および前記第２のトラン
スコンダクタンスアンプの他の入力端子がそれぞれ接地
された第１の等価抵抗器と、一端が接地された第１のインダクタンスとが直列に接続
され、前記第１のキャパシタンス、第１の等価抵抗器、および
第１のインダクタンスに並列に接続された第２のキャパ
シタンスを有することを特徴とするＦＭ復調回路。
【請求項４】請求項３に記載のＦＭ復調回路におい
て、前記第１のインダクタンスが、差動入力である少なくとも第１の入力端子および第２の
入力端子と第１の出力端子および第１の出力端子の反転
出力である第２の出力端子とを備えた第３のトランスコ
ンダクタンスアンプ、および第４のトランスコンダクタ
ンスアンプと、第３のキャパシタンスとで構成され、前記第３のトランスコンダクタンスアンプの第１の出力
端子が前記第４のトランスコンダクタンスアンプの第１
の入力端子に接続されるとともに前記第３のキャパシタ
ンスの一端に接続され、前記第４のトランスコンダクタ
ンスアンプの第２の出力端子が前記第３のトランスコン
ダクタンスアンプの第１の入力端子に帰還され、前記第
３のトランスコンダクタンスアンプ、および前記第４の
トランスコンダクタンスアンプの他の入力端子、および
他の出力端子と、前記第３のキャパシタンスの他端とが
接地された第１の等価インダクタンスであることを特徴
とするＦＭ復調回路。
【請求項５】請求項３に記載のＦＭ復調回路におい
て、前記第１のインダクタンスは、差動入力である少なくとも第１の入力端子および第２の
入力端子と第１の出力端子および第１の出力端子の反転
出力である第２の出力端子とを備えた第５のトランスコ
ンダクタンスアンプ、および第６のトランスコンダクタ
ンスアンプと、第４のキャパシタンスとで構成され、前記第５のトランスコンダクタンスアンプの第１の出力
端子が前記第６のトランスコンダクタンスアンプの第１
の入力端子に接続されるとともに前記第４のキャパシタ
ンスの一端に接続され、前記第５のトランスコンダクタ
ンスアンプの第２の出力端子が前記第６のトランスコン
ダクタンスアンプの第２の入力端子に接続されるととも
に前記第４のキャパシタンスの他端に接続され、前記第
６のトランスコンダクタンスアンプの第１の出力端子が
前記第５のトランスコンダクタンスアンプの第２の入力
端子に帰還されるとともに接地され、前記第６のトラン
スコンダクタンスアンプの第２の出力端子が前記第５の
トランスコンダクタンスアンプの第１の入力端子に帰還
され、前記第５のトランスコンダクタンスアンプ、およ
び前記第６のトランスコンダクタンスアンプの他の入力
端子、および他の出力端子が接地された第２の等価イン
ダクタンスであることを特徴とするＦＭ復調回路。
【請求項６】請求項２に記載のＦＭ復調回路におい
て、前記第１の共振回路は、第５のキャパシタンスと、第２のインダクタンスと、差動入力である少なくとも第１の入力端子および第２の
入力端子と第１の出力端子および第１の出力端子の反転
出力である第２の出力端子とを備え、前記制御電流によ
ってトランスコンダクタンスが変更される第７のトラン
スコンダクタンスアンプで構成され、前記第７のトラン
スコンダクタンスアンプの第１の出力端子が第１の入力
端子に帰還され、他の入力端子、および他の出力端子が
接地された第２の等価抵抗器と、が直列に接続され、前記第５のキャパシタンス、第２のインダクタンス、お
よび第２の等価抵抗器に並列に接続された第６のキャパ
シタンスを有することを特徴とするＦＭ復調回路。
【請求項７】請求項６に記載のＦＭ復調回路におい
て、前記第２のインダクタンスは、差動入力である少なくとも第１の入力端子および第２の
入力端子と第１の出力端子および第１の出力端子の反転
出力である第２の出力端子とを備えた第８のトランスコ
ンダクタンスアンプ、第９のトランスコンダクタンスア
ンプ、第１０のトランスコンダクタンスアンプ、および
第１１のトランスコンダクタンスアンプと、第７のキャパシタンスとで構成され、前記第８のトランスコンダクタンスアンプの第１の出力
端子が前記第９のトランスコンダクタンスアンプの第１
の入力端子に接続されるとともに前記第７のキャパシタ
ンスの一端、および前記第１０のトランスコンダクタン
スアンプの第１の入力端子に接続され、前記第９のトラ
ンスコンダクタンスアンプの第２の出力端子が前記第８
のトランスコンダクタンスアンプの第１の入力端子に帰
還され、前記第１０のトランスコンダクタンスアンプの
第１の出力端子が前記第１１のトランスコンダクタンス
アンプの第１の入力端子に接続され、前記第１１のトラ
ンスコンダクタンスアンプの第２の出力端子が前記第１
０のトランスコンダクタンスアンプの第１の入力端子に
帰還され、前記第８のトランスコンダクタンスアンプ、
前記第９のトランスコンダクタンスアンプ、前記第１０
のトランスコンダクタンスアンプ、および前記第１１の
トランスコンダクタンスアンプの他の入力端子、および
他の出力端子と、前記第７のキャパシタンスの他端とが
接地された第２の等価インダクタンスであることを特徴
とするＦＭ復調回路。
【請求項８】請求項２に記載のＦＭ復調回路におい
て、前記第１の共振回路は、第８のキャパシタンスと、一端が接地された第３のインダクタンスとが直列に接続
され、前記第８のキャパシタンス、および前記第３のインダク
タンスに並列に接続される、第１のオペアンプ、および第２のオペアンプと、差動入
力である少なくとも第１の入力端子および第２の入力端
子と第１の出力端子および第１の出力端子の反転出力で
ある第２の出力端子とを備え、前記制御電流によってト
ランスコンダクタンスが変更される第１２のトランスコ
ンダクタンスアンプとによって構成され、前記第１のオペアンプの出力端子が第９のキャパシタン
スを介して負入力端子に帰還されるとともに前記第２の
オペアンプの負入力端子に第１の抵抗器を介して接続さ
れ、前記第２のオペアンプの出力端子が第２の抵抗器を
介して負入力端子に帰還されるとともに第３の抵抗器を
介して正入力端子および前記第１のオペアンプの正入力
端子に帰還され、前記第１２のトランスコンダクタンス
アンプの第１の出力端子が第１の入力端子に帰還される
とともに前記第１のオペアンプの負入力端子に接続さ
れ、前記第１２のトランスコンダクタンスアンプの他の
入力端子、および他の出力端子が接地された等価キャパ
シタンスを有することを特徴とするＦＭ復調回路。
【請求項９】請求項８に記載のＦＭ復調回路におい
て、前記第３のインダクタンスは、差動入力である少なくとも第１の入力端子および第２の
入力端子と第１の出力端子および第１の出力端子の反転
出力である第２の出力端子とを備えた第１３のトランス
コンダクタンスアンプ、および第１４のトランスコンダ
クタンスアンプと、第１０のキャパシタンスとで構成され、前記第１３のトランスコンダクタンスアンプの第１の出
力端子が前記第１４のトランスコンダクタンスアンプの
第１の入力端子に接続されるとともに前記第１０のキャ
パシタンスの一端に接続され、前記第１４のトランスコ
ンダクタンスアンプの第２の出力端子が前記第１３のト
ランスコンダクタンスアンプの第１の入力端子に帰還さ
れ、前記第１３のトランスコンダクタンスアンプ、およ
び前記第１４のトランスコンダクタンスアンプの他の入
力端子、および他の出力端子と、前記第１０のキャパシ
タンスの他端とが接地された第３の等価インダクタンス
であることを特徴とするＦＭ復調回路。
【請求項１０】請求項８に記載のＦＭ復調回路におい
て、前記第３のインダクタンスは、差動入力である少なくとも第１の入力端子および第２の
入力端子と第１の出力端子および第１の出力端子の反転
出力である第２の出力端子とを備えた第１５のトランス
コンダクタンスアンプ、および第１６のトランスコンダ
クタンスアンプと、第１１のキャパシタンスとで構成され、前記第１５のトランスコンダクタンスアンプの第１の出
力端子が前記第１６のトランスコンダクタンスアンプの
第１の入力端子に接続されるとともに前記第１１のキャ
パシタンスの一端に接続され、前記第１５のトランスコ
ンダクタンスアンプの第２の出力端子が前記第１６のト
ランスコンダクタンスアンプの第２の入力端子に接続さ
れるとともに前記第１１のキャパシタンスの他端に接続
され、前記第１６のトランスコンダクタンスアンプの第
１の出力端子が前記第１５のトランスコンダクタンスア
ンプの第２の入力端子に帰還されるとともに接地され、
前記第１６のトランスコンダクタンスアンプの第２の出
力端子が前記第１５のトランスコンダクタンスアンプの
第１の入力端子に帰還され、前記第１５のトランスコン
ダクタンスアンプ、および前記第１６のトランスコンダ
クタンスアンプの他の入力端子、および他の出力端子が
接地された第４の等価インダクタンスであることを特徴
とするＦＭ復調回路。
【請求項１１】請求項１に記載のＦＭ復調回路におい
て、前記位相変換回路は、直列共振周波数および並列共振周波数を有する第２の共
振回路と、前記第２の共振回路に並列に接続され、差動入力である
少なくとも第１の入力端子および第２の入力端子と第１
の出力端子および第１の出力端子の反転出力である第２
の出力端子とを備え、前記制御電流によってトランスコ
ンダクタンスが変更される第１７のトランスコンダクタ
ンスアンプで構成され、前記第１７のトランスコンダク
タンスアンプの第１の出力端子が第１の入力端子に帰還
され、他の入力端子、および他の出力端子が接地された
第３の等価抵抗器と、前記第２の共振回路、および前記第３の等価抵抗器に直
列に接続され、前記第２の出力信号が伝送される線路に
直列に挿入された第１２のキャパシタンスと、を有する
ことを特徴とするＦＭ復調回路。
【請求項１２】請求項３ないし７のいずれか１項にお
いて、前記電界強度検出回路は、前記入力信号のレベルに反比例した電圧を出力し、前記制御電流源回路は、差動増幅器を構成する第１のトランジスタ、および基準
電圧が印加された第２のトランジスタと、トランスコンダクタンスアンプのトランスコンダクタン
スを設定するための所定の制御電流を供給する第１のＯ
ＴＡ基準電流源と、前記第１のＯＴＡ基準電流源の出力電流に、他の電流を
加えるためのスイッチとなる第３のトランジスタと、前記第１のトランジスタに直列に接続され、前記第３の
トランジスタに流れる電流を制御する第４のトランジス
タと、を有することを特徴とするＦＭ復調回路。
【請求項１３】請求項８ないし１１のいずれか１項に
おいて、前記電界強度検出回路は、前記入力信号のレベルに反比例した電圧を出力し、前記制御電流源回路は、差動増幅器を構成する第５のトランジスタ、および基準
電圧が印加された第６のトランジスタと、トランスコンダクタンスアンプのトランスコンダクタン
スを決定するための所定の制御電流を供給する第２のＯ
ＴＡ基準電流源と、前記第２のＯＴＡ基準電流源の出力電流を分流するため
のスイッチとなる第７のトランジスタと、前記第７のトランジスタとカレントミラー回路を構成
し、前記第７のトランジスタに流れる電流を制御する第
８のトランジスタと、前記第８のトランジスタに電流を流すための第９のトラ
ンジスタと、前記第７のトランジスタに直列に接続され、前記第９の
トランジスタに流れる電流を制御する第１０のトランジ
スタと、を有することを特徴とするＦＭ復調回路。