KR100286735B1

KR100286735B1 - Fm 복조 회로

Info

Publication number: KR100286735B1
Application number: KR1019970061121A
Authority: KR
Inventors: 도모히로 후지이
Original assignee: 가네꼬 히사시; 닛본 덴기 가부시끼가이샤
Priority date: 1996-11-20
Filing date: 1997-11-19
Publication date: 2001-04-16
Also published as: GB9724569D0; CN1087523C; GB2319681A; US6020784A; JP3003600B2; KR19980042590A; JPH10150323A; GB2319681B; CN1190294A

Abstract

FM 복조 회로는 입력 신호의 주파수 변화를 위상 변화로 변환하며 가변 변환 특성을 가진 위상 변환 회로 및 입력 신호의 레벨이 선정 레벨보다 떨어지는 경우 복조 감도가 상승하도록 위상 변환 회로의 변환 특성을 변화시키도록 제어 전류를 출력하는 제어 전류원 회로를 포함한다.

Description

FM 복조 회로

본 발명은 주파수 변조된 신호를 복조하는 FM(주파수 변조) 복조 회로에 관한 것으로, 특히 쿼드러쳐 검파 회로(quadrature detection circuit)로 형성된 FM 복조 회로에 관한 것이다.

주파수 변조된 신호를 복조하기 위한 FM 복조 회로는 지연 검파 회로, 펄스 계수 검파 회로, 쿼드러쳐 검파 회로 등을 포함한다. 근년에, 공진 회로를 사용하는 쿼드러쳐 검파 회로가 주로 사용된다.

쿼드러쳐 검파 회로에 있어서, 공진 회로의 주파수 대 위상 특성을 사용하는 한 회로와 공진 회로의 주파수 대 임피던스 특성을 사용하는 다른 회로를 포함하는 2 회로 구조가 유용하다. 공진 회로의 주파수 대 위상 특성을 사용하는 전자의 쿼드러쳐 검파 회로가 주로 사용된다.

쿼드러쳐 검파 회로를 포함하는 FM 복조 회로에 있어서, 공진 회로의 주파수 대 위상 특성을 사용하는 종래의 쿼드러쳐 검파 회로가 도1 내지 도5를 참조로 설명된다.

도1에 있어서, 공진 회로의 주파수 대 위상 특성을 사용하는 종래 쿼드러쳐 검파 회로는 주파수 변조 입력 신호(f_in)을 선정 레벨로 제한하는 진폭 제한 회로(101), 진폭 제한 회로(101)의 출력 신호와 동일한 위상을 가지는 신호(f_A) 및 진폭 제한 회로(101)의 출력 신호의 주파수 변화를 변환함에 의해 얻어진 신호(f_B)를 위상 변화로 출력하기 위한 위상 변환 회로(102), 위상 변환 회로(102)로부터 출력된 2 신호(f_A및 f_B) 사이의 위상차의 신호를 출력하기 위한 승산기(103), 및 승산기 (103)의 출력 신호를 적분하기 위한 저역 필터(아래부터 LPF)(104)를 포함한다.

위상 변환 회로(102)는 주파수 특성면에서 직렬 공진 주파수(f_S) 및 병렬 공진 주파수(f_P)을 가지는 공진 회로(105), 공진 회로(105)에 병렬로 접속된 저항(R101) 및 공진 회로(105)와 저항(R101)에 직렬로 접속되고 신호(f_B)가 전송되는 선내에 삽입되는 커패시턴스(C101)를 포함한다.

공진 회로(105)는 공지된 LC 공진 회로, 세라믹 판별 장치(discriminator)등의 회로로 형성된다.

도2a에 도시된 것처럼, 공진 회로(105)는 직렬 공진 주파수(f_S)≤f_W1≤병렬 공진 주파수(f_P)를 만족하는 주파수 영역(f_W1)에서 인덕턴스 특성을 보이므로, 출력 전압의 위상은 입력 전압의 위상에 대해 90도만큼 진상(lead)한다. 반면에, 공진 회로(105)는 각각 f_W2≤f_S및 f_P≤f_W3)을 만족하는 주파수 영역(f_W2및 f_W3)의 커패시턴스 특성을 보이므로, 출력 전압의 위상은 입력 전압의 위상에 대해 90도만큼 지상(lag)한다.

진폭 제한 회로(101)가 도1에 도시된 것처럼 공진 회로(105)에 병렬로 접속되는 경우, 도2b에 도시된 것과 같은 주파수 대 위상 특성이 얻어질 수 있다. 도2b에 도시된 것과 같은 주파수 대 위상 특성이 사용되는 경우, 입력 신호f_in는 f₁,f₂,f₃으로 변한다면, 공진 회로(105)의 출력 전압의 위상은 θ₁, θ₂및 θ₃으로 각각 변한다. 주파수 대 위상 특성의 기울기는 공진 회로(105)에 병렬로 접속된 저항(R101)의 저항값에 의해 결정된다. 저항(R101)에 대해 고정된 저항이 일반적으로 사용된다는 점에 주목해야 한다.

승산기(103)은 도3에 도시된 것과 같은 EX-NOR(익스클루시브 OR 반전 출력)으로 일반적으로 형성된다. EX-NOR 회로의 출력(Y) 대 입력(A 및 B)의 관계는 아래의 표에 의해 표시된다.

상술한 구조에서, 진폭 제한 회로(101)의 출력 신호는 위상 변환 회로(102)로 입력된다. 위상 변환 회로(102)는 진폭 제한 회로(101)의 출력 신호의 것과 동일한 위상의 출력 신호(f_A) 및 출력 신호의 주파수 변화를 위상 변화로 변환함에 의해 얻어지는 신호(f_B)를 출력한다.

여기서, 입력 신호(f_in)의 주파수가 (f₁, f₂및 f₃)인 경우, 신호(f_B)의 위상은 신호(f_A)의 위상에 대해 커패시턴스(C101)에 의한 위상의 지연(-90도) 및 공진 회로(105)에 의한 위상의 변위(displacement)로 인해 도4에 도시된 것과 같은 관계를 보인다. 이러한 예에서, 2 신호(f_A및 f_B) 사이의 위상차의 신호(f_Y)는 승산기(103)으로부터 출력된다. 승산기(103)의 이러한 출력 신호(f_Y)는 LPF(104)에 의해 적분된다. 결과적으로, 도5에 도시된 것과 같은 그러한 복조 출력 특성이 FM 복조 회로로 얻어질 수 있다.

FM 복조 회로의 복조 출력 특성의 기울기는 일반적으로 복조 감도로 칭힌다. 복조 감도는 위상 변환 회로(102)의 주파수 대 위상 특성의 기울기로 표시되고, 그러한 기울기는 공진 회로(105)에 병렬로 접속된 저항(R101)의 값에 의해 결정된다.

다음으로, 공진 회로의 주파수 대 임피던스 특성을 사용하는 브리지형 쿼드러쳐 검파 회로는 도6 내지 도9를 참조로 설명된다.

도6에서, 공진 회로의 주파수 대 임피던스 특성을 사용하는 종래 쿼드러쳐 검파 회로는 주파수 변조된 입력 신호(f_in)를 선정 레벨로 제한하기 위한 진폭 제한회로(111), 진폭 제한 회로(111)의 출력 신호와 동일한 위상의 신호(f_A) 및 진폭 제한 회로(111)의 출력 신호의 주파수 변화를 변환함에 의해 얻어진 신호(f_B)를 위상 변화로 출력하기 위한 위상 변환 회로(112), 위상 변환 회로(112)로부터 출력된 2신호(f_A및 f_B) 사이의 위상차의 신호를 출력하기 위한 승산기(113), 및 승산기(113)의 출력 신호를 적분하기 위한 LPF(113)을 포함한다.

위상 변환 회로(112)는 저항(R111, R112 및 R113) 및 주파수 특성면에서 직렬 공진 주파수(f_S) 및 병렬 공진 주파수(f_P)를 가지는 공진 회로(115)를 포함한다. 브리지 회로는 저항(R111 내지 R113) 및 공진 회로(115)로 형성된다.

공진 회로의 주파수 대 위상 특성을 사용하는 쿼드러쳐 검파 회로와 유사하게 공진 회로(115)는 주파수 특성면에서 직렬 공진 주파수(f_S) 및 병렬 공진 주파수(f_P)를 가지는 LC 공진 회로, 세라믹 판별 장치 또는 다른 적절한 장치로 형성된다.

상술한 구조에서, 공진 회로(115)는 직렬 공진 주파수(f_S)와 병렬 공진 주파수(f_P) 사이의 주파수 영역에서 인덕턴스 특성을 보인다. 이러한 주파수 영역에서 공진 회로(115)의 임피던스 jωL로 표시되고, 위상 변환 회로(112)는 도7에 도시된 브리지 회로와 등가이다.

여기서, R111=R112=R113=R 및 (f_S+f_P)/2가 만족되는 주파수(f)를 설정하고, jωL=R로 둠으로써, 단자(a, b 및 c)를 통과하는 전류(I₁) 및 단자(a, d 및 b)를 통과하는 전류(I₂)는 아래의 수학식으로 주어진다.

도8에 도시된 것처럼, 전류(I₂)는 V_in으로부터 φ_d= tan^-1(ωL/R)만큼 위상면에서 지연된다.

따라서, 도9에 도시된 것처럼, 입력 신호(f_in)의 주파수(ω=2πf)가 변함에 따라, 공진 회로(115)의 임피던스(jωL)의 값은 변하며, V_in및 전류(I₂)사이의 위상차, 및 도7에 도시된 브리지 회로의 V_in과 V_out사이의 위상차는 변한다.

결과적으로, 공진 회로의 주파수 대 위상 특성을 사용하는 쿼드러쳐 검파 회로와 유사하게, 그 위상이 입력 신호(f_in)의 주파수 변화에 응답하여 변하는 신호(f_B)가 얻어질 수 있다.

승산기(113)는 EX-NOR 회로로 형성되며 2 신호(f_A및 f_B) 사이의 위상차의 신호를 출력한다. LPF(114)에 의해 승산기(113)의 이러한 출력 신호(f_Y)를 적분함에 의해, 도5에 도시된 것과 같은 복조 출력 신호가 공진 회로의 주파수 대 위상 특성을 사용하는 쿼드러쳐 검파 회로와 유사하게 얻어질 수 있다.

공진 회로(115)의 직렬 공진 회로 소자로서의 저항(실제 부품의 임피던스)이 없는 경우, 공진 회로(115)의 Q가 무한대므로, 직렬 공진 주파수(f_S)에서의 공진 회로(115)의 임피던스는 0이 되고, 병렬 공진 회로(f_P)에서의 공진 회로(115)의 임피던스는 무한대(∞)가 된다. 공진 회로(115)가 그 내부에 직렬 공진 회로 소자의 역할을 하는 저항을 가지는 경우, Q가 감소될 수 있으므로, 공진 회로(115)는 이러한 구조에 사용된다. 공진 회로(115)의 Q는 직렬 공진 회로 소자의 역할을 하는 저항의 값에 의해 결정되며, 복조 감도는 공진 회로(115)의 Q에 의해 결정된다.

상술한 것과 같은 종래의 FM 복조 회로에서, 입력 신호(f_in)의 레벨이 진폭 제한 회로에 의해 선정 레벨로 제한되므로, 복조 감도는 입력 신호와는 무관하게 고정되는 것으로 간주된다.

그러나, 실제로는 이에 문제가 있는데, 입력 레벨이 낮아지는 경우(전계가 약해지는 경우), 복조 감도는 수신기등의 NF의 영향에 의해 낮아져서, 수신된 신호는 정확하게 복조될 수 없다.

또한, 그렇게 낮아진 복조 감도를 상승시키기 위해서, 공진 회로를 형성하는 회로 소자는 교환되어야 한다.

이러한 방법에 의해, FM 복조 회로의 전계가 약해지는 경우의 복조 감도를 상승시키는 기술이 일본국 특허 공개 제204901/94호 및 일본국 특허 공개 제156011/92호에 개재된다. 그러나, 이러한 문서들은 근년에 수신기에서 매우 빈번히 채용되는 쿼드러쳐 검파 회로의 복조 감도를 상승시키는 기술에 대해서는 개재하고 있지 않다.

그러므로, 본 발명의 목적은 전계가 약한 경우 복조 불량을 방지하는 FM 복조 회로를 제공하는 것이다.

상술한 목적을 얻기 위해서는, 본 발명에 따르면, 주파수 변조 입력 신호의 레벨이 떨어지는 경우 복조 감도가 상승하며, 입력 신호와 동일한 위상을 가지는 제1 출력 신호 및 입력 신호의 주파수 변화를 위상 변화로 변환함에 의해 얻어지는 제2 출력 신호를 출력하기 위한 위상 변환 회로로서, 주파수 변화에 대한 위상 변화의 특성의 변화를 허용하는 위상 변환 회로, 위상 변환 회로로부터 출력된 제1 출력 신호와 제2 출력 신호 사이의 위상차의 신호를 출력하기 위한 승산기, 복조 신호를 형성하기 위해 승산기의 출력 신호를 적분하고 복조된 신호를 출력하는 저역 필터, 입력 신호의 레벨을 검출하기 위한 전계 강도 검출 회로, 및 전계 강도 검출 회로에 의해 검출된 입력 신호의 레벨이 선정 레벨보다 더 떨어지는 경우 복조 감도를 상승시키기 위해 주파수 변화에 대한 위상 변화의 특성을 변화시키도록 제어 전류를 출력하기 위한 제어 전류원 회로를 포함한다.

상술한 방식으로 구성된 FM 복조 회로에서, 입력 신호의 레벨이 떨어지는 경우, 위상 변환 회로로부터 출력된 제2 출력 신호의 주파수 변화에 대한 위상 변화의 특성은 제어 전류원 회로로부터 출력된 제어 전류에 의해 변하여 복조 감도가 상승될 수 있다. 결과적으로, FM 복조 회로의 복조 불량이 방지된다.

본 발명의 상술한 및 다른 목적, 특성 및 이점이 본 발명의 예를 도시하는 첨부된 도면을 참조한 설명으로부터 분명해진다.

제1도는 FM 복조 회로의 공진 회로의 주파수 대 위상 특성을 사용하는 종래 쿼드러쳐 검파 회로의 구조를 도시하는 블럭도.

제2a도는 제1도에 도시된 FM 복조 회로의 위상 변환 회로의 주파수 대 위상 특성을 도시하며, 공진 회로 자체의 특성을 도시하는 그래프도.

제2b도는 제1도에 도시된 FM 복조 회로의 위상 변환 회로의 다른 주파수 대 위상 특성을 도시하고, 저항이 병렬로 접속된 공진 회로의 특성을 도시하는 그래프도.

제3도는 제1도에 도시된 FM 복조 회로의 승산기의 구조를 도시하는 회로도.

제4도는 제1도에 도시된 FM 복조 회로의 승산기의 입력 및 출력 파형의 상이한 방식들을 도시하는 타이밍도.

제5도는 제1도에 도시된 FM 복조 회로의 복조 출력 특성을 도시하는 그래프도.

제6도는 FM 복조 회로의 공진 회로의 주파수 대 임피던스 특성을 사용하는 종래 쿼드러쳐 검파 회로의 구조를 도시하는 블럭도.

제7도는 제6도에 도시된 FM 복조 회로의 위상 변환 회로의 등가 회로도.

제8도는 제6도에 도시된 FM 복조 회로의 위상 변환 회로의 입력-출력 전압 특성을 도시하는 벡터도.

제9도는 제6도에 도시된 FM 복조 회로의 공진 회로의 주파수 대 임피던스 특성을 도시하는 그래프도.

제10도는 본 발명의 FM 복조 회로의 제1 실시예의 구조를 도시하는 블럭도.

제11도는 본 발명의 FM 복조 회로의 제2 실시예의 구조를 도시하는 블럭도.

제12도는 제11도에 도시된 FM 복조 회로의 등가 저항의 구조를 도시하는 회로도.

제13도는 제11도에 도시된 FM 복조 회로의 제어 전류원 회로의 구조를 도시하는 회로도.

제14도는 제11도에 도시된 FM 복조 회로의 입력 신호 레벨에 대한 전계 강도 검출 회로의 출력 특성을 도시하는 그래프도.

제15도는 제11도에 도시된 FM 복조 회로의 복조 출력 특성을 도시하는 그래프도.

제16도는 본 발명의 FM 복조 회로의 제3 실시예의 구조를 도시하는 블럭도.

제17a도는 제16도에 도시된 FM 복조 회로의 등가 인덕턴스의 구조의 예를 도시하는 회로도.

제17b도는 제16도에 도시된 FM 복조 회로의 등가 인덕턴스의 구조의 다른 예를 도시하는 회로도.

제18도는 본 발명의 FM 복조 회로의 제4 실시예의 구조를 도시하는 블럭도.

제19도는 제18도에 도시된 FM 복조 회로의 등가 저항의 구조를 도시하는 회로도.

제20도는 제18도에 도시된 인덕턴스와 유사하게 동작하는 등가 인덕턴스의 예를 도시하는 회로도.

제21도는 본 발명의 FM 복조 회로의 제5 실시예의 구조를 도시하는 블럭도.

제22도는 제21도에 도시된 FM 복조 회로의 제어 전류원 회로의 구조를 도시하는 회로도.

제23도는 본 발명의 FM 복조 회로의 제6 실시예의 구조를 도시하는 블럭도.

제24도는 제23도에 도시된 FM 복조 회로의 등가 커패시턴스의 구조를 도시하는 블럭도.

제25도는 제23도에 도시된 FM 복조 회로의 공진 회로의 등가 회로도.

제26도는 제23도에 도시된 FM 복조 회로의 공진 회로의 주파수 대 임피던스 특성을 도시하며, 병렬 공진 주파수가 변하는 경우의 한 방식을 도시하는 도면.

〈도면의 주요 부분에 대한 부호의 설명〉

1 : 진폭 제한 회로 2 : 위상 변환 회로

3 : 승산기 4 : LPF

5 : 전계 강도 검출 회로 6 : 제어 전류원 회로

[제1 실시예]

제1 실시예의 FM 복조 회로는 종래 쿼드러쳐 검파 회로외에, 주파수 변조된 입력 신호의 레벨(전계 강도)을 검출하기 위한 전계 강도 검출 회로, 및 전계 강도 검출 회로에 의해 검출된 입력 신호의 레벨에 따라 위상 변환 회로의 특성을 변환 시키도록 제어 전류를 출력하기 위한 제어 전류원 회로를 포함하는 구조를 가진다.또한, 본 발명의 FM 복조 회로는 위상 변환 회로의 특성이 제어 전류원 회로로부터 출력되는 제어 전류에 의해 변할 수 있다는 점에서 종래 쿼드러쳐 검파 회로와는 상이하다. 본 발명의 FM 복조 회로의 다른 구조는 종래 쿼드러쳐 검파 회로와 동일하다.

도10을 참조로, 제1 실시예의 FM 복조 회로는 주파수 변조된 입력 신호(f_in)의 레벨을 선정 레벨로 제한하기 위한 진폭 제한 회로(1), 진폭 제한 회로(1)의 출력 신호와 동일한 위상의 신호(f_A) 및 진폭 제한 회로(1)의 주파수 변화를 위상 변화로 변환함에 의해 얻어지는 신호(f_B)를 출력하기 위한 위상 변환 회로(2), 위상 변환 회로(2)로부터 출력된 2 신호(f_A및 f_B) 사이의 위상차의 신호를 출력하기 위한 승산기(3), 승산기(3)의 출력 신호(f_Y)를 적분하기 위한 LPF(4), 입력 신호(f_in)의 레벨(전계 강도)을 검출하기 위한 전계 강도 검출 회로(5), 및 입력 신호(f_in)의 레벨이 떨어지는 경우 복조 감도를 상승시키도록 위상 변환 회로(2)의 특성을 변환 시키도록 제어 전류를 출력하기 위한 제어 전류원 회로(6)를 포함한다.

상술한 그러한 구조에서, 주파수 변조된 입력 신호(f_in)는 진폭 제한 회로(1)에 의해 그 레벨이 선정 레벨로 입력된 이후에 위상 변환 회로(2)로 입력된다. 위상 변환 회로(2)로부터, 진폭 제한 회로(1)의 출력 신호와 동일한 위상의 신호(f_A)및 진폭 제한 회로(1)의 출력 신호의 주파수 변화에 대응하여 위상이 변하는 신호(f_B)가 출력된다.

승산기(3)은 예를 들면 EX-NOR 회로로 형성되며 신호(f_A와 f_B) 사이의 위상차의 신호를 출력한다. 승산기(3)의 출력 신호는 LPF(4)를 통과하여 신호(f_A와 f_B) 사이의 위상차의 신호는 LPF(4)에 의해 적분되고, LPF(4)로부터 복조 신호(f_out)로서 출력된다.

또한, 입력 신호(f_in)는 진폭 제한 회로(1)을 통해 전계 강도 검출 회로(5)로 입력된다. 전계 강도 검출 회로(5)는 입력 신호(f_in)의 레벨에 반비례하게 증가하는 전압(또는 전류)를 출력한다.

입력 신호(f_in)의 레벨은 선정값보다 작아지는 경우, 제어 전류원 회로(6)는 위상 변환 회로(2)의 특성을 변화시키도록 그 출력 전류를 변환시켜서 복조 감도가 상승될 수 있다는 것이 전계 강도 검출 회로(5)로부터 검출된다.

상술한 것과 같은 그러한 FM 복조 회로의 구성에 의해, 입력 신호(f_in)의 레벨이 떨어지는 경우라도, 위상 변환 회로(2)의 특성이 복조 감도를 상승시키도록 제어 전류원 회로(6)로부터 출력된 제어 전류에 의해 변하므로, 복조 감도의 일정한 강하에 의한 복조 불량이 방지된다.

[제2 실시예]

도11을 참조로, 제2 실시예의 FM 복조 회로는 종래 예와 관련되어 설명된 공진의 주파수 대 임피던스 특성을 사용하는 쿼드러쳐 검파 회로에서 또는 이와 관련되어 개선되다. 따라서, 진폭 제한 회로(11), 승산기(13) 및 LPF(14)의 동작이 종래 회로와 유사하므로, 설명은 생략된다.

위상 변환 회로(12)는 저항(R11, R12, 및 R13) 및 공진 회로(17)를 포함한다. 브리지 회로는 저항(R11 내지 R13)과 공진 회로(17)로 형성된다.

공진 회로(17)는 직렬로 접속된 커패시턴스(C11), 인덕턴스(L11), 및 2 트랜스콘덕턴스 증폭기(아래부터, OTA)와 이에 병렬로 접속된 커패시턴스(C12)로 형성된다.

도12를 참조로, 등가 저항(18)은 음 입력 단자 및 양 입력 단자와 제1 출력 단자 및 제1 출력 단자에 반전된 출력인 제2 출력 단자를 가지며, 제어 전류(IC)에 의해 변할 수 있는 트랜스콘덕턴스를 가지는 제1 OTA(18a) 및 제2 OTA(18b)로 형성된다.

제1 OTA(18a)의 제1 출력 단자는 양 입력 단자로 궤환되며 제2 OTA(18b)의 제2 단자는 양 입력 단자로 궤환되며 제1 OTA(18a)의 제2 출력 단자에 접속된다. 또한, 제1 OTA(18a) 및 제2 OTA(18b)의 음 입력 단자는 접지된다.

여기서, 제1 OTA(18a)의 양 입력 단자에 입력된 입력 전압은 V₁₁로 표시되며, 제2 OTA(18b)의 양 입력 단자에 입력되는 입력 전압은 V₁₂로 표시되고, 각각의 OTA의 트랜스콘덕턴스는 G로 표시되고, 제1 OTA(18a)의 출력 단자로 흐르는 전류(I₁)및 제2 OTA(18b)의 출력 단자로 흐르는 전류(I₂)는

로 표시된다.

또한, 제1 OTA(18a)에 대한 입력 전류(I₁₁)는

이므로

로 표시될 수 있고,

여기서 트랜스콘덕턴스(G)는 임피던스(Rg)를 사용하여,

가 된다.

따라서,

결과적으로, 도12에 도시된 등가 저항은 임피던스(Rg)를 가진 저항에 등가이다.

도13을 참조로, 제어 전류원 회로(16)는 그 에미터에서 상전류원(I_CONT)으로 접속되어 차동 증폭기를 형성하는 트랜지스터(Q11 및 Q12), 등가 저항(18)을 형성하는 제1 OTA(18a) 및 제2 OTA(18b)의 트랜스콘덕턴스(G)을 결정하기 위해 선정 제어 전류(IC)를 공급하기 위한 OTA 기준 전류원(19), OTA 기준 전류원(19)의 출력 전류에 전류를 추가하기 위해 스위치의 역할을 하는 트랜지스터(Q14) 및 트랜지스터(Q14)로 흐르도록 전류를 제어하기 위해 트랜지스터(Q11)에 직렬로 접속된 트랜지스터(Q13)으로 형성된다.

선정 기준 전압(V_ref)는 트랜지스터(Q12)의 입력인 트랜지스터(Q12)의 베이스에 항상 인가된다는 점에 주목하자. 한편, 참조 심볼 (m 및 n)은 각각 트랜지스터(Q12 및 Q12)의 에미터 영역을 표시한다.

한편, 도13에 도시된 제어 전류원 회로(16)은 그 출력 전류가 전계 강도 검출 회로(15)에 의해 변하는 전압 제어형 회로의 예를 표시한다. 전계 강도 검출 회로(15) 및 제어 전류원 회로(16)는 이러한 회로에 국한되지 않고, 전계 강도 검출 회로(15)는 입력 신호(f_in)의 레벨에 대응하는 전류를 출력하는 회로로서 이해되어야 하며, 제어 전류원 회로(16)는 그 출력이 전계 강도 검출 회로(15)의 출력 전류에 의해 변하는 전류 제어형 회로로서 형성될 수 있다.

상술한 것과 같은 구조에서, 입력 신호(f_in)는 진폭 제한 회로를 통해 전계 강도 검출 회로(15)로 입력되며, 도14에 도시된 것과 같이 입력 신호(f_in)의 레벨에 반비례하여 증가하는 그러한 전압이 전계 강도 검출 회로(15)로부터 출력된다.

여기서, 입력 신호(f_in)의 레벨이 충분히 높은 경우, 입력 신호(f_in)의 레벨은 진폭 제한 회로(11)에 의해 선정된 레벨만큼 제한된다. 이러한 선정된 레벨은 임계 레벨(V_t)로 칭한다. 예를 들면, 임계 레벨(V_t)에 대응하는 전압(V_r) 보다 낮은 전압이 전계 강도 검출 회로(15)로부터 출력된다.

제어 전류원 회로(16)의 기준 전압(V_ref)이 전압(V_r)보다 크게 설정되는 경우, 제어 전류원 회로(16) 중에서 트랜지스터(Q12) 만이 온되며, 트랜지스터(Q11, Q13, 및 Q14)는 오프로 제어된다. 결과적으로, OTA 기준 전류원(19)의 출력 전류는 제어 전류(I_C)로서 제1 OTA(18a) 및 제2 OTA(18b)에 제공된다. 이에, 도15에서(1)로 표시된 것과 같은 그러한 복조 출력 특성은 FM 복조 회로로부터 얻어진다.

반면에, 입력 신호(f_in)의 레벨이 임계 레벨(V_t)보다 낮아지는 경우, 종래 회로에서와 같이 특별한 제어가 수행되지 않는 경우, 복조 출력 특성의 기울기는 도15의 (2)에서 보는 바와 같이 감소되어, 복조 감도를 손상시키게 된다.

본 실시예의 FM 복조 회로에 있어서, 입력 신호의 레벨이 임계 레벨(V_t)보다 낮아지는 경우, 전압(V_r)보다 높은 전압이 전계 강도 검출 회로(15)로부터 출력되며, 제어 전류원 회로(16)의 트랜지스터(Q12)는 오프가 되고, 동시에 트랜지스터(Q11)는 온이 되며, 전류(I_E)는 트랜지스터(Q13)으로 흐른다. 여기서, 트랜지스터(Q13 및 Q14)가 전류 미러 회로를 형성하므로, 트랜지스터(Q14)를 통해 흐르는 전류와 OTA 기준 전류원(19)의 출력 전류의 합과 동등한 전류가 제1 OTA(18a) 및 제2 OTA(18b)에 대한 제어 전류로서 공급된다(여기서, 미러율 = 1).

이 예에서, 제1 OTA(18a) 및 제2 OTA(18b)에 대한 제어 전류(I_C)가 증가 상태이므로, 등가 저항(18)의 임피던스(Rg)는 감소하며, 공진 회로(17)의 Q는 증가한다. 도15에 도시된 복조 출력 특성의 기울기(복조 감도)는 공진 회로(17)의 Q에 의해 결정되므로, 공진 회로(17)의 Q의 증가는 복조 감도를 상승시킨다.

상술한 설명이 제어 전류원 회로(16)를 형성하는 트랜지스터(Q11 및 Q12)의 에미터 영역이 각자와 동일한 경우(m=n)에 관련되어 설명되지만, 에미터 영역의 비는 임의의 값으로 변할 수 있다. 이 예에서, 트랜지스터(Q11)이 온 되는 전압은 트랜지스터(Q12)에 인가된 기준 전압(V_ref)보다 V_T×1n(m/n) 만큼 낮아진다. 여기서, V_T는 V_T=kT/q로서 표시되며, q는 전자의 전하이고, k는 볼쯔만 상수, T는 절대 온도이다.

상술한 것처럼, 전계 강도가 떨어지는 경우, 공진 회로(17)의 등가 저항(18)의 임피던스가 제어 전류원 회로(16)에 의해 변하며, 공진 회로(17)의 Q는 증가하므로, 복조 감도는 상승하고 복조 불량이 방지된다.

또한, 공진 회로(17)의 Q가 제1 OTA(18a) 및 제2 OTA(18b)에 대한 제어 전류(I_C)만큼 변할 수 있으므로, 복조 감도는 용이하게 상승할 수 있다.

[제3 실시예]

아래에서, 본 발명의 FM 복조 회로의 제3 실시예가 도면을 참조로 설명된다.

도16에서, 제3 실시예의 FM 복조 회로는 공진 회로(27)의 인덕턴스가 도17a에 도시된 제3 OTA(29a), 제4 OTA(29b) 및 커패시턴스(C23)로 형성되거나 또는 도17B에 도시된 제5 OTA(29c), 제6 OTA(29d) 및 커패시턴스(C24)로 형성된다는 점에서 제2 실시예와 상이하다. 상술한 것 외의 다른 구성요소인 진폭 제한 회로(21), 승산기(23), LPF(24), 전계 강도 검출 회로(25) 및 제어 전류원 회로(26)의 구성 및 동작은 제2 실시예와 유사하므로, 설명은 생략된다.

위상 변환 회로(22)는 저항(R21, R22, 및 R23) 및 공진 회로(27)를 포함한다. 브리지 회로는 이러한 저항(R21 내지 R23) 및 공진 회로(27)로 형성된다.

공진 회로(27)는 직렬로 접속된 커패시턴스(C21), 제2 실시예에서와 유사하게 제1 OTA(28a) 및 제2 OTA(28b)로 형성된 등가 저항(28)와 2 OTA 및 커패시턴스(C23)으로 형성된 등가 인덕턴스(29) 및 이와 병렬로 접속된 커패시턴스(C22)를 포함한다.

등가 인덕턴스(29)의 예가 도17a에 도시된다. 도17a를 참조로, 등가 인덕턴스는 예를 들면 제3 OTA(29a), 제4 OTA(29b) 및 커패시턴스(C23)으로 형성된다.

제3 OTA(29a)의 제1 출력 단자는 제4 OTA(29b)의 양 입력 단자 및 커패시턴스(C23)의 단부에 접속되며, 제4 OTA(29b)의 제2 출력 단자는 제3 OTA(29a)의 양 입력 단자로 궤환된다. 한편, 커패시턴스(C23)의 다른 단부, 제3 OTA(29a)의 음입력 단자, 제3 OTA(29a)의 제2 출력 단자, 제4 OTA(29b)의 음 입력 단자 및 제4 OTA(29b)의 제1 출력 단자는 접지된다.

한편, 등가 인덕턴스(29)의 다른 예가 도17b에 도시된다. 도17b를 참조로, 등가 인덕턴스(29)는 예를 들면 제5 OTA(29c), 제6 OTA(29d) 및 커패시턴스(C24)로 형성된다.

제5 OTA(29c)의 제1 출력 단자는 제6 OTA(29d)의 양 입력 단자 및 커패시턴스(C24)의 단부에 접속되며, 제5 OTA(29c)의 제2 출력 단자는 제6 OTA(29d)의 음입력 단자 및 커패시턴스(C24)의 다른 단부에 접속된다. 한편, 제6 OTA(29d)의 제1 출력 단자는 제5 OTA(29c)의 음 입력 단자로 궤환되고 접지되며, 제6 OTA(29d)의 제2 출력 단자는 제5 OTA(29c)의 양 입력 단자에 궤환된다.

등가 인덕턴스가 예를 들면 도17a에 도시된 회로를 참조로 설명되었지만, 도16b에 도시된 회로 또한 유사하게 동작한다. 따라서, 도17a에 도시된 회로 대신에 도17b에 도시된 회로를 사용하는 것이 가능하다.

도17a에 있어서, 제3 OTA(29a)에 대한 입력 전압은 V₂₁로 표시되며, 출력 전압은 V_C23으로, 커패시턴스(C23)을 흐르는 전류는 I_C23으로, 커패시턴스(C23)의 커패시턴스는 C로, 각각의 OTA의 트랜스콘덕턴스는 G로 표시되며, 제3 OTA(29a)에 대한 입력 전류(I₂₁) 및 제4 OTA(29d)에 대한 입력 전류 (I₂₂)는 각각

로 표시된다. 수학식 9에서,

이며, 또한,

이다.

트랜스콘덕턴스(G)가 임피던스(Rg)에 대한 역수이므로,

따라서, 수학식 9 내지 수학식 12로부터

이 예에서, 제3 OTA(29a)의 입력 단자로부터 본 임피던스(Z_in)은

이 된다.

또한, Z_in이 또한 jωL로 표시될 수 있으므로,

이다.

따라서, 도17a에 도시된 등가 인덕턴스(29)는 한 단부가 접지되는 인덕턴스(L)에 등가이다.

결과적으로, 도16에 도시된 공진 회로(27)는 커패시턴스(C21), 저항 및 인덕턴스(L)로 형성된 직렬 공진 회로에 등가이다.

등가 저항(28)의 임피던스(Rg)는 제2 실시예와 유사하게 제어 전류원 회로(26)로부터 출력된 제어 전류(Ic)에 의해 변할 수 있다.

따라서, 본 실시예의 FM 복조 회로에 있어서, 전계 강도가 떨어지는 경우, 등가 저항(28)의 임피던스(Rg)는 변하고, 공진 회로(27)의 Q는 제2 실시예와 유사하게 증가되므로, 복조 감도는 상승하고 복조 불량이 방지된다.

또한, 공진 회로(27)의 인덕턴스(L)가 2 OTA 및 1 커패시턴스로 형성되므로, FM 복조 회로를 형성하는 모든 회로는 단일 장치로 집적화될 수 있다.

[제4 실시예]

아래에, 본 발명의 FM 복조 회로의 제4 실시예가 도면을 참조로 설명된다.

도18에 있어서, 제4 실시예의 FM 복조 회로는 위상 변환 회로(32)에 제공된 공진 회로(37)의 구조면에서 제2 실시예와는 상이하다. 상술한 것외의 다른 구성 요소인 진폭 제한 회로(31), 승산기(33), LPF(34), 전계 강도 검출 회로(35) 및 제어 전류원 회로(36)의 구성 및 동작은 제2 실시예의 것과 유사하므로, 설명은 생략된다.

위상 변환 회로(32)는 저항(R21, R32 및 R33) 및 공진 회로(37)를 포함한다. 브리지 회로는 저항(R31 내지 R33) 및 공진 회로(37)로 형성된다.

공진 회로(37)는 직렬로 접속된 커패시턴스(C31), 인덕턴스(L31), 단일 OTA로 형성된 등가 저항(38) 및 이러한 소자들과 병렬로 접속된 커패시턴스(C32)로 형성된다.

도18에 있어서, 등가 저항(38)을 형성하는 OTA(38a)의 제1 출력 단자는 양 입력 단자로 궤환되며, 음 입력 단자 및 제2 출력 단자는 접지된다.

여기서, OTA(38a)에 대한 입력 전류는 I31로 표시되며, 입력 전압은 V31로, 트랜스콘덕턴스는 G로 표시되며,

여기서, 트랜스콘덕턴스(G)는 임피던스(Rg)를 사용하여 표시되는데,

따라서, 도19에 도시된 등가 저항(38)은 임피던스(Rg)를 가진 저항에 등가이며, 그 한 단부는 접지된다.

결과적으로, 본 실시예의 FM 복조 회로에 있어서, 전계 강도가 떨어지는 경우, 등가 저항(38)의 임피던스(Rg)는 제2 실시예와 유사하게 증가되므로, 복조 감도는 상승하고, 복조 불량이 방지된다.

인덕턴스(L31)는 도20에 도시된 것과 같이 제1 OTA(39a), 제2 OTA(39b), 제3 OTA(39c), 제4 OTA(39d) 및 커패시턴스(C33)로 형성된 등가 인덕턴스로 대치될 수 있다. 그러한 대치로 인해, FM 복조 회로를 형성하는 모든 회로는 제3 실시예와 유사하게 단일 장치로 집적될 수 있다.

[제5 실시예]

아래에, 본 발명의 FM 복조 회로의 제5 실시예가 도면을 참조로 설명된다.

도21에서, 제5 실시예의 FM 복조 회로는 종래 회로와 결부하여 상술한 공진 회로의 주파수 대 위상 특성에서 또는 관계되어 개선된다. 또한, 공진 회로(47)에 병렬로 접속된 저항으로서, 제4 실시예와 유사한 등가 저항(48)이 사용된다. 진폭 제한 회로(41), 승산기(43), LPF(44) 및 전계 강도 검출 회로(45)의 구조 및 동작이 제2 실시예와 유사하므로, 그 설명은 생략된다.

위상 변환 회로(42)는 공진 회로(47), 공진 회로(47)에 병렬로 접속된 등가 저항(48), 및 공진 회로(47) 및 등가 저항(48)에 직렬로 연결된 커패시턴스(C41)로 구성되며, 신호(f_B)가 전송되는 선내로 삽입된다. 공진 회로(47)는 LC 공진 회로로 공지된 웰(well), 세라믹 판별 장치 등으로 형성된다.

한편, 등가 저항(48)은 제4 실시예와 결부하여 상술한 것처럼 그 한 단부가 접지되는 저항과 등가이다.

여기서, 공진 회로(47)는 도2a에 도시된 특성과 유사한 주파수 대 위상 특성을 가지며, 도2b에 도시된 주파수 대 위상 특성은 공진 회로(47)에 병렬로 등가 저항(48)을 접속함에 의해 수용될 수 있다. 주파수 대 위상 특성을 사용하는 쿼드러쳐 검파 회로의 동작의 원리가 종래 기술과 결부되어 상술되었으므로, 그 설명은 생략된다.

도22에서, 본 실시예의 제어 전류원 회로(46)는 그 에미터에서 상전류원(I_CONT)으로 접속되어 차동 증폭기를 형성하는 트랜지스터(Q41 및 Q42), 등가 저항(48)을 형성하는 OTA(48a)의 트랜스콘덕턴스(G)을 결정하기 위해 선정 제어 전류(IC)를 공급하기 위한 OTA 기준 전류원(49), OTA 기준 전류원(49)의 출력 전류에 전류를 분류하기 위해 스위치의 역할을 하는 트랜지스터(Q46), 트랜지스터(Q46)로 흐르도록 전류를 제어하기 위해 전류 미러 회로를 형성하도록 트랜지스터(Q46)과 결합하는 트랜지스터(Q45), 트랜지스터(Q45)를 통해 전류를 흐르게 하기 위한 트랜지스터(Q44) 및 트랜지스터(Q44)를 통해 흐르도록 전류를 제어하기 위해 트랜지스터(Q41)에 직렬로 접속된 트랜지스터(Q43)으로 형성된다.

선정 기준 전압(V_ref)는 항상 트랜지스터(Q42)의 입력의 역할을 하는 트랜지스터(Q42)의 베이스에 인가된다는 사실은 주목할 만하다.

상술한 것과 같은 구조에서, 주파수 변조된 입력 신호(f_in)의 레벨이 임계 레벨(V_t)보다 높은 경우, 도13에 도시된 제어 전류원 회로와 유사하게, 트랜지스터(Q42)만이 온이되며, 제어 전류(I_C)는 OTA 기준 전류원(49)로부터 등가 저항(48)을 형성하는 OTA(48a)로 공급된다. 결과적으로, FM 복조 회로는 선정 복조 출력 특성에 따라 동작한다.

반면에, 입력 신호(f_in)의 레벨이 임계 레벨(V_t)보다 낮은 경우, 전계 강도 검출 회로(45)의 출력 전압은 제어 전류원 회로(46)의 기준 전압(V_ref)보다 높으며, 트랜지스터(Q41)은 온이 되어, 전류(I_E)는 트랜지스터(Q43)을 통해 흐른다. 그 결과, 트랜지스터(Q43 및 Q44) 및 트랜지스터(Q45 및 Q46)가 전류 미러 회로를 형성하므로, 전류(I_E)는 트랜지스터(Q46)으로 흐른다.

OTA 기준 전류원(49)의 출력 전류가 OTA(48a) 및 트랜지스터(Q46)으로 분류되므로, OTA(48a)로 공급될 제어 전류(I_C)는 감소한다. OTA(48a)에 대한 제어 전류(I_C)가 감소하므로, 등가 저항(48)의 저항값은 증가하고, 공진 회로(47)의 주파수 대 위상 특성의 기울기는 증가한다. 따라서, 복조 감도는 상승한다.

결과적으로, 본 실시예의 FM 복조 회로에 있어서, 전계 강도가 감소하는 경우, 등가 저항(48)의 저항값은 제어 전류원 회로(46)에 의해 변하여 복조 감도는 증가하고 복조 불량이 방지된다.

[제6 실시예]

아래에, 본 발명의 FM 복조 회로의 제6 실시예가 도면을 참조로 설명된다.

도23에서, 제6 실시예의 FM 복조 회로는 위상 변환 회로(52)를 형성하는 공진 회로(57)의 구조면에서 제2 실시예와는 상이하다. 상술한 것외의 다른 구성 요소인 진폭 제한 회로(51), 승산기(53), LPF(54), 전계 강도 검출 회로(55) 및 제어 전류원 회로(56)의 구성 및 동작은 제2 실시예의 것과 유사하므로, 설명은 생략된다.

위상 변환 회로(52)는 저항(R51, R52 및 R53) 및 공진 회로(57)를 포함한다. 브리지 회로는 저항(R51 내지 R53) 및 공진 회로(57)로 형성된다.

공진 회로(57)는 직렬로 접속된 커패시턴스(C51) 및 인덕턴스(L51)와 이들에 병렬로 접속된 등가 커패시턴스(59)로 형성된다.

등가 커패시턴스(59)는 제1 연산 증폭기(59a), 제2 연산 증폭기(59b) 및 제4 실시예와 유사한 등가 저항(58)으로 형성된다. 제1 연산 증폭기(59a)의 출력 단자는 커패시턴스(C52)를 통해 음 입력 단자로 궤환되며, 저항(R56)을 통해 제2 연산 증폭기(59b)의 음 입력 단자로 접속된다. 한편, 제2 연산 증폭기(59b)의 출력 단자는 저항(R55)을 통해 음 입력 단자로 궤환되며, 저항(54)을 통해 제2 연산 증폭기(59b)의 양 입력 단자 및 제1 연산 증폭기(59a)의 양 입력 단자로 궤환된다.

또한, 제1 연산 증폭기(59a)의 음 입력 단자는 등가 저항(58)을 형성하는 OTA(58a)의 양 입력 단자에 접속된다.

상술한 그러한 구조에서, 도24에 도시된 것처럼, 저항(R54 내지 R56)이 임피던스(Z1 내지 Z3)로, 커패시턴스(C52)가 임피던스(Z4)로, 등가 저항(58)이 임피던스(Z5)로 대치되고, 제1 연산 증폭기(59a)에 대한 입력 전압이 V₅₁로 표시되며, 제1 연산 증폭기(59a)의 출력 전압이 V₅₂로, 제2 연산 증폭기(59b)의 출력 전압이 V₅₃으로 표시되는 경우, 아래의 수학식이 성립된다.

한편, 제1 연산 증폭기(59a)에 대한 입력 전류(I₅₁)는

따라서, 수학식 17 내지 수학식 18을 정리함에 의해,

제1 연산 증폭기(59a)의 입력 단자로부터 본 임피던스(Z_in)는

여기서, 임피던스(Z1 내지 Z3)를 저항(R50)으로, 임피던스(Z4)를 임피던스(jωC52)로, 임피던스(Z5)를 임피던스(Rg)로 대치함에 의해, 등가 저항(59)의 입력 임피던스(Z_in)은

따라서, 도23에 도시된 공진 회로(57)는 도25에 도시된 LC 공진 회로에 등가이다.

이러한 LC 공진 회로의 직렬 공진 주파수(f_S) 및 병렬 공진 주파수(f_p)는

수학식 21 및 수학식 22로부터 알 수 있듯이, 커패시턴스(C51) 및 인덕턴스(L51)의 값이 직렬 공진 주파수(f_S) 및 병렬 공진 주파수(f_p) 모두의 파라미터의 역할을 하므로, 그 값들이 변하더라도, 직렬 공진 주파수(f_S) 및 병렬 공진 주파수(f_p)의 값은 주파수 축에 대해 단순히 평행하게 이동한다. 그러나, 커패시턴스(C53)의 값만이 변하는 경우, 병렬 공진 주파수(f_p)만이 도26에 도시된 것처럼 변한다.

도26에서 알 수 있듯이, 낮은 병렬 공진 주파수(f_p2)를 가진 주파수 대 임피던스 특성이 주파수면에서의 변화(높은 Q 값을 가짐)에 대한 임피던스의 큰 변화를 나타내므로, 높은 병렬 공진 주파수(f_p1)을 가지는 주파수 대 임피던스 특성과 비교해서 복조 감도를 상승시킨다.

한편, 제어 전류원 회로(56)은 제5 실시예에서 채택된 것과 유사한 회로로 양호하게 형성된다. 이 예에서, 입력 신호(f_in)이 떨어지는 경우, 입력 신호(f_in)의 레벨이 더 높은 경우와 비교해서 감소되는 제어 전류(I_C)가 OTA(58a)에 공급된다.

OTA(58a)에 대한 제어 전류(I_C)가 감소하므로, 공진 회로(58)의 저항값이 증가하고, 도24에 도시된 등가 커패시턴스(59)의 임피던스(Z5)의 값이 증가한다.

등가 커패시턴스(59)의 값은 수학식 20으로부터 알 수 있듯이 Rg가 증가함에 따라 감소하므로, 병렬 공진 주파수(f_p)는 수학식 22로부터 알 수 있듯이 감소한다.

따라서, 주파수 대 임피던스 특성의 기울기가 증가하고, 복조 감도는 상승한다.

결과적으로, 본 실시예의 FM 복조 회로에 있어서, 전계 강도가 떨어지는 경우, 병렬 공진 주파수(f_p)는 감소하고, 공진 회로(57)의 Q는 증가하여, 복조 감도를 상승시킨다. 결과적으로, 복조 불량이 방지된다.

본 실시예에서, 등가 저항이 임피던스(Z5)로서 사용되며, 커패시턴스는 임피던스(Z4)로 사용되고, 임피던스(Z1 또는 Z3)은 제2 실시예의 것과 유사한 등가 저항으로 형성되며, 커패시턴스는 임피던스(Z2)로 사용될 수 있다. 또한 이러한 회로가 채택되는 경우, 본 실시예와 유사한 동작이 수용될 수 있다.

또한, 인덕턴스(L51)가 도17a 또는 17b에 도시된 등가 임피던스로 대치될 수 있다. 이 예에서, FM 복조 회로를 형성하는 모든 회로는 제3 실시예와 유사한 단일 장치내로 집적화될 수 있다.

상술한 실시예들이 각각의 OTA가 차동 입력이 입력되는 음 입력 단자 및 양 입력 단자의 2 입력 단자를 가지는 식으로 설명되었지만, 그 입력 단자의 수는 2에 제한되지 않고 3 또는 그 이상이 될 수 있다. 이 예에서, 사용되지 않는 입력 단자는 접지되어야 한다.

Claims

주파수 변조된 입력 신호의 레벨이 떨어지는 경우 그 복조 감도(demodulation sensitivity)가 상승하는 FM 복조 회로에 있어서, 상기 입력 신호의 위상과 동일한 위상을 갖는 제1 출력 신호 및 상기 입력 신호의 주파수 변화를 위상 변화로 변환시킴에 의해 얻어지는 제2 출력 신호를 출력하기 위한 것으로, 주파수 변화에 대하여 위상 변화의 특성이 변화되는 위상 변환 회로;

상기 위상 변환 회로로부터 출력된 상기 제1 출력 신호와 상기 제2 출력 신호 사이의 위상차의 신호를 출력하기 위한 승산기;

상기 승산기의 상기 출력 신호를 적분하여 복조 신호를 형성하고 상기 복조 신호를 출력하는 저역 통과 필터;

상기 입력 신호의 레벨을 검출하기 위한 전계 강도 검출 회로; 및 상기 전계 강도 검출 회로에 의해 검출된 상기 입력 신호의 레벨이 소정 레벨보다 더 떨어지는 경우 주파수 변화에 대한 위상 변화의 특성을 변화시켜서 상기 복조 감도를 상승시키도록 제어 전류를 출력하기 위한 제어 전류원 회로를 포함하는 것을 특징으로 하는 FM 복조 회로.
제1항에 있어서, 상기 위상 변환 회로는 3개의 저항 및 주파수 특성면에서 직렬 공진 주파수 및 병렬 공진 주파수를 가지며, 상기 3개의 저항과 함께 브리지 회로(bridge circuit)를 형성하는 공진 회로를 포함하는 것을 특징으로 하는 FM 복조 회로.
제2항에 있어서, 상기 공진 회로는 제1 커패시턴스; 인덕턴스; 제1 트랜스콘덕턴스 증폭기 및 제2 트랜스콘덕턴스 증폭기를 포함하되, 각각은 차동 입력이 입력되는 제1 입력 단자 및 제2 입력 단자와, 제1 출력 단자 및 상기 제1 출력 단자에 대한 반전된 출력을 출력하는 제2 출력 단자를 가지며, 제어 전류에 의해 변할 수 있는 트랜스콘덕턴스를 가지며, 상기 제1 트랜스콘덕턴스 증폭기의 상기 제1 출력 단자는 상기 제1 입력 단자로 궤환되고 상기 제2 트랜스콘덕턴스 증폭기의 상기 제2 출력 단자에 접속되며, 상기 제2 트랜스콘덕턴스 증폭기의 상기 제1 출력 단자는 상기 제1 입력 단자로 궤환되고 상기 제1 트랜스콘덕턴스 증폭기의 상기 제2 출력 단자에 접속되며, 상기 제1 트랜스콘덕턴스 증폭기 및 상기 제2 트랜스콘덕턴스 증폭기의 다른 입력 단자는 접지되는 등가 저항; 및 상기 제1 커패시턴스, 상기 등가 저항 및 상기 인덕턴스가 서로 직렬로 접속되고 이들에 병렬로 접속된 제2 커패시턴스를 포함하는 것을 특징으로 하는 FM 복조 회로.
제3항에 있어서, 상기 인덕턴스는 각각이 차동 입력이 입력되는 제1 입력 단자 및 제2 입력 단자와, 제1 출력 단자 및 상기 제1 출력 단자에 대해 반전된 출력을 출력하는 제2 출력 단자를 가지는 제3 트랜스콘덕턴스 증폭기 및 제4 트랜스콘덕턴스 증폭기; 및 제3 커패시턴스를 포함하되, 상기 제3 트랜스콘덕턴스 증폭기의 상기 제1 출력 단자는 상기 제4 트랜스콘덕턴스 증폭기의 상기 제1 입력 단자 및 상기 제3 커패시턴스의 단부에 접속되며, 상기 제4 트랜스콘덕턴스 증폭기의 상기 제2 출력 단자는 상기 제3 트랜스콘덕턴스 증폭기의 상기 제1 입력 단자로 궤환되며, 상기 제3 트랜스콘덕턴스 증폭기 및 상기 제4 트랜스콘덕턴스 증폭기의 다른 입력 단자 및 다른 출력 단자와 상기 제3 커패시턴스의 다른 단부는 접지되는 등가 인덕턴스인 것을 특징으로 하는 FM 복조 회로.
제3항에 있어서, 상기 인덕턴스는 각각이 차동 입력이 입력되는 제1 입력 단자 및 제2 입력 단자와 제1 출력 단자 및 상기 제1 출력 단자에 대해 반전된 출력을 출력하는 제2 출력 단자를 가지는 제3 트랜스콘덕턴스 증폭기 및 제4 트랜스콘덕턴스 증폭기; 및 제3 커패시턴스를 포함하되, 상기 제3 트랜스콘덕턴스 증폭기의 상기 제1 출력 단자는 상기 제4 트랜스콘덕턴스 증폭기의 상기 제1 입력 단자 및 상기 제3 커패시턴스의 단부에 접속되며, 상기 제3 트랜스콘덕턴스 증폭기의 상기 제2 출력 단자는 상기 제4 트랜스콘덕턴스 증폭기의 상기 제2 입력 단자 및 상기 제3 커패시턴스의 다른 단부에 접속되며, 상기 제4 트랜스콘덕턴스 증폭기의 상기 제1 출력 단자는 상기 제3 트랜스콘덕턴스 증폭기의 상기 제2 입력 단자로 궤환되고 접지되며, 상기 제4 트랜스콘덕턴스 증폭기의 상기 제2 출력 단자는 상기 제3 트랜스콘덕턴스 증폭기의 상기 제1 입력 단자로 궤환되는 등가 인덕턴스인 것을 특징으로 하는 FM 복조 회로.
제2항에 있어서, 상기 공진 회로는 제1 커패시턴스; 인덕턴스; 차동 입력이 입력되는 제1 입력 단자 및 제2 입력 단자와 제1 출력 단자 및 상기 제1 출력 단자에 대해 반전된 출력을 출력하는 제2 출력 단자를 가지며, 제어 전류에 의해 변할 수 있는 트랜스콘덕턴스를 갖는 제1 트랜스콘덕턴스 증폭기를 포함하되, 상기 제1 트랜스콘덕턴스 증폭기의 상기 제1 출력 단자는 상기 제1 입력 단자로 궤환되며, 상기 제1 트랜스콘덕턴스 증폭기의 다른 입력 단자 및 다른 출력 단자는 접지되는 등가 저항; 및 상기 제1 커패시턴스, 상기 인덕턴스 및 상기 등가 저항이 서로 직렬로 접속되고, 이들에 병렬로 접속된 제2 커패시턴스를 포함하는 것을 특징으로 하는 FM 복조 회로.
제6항에 있어서, 상기 인덕턴스는 각각이 차동 입력이 입력되는 제1 입력 단자 및 제2 입력 단자와, 제1 출력 단자 및 상기 제1 출력 단자에 대해 반전된 출력을 출력하는 제2 출력 단자를 가지는 제2 트랜스콘덕턴스 증폭기, 제3 트랜스콘덕턴스 증폭기, 제4 트랜스콘덕턴스 증폭기 및 제5 트랜스콘덕턴스 증폭기; 및 제3 커패시턴스를 포함하되, 상기 제2 트랜스콘덕턴스 증폭기의 상기 제1 출력 단자는 상기 제3 트랜스콘덕턴스 증폭기의 상기 제1 입력 단자 및 상기 제4 트랜스콘덕턴스 증폭기의 상기 제1 입력 단자 뿐만 아니라 상기 제3 커패시턴스의 한 단부에 접속되며, 상기 제3 트랜스콘덕턴스 증폭기의 상기 제2 출력 단자는 상기 제2 트랜스콘덕턴스 증폭기의 상기 제1 입력 단자로 궤환되며, 상기 제4 트랜스콘덕턴스 증폭기의 상기 제1 출력 단자는 상기 제5 트랜스콘덕턴스 증폭기의 상기 제1 입력 단자에 접속되며, 상기 제5 트랜스콘덕턴스 증폭기의 상기 제2 출력 단자는 상기 제4 트랜스콘덕턴스 증폭기의 상기 제1 입력 단자에 궤환되며, 상기 제2 트랜스콘덕턴스 증폭기, 상기 제3 트랜스콘덕턴스 증폭기, 상기 제4 트랜스콘덕턴스 증폭기 및 상기 제5 트랜스콘덕턴스 증폭기의 다른 입력 단자 및 다른 출력 단자와 상기 제3 커패시턴스의 다른 단부는 접지되는 등가 인덕턴스인 것을 특징으로 하는 FM 복조 회로.
제2항에 있어서, 상기 공진 회로는 제1 커패시턴스; 인덕턴스; 및 제1 연산 증폭기 및 제2 연산 증폭기와 차동 입력이 입력되는 제1 입력 단자 및 제2 입력 단자와, 제1 출력 단자 및 상기 제1 출력 단자에 대해 반전된 출력을 출력하는 제2 출력 단자를 가지고 제어 전류에 의해 변할 수 있는 트랜스콘덕턴스를 가지는 제1 트랜스콘덕턴스 증폭기를 포함하며, 상기 제1 연산 증폭기의 출력은 상기 제1 커패시턴스를 통해 음 입력 단자로 궤환되고 제1 저항을 통해 상기 제2 연산 증폭기의 음 입력 단자에 접속되며, 상기 제2 연산 증폭기의 출력 단자는 제2 저항을 통해 상기 음 입력 단자로 궤환되고 제3 저항을 통해 상기 제2 연산 증폭기의 양 입력 단자 및 상기 제1 증폭기의 양 입력 단자로 궤환되며, 상기 제1 트랜스 콘덕턴스 증폭기의 상기 제1 출력 단자는 상기 제1 입력 단자로 궤환되고 상기 제1 연산 증폭기의 상기 음 입력 단자에 접속되며, 상기 제1 트랜스콘덕턴스 증폭기의 다른 입력 단자 및 다른 출력 단자는 접지되며, 상기 등가 커패시턴스는 직렬로 접속된 상기 제1 커패시턴스 및 상기 인덕턴스에 병렬로 접속되는 것을 특징으로 하는 FM 복조 회로.
제8항에 있어서, 상기 인덕턴스는 각각이 차동 입력이 입력되는 제1 입력 단자 및 제2 입력 단자와, 제1 출력 단자 및 상기 제1 출력 단자에 대해 반전된 출력을 출력하는 제2 출력 단자를 가지는 제2 트랜스콘덕턴스 증폭기 및 제3 트랜스콘덕턴스 증폭기; 및 제2 커패시턴스를 포함하며, 상기 제2 트랜스콘덕턴스 증폭기의 상기 제1 출력 단자는 상기 제3 트랜스콘덕턴스 증폭기의 상기 제1 입력 단자 및 상기 제2 커패시턴스의 한 단부에 접속되며, 상기 제3 트랜스콘덕턴스 증폭기의 상기 제2 출력 단자는 상기 제2 트랜스콘덕턴스 증폭기의 상기 제1 입력 단자로 궤환되며, 상기 제2 트랜스콘덕턴스 증폭기 및 상기 제3 트랜스콘덕턴스 증폭기의 다른 입력 단자 및 다른 출력 단자와 상기 제2 커패시턴스의 다른 단부가 접지되는 등가 인덕턴스인 것을 특징으로 하는 FM 복조 회로.
제8항에 있어서, 상기 공진 회로는 각각이 차동 입력이 입력되는 제1 입력 단자 및 제2 입력 단자와, 제1 출력 단자 및 상기 제1 출력 단자에 대해 반전된 출력을 출력하는 제2 출력 단자를 가지는 제2 트랜스콘덕턴스 증폭기 및 제3 트랜스콘덕턴스 증폭기; 및 제2 커패시턴스를 포함하며, 상기 제2 트랜스콘덕턴스 증폭기의 상기 제1 출력 단자는 상기 제3 트랜스콘덕턴스 증폭기의 상기 제1 입력 단자 및 상기 제2 커패시턴스의 한 단부에 접속되며, 상기 제2 트랜스콘덕턴스 증폭기의 상기 제2 출력 단자는 상기 제3 트랜스콘덕턴스 증폭기의 상기 제2 입력 단자 및 상기 제2 커패시턴스의 다른 단부에 접속되며, 상기 제3 트랜스콘덕턴스 증폭기의 상기 제1 출력 단자는 상기 제2 트랜스콘덕턴스 증폭기의 상기 제2 입력 단자로 궤환되고 접지되며, 상기 제3 트랜스콘덕턴스 증폭기의 상기 제2 출력 단자는 상기 제2 트랜스콘덕턴스 증폭기의 상기 제1 입력 단자로 궤환되는 등가 인덕턴스인 것을 특징으로 하는 FM 복조 회로.
제1항에 있어서, 상기 위상 변환 회로는 그 주파수 특성면에서 직렬 공진 주파수 및 병렬 공진 주파수를 가지는 공진 회로; 차동 입력이 입력되는 제1 입력 단자 및 제2 입력 단자와 제1 출력 단자 및 상기 제1 출력 단자에 대해 반전된 출력을 출력하는 제2 출력 단자를 가지며, 제어 전류에 의해 변할 수 있는 트랜스콘덕턴스를 갖는 트랜스콘덕턴스 증폭기를 포함하되, 상기 트랜스콘덕턴스 증폭기의 상기 제1 출력 단자는 상기 제1 입력 단자로 궤환되며, 상기 트랜스콘덕턴스 증폭기의 다른 입력 단자 및 다른 출력 단자는 접지되며, 상기 공진 회로와 병렬로 접속되는 등가 저항; 및 상기 공진 회로 및 상기 등가 저항에 직렬로 접속되며, 제2 출력 신호가 전송되는 선내에 직렬로 삽입되는 커패시턴스를 포함하는 것을 특징으로 하는 FM 복조 회로.
제3항에 있어서, 상기 전계 강도 검출 회로는 상기 입력 신호의 레벨에 반비례하여 증가하는 전압을 출력하며, 상기 제어 전류원 회로는 그 입력에서 선정된 기준 전압을 수신하는 제1 트랜지스터 및 제2 트랜지스터를 포함하는 차동 증폭기; 선정된 제어 전류를 출력하기 위한 OTA 기준 전류원; 상기 OTA 기준 전류원의 출력 전류에 선정된 전류를 추가하기 위한 제3 트랜지스터; 및 전류가 상기 제3 트랜지스터를 통해 흐르도록 제어하기 위해 상기 제1 트랜지스터에 직렬로 접속된 제4 트랜지스터를 포함하는 것을 특징으로 하는 FM 복조 회로.
제4항에 있어서, 상기 전계 강도 검출 회로는 상기 입력 신호의 레벨에 반비례하여 증가하는 전압을 출력하며, 상기 제어 전류원 회로는 그 입력에서 선정된 기준 전압을 수신하는 제1 트랜지스터 및 제2 트랜지스터를 포함하는 차동 증폭기; 선정된 제어 전류를 출력하기 위한 OTA 기준 전류원; 상기 OTA 기준 전류원의 출력 전류에 선정된 전류를 추가하기 위한 제3 트랜지스터; 및 전류가 상기 제3 트랜지스터를 통해 흐르도록 제어하기 위해 상기 제1 트랜지스터에 직렬로 접속된 제4 트랜지스터를 포함하는 것을 특징으로 하는 FM 복조 회로.
제5항에 있어서, 상기 전계 강도 검출 회로는 입력 신호의 레벨에 반비례하여 증가하는 전압을 출력하며, 상기 제어 전류원 회로는 그 입력에서 선정된 기준 전압을 수신하는 제1 트랜지스터 및 제2 트랜지스터를 포함하는 차동 증폭기; 선정된 제어 전류를 출력하기 위한 OTA 기준 전류원; 상기 OTA 기준 전류원의 출력 전류에 선정 전류를 추가하기 위한 제3 트랜지스터; 및 전류가 상기 제3 트랜지스터를 통해 흐르도록 제어하기 위해 상기 제1 트랜지스터에 직렬로 접속된 제4 트랜지스터를 포함하는 것을 특징으로 하는 FM 복조 회로.
제6항에 있어서, 상기 전계 강도 검출 회로는 상기 입력 신호의 레벨에 반비례하여 증가하는 전압을 출력하며, 상기 제어 전류원 회로는 그 입력에서 선정된 기준 전압을 수신하는 제1 트랜지스터 및 제2 트랜지스터를 포함하는 차동 증폭기; 선정된 제어 전류를 출력하기 위한 OTA 기준 전류원; 상기 OTA 기준 전류원의 출력 전류에 선정된 전류를 추가하기 위한 제3 트랜지스터; 및 전류가 상기 제3 트랜지스터를 통해 흐르도록 제어하기 위해 상기 제1 트랜지스터에 직렬로 접속된 제4 트랜지스터를 포함하는 것을 특징으로 하는 FM 복조 회로.
제7항에 있어서, 상기 전계 강도 검출 회로는 입력 신호의 레벨에 반비례하여 증가하는 전압을 출력하며, 상기 제어 전류원 회로는 그 입력에서 선정된 기준 전압을 수신하는 제1 트랜지스터 및 제2 트랜지스터를 포함하는 차동 증폭기; 선정된 제어 전류를 출력하기 위한 OTA 기준 전류원; 상기 OTA 기준 전류원의 출력 전류에 선정된 전류를 추가하기 위한 제3 트랜지스터; 및 전류가 상기 제3 트랜지스터를 통해 흐르도록 제어하기 위해 상기 제1 트랜지스터에 직렬로 접속된 제4 트랜지스터를 포함하는 것을 특징으로 하는 FM 복조 회로.
제8항에 있어서, 상기 전계 강도 검출 회로는 상기 입력 신호의 레벨에 반비례하여 증가하는 전압을 출력하며, 상기 제어 전류원 회로는 그 입력에서 선정된 기준 전압을 수신하는 제1 트랜지스터 및 제2 트랜지스터를 포함하는 차동 증폭기; 선정된 제어 전류를 출력하기 위한 OTA 기준 전류원; 상기 OTA 기준 전류원의 출력 전류를 분류(分流)(shunt) 하기 위한 제3 트랜지스터; 전류가 상기 제3 트랜지스터를 통해 흐르도록 제어하기 위한 제4 트랜지스터; 전류가 상기 제4 트랜지스터를 통해 흐르도록 제어하기 위한 제5 트랜지스터; 및 전류가 상기 제5 트랜지스터를 통해 흐르도록 제어하기 위해 상기 제3 트랜지스터에 직렬로 접속된 제6 트랜지스터를 포함하는 것을 특징으로 하는 FM 복조 회로.
제9항에 있어서, 상기 전계 강도 검출 회로는 상기 입력 신호의 레벨에 반비례하여 증가하는 전압을 출력하며, 상기 제어 전류원 회로는 그 입력에서 선정된 기준 전압을 수신하는 제1 트랜지스터 및 제2 트랜지스터를 포함하는 차동 증폭기; 선정된 제어 전류를 출력하기 위한 OTA 기준 전류원; 상기 OTA 기준 전류원의 출력 전류를 분류하기 위한 제3 트랜지스터; 전류가 상기 제3 트랜지스터를 통해 흐르도록 제어하기 위한 제4 트랜지스터; 전류가 상기 제4 트랜지스터를 통해 흐르도록 제어하기 위한 제5 트랜지스터; 및 전류가 상기 제5 트랜지스터를 통해 흐르도록 제어하기 위해 상기 제3 트랜지스터에 직렬로 접속된 제6 트랜지스터를 포함하는 것을 특징으로 하는 FM 복조 회로.
제10항에 있어서, 상기 전계 강도 검출 회로는 상기 입력 신호의 레벨에 반비례하여 증가하는 전압을 출력하며, 상기 제어 전류원 회로는 그 입력에서 선정된 기준 전압을 수신하는 제1 트랜지스터 및 제2 트랜지스터를 포함하는 차동 증폭기; 선정된 제어 전류를 출력하기 위한 OTA 기준 전류원; 상기 OTA 기준 전류원의 출력 전류를 분류하기 위한 제3 트랜지스터; 전류가 상기 제3 트랜지스터를 통해 흐르도록 제어하기 위한 제4 트랜지스터; 전류가 상기 제4 트랜지스터를 통해 흐르도록 제어하기 위한 제5 트랜지스터; 및 전류가 상기 제5 트랜지스터를 통해 흐르도록 제어하기 위해 상기 제3 트랜지스터에 직렬로 접속된 제6 트랜지스터를 포함하는 것을 특징으로 하는 FM 복조 회로.
제11항에 있어서, 상기 전계 강도 검출 회로는 상기 입력 신호의 레벨에 반비례하여 증가하는 전압을 출력하며, 상기 제어 전류원 회로는 그 입력에서 선정된 기준 전압을 수신하는 제1 트랜지스터 및 제2 트랜지스터를 포함하는 차동 증폭기; 선정된 제어 전류를 출력하기 위한 OTA 기준 전류원; 상기 OTA 기준 전류원의 출력 전류를 분류하기 위한 제3 트랜지스터; 전류가 상기 제3 트랜지스터를 통해 흐르도록 제어하기 위한 제4 트랜지스터; 전류가 상기 제4 트랜지스터를 통해 흐르도록 제어하기 위한 제5 트랜지스터; 및 전류가 상기 제5 트랜지스터를 통해 흐르도록 제어하기 위해 상기 제3 트랜지스터에 직렬로 접속된 제6 트랜지스터를 포함하는 것을 특징으로 하는 FM 복조 회로.