JP4215803B2 - 読出しとベリファイの均一なしきい値を有するメモリ - Google Patents

Description

本発明は、一般にメモリ装置に関し、特に、フラッシュメモリ装置における読み出しとベリファイのしきい値に関する。

フラッシュメモリは、電子応用技術の拡張のために、不揮発性メモリの一般的な製品として発展してきている。一般的なフラッシュメモリ装置は、高記憶密度、高信頼性、低消費電力を可能にする単一トランジスタメモリセル使用する。フラッシュメモリは、一般に、携帯型コンピュータ、ＰＤＡｓ（ｐｅｒｓｏｎａｌ ｄｉｇｉｔａｌ ａｓｓｉｓｔａｎｔｓ：携帯型情報端末）、デジタルカメラ、携帯電話に使われている。通常、ＢＩＯＳ（ｂａｓｉｃ ｉｎｐｕｔ／ｏｕｔｐｕｔ ｓｙｓｔｅｍ）やその他のファームウェアのプログラムコードやシステムデータがフラッシュメモリに格納される。多くの電子機器は、単一のフラッシュメモリ装置を考慮して設計されている。

ＮＡＮＤ型フラッシュメモリ装置は、比較的に低コストで高記憶密度が実現できることから普及してきている。ＮＡＮＤ型の構造は、１つのビット線に８、１６又は３２のメモリセルが接続されている。従来の代表的なＮＡＮＤ型フラッシュメモリの概略図を図１に示す。

図１に示すように、ＮＡＮＤ型フラッシュメモリアレイは、連続する列１０４、１０５にフローティングゲートセルのアレイが配列されて構成されている。各フローティングゲートセルは、連続する列１０４、１０５において、ドレインがソースに接続されている。連続する列１０４、１０５を多重に橋渡すように接続されたワード線（ＷＬ０〜ＷＬ３１）は、各フローティングゲートセルの動作を制御するために、それぞれの制御ゲートに接続されている。

動作中において、ワード線（ＷＬ０〜ＷＬ３１）は、連続する列１０４、１０５における特定のフローティングゲートメモリセルを選択して、特定のフローティングゲートメモリセルに書き込みあるいは特定のフローティングゲートメモリセルから読み出しを行い、連続する列１０４、１０５における残りのフローティングゲートメモリセルをパススルーモードにする。フローティングゲートメモリセルが接続された各列１０４、１０５は、ソース選択ゲート１１６、１１７によってソース線１０６に接続され、ドレイン選択ゲート１１２、１１３によって対応するビット線（ＢＬ１〜ＢＬＮ）に接続されている。ソース選択ゲート１１６、１１７は、これらの制御ゲートに接続されたソース選択ゲート制御線ＳＧ（Ｓ）によって制御される。ドレイン選択ゲート１１２、１１３は、これらの制御ゲートに接続されたドレイン選択ゲート制御線ＳＧ（Ｄ）によって制御される。

図１からもわかるように、１つのメモリセルを読み出すために、連続する列１０４、１０５における他のメモリセルに対して電流を流す必要がある。従って、前記残ったセルは、ドレイン接点あるいはソース接点のいずれかにおいて、連続する列での寄生抵抗となる。列１０４の下部におけるセル１２３は、アレイグランド（ａｒｒａｙ ｇｒｏｕｎｄ）に最も近いため、ドレインラインにおいて３１の電圧降下があり、ソースラインにおいて１つの電圧降下がある。列１０４の上部におけるセル１２０は、ソースラインにおいて３１の電圧降下があり、ドレインラインにおいて１つの電圧降下がある。

様々なトランジスタ（例えばメモリセル）の電流が、動作モードに応じて、トランジスタのゲート・ソース間電圧Ｖｇｓとドレイン・ソース間電圧Ｖｄｓによって決められることは、当業者においてよく知られている。飽和モードにおいて、セルの電流は、主にゲート・ソース間電圧Ｖｇｓで変化し、ドレイン・ソース間電圧Ｖｄｓには関係しない。トランジスタの電流は、ゲート・ソース間電圧Ｖｇｓの２乗で変化する。線形モードにおいて、セルを流れる電流は、ドレイン・ソース間電圧Ｖｄｓによって変化する。

特定のセルが、最も高いゲインを得るために飽和モードで動作すると仮定したとき、連続したセル群１０４の下部におけるセル１２３は、ゲート・ソース間電圧Ｖｇｓにおいて電圧降下を受けない。連続したセル群１０４の上部におけるセル１２０は、ソース電圧において３１回の電圧降下を受ける。セルの電流は（Ｖｇｓ−Ｖｔ）²に関係するため、ソース電圧の差は、セル電流の変化に２乗の影響をもたらし、Ｖｔ（すなわち、しきい値電圧）においても同様である。つまり、このことは、上部のセル１２０が多くの消去パルスを指示するため、下部のセル１２３が過消去されるという結果をもたらす。

一般的なフラッシュメモリは、１ビット／セルで使用する。各セルは、特定のしきい値、すなわち、Ｖｔレベルに設定される。各セルにおいて、２つの設定可能な電圧レベルが存在する。これら２つのレベルは、フローティングゲートにプログラムされたあるいはストアされた電荷の量によって制御される。フローティングゲートにおける電荷の量が所定レベルを超えると、セルは、異なった状態（例えばプログラム状態又は消去状態）になったと考えられる。

最近、フラッシュメモリの記憶密度を大幅に向上させるために、マルチレベルセルが導入されている。この技術は、トランジスタのフローティングゲートに対して異なったレベルで充電することによって、１つのメモリセル当たりに多重ビットの記憶を可能にする。セルにストアされる１つの特定の電圧範囲に１つのビットパターンを割り当てることによって、旧来のフラッシュメモリにおけるアナログ的な性質を向上させたものとなる。この技術は、１つのセルに対して２以上のビットの記憶を実現する。

例えば、セルは、各範囲当たり、２００ｍＶの４つの異なった電圧範囲が割り当てられる。通常、各レンジ間には、０．２Ｖ〜０．４Ｖのデッドスペース又はガードバンドがある。セルにストアされる電圧が第１の範囲にある場合、セルは００をストアする。前記電圧が第２の範囲にある場合、セルは０１をストアする。これは、セルに使用される範囲の数だけ続く。

デバイス上のマルチレベルセルの電圧の正確さは、通常の２状態セルから大幅に向上させる必要があると考えられる。セルに割り当てられる複数のしきい値は、セル電流において均一であると同様に、複数のセルにおいてそれらのしきい値とＶｔの分配が均一であることが必要である。上述した理由、並びに当業者がこの明細書を読んで理解することによって明らかになる後述するその他の理由によって、フラッシュメモリの技術において、均一なしきい値電圧とＶｔの分配を有することが必要であることが理解されよう。

上述した問題である均一なしきい値の分配とその他の問題は、本発明によって取り上げられ、後述する明細書を読んで検討することによって理解され得る。

各種実施の形態は、改善された読出しと消去ベリファイのしきい値の均一化を行うフラッシュメモリに関する。均一化を改善する方法は、直列に接続された複数のセルのうち、最初にアクセスされるセルの位置を決めることである。この位置は、フラッシュメモリ装置の接地電位を基準として決定される。第１ワード線の電圧レベルは、最初にアクセスされるセルの位置に応じて調整される。第１ワード線の信号は、最初にアクセスされるセルに結合される。

本発明の他の実施の形態は、各セルの基準測定値を生成する。そして、特定のセルの値を設定するために、アクセスしたセルの測定値が新しい基準測定値と比較される。

本発明のさらに他の実施の形態は、各種変形例の方法や装置を含む。

本発明に係るフラッシュメモリ装置の実施形態は、読出しと消去ベリファイのために、セルのしきい値分布の均一化を向上させる。これは、各ビット線における連続するセル群でのセルの位置に応じた基準電圧／電流あるいはワード線電圧に基づいて実行される。

以下に示す本発明の詳細な記述において、添付図面は、本発明に係る特定の実施形態の一部を図示したものである。図面において、いくつかの図にわたってほぼ同じ部材については同様の参照符号を付した。これらの実施形態は、当業者が十分に実施できる程度に記述してある。他の実施形態は、本発明の要旨に逸脱しない範囲で、使用形態上、構造上、論理的、電気的な変更が可能である。従って、以下の詳細な記述は本発明を限定するものではなく、添付された特許請求の範囲とその均等物によって特徴づけられるものである。

図２は、本発明に係る一実施形態のメモリ装置２００の機能ブロック図を示し、該メモリ装置２００は制御回路２１０に接続されている。制御回路２１０は、例えばマイクロプロセッサ、プロセッサ又はその他の制御回路構成である。メモリ装置２００と制御回路２１０は、電子システム２２０の一部を構成する。メモリ装置２００は、本発明の理解を助けるために、メモリの特徴部分を中心に簡略化して示してある。

メモリ装置は、メモリセルのアレイ２３０を有する。メモリセルは、不揮発性メモリセルであり、メモリアレイ２３０は、行と列に沿って配列されている。

アドレスバッファ回路２４０は、アドレス入力端子Ａ０−Ａｘ２４２を通じてラッチアドレス信号を受け取るために設置されている。アドレス信号は、メモリアレイ２３０をアクセスするために、行デコーダ２４４と列デコーダ２４６によって受け取られ、デコードされる。上記のことから、アドレス入力端子の数がメモリセルの記憶容量やアーキテクチャに依存することが当業者によって理解されるであろう。すなわち、アドレスの数は、メモリセルの数の増加とバンクとブロックの数の増加で増加する。

メモリ装置２００は、センス／ラッチ回路２５０がメモリアレイの列における電圧の変化あるいは電流の変化を感知することによって、メモリアレイ２３０内のデータを読む。一実施形態において、センス／ラッチ回路２５０は、メモリアレイ２３０からの１行分のデータを読み出し及びラッチするように接続されている。データ入力及び出力バッファ回路２６０は、コントローラ２１０に対して複数のデータ端子２６０を通じての双方向通信を行う。書込み回路２５５は、メモリアレイにデータを書き込むために設置されている。

制御回路２７０は、プロセッサ２１０から制御端子２７２を通じて供給された信号をデコードする。これらの信号は、メモリアレイ２３０の操作（データの読出し、データの書込み、消去の操作を含む）を制御するために使用される。一実施形態において、制御回路２７０は、本発明の方法を実行する。

チップ選択生成回路２２５は、メモリ装置２００のために、チップ選択信号を生成する。この回路２２５は、アドレス端子２４２で特定されるアドレスに対応した適切なチップ選択信号を生成するためにコントローラからのアドレス端子２４２を使用する。

図２に示すフラッシュメモリ装置は、該メモリの特徴の基本的な理解を容易にするために簡略化したものである。フラッシュメモリの内部回路と機能のより詳細な事項は当業者に知られている。

図３は、本発明に係る読出しと消去ベリファイの均一化を改善する方法の一実施形態のフローチャートを示す。一実施形態において、この方法は、フラッシュメモリ装置のコントローラによって実行され、命令は、装置の揮発性メモリ領域又は不揮発性メモリ領域にストアされる。

要求されたメモリセルは、その状態を設定するために、読出し又はベリファイを行う（３０１）。技術的によく知られているように、セルの読出しは、Ｘ及びＹデコーダにセルアドレスを書き込むことによって行われる。デコーダは、特定したセルに適したワード線信号とビット線信号を生成する。センスアンプは、一実施形態に従って、セルによって生成された電圧又は電流を割り出すためにセルを読み出すように接続されている。ベリファイは、実質的には、同じ処理であるが、セルに対する消去操作が成功したかあるいは失敗したかを決定するために実行される。読出しとベリファイの操作は、当業者においてよく知られているため、さらなる説明は省略する。

その後、連続したセル群における当該セルの他のセルとの位置関係が決定される（３０３）。これは、不揮発性メモリに格納され、アドレスとセル位置に対応した内容（例えば、当該セルとグランド間における電圧降下の回数）とがリスト形式で配列された参照テーブルによって行われる。その後、この情報は、特定のセルの基準電圧／電流を決定するために使用される（３０４）。

特定のセルの基準電圧／電流情報は、１つのビット線において連続するセル群のうちの配置位置に対応して異なるはずである。この考えは、すでに詳細に説明した。一実施形態において、上述の異なった基準電圧／電流は、メモリ装置を製造する前の実験で決定され、前記参照テーブルとして不揮発性メモリに格納される。この実施形態において、基準電圧／電流は、セルの指定とほぼ同時にアクセスされる。変形例では、センスアンプとメモリアレイ内の専用の回路を使用して、それぞれアクセスされたセルのための基準電圧／電流を直接生成する。

マルチレベルセルを扱う変形例においては、連続するセル群におけるそれぞれのセルの位置に対応した各セルのマルチ基準電圧／電流を生成する。マルチレベルセルは、格納されたビットパターンを設定するために多重のしきい値を必要とするから、本発明に係る各しきい値はセルの位置に応じて更新される。さらに他の実施形態においては、各特定のセルのためのオフセットが生成され、マルチレベルセルの操作のための必要な異なったしきい値を生成するために使用される。

一度、特定のセルのための基準電圧／電流が設定されると（３０４）、該セルについて測定された電圧／電流は、セルの状態を設定するために、基準電圧／電流と比較される（３０５）。測定された電圧／電流がセルの複数のレンジのうちの１つのレンジ内にある場合は（３０７）、測定された電圧／電流をそのセルの値を示すものとして存続させる。測定された電圧／電流が設定された複数のレンジのうちの１つのレンジ内にない場合は、そのセルは、消去された状態となる（３１１）。

図４は、読出しと消去ベリファイの均一化を改善する本発明に係るメモリ装置の変形例のブロック図を示す。この変形例は、連続するセル群における当該セルの位置を補償するためにワード線に印加される電圧を切り換える。

例えば、連続するセル群のうち、下部のセルに対する読出し期間の４．５Ｖの電圧は、連続する各セルごとにより高い電圧に変換され、連続するセル群の上部にある端のセルは、最も高い電圧とされる。各セルごとのより高い電圧の値は、セル群の上部から下部間のセルの個数に応じて変化する。セルの個数が大量である場合、連続するセル群における電圧降下も大きくなるため、上部のセルには大きな電圧が必要となる。

この実施形態において、上部セルに対するソース電圧が上昇すれば、ゲート電圧も上昇する。ゲート・ソース間電圧Ｖｇｓは一定を維持する。上部セルのＶｔとＶｇｓが一致し、消去パルスが供給されることによって、全てのセルは一様に消去され、読出しと消去ベリファイのために同じ電流が流される。ゲートの電圧は、内部で生成された制御電圧である。

図４に示すように、メモリアレイ４０１は、一般的なＮＡＮＤ構成のメモリセルアレイを有する。列デコーダ４０３は、アドレス入力に応じたビット線信号を生成する。ビット線信号は、メモリアレイ４０１に供給される。ビット線信号を生成する列デコーダ４０３の操作は、当業者においてよく知られているため、ここではその説明を省略する。

行デコーダ４０５は、アドレス入力に応じたワード線信号を生成する。ワード線信号を生成する行デコーダ４０５の操作は、当業者においてよく知られているため、ここではその説明を省略する。公称電圧レベルのワード線信号は、電圧生成回路４１０に供給される。電圧生成回路４１０は、連続するセル群での各セルの配置位置に対応した各セルに適した電圧の生成を行う。ワード線信号の公称電圧レベルは、フラッシュメモリ装置の実施形態に依存する。１つの実施形態において、公称ワード線電圧は４．５０Ｖである。しかし、本発明は、１つの公称ワード線電圧レベルに限定されるものではない。

操作において、電圧生成回路４１０が行デコーダ４０５からのワード線信号、グランドに最も近いセルでの読出し又はベリファイを示すワード線信号を受け取ると、電圧生成回路４１０は、メモリアレイ４０１に入力された特定のワード線に供給される電圧を上昇させない。電圧生成回路４１０が、グランドに最も近いセルの次の上部セルでの読出し又はベリファイを示すワード線信号を受け取ると、電圧生成回路４１０は、メモリアレイ４０１へのワード線電圧をさらに０．０１Ｖ高くする。同様に、グランドから最も近いセルからの間隔が増加するセルでの読出し又はベリファイを示すワード線信号が受け取られると、ワード線電圧は、各セルごとに０．０１Ｖ高くする。

上述したように、ワード線電圧が増加される電圧レベルは、各種実施形態ごとに異なる。本発明は、セル毎に増加させる１つの電圧レベルに限定されるものではない。

１つの実施形態において、電圧生成回路４１０は、受け取られた特定のワード線信号に応じて、電圧分割回路によって、分割される大きな基準電圧を有する。他の実施形態において、デジタル−アナログ変換器は、入力されたワード線信号を受け取られたアドレスに基づいてアナログ電圧に変換する。本発明は、メモリアレイ４０１に対するメモリライン電圧を生成するための１つの方法に限定されるものではない。

図５は、本発明の図４の実施形態に係る方法のフローチャートを示す。この実施形態において、列デコーダは、ビット線信号を生成し（５０１）、行デコーダは、ワード線信号を生成する（５０３）。電圧生成回路は、行デコーダからのワード線信号を受け取り、連続するセル群での要求されたセルの配置位置に対応した前記要求されたセルに供給すべき適した電圧を生成する。

本発明に係るフラッシュメモリ装置の実施形態は、読出しと消去ベリファイのために、セルのしきい値分布の均一化を向上させる。これは、各ビット線における連続するセル群でのセルの位置に応じた基準電圧／電流あるいはワード線電圧に基づいて実行される。

上述の説明では、フラッシュメモリ装置として、ＮＡＮＤ型のフラッシュメモリ装置を例としたが、本発明は、フラッシュメモリの１つのタイプに限定されるものではない。フラッシュメモリ装置の他のタイプとして、ＮＯＲ型のフラッシュメモリ装置やシンクロナスフラッシュメモリ装置が挙げられる。

ここでは、特定の実施形態を図示し、説明したが、特定の実施形態に代わって、同様の目的を実現させるために様々な変更が予測され得ることは当業者において理解されるであろう。本発明の多数の適用例は、当業者において明確に理解され得るであろう。従って、この出願は、数々の適用例や変形例を包含することを意図されている。本発明が、後述する特許請求の範囲とその均等物によってのみ限定されることは明らかである。

図１は、従来例に係る代表的なフラッシュメモリの概略を示す図である。 図２は、本発明に係るメモリシステムの一実施形態を示すブロック図である。 図３は、本発明に係る読出しと消去ベリファイの均一化を改善する方法の一実施形態のフローチャートを示す。 図４は、読出しと消去ベリファイの均一化を改善する本発明に係るメモリ装置の変形例を示すブロック図である。 図５は、図４の実施形態に係る読出しと消去ベリファイの均一化を改善する方法の一実施形態を示すフローチャートである。

Claims (5)

1. メモリ装置における読出しと消去ベリファイのしきい値の均一化を向上する方法において、
   連続構成内の複数のセルにおける各基準電圧／電流を決定するための情報が前記複数のセルの位置に対応して配列された参照テーブルを使用し、
   前記複数のセルのうち、要求のあった特定のセルの位置を、前記メモリ装置での接地電位を基準にして設定する第１ステップと、
   要求のあった前記特定のセルを読み出す第２ステップと、
   前記参照テーブルにアクセスし、前記特定のセルの位置に対応する基準電圧／電流を決定するための情報に基づいて、前記特定のセルの基準電圧／電流を設定する第３ステップと、
   前記特定のセルの測定電圧／電流と、設定した前記基準電圧／電流とを比較して、前記特定のセルの状態を設定する第４ステップとを有することを特徴とする方法。
2. 請求項１記載の方法において、
   前記特定のセルの位置を設定する前記第１ステップは、前記メモリ装置に入力されるアドレスをデコードするステップを有し、
   前記参照テーブルに配列される前記各基準電圧／電流を決定するための情報は、各セルの位置に対応するアドレスと、各セルとグランドとの間における電圧降下の回数であることを特徴とする方法。
3. 請求項１又は２記載の方法において、
   前記メモリ装置は、ＮＡＮＤ構造を有することを特徴とする方法。
4. 請求項１〜３のいずれか１項に記載の方法において、
   前記複数のセルの連続構成は、前記連続構成の一端部にビット線で接続され、前記連続構成の他端部に接地電位に接続されていることを特徴とする方法。
5. 連続構成に互いに結合された複数のメモリセルを有し、前記連続構成の第１端部がビット線に結合され、前記連続構成の第２端部が接地電位に結合されたメモリアレイと、
   前記メモリアレイに対して読出しと消去ベリファイの均一化を改善する方法を実行する制御回路とを有するメモリ装置において、
   前記制御回路は、
   連続構成内の複数のセルにおける各基準電圧／電流を決定するための情報が前記複数のセルの位置に対応して配列された参照テーブルと、
   前記複数のセルのうち、要求のあった特定のセルの位置を、接地電位を基準にして設定する第１手段と、
   要求のあった前記特定のセルを読み出す第２手段と、
   前記参照テーブルにアクセスし、前記特定のセルの位置に対応する基準電圧／電流を決定するための情報に基づいて、前記特定のセルの基準電圧／電流を設定する第３手段と、
   前記特定のセルの測定電圧／電流と、設定した前記基準電圧／電流とを比較して、前記特定のセルの状態を設定する第４手段とを有することを特徴とするメモリ装置。

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