CN1806295A - 具有一致读取和验证阈值的存储器 - Google Patents

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CN1806295A CNA2004800163183A CN200480016318A CN1806295A CN 1806295 A CN1806295 A CN 1806295A CN A2004800163183 A CNA2004800163183 A CN A2004800163183A CN 200480016318 A CN200480016318 A CN 200480016318A CN 1806295 A CN1806295 A CN 1806295A
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Abstract

闪存存储器设备中的多个单元在串联配置中被耦合在一起，如在NAND闪存存储器中。引用闪存存储器设备中的接地电势，确定第一访问单元的位置。第一字线信号被耦合到第一访问单元。响应在其串联单元中的第一访问单元的位置，调节第一字线信号电压电平。

Description

具有一致读取和验证阈值的存储器
技术领域
本发明通常涉及存储器设备，特别地，本发明涉及在闪存存储器设备中的读取和验证阈值。
背景技术
闪存存储器已经发展成用于大范围电子应用的非易失性存储器的普及来源。闪存存储器通常使用允许高存储密度、高可靠性、低能耗的单晶体管存储单元。闪存存储器的普通使用包括便携式计算机、个人数字助理(PDA)、数码相机、便携式电话。程序代码、诸如基础输入/输出系统(BIOS)的系统数据、以及其它固件(firmware)都可典型地存储在闪存存储器设备中。大多数电子设备都被设计具有单个闪存存储器设备。
NAND体系闪存存储器设备由于其高存储密度在相对较低的成本下成为可能，变得越来越普及。NAND体系结构将8、16或者32存储单元串联在单个的比特线上。典型现有技术NAND体系结构闪存存储器的简化图表如图1所示。
在图1中，NAND闪存阵列包括有排列成串线104、105的浮置门单元101。每个浮置门单元的漏极被耦合到在串联链104、105中的源极。横穿多个串联线104、105的字线(WL0-WL3)被耦合到每个浮置门单元的控制栅极，从而控制它们的操作。
在操作中，字线(WL0-WL3)在串联链104、105中选择要被写入或读取的浮置栅极存储单元，并且以穿行通过模式操作在每个串联链104、105中剩余的浮置门存储单元。浮置门存储单元的每个串联线104、105通过源极选择门116和117被耦合到源极线106，并且通过漏极选择门112、113被耦合到单个比特线(BL1-BLN)。源极选择门116、117由耦合到其控制栅极的源极选择门控制线SG(S)118所控制。漏极选择门112、113由漏极选择门控制线SG(D)114控制。
从图1可见，为了读取存储单元，电流必需流经串线104、105中的其它存储单元。因此，漏极或源极连接的其它单元就变成了串线中的寄生电阻。由于在串线104底部的单元与阵列地最接近，它经历到漏极线和源极线中的31压降。串线104顶部的单元120经历在源极线和漏极线中的31压降。
在本技术领域中众所周知，任何晶体管(即，存储单元)的电流取决于操作模式，由晶体管的Vgs和Vds所决定。在饱和模式下，单元的电流基本随着Vgs而变化，而非Vds的函数。晶体管的电流随着Vgs的平方变化。在线性模式下，经过单元的电流随着Vds而变化。
假设一个特定的单元在饱和模式下进行操作，以便获得最高增益，可知在单元串线104底部的单元123在其Vgs没有经历压降。串联线104顶部的单元120经历在源极电压31倍的压降。由于单元电流是(Vgs-Vt)2的函数，源极电压中的差异在在单元的电路变化中得到平方体现。Vt(即，阈值电压)也是一样的。最终由于顶部单元120指令擦除脉冲实行多次，底部单元123被过量擦除。
典型的闪存存储器使用每单元单比特(bit-per-cell)。每个单元具有特定阈值电压或Vt电平的特征。在每个单元内部，存在两个可能的电压电平。这两个电平由编程或存储在浮置栅极上的电荷量所控制；如果在浮置栅极上的电荷量超过一定的参考电平，则可认为该单元处在不同的状态(即，编程或擦除)。
多电平单元最近被引入，以大幅增加闪存存储器设备的密度。该技术通过将晶体管浮置栅极充以不同电平的电荷来使能每存储单元多比特的存储。该技术通过将比特格式分配给存储在该单元上的特定电压范围，来利用传统闪存单元的模拟特性。该技术允许每单元两个或多比特的存储，这取决于分配给该单元的电压范围的量。
例如，一个单元可被分配每个范围200mV的四个不同的电压范围。在每个范围之间都有0.2到0.4V的静区或防护频带。如果存储在该单元上的电压在第一电压之内，则该单元存储00。如果电压在第二范围之内，则该电压存储01。当多个范围用于该单元时依次类推。
感应到在装置上多电平单元中的电压的精度可从两个普通状态单元大幅增加。分配给单元的多个阈值要求该单元在阈值和Vt分布方面更加一致、以及单元电流方面更加一致。
通过阅读和理解本描述，以上所陈述的原因，以及以下陈述的其它原因对本领域一般人员将会很明显，在闪存存储器的领域有必要具有一致的阈值电压和Vt分布。
发明内容
上述一致阈值分布的问题和其它问题是本发明所专注的，并且通过阅读和研究下述描述将会得到理解。
各种实施例与具有改进的读取和擦除验证阈值一致性的闪存存储器有关。改进一致性的方法包括：在串联配置中确定多个单元的第一访问单元的地址。参照闪存存储器设备中的接地电势来确定该位置。响应第一访问单元的地址来调节第一字线信号的电压电平。第一字线信号被耦合到该第一访问的单元。
本发明的另一实施例生成每个单元的参考测量。访问单元的测量值与其新的参考测量相比较，以确定该特定单元的值。
本发明的更多实施例包括各种范围的方法和装置。
附图说明
图1示出典型现有技术闪存存储器阵列的简化图表；
图2示出本发明的存储系统一实施例的框图；
图3示出用于改进读取和擦除验证一致性的本发明一方法实施例的流程图；
图4示出改进读取和擦除验证一致性的本发明存储设备的又一实施例的框图；
图5示出根据图4的实施例、用于改进读取和擦除验证一致性的一方法实施例的流程图；
具体实施方式
在本发明下述详细描述中，对作为其部分的附图做出引用，并且在其中以图示的方式示出了可实现本发明的特定实施例。在附图中，贯穿全图，类似的标号描述基本类似的组件。对这些实施例将以充足的细节进行描述，以便使能本领域一般技术人员可实施该发明。其它实施例可以被利用，并且可在不脱离本发明范围之内做出结构、逻辑、电气上的变化。因此，下面的详细描述并非旨在限制意义上的，并且本发明的范围仅通过所附权利要求及其等效体来定义。
图2示出本发明实施例的、被耦合到控制器电路210的存储设备200的功能性框图。控制器电路210可以是微型处理器、处理器或者其它类型的控制性电路。存储设备200和控制器210形成电子系统220的部分。存储设备200已被简化，关注存储的特征，从而对理解本发明有帮助。
存储设备包括存储单元阵列230。存储单元是非易失性浮置门存储单元，并且该存储阵列230被排列成行和列的簇(bank)。
地址缓冲器电路240被提供给在地址输入连接A0-Ax242上的锁存地址信号。地址信号通过行解码器242和列解码器246接收并解码，以访问存储阵列230。对本领域一般技术人员可以理解，得益于本描述，地址输入连接的数量取决于存储阵列230的密度和结构。即，地址数量的增加伴随着存储单元计数的增加以及簇和块计数的增加。
存储设备200通过使用传感/锁存电路250来感应在存储阵列列中的电压或电流变化以读取存储阵列230中的数据。在一实施例中，传感/锁存电路被耦合以读取和锁存来自存储阵列230中的数据行。数据输入和输出缓冲器电流260被包括，用于在连通控制器210的多个数据连接262来实现双向数据通信。写入电路255对存储阵列提供写入数据。
控制电路270将来自处理器210的控制连接272上提供的信号进行解码。这些信号用作控制存储阵列230上的操作，包括数据读取、数据写入、以及擦除操作。在一实施例中，控制电路270执行本发明的方法。
芯片选择生成电路225生成用于存储设备200的芯片选择信号。该电路225使用来自控制器210的地址连接242，取决于在地址连接242上呈现的地址来生成生成合适的芯片选择信号。
如图2所示的闪存存储器已被简化，以便于对该存储特征的基本理解。闪存存储器的内部电路和功能对于本领域一般人员是已知的。
图3示出用于改进读取和擦除验证一致性的本发明一方法实施例的流程图。该方法可由闪存存储设备控制器来执行，并且在一实施例中，指令被存储在该设备的易失性或非易失性存储区域中。
预期存储单元被读取和验证以确定其状态301。在该领域众所周知，通过将单元地址写入X和Y解码器中来执行对单元的读取。解码器对该单元生成合适的字线和比特线信号。然后耦合到该单元的传感放大器被读取以确定由该单元生成的电压或电流(取决于实施例)。验证基本上是相同的过程，但是被执行以确定该单元的擦除操作是成功还是失败了。读取和验证操作在该领域众所周知，并且不再讨论。
然后在303确定在一系列单元中与其它单元相关的单元定位。这可能由存储在非易失性存储器的、列出地址和其相应的单元定位(即，在其和接地之间有多少压降)的查找表格来完成。然后该信息被用作确定该特定单元的参考电压/电流304。
特定单元的参考电压/电流信息是不同的，取决于它在单比特线中一系列单元所处的位置。在前面已经详细讨论过该概念。在一实施例中，不同的参考电压/电流由生产存储设备之前的经验所确定，并且连同查找表格一起被存储在非易失性存储器中。在该实施例中，该参考电压/电流基本上在该单元被确定位置的同时被访问。另一实施例对在传感放大器和存储阵列中使用额外电路的每个访问单元动态地生成参考电压/电流。
在使用多个单元的另一实施例中，响应在一系列单元中的单元的位置，可对每个单元生成多个参考电压/电流。由于多个单元需要多个阈值以确定存储的比特格式，因此响应单元的位置，本发明的每个阈值都应被更新。在又一实施例中，每个特定单元的偏置可被生成，并且用作生成多电平单元操作所需的不同阈值。
一旦特定单元的电压/电流参照被确定304，该单元的测量代电压/电流与该参照相比以确定该单元的状态305。如果测量电压/电流在单元的范围之一内307，测量电压/电流所处的范围指令该单元的存储值309。如果测量值不在预定范围之一内307，则该单元在被擦除状态311。
图4示出改进读取和擦除验证一致性的本发明存储设备的又一实施例的框图。该实施例改变施加在每个字线上的电压，从而补偿在一系列单元中的单元定位。
例如，在读取一系列单元的底部单元期间，该系列中的每个单元的4.5V电压将转换成更高的电压。单元越靠近该系列顶部，电压就越大。每个单元的更高电压随着在顶部和底部单元之间的单元数量而变化。由于在该系列中有大量压降，在该系列中的大量单元要求对顶部单元有更大的电压。
在该实施例中，由于顶部单元上的源极电压上升，所以其栅极电压也上升。Vgs保持常量。顶部单元的Vt和Vgs相匹配，并且，对于给定的擦除脉冲，则所有的单元被一律擦除，并且表现为具有用于读取和擦除验证的相同电流。栅极电压是内部生成的控制电压。
参照图4，存储阵列401由存储单元的典型NAND体系结构阵列组成。列解码器403响应地址输入，生成比特线信号。比特线信号被应用到存储阵列401。列解码器403生成比特线信号的操作在本领域是众所周知的，并不再讨论。
行解码器405响应地址输入，生成字线信号。行解码器405生成比特线信号的操作在本领域是众所周知的，并不再讨论。在名义电压电平上的字线信号被应用到电压生成电路410。电压生成电路410用于取决于其在系列单元中的定位，来生成提供给每个单元的合适电压。字线信号的名义电压电平取决于闪存存储器设备的实施例。在一实施例中，名义字线电压是4.50V。但是本发明不限于任何的名义字线电压电平。
在操作中，当电压生成电路410从行解码器405接收了指令与接地最近的单元要被读取或验证的字线信号时，电压生成器410不会增加应用到存储阵列401的特定字线输入的电压。如果电压生成电路410接收了指令与接地最近的单元的上一个要被读取或验证的字线信号时，电压生成器410将存储阵列401的字线输入电压增加0.01V。类似地，当字线信号被接收，指令与最靠近接地的单元的距离在增加中而读取和验证时，每个单元的字线电压增加0.01V。
如上所述，字线电压被增加的电压电平与另一实施例不同。本发明不限于任何一种电压增加每单元。
在一实施例中，电压生成器电路410取决于所接收到的特定字线信号，由被电压分压器电路所分压的更大参考电压组成。在另一实施例中，数模转换器基于所接收到的地址，将输入字线信号转换成模拟电压。本发明不限于对存储阵列401生成存储线电压的任何方法。
图5示出根据图4的实施例的本发明方法的流程图。在该实施例中，列解码器生成比特线信号501，以及行解码器生成字线信号503。电压生成器电路从行解码器接收字线信号，并响应单元在系列单元中的定位，生成提供给预期单元的合适电压505。
结论
本发明的闪存存储设备的实施例提高了用于读取和擦除验证的单元阈值分布的一致性。这通过基于在每根比特线上的系列单元中的单元定位上的参考电压/电流或字线电压来完成。
虽然上述描述的闪存存储设备引用NAND型闪存存储器设备，但本发明不限于任何类型的闪存存储器设备。其它类型的闪存存储器设备包括NOR型闪存存储器设备和同步闪存存储器设备。
虽然在此图示和描述了特定的实施例，但本领域的一般技术人员可以理解，以达到相同目的而任何推测出的安排都可由所示的特定实施例替代。本发明的许多修改对本领域一般技术人员来说是很明显的。相应的，该申请旨在涵盖任何修改和变化。显然本发明仅限于如下所附权利要求和其等效体。

Claims (27)

1.一种在闪存存储器设备中用于提高读取和擦除验证阈值一致性的方法，所述方法包括：
参照闪存存储器设备中的接地电势，在串联配置中确定多个单元中第一访问单元的位置；以及
响应所述第一访问单元的所述位置，调节耦合到所述第一访问单元的第一字线信号的电压电平。
2.如权利要求1所述的方法，还包括：生成给第二访问单元的第二字线电压，从而当所述第二访问单元的位置比所述第一访问单元的位置到串联配置中的接地电势要远时，所述第二字线电压大于所述第一字线电压。
3.如权利要求1所述的方法，还包括：生成给第二访问单元的第二字线电压，从而当所述第二访问单元的位置比所述第一访问单元的位置到串联配置中的接地电势要近时，所述第二字线电压小于所述第一字线电压。
4.如权利要求1所述的方法，其特征在于，所述闪存存储器设备由NAND体系结构所组成。
5.如权利要求1所述的方法，其特征在于，确定所述第一访问单元的位置包括对输入到所述闪存存储器设备中的地址进行解码。
6.如权利要求1所述的方法，其特征在于，所述多个单元的串联配置在所述串联配置的一端耦合到比特线，在所述串联配置的另一端耦合到所述接地电势。
7.如权利要求1所述的方法，其特征在于，调节所述第一字线电压包括：
对输入地址进行解码，以生成具有标称电压电平的所述第一字线信号；以及
响应所述第一访问单元的位置，补偿所述标称电压电平。
8.如权利要求7所述的方法，其特征在于，补偿所述标称电压电平包括：将具有所述标称电压电平的所述第一字线信号耦合到电阻分压器电压生成电路以补偿所述标称电压电平。
9.如权利要求7所述的方法，其特征在于，补偿所述标称电压电平包括：将具有所述标称电压电平的所述第一字线信号耦合到用作电压生成电路的模数转换器以补偿所述标称电压电平。
10.一种在NAND闪存存储器设备中用于提高读取和擦除验证阈值一致性的方法，所述方法包括：
参照闪存存储器设备中的接地电势，在串联配置的多个单元中确定第一访问单元的位置；以及
响应于地址输入，生成具有第一电压电平的字线信号；以及
响应于所述第一访问单元的位置，补偿所述第一电压电平。
11.如权利要求10所述的方法，其特征在于，补偿所述第一电压电平包括：响应到所述接地电势离所述第一访问单元的位置更远，增加所述第一电压电平。
12.如权利要求10所述的方法，其特征在于，补偿所述第一电压电平包括：响应到所述接地电势离所述第一访问单元的位置更近，调节所述第一电压电平。
13.一种闪存存储器设备包括：
存储器阵列，包括在串联配置中耦合在一起的多个存储器单元，所述串联配置的第一端耦合到比特线，所述串联配置的第二端耦合到接地电势基准；
列解码器，生成所述比特线；
行解码器，生成具有标称电压电平的字线；以及
电压生成电路，在所述行解码器和所述存储器阵列之间耦合，它响应由所述字线指示的所述第一存储器单元的位置来调节所述标称电压电平。
14.如权利要求13所述的设备，其特征在于，所述设备是NAND闪存存储器设备。
15.如权利要求13所述的设备，其特征在于，所述电压生成电路是电压分压器网络。
16.如权利要求13所述的设备，其特征在于，所述电压生成器电路是模数转换器，它使用由所述行解码器生成的多个字线来调节所述标称电压电平。
17.一种NAND闪存存储器设备包括：
存储器阵列，包括在多个串联配置中耦合在一起的多个存储器单元，每个串联配置的一端耦合到多条比特线的一条比特线，并且每个串联配置的另一端耦合到接地电势基准；
列解码器，耦合到生成多条比特线的存储器阵列；
行解码器，生成每个都具有标称电压电平的多条字线，第一字线能够访问第一串联配置中的第一单元；以及
电压生成电路，在所述行解码器和所述存储器阵列之间耦合，它响应所述第一单元在所述第一串联配置中的位置，在所述第一字线上生成预定电压电平。
18.一种在闪存存储器设备中用于提高读取和擦除验证阈值一致性的方法，所述方法包括：
读取串联配置中耦合在一起的多个单元中的第一单元；
参照所述闪存存储器设备中的接地电势，确定所述第一单元的位置；以及
响应所述位置来生成参考电流。
19.如权利要求18所述的方法，其特征在于，确定所述第一访问单元的所述位置包括对输入地址进行解码。
20.如权利要求18所述的方法，还包括：
将来自所述第一单元的测量电流与所述参考电流相比较；以及
响应所述比较，来确定所读取第一单元的值。
21.一种在闪存存储器设备中用于提高读取和擦除验证阈值一致性的方法，所述方法包括：
读取在串联配置中耦合在一起的多个单元中的第一单元；
参照所述闪存存储器设备中的接地电势，确定所述第一单元的位置；以及
响应所述位置来生成参考电压。
22.如权利要求18所述的方法，还包括：
将来自所述第一单元的测量电压与所述参考电压相比；以及
响应所述比较，来确定所读取第一单元的值。
23.一种在NAND闪存存储器设备中用于提高读取和擦除验证阈值一致性的方法，所述方法包括：
响应于地址，读取在串联配置中耦合在一起的多个单元的第一单元；
参照所述闪存存储器设备中的接地电势，对所述地址进行解码以确定所述第一单元的位置；
响应所述位置，来生成参考电流；以及
将所述参考电流与所述第一单元的测量电流相比较。
24.一种在NAND闪存存储器设备中用于提高读取和擦除验证阈值一致性的方法，所述方法包括：
响应于地址，读取在串联配置中耦合在一起的多个单元的第一单元；
参照所述闪存存储器设备中的接地电势，对所述地址进行解码以确定所述第一单元的位置；
响应所述位置，来生成参考电压；以及
将所述参考电压与所述第一单元的测量电压相比较。
25.一种闪存存储器设备包括：
存储器阵列，包括在多个串联配置中耦合在一起的多个单元；以及
基准生成器，基于在多个串联配置的每一个中各单元的位置，生成所述多个单元中的每一个的测量基准。
26.如权利要求25所述的设备，其特征在于，所述基准生成器包括多个存储器位置，这些位置存储指示所述多个单元中每一个的参考电流的表格。
27.如权利要求25所述的设备，其特征在于，所述基准生成器包括基准生成器电路。
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