KR20060008998A - 균일한 판독 및 검증 임계치를 가진 메모리 - Google Patents

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KR20060008998A
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Abstract

NAND 플래시 메모리에서와 같이 플래시 메모리 장치 내의 복수의 셀은 서로 직렬 구조로 결합된다. 제1 액세스된 셀의 위치가 플래시 메모리 장치 내의 접지 전위를 참조하여 결정된다. 제1 워드 라인 신호가 제1 액세스된 셀에 결합된다. 제1 워드 라인 신호 전압 레벨은 그의 직렬 셀들 내의 제1 액세스된 셀의 위치에 응답하여 조정된다.
NAND 플래시 메모리, 검증 임계치, 균일도, 전압 레벨 조정

Description

균일한 판독 및 검증 임계치를 가진 메모리{MEMORY WITH UNIFORM READ AND VERIFICATION THRESHOLD}
본 발명은 일반적으로 메모리 장치에 관한 것으로서, 구체적으로는 플래시 메모리 장치의 판독 및 검증 임계치에 관한 것이다.
플래시 메모리 장치는 광범위한 전자 응용을 위한 불휘발성 메모리의 일반적인 소스로 개발되어 왔다. 플래시 메모리 장치는 일반적으로 높은 메모리 밀도, 높은 신뢰성 및 낮은 전력 소모를 가능하게 하는 1 트랜지스터 메모리 셀을 사용한다. 플래시 메모리의 일반적인 이용은 휴대형 컴퓨터, 개인 휴대 단말기(PDA), 디지탈 카메라 및 셀룰러 폰을 포함한다. 프로그램 코드, 기본 입출력 시스템(BIOS)과 같은 시스템 데이터, 및 다른 펌웨어는 일반적으로 플래시에 메모리에 저장될 수 있다. 대부분의 전자 장치는 단일 플래시 메모리 장치로 설계된다.
NAND 플래시 메모리 장치는 비교적 낮은 비용으로 가능한 높은 메모리 밀도로 인하여 대중화되고 있다. NAND 구조는 단일 비트 라인에 8, 16 또는 32개의 메모리 셀을 직렬로 접속한다. 일반적인 종래의 NAND 구조 플래시 메모리의 개략도가 도 1에 도시되어 있다.
도 1에서, NAND 플래시 어레이는 직렬 스트링(104, 105)에 배열된 플로팅 게 이트 셀들(101)의 어레이를 포함한다. 플로팅 게이트 셀들 각각은 직렬 체인(104, 105)에서 드레인 대 소스 결합된다. 다수의 직렬 스트링(104, 105)에 걸쳐 있는 워드 라인들(WL0-WL31)은 모든 플로팅 게이트 셀의 제어 게이트들에 결합되어 이들의 동작을 제어한다.
동작에 있어서, 워드 라인들(WL0-WL31)은 직렬 체인(104, 105) 내의 개별 플로팅 게이트 메모리 셀들을 선택하여, 각각의 직렬 스트링(104, 105) 내의 나머지 플로팅 게이트 메모리 셀들에 대해 기입 또는 판독을 행하고 관통 모드로 이들을 동작시킨다. 플로팅 게이트 메모리 셀들의 각각의 직렬 스트링(104, 105)은 소스 선택 게이트(116, 117)에 의해 소스 라인(106)에, 그리고 드레인 선택 게이트(112, 113)에 의해 개별 비트 라인(BL1-BLN)에 결합된다. 소스 선택 게이트들(116, 117)은 이들의 제어 게이트에 결합된 소스 선택 게이트 제어 라인 SG(S)(118)에 의해 제어된다. 드레인 선택 게이트들(112, 113)은 드레인 선택 게이트 제어 라인 SG(D)(114)에 의해 제어된다.
하나의 메모리 셀을 판독하기 위하여, 직렬(104, 105) 내의 다른 메모리 셀들에 전류가 흘러야 한다는 것을 도 1로부터 알 수 있다. 따라서, 나머지 셀들은 드레인 또는 소스 접속과 직렬로 기생 저항이 된다. 직렬(104)의 바닥에 있는 셀(123)이 어레이 접지에 더 가까우므로, 이 셀은 드레인 라인에서 31번의 전압 강하 및 소스 라인에서 1번의 전압 강하를 겪는다. 직렬(104)의 최상부에 있는 셀(120)은 소스 라인에서 31번의 전압 강하를, 드레인 라인에서 1번의 전압 강하를 겪는다.
임의의 트랜지스터(즉, 메모리 셀)의 전류는 동작 모드에 따라 트랜지스터의 Vgs 및 Vds에 의해 결정된다는 것이 이 분야에 공지되어 있다. 포화 모드에서, 셀의 전류는 주로 Vgs와 함께 변하며, Vds의 함수가 아니다. 트랜지스터 전류는 Vgs의 제곱과 함께 변한다. 선형 모드에서, 셀을 통하는 전류는 Vds와 함께 변한다.
특정 셀이 가장 높은 이득을 얻을 수 있도록 포화 모드로 동작하고 있는 것으로 가정하면, 직렬 셀들(104)의 바닥에 있는 셀(123)은 그의 Vgs에서 전압 강하를 겪지 않는다는 것을 알 수 있다. 직렬 셀들(104)의 최상부에 있는 셀(120)은 소스 전압에서 31번의 전압 강하를 겪는다. 셀 전류는 (Vgs-Vt)2의 함수이므로, 소스 전압들에서의 차이는 셀 전류 변화를 반영하여 제곱화되며, Vt(즉, 임계 전압)는 동일하다. 이것은 결국 바닥 셀(123)이 소거 펄스들의 수를 지시하는 최상부 셀(120)로 인하여 과잉 소거되는 결과를 낳는다.
일반적인 플래시 메모리는 단일 셀당 비트를 사용한다. 각 셀은 특정 임계 전압 또는 Vt 레벨에 의해 특성화된다. 각 셀에서는 2개의 가능한 전압 레벨이 존재한다. 이러한 2개의 레벨은 플로팅 게이트에 프로그래밍되거나 저장된 전하의 양에 의해 제어되는데, 플로팅 게이트 상의 전하량이 소정의 기준 레벨 이상인 경우, 셀은 다른 상태(예를 들어, 프로그래밍 또는 소거)에 있는 것으로 간주된다.
최근에 플래시 메모리 장치의 밀도를 크게 증가시키기 위하여 멀티레벨 셀들이 도입되었다. 이 기술은 트랜지스터의 플로팅 게이트를 상이한 레벨들로 충전함으로써 메모리 셀당 다수의 비트의 저장을 가능하게 한다. 이 기술은 셀에 저장된 특정 전압 범위에 비트 패턴을 할당함으로써 통상의 플래시 셀의 아날로그 특성을 이용한다. 이 기술은 셀에 할당된 전압 범위들의 수에 따라 셀당 둘 이상의 비트의 저장을 허용한다.
예를 들어, 셀은 각각의 범위에 대해 4개의 상이한 200 mV의 전압 범위를 할당 받을 수 있다. 일반적으로, 각각의 범위 사이에는 0.2V 내지 0.4V의 사각 공간 또는 보호 대역이 존재한다. 셀에 저장된 전압이 제1 범위 내에 있는 경우, 셀은 00을 저장하고 있다. 전압이 제2 범위에 있는 경우, 셀은 01을 저장하고 있다. 이것은 셀에 대해 많은 범위가 이용될 때 계속된다.
장치 상의 멀티레벨 셀들 내의 전압이 감지되는 정확도는 정상적인 2 상태 셀로부터 크게 증가해야 한다. 셀에 할당된 다수의 임계치는 셀 전류의 균일도는 물론 셀들의 임계치 및 Vt 분포에서보다 균일할 것을 셀들에게 요구한다.
전술한 이유, 및 본 명세서를 읽고 이해할 때 이 분야의 전문가에게 자명할 것인 후술하는 이유들 때문에, 이 분야에서는 균일한 임계 전압 및 Vt 분포를 가진 플래시 메모리가 필요하다.
<발명의 요약>
균일한 임계치 분포에 관한 전술한 문제 및 다른 문제가 본 발명에 의해 해결되며, 아래의 명세서를 읽고 연구함으로써 이해될 것이다.
다양한 실시예들은 향상된 판독 및 소거 검증 임계치 균일도를 가진 플래시 메모리에 관한 것이다. 균일도를 향상시키기 위한 방법은 직렬 구성의 복수의 셀 중 제1 액세스된 셀의 위치를 결정하는 단계를 포함한다. 위치는 플래시 메모리 장치 내의 접지 전위를 참조하여 결정된다. 제1 액세스된 셀의 위치에 응답하여 제1 워드 라인 신호 전압 레벨이 조정된다. 제1 워드 라인 신호는 제1 액세스된 셀에 결합된다.
본 발명의 다른 실시예는 각 셀에 대한 기준 측정치를 생성한다. 이어서, 측정된 액세스 셀의 값은 그의 새로운 기준 측정치와 비교되어 그 특정 셀의 값이 결정된다.
본 발명의 또 다른 실시예들은 범위를 변경하는 방법 및 장치를 포함한다.
도 1은 일반적인 종래의 플래시 메모리 어레이의 개략도.
도 2는 본 발명의 메모리 시스템의 일 실시예의 블록도.
도 3은 판독 및 소거 검증 균일도를 향상시키기 위한 본 발명의 방법의 일 실시예의 흐름도.
도 4는 판독 및 소거 검증 균일도를 향상시키는 본 발명의 메모리 장치의 다른 실시예의 블록도.
도 5는 도 4의 실시예에 따라 판독 및 소거 검증 균일도를 향상시키기 위한 방법의 일 실시예의 흐름도.
아래의 발명의 상세한 설명에서는, 발명의 일부를 구성하고 예를 들어 본 발명이 실시될 수 있는 특정 실시예를 나타내는 첨부 도면들을 참조한다. 도면들에서, 동일한 번호는 여러 도면을 통해 실질적으로 동일한 컴포넌트를 나타낸다. 이러한 실시예들은 이 분야의 전문가들이 발명을 실시할 수 있도록 충분히 상세히 설명된다. 다른 실시예들도 이용될 수 있으며, 본 발명의 범위를 벗어나지 않고 구조적, 논리적, 전기적 변경이 이루어질 수 있다. 따라서, 아래의 상세한 설명은 제한적인 의미로 간주되어서는 안 되며, 본 발명의 범위는 첨부된 청구범위 및 그 균등물에 의해서만 정해진다.
도 2는 제어기 회로(210)에 결합된 본 발명의 일 실시예의 메모리 장치(200)의 기능 블록도이다. 제어기 회로(210)는 마이크로프로세서, 프로세서, 또는 몇몇 다른 타입의 제어 회로일 수 있다. 메모리 장치(200) 및 제어기(210)는 전자 시스템(220)의 일부를 구성한다. 메모리 장치(200)는 본 발명의 이해를 돕는 메모리의 기능들에 초점을 맞추기 위해 간략화되었다.
메모리 장치는 메모리 셀들의 어레이(230)를 포함한다. 메모리 셀들은 불휘발성 플로팅 게이트 메모리 셀이며, 메모리 어레이(230)는 행 및 열의 뱅크에 배열된다.
어드레스 입력 접속들(A0-Ax; 242) 상에 제공되는 어드레스 신호를 래치하기 위하여 어드레스 버퍼 회로(240)가 제공된다. 어드레스 신호는 메모리 어레이(230)에 액세스하기 위하여 행 디코더(244) 및 열 디코더(246)에 의해 수신되고 디코딩된다. 어드레스 입력 접속들의 수는 메모리 어레이(230)의 밀도 및 구조에 의존한다는 것을 이 분야의 전문가들은 본 설명의 이익으로서 이해할 것이다. 즉, 어드레스들의 수는 메모리 셀 수의 증가 및 뱅크 및 블록 수의 증가와 함께 증가한다.
메모리 장치(200)는 감지/래치 회로(250)를 이용하여 메모리 어레이 열에서의 전압 또는 전류 변화를 감지함으로써 메모리 어레이(230) 내의 데이터를 판독한다. 일 실시예에서 감지/래치 회로는 메모리 어레이(230)로부터 데이터 행을 판독하고 래치하도록 결합된다. 데이터 입력 및 출력 버퍼 회로(260)는 제어기(210)를 이용한 복수의 데이터 접속(262)을 통한 양방향 데이터 통신을 위해 포함된다. 기입 회로(255)는 메모리 어레이에 데이터를 기입하기 위해 제공된다.
제어 회로(270)는 프로세서(210)로부터 제어 접속(272) 상에 제공된 신호를 디코딩한다. 이들 신호는 데이터 판독, 데이터 기입 및 소거 동작을 포함하는 메모리 어레이(230) 상의 동작들을 제어하기 위해 사용된다. 일 실시예에서, 제어 회로(270)는 본 발명의 방법을 실행한다.
칩 선택 생성 회로(225)는 메모리 장치(200)에 대한 칩 선택 신호를 생성한다. 이 회로(225)는 제어기(210)로부터의 어드레스 접속(242)을 이용하여 어드레스 접속(242) 상에 존재하는 어드레스에 따라 적절한 칩 선택 신호를 생성한다.
도 2에 도시된 플래시 메모리 장치는 메모리의 기능들의 기본적인 이해를 돕기 위해 간략화되었다. 플래시 메모리의 내부 회로 및 기능에 대한 보다 상세한 이해는 이 분야의 전문가에게 공지되어 있다.
도 3은 판독 및 소거 검증 균일도를 향상시키기 위한 본 발명의 방법의 일 실시예의 흐름도이다. 이 방법은 플래시 메모리 장치 제어기에 의해 실행될 수 있으며, 일 실시예에서 명령들은 장치의 휘발성 또는 불휘발성 메모리 영역에 저장된다.
바람직한 메모리 셀은 그의 상태를 판정하기 위하여 판독 또는 검증된다(301). 이 분야에 공지된 바와 같이, 셀의 판독은 X 및 Y 디코더에 셀 어드레스를 기입함으로써 수행된다. 디코더는 그 특정 셀에 대한 적절한 워드 라인 및 비트 라인 신호를 생성한다. 이어서, 셀에 결합된 감지 증폭기는 실시예에 따라 셀에 의해 생성된 전압 또는 전류를 결정하도록 판독된다. 검증은 거의 동일한 프로세스이지만, 셀의 소거 동작의 성공 또는 실패를 판정하기 위해 수행된다. 판독 및 검증 동작은 이 분야에 공지되어 있으며 더 이상 설명되지 않는다.
이어서, 직렬 셀들 내의 다른 셀들에 관한 셀 위치가 결정된다(303). 이것은 어드레스 및 그에 대응하는 셀 위치(즉, 얼마나 많은 전압 강하가 셀과 접지 사이에 있는지)를 목록화한, 불휘발성 메모리에 저장된 탐색표에 의해 달성될 수 있다. 이어서, 이 정보는 그 특정 셀에 대한 기준 전압/전류를 결정하는 데 사용된다(304).
특정 셀에 대한 기준 전압/전류 정보는 1 비트 라인의 직렬 셀들에서의 그 위치에 따라 다를 것이다. 이 개념은 앞에서 상세히 설명되었다. 일 실시예에서, 상이한 기준 전압/전류는 메모리 장치의 제조 전에 실험에 의해 결정되고, 불휘발성 메모리 내에 탐색표에 저장된다. 이 실시예에서, 기준 전압/전류는 셀이 어드레스되는 것과 거의 동시에 액세스된다. 다른 실시예들은 감지 증폭기 및 메모리 어레이 내의 여분의 회로를 이용하여 각각의 액세스된 셀에 대한 기준 전압/전류를 동적으로 생성한다.
멀티레벨 셀을 이용하는 다른 실시예에서, 직렬 셀들에서의 셀의 위치에 응답하여 각 셀에 대하여 다수의 기준 전압/전류가 생성될 수 있다. 멀티레벨 셀들은 저장된 비트 패턴을 결정하기 위하여 다수의 임계치를 요구하므로, 본 발명의 각각의 임계치는 셀의 위치에 응답하여 갱신되어야 한다. 또 다른 실시예에서, 각각의 특정 셀에 대한 오프셋이 생성되어 멀티레벨 셀의 동작에 필요한 상이한 임계치들을 생성하는 데 사용될 수 있다.
특정 셀에 대한 전압/전류 기준이 결정되면(304), 그 셀에 대해 측정된 전압/전류는 셀의 상태를 결정하기 위하여 기준과 비교된다(305). 측정된 전압/전류가 셀에 대한 범위들 중 하나 내에 있는 경우(307), 측정된 전압/전류가 존재하는(309) 범위는 셀의 저장 값을 나타낸다. 측정 값이 소정의 범위들 중 하나 내에 있지 않은 경우(307), 셀은 소거 상태에 있다(311).
도 4는 판독 및 소거 검증 균일도를 향상시키는 본 발명의 메모리 장치의 다른 실시예의 블록도이다. 이 실시예는 직렬 셀들에서의 셀 위치를 보상하기 위하여 각각의 워드 라인에 인가되는 전압을 변경한다.
예를 들어, 직렬 셀들 내의 바닥 셀의 판독 동안 4.5V의 전압이 직렬 내의 각 셀에 대해 더 높은 전압으로 변환되는데, 셀이 직렬의 최상부에 가까워질수록 전압은 더 커지게 된다. 각 셀에 대한 보다 높은 전압의 값은 최상부 셀과 바닥 셀 사이의 셀들의 수에 따라 변한다. 직렬 내에 셀들의 수가 많을수록 직렬 내의 전압 강하의 수가 크기 때문에 최상부 셀에 대해 보다 큰 전압이 요구된다.
이 실시예에서, 소스 전압이 최상부 셀에서 상승하는 동안 그의 게이트 전압도 상승할 것이다. Vgs는 일정하게 유지될 것이다. 최상부 셀의 Vt 및 Vgs는 일치하며, 주어진 소거 펄스에 대해 모든 셀은 균일하게 소거되고, 판독 및 소거 검증에 대해 동일 전류로 거동한다. 게이트의 전압은 내부적으로 생성되는 제어된 전압이다.
도 4를 참조하면, 메모리 어레이(401)는 일반적인 NAND 구조의 메모리 셀 어레이를 포함한다. 열 디코더(403)는 어드레스 입력에 응답하여 비트 라인 신호를 생성한다. 비트 라인 신호는 메모리 어레이(401)에 인가된다. 비트 라인 신호를 생성함에 있어서 열 디코더(403)의 동작은 이 분야에 공지되어 있으며, 더 이상 설명하지 않는다.
행 디코더(405)는 어드레스 입력에 응답하여 워드 라인 신호를 생성한다. 워드 라인 신호를 생성함에 있어서 행 디코더(405)의 동작은 이 분야에 공지되어 있으며 더 이상 설명하지 않는다. 공칭 전압 레벨의 워드 라인 신호는 전압 생성기 회로(410)에 인가된다. 전압 생성기 회로(410)는 직렬 셀들 내의 셀 위치에 따라 각 셀에 인가될 적당한 전압의 생성을 담당한다. 워드 라인 신호에 대한 공칭 전압 레벨은 플래시 메모리 장치의 실시예에 따른다. 일 실시예에서, 공칭 워드 라인 전압은 4.50V이다. 그러나, 본 발명은 어느 한 공칭 워드 라인 전압 레벨로 한정되지 않는다.
동작에 있어서, 전압 생성기 회로(410)가 행 디코더(405)로부터 접지에 가장 가까운 셀이 판독 또는 검증되는 것을 나타내는 워드 라인 신호를 수신할 때, 전압 생성기(410)는 메모리 어레이(401)로의 특정 워드 라인 입력에 인가되는 전압을 증가시키지 않는다. 전압 생성기 회로(410)가 접지에 가장 가까운 셀로부터 다음 셀이 판독 또는 검증되는 것을 지시하는 워드 라인 신호를 수신하는 경우, 전압 생성기 회로(410)는 메모리 어레이(401)로의 워드 라인 전압을 추가로 0.01V 만큼 증가시킨다. 유사하게, 접지에 가장 가까운 셀로부터 거리를 증가시킴에 있어서 판독 또는 검증을 나타내는 워드 라인 신호가 수신될 때, 워드 라인 전압은 각 셀에 대해 0.01V 증가된다.
전술한 바와 같이, 워드 라인 전압이 증가하는 전압 레벨은 다른 실시예들에 대해 상이하다. 본 발명은 어느 하나의 셀당 전압 증가로 한정되지 않는다.
일 실시예에서, 전압 생성기 회로(410)는 수신되는 특정 워드 라인 신호에 따라 분압기 회로에 의해 분할되는 보다 큰 기준 전압을 포함한다. 다른 실시예에서, 디지탈/아날로그 변환기는 수신된 어드레스에 기초하여 입력 워드 라인 신호를 아날로그 전압으로 변환한다. 본 발명은 메모리 어레이(401)로의 메모리 라인 전압을 생성하기 위한 어느 하나의 방법으로 한정되지 않는다.
도 5는 도 4의 실시예에 따른 본 발명의 방법의 흐름도이다. 이 실시예에서, 열 디코더는 비트 라인 신호(501)를 생성하고, 행 디코더는 워드 라인 신호(503)를 생성한다. 전압 생성기 회로는 행 디코더로부터 워드 라인 신호를 수신하고, 직렬 셀들 내의 셀 위치에 응답하여 원하는 셀(505)에 인가될 적절한 전압을 생성한다.
<결론>
본 발명의 플래시 메모리 장치의 실시예들은 판독 및 소거 검증을 위해 셀들의 임계치 분포의 균일도를 향상시킨다. 이것은 각 비트 라인 상의 직렬 셀들 내의 셀 위치 상에 기준 전압/전류 또는 워드 라인 전류를 바이어스함으로써 달성된다.
전술한 플래시 메모리 장치는 NAND 타입 플래시 메모리 장치를 참조하지만, 본 발명은 어느 한 타입의 플래시 메모리 장치로 한정되지 않는다. 다른 타입의 플래시 메모리 장치는 NOR 타입 플래시 메모리 장치 및 동기 플래시 메모리 장치를 포함한다.
본 명세서에서 특정 실시예들이 도시되고 설명되었지만, 동일한 목적을 달성할 것으로 추정되는 임의의 구성이 도시된 특정 실시예를 대체할 수 있다는 것을 이 분야의 전문가들은 이해할 것이다. 본 발명의 많은 변형은 이 분야의 전문가들에게 자명할 것이다. 따라서, 본 출원은 본 발명의 임의의 변형 또는 변화를 포함하는 것을 의도한다. 본 발명은 아래의 청구범위 및 그 균등물에 의해서만 제한됨을 명백히 의도한다.

Claims (27)

  1. 플래시 메모리 장치에서 판독 및 소거 검증 임계치 균일도를 향상시키기 위한 방법으로서,
    플래시 메모리 장치 내의 접지 전위를 참조하여, 직렬 구조의 복수의 셀 중 제1 액세스된 셀의 위치를 결정하는 단계; 및
    상기 제1 액세스된 셀의 위치에 응답하여, 상기 제1 액세스된 셀에 결합된 제1 워드 라인 신호 전압 레벨을 조정하는 단계
    를 포함하는 방법.
  2. 제1항에 있어서, 제2 액세스된 셀로의 제2 워드 라인 전압을 생성하는 단계를 더 포함하되, 상기 제2 액세스된 셀의 위치가 상기 제1 액세스된 셀의 위치보다 상기 직렬 구조에서 상기 접지 전위로부터 더 멀 때, 상기 제2 워드 라인 전압이 상기 제1 워드 라인 전압보다 큰 방법.
  3. 제1항에 있어서, 제2 액세스된 셀로의 제2 워드 라인 전압을 생성하는 단계를 더 포함하되, 상기 제2 액세스된 셀의 위치가 상기 제1 액세스된 셀의 위치보다 상기 직렬 구조에서 상기 접지 전위에 더 가까울 때, 상기 제2 워드 라인 전압이 상기 제1 워드 라인 전압보다 작은 방법.
  4. 제1항에 있어서, 상기 플래시 메모리 장치는 NAND 구조를 포함하는 방법.
  5. 제1항에 있어서, 상기 제1 액세스된 셀의 위치를 결정하는 단계는 상기 플래시 메모리 장치로의 어드레스 입력을 디코딩하는 단계를 포함하는 방법.
  6. 제1항에 있어서, 상기 직렬 구조의 복수의 셀은 상기 직렬 구조의 한 단부에서 비트 라인에 결합되고, 상기 직렬 구조의 반대 단부에서 접지 전위에 결합되는 방법.
  7. 제1항에 있어서, 상기 제1 워드 라인 전압을 조정하는 단계는
    입력 어드레스를 디코딩하여 공칭 전압 레벨을 가진 상기 제1 워드 라인 신호를 생성하는 단계; 및
    상기 제1 액세스된 셀의 위치에 응답하여 상기 공칭 전압 레벨을 보상하는 단계
    를 포함하는 방법.
  8. 제7항에 있어서, 상기 공칭 전압 레벨을 보상하는 단계는 상기 공칭 전압 레벨을 가진 상기 제1 워드 라인 신호를 저항 분할기 전압 생성기 회로에 결합시켜 상기 공칭 전압 레벨을 보상하는 단계를 포함하는 방법.
  9. 제7항에 있어서, 상기 공칭 전압 레벨을 보상하는 단계는 상기 공칭 전압 레벨을 가진 상기 제1 워드 라인 신호를 전압 생성기 회로로서 동작하는 아날로그/디지탈 변환기에 결합시켜 상기 공칭 전압 레벨을 보상하는 단계를 포함하는 방법.
  10. NAND 플래시 메모리 장치에서 판독 및 소거 검증 임계치 균일도를 향상시키기 위한 방법으로서,
    플래시 메모리 장치 내의 접지 전위를 참조하여, 직렬 구조의 복수의 셀 중 제1 액세스된 셀의 위치를 결정하는 단계;
    어드레스 입력에 응답하여 제1 전압 레벨을 가진 워드 라인 신호를 생성하는 단계; 및
    상기 제1 액세스된 셀의 위치에 응답하여 상기 제1 전압 레벨을 보상하는 단계
    를 포함하는 방법.
  11. 제10항에 있어서, 상기 제1 전압 레벨을 보상하는 단계는 상기 제1 액세스된 셀의 위치가 상기 접지 전위로부터 보다 먼 것에 응답하여 상기 제1 전압 레벨을 증가시키는 단계를 포함하는 방법.
  12. 제10항에 있어서, 상기 제1 전압 레벨을 보상하는 단계는 상기 제1 액세스된 셀의 위치가 상기 접지 전위에 보다 가까운 것에 응답하여 상기 제1 전압 레벨을 공칭 전압 레벨을 향해 조정하는 단계를 포함하는 방법.
  13. 직렬 구조로 서로 결합된 복수의 메모리 셀을 포함하는 메모리 어레이-상기 직렬 구조의 제1 단부는 비트 라인에 결합되고, 상기 직렬 구조의 제2 단부는 접지 전위 기준에 결합됨-;
    상기 비트 라인을 생성하는 열 디코더;
    공칭 전압 레벨을 가진 워드 라인을 생성하는 행 디코더; 및
    상기 행 디코더와 상기 메모리 어레이 사이에 결합되고, 상기 워드 라인에 의해 지시되는 제1 메모리 셀의 위치에 응답하여 상기 공칭 전압 레벨을 조정하는 전압 생성기 회로
    를 포함하는 플래시 메모리 장치.
  14. 제13항에 있어서, 상기 장치는 NAND 플래시 메모리 장치인 플래시 메모리 장치.
  15. 제13항에 있어서, 상기 전압 생성기 회로는 전압 분할기 네트워크인 플래시 메모리 장치.
  16. 제13항에 있어서, 상기 전압 생성기 회로는 상기 행 디코더에 의해 생성되는 복수의 워드 라인을 이용하여 상기 공칭 전압 레벨을 조정하는 아날로그/디지탈 변 환기인 플래시 메모리 장치.
  17. 복수의 직렬 구조로 서로 결합된 복수의 메모리 셀을 포함하는 메모리 어레이-각각의 직렬 구조의 한 단부는 복수의 비트 라인 중 한 비트 라인에 결합되고, 각각의 직렬 구조의 반대 단부는 접지 전위 기준에 결합됨-;
    상기 메모리 어레이에 결합되어, 상기 복수의 비트 라인을 생성하는 열 디코더;
    공칭 전압 레벨을 각각 가진 복수의 워드 라인을 생성하는 행 디코더-제1 워드 라인은 제1 직렬 구조 내의 제1 셀에 액세스할 수 있음-; 및
    상기 행 디코더와 상기 메모리 어레이 사이에 결합되고, 상기 제1 직렬 구조 내의 상기 제1 셀의 위치에 응답하여 상기 제1 워드 라인 상에 소정의 전압 레벨을 생성하는 전압 생성기 회로
    를 포함하는 NAND 플래시 메모리 장치.
  18. 플래시 메모리 장치에서 판독 및 소거 검증 임계치 균일도를 향상시키기 위한 방법으로서,
    직렬 구조로 서로 결합된 복수의 셀 중 제1 셀을 판독하는 단계;
    상기 플래시 메모리 장치 내의 접지 전위를 참조하여 상기 제1 셀의 위치를 결정하는 단계; 및
    상기 위치에 응답하여 기준 전류를 생성하는 단계
    를 포함하는 방법.
  19. 제18항에 있어서, 상기 제1 액세스된 셀의 위치를 결정하는 단계는 입력 어드레스를 디코딩하는 단계를 포함하는 방법.
  20. 제18항에 있어서,
    상기 제1 셀로부터 측정된 전류와 상기 기준 전류를 비교하는 단계; 및
    상기 비교에 응답하여 상기 판독된 제1 셀의 값을 결정하는 단계
    를 더 포함하는 방법.
  21. 플래시 메모리 장치에서 판독 및 소거 검증 임계치 균일도를 향상시키기 위한 방법으로서,
    직렬 구조로 서로 결합된 복수의 셀 중 제1 셀을 판독하는 단계;
    상기 플래시 메모리 장치 내의 접지 전위를 참조하여 상기 제1 셀의 위치를 결정하는 단계; 및
    상기 위치에 응답하여 기준 전압을 생성하는 단계
    를 포함하는 방법.
  22. 제18항에 있어서,
    상기 제1 셀로부터 측정된 전압을 상기 기준 전압과 비교하는 단계; 및
    상기 비교에 응답하여 상기 판독된 제1 셀의 값을 결정하는 단계
    를 더 포함하는 방법.
  23. NAND 플래시 메모리 장치에서 판독 및 소거 검증 임계치 균일도를 향상시키기 위한 방법으로서,
    어드레스에 응답하여, 직렬 구조로 서로 결합된 복수의 셀 중 제1 셀을 판독하는 단계;
    상기 플래시 메모리 장치 내의 접지 전위를 참조하여 상기 제1 셀의 위치를 결정하기 위해 상기 어드레스를 디코딩하는 단계;
    상기 위치에 응답하여 기준 전류를 생성하는 단계; 및
    상기 기준 전류를 측정된 상기 제1 셀의 전류와 비교하는 단계
    를 포함하는 방법.
  24. NAND 플래시 메모리 장치에서 판독 및 소거 검증 임계치 균일도를 향상시키기 위한 방법으로서,
    어드레스에 응답하여, 직렬 구조로 서로 결합된 복수의 셀 중 제1 셀을 판독하는 단계;
    상기 플래시 메모리 장치 내의 접지 전위를 참조하여 상기 제1 셀의 위치를 결정하기 위하여 상기 어드레스를 디코딩하는 단계;
    상기 위치에 응답하여 기준 전압을 생성하는 단계; 및
    상기 기준 전압을 측정된 상기 제1 셀의 전압과 비교하는 단계
    를 포함하는 방법.
  25. 복수의 직렬 구조로 서로 결합된 복수의 셀을 포함하는 메모리 어레이; 및
    상기 복수의 직렬 구조 각각에서의 상기 복수의 셀의 위치에 기초하여 상기 복수의 셀 각각에 대한 측정 기준을 생성하는 기준 생성기
    를 포함하는 플래시 메모리 장치.
  26. 제25항에 있어서, 상기 기준 생성기는 상기 복수의 셀 각각에 대한 기준 전류를 나타내는 테이블을 저장하는 복수의 메모리 위치를 포함하는 플래시 메모리 장치.
  27. 제25항에 있어서, 상기 기준 생성기는 기준 생성기 회로를 포함하는 플래시 메모리 장치.
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