JP4184371B2 - 半導体チップ、半導体装置およびそれらの製造方法 - Google Patents
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Description
本発明は半導体チップ、半導体装置およびそれらの製造方法に関し、特にフォトダイオードを有する半導体チップ、半導体装置およびそれらの製造方法に関する。
半導体装置において、フォトダイオードは光を受けて電流を発生させるダイオードであり、ＣＤやＤＶＤなどの光ディスク装置に内蔵される光学ピックアップ装置用の受光素子として広く用いられている。フォトダイオードは、ｐｎ接合した半導体から構成され、ｐｎ接合に逆バイアスを印加することで空乏層を広げ、高い電界をかける。主に空乏層で吸収された光によって電子−正孔対が発生し、電界に引かれて電子はｎ型半導体領域へ、正孔はｐ型半導体領域へ移動し、電流として検知される。
上記のフォトダイオードの種類としては、ｐ層とｎ層の間に導電性不純物を低濃度に含有するｐ-層またはｎ-層などのイントリンシック層を設けて、低電圧で空乏層を広げやすくしたＰＩＮフォトダイオードや、アバランシェ崩壊を発生させる領域を設けたアバランシェ・フォトダイオードなどがある。
例えば特許文献１には上記のようなフォトダイオードが開示されている。
例えば特許文献１には上記のようなフォトダイオードが開示されている。
上記のフォトダイオードを実装基板に実装するには、例えばクリアモールド樹脂で封止した構造が広く知られている。
図５は上記のフォトダイオードを実装基盤に実装してクリアモールド樹脂で封止した構造の半導体装置の一例の断面図である。
例えば、ｐ型半導体基板１００の受光領域における表層部にｎ型半導体層１０１が形成されてｐｎ接合によるフォトダイオードが形成されており、フォトダイオードなどに接続して、半導体基板１００の表面にパッド電極１０２が形成されており、フォトダイオードが形成された半導体チップＴが構成されている。
図５は上記のフォトダイオードを実装基盤に実装してクリアモールド樹脂で封止した構造の半導体装置の一例の断面図である。
例えば、ｐ型半導体基板１００の受光領域における表層部にｎ型半導体層１０１が形成されてｐｎ接合によるフォトダイオードが形成されており、フォトダイオードなどに接続して、半導体基板１００の表面にパッド電極１０２が形成されており、フォトダイオードが形成された半導体チップＴが構成されている。
上記の構成の半導体チップＴが接着フィルム１０３により実装基板１０４にマウントされている。実装基板１０４にはその表面に基板電極１０５が形成されており、ワイヤボンディング１０６により半導体チップＴのパッド電極１０２と実装基板１０４の基板電極１０５が接続されている。
また、半導体チップＴ、ワイヤボンディング１０６に接続する領域の基板電極１０５及びワイヤボンディング１０６を封止するように、クリアモールド樹脂からなる樹脂層１０７が形成されている。
樹脂層１０７は、少なくともフォトダイオードが受光する光に対して透明な樹脂からなり、光の入射を阻害せずにフォトダイオード及び配線接続部分を保護することができる。
また、半導体チップＴ、ワイヤボンディング１０６に接続する領域の基板電極１０５及びワイヤボンディング１０６を封止するように、クリアモールド樹脂からなる樹脂層１０７が形成されている。
樹脂層１０７は、少なくともフォトダイオードが受光する光に対して透明な樹脂からなり、光の入射を阻害せずにフォトダイオード及び配線接続部分を保護することができる。
フォトダイオードを上記のようにして実装した半導体装置は、ワイヤボンディングで接続するためにある程度の面積が必要であり、また、クリアモールド樹脂の樹脂層も厚くなってしまうので、装置全体の小型化が難しいという問題がある。
また、製造方法としては製造工程数が多いために製造コストの削減が困難であるという問題もある。
特開２００１−３２００７９号公報
また、製造方法としては製造工程数が多いために製造コストの削減が困難であるという問題もある。
本発明は上記の状況に鑑みてなされたものであり、本発明の目的は、フォトダイオードが形成された半導体チップであって、実装基板に実装したときに小型化や製造コストの削減ができる半導体チップと、上記の半導体チップを実装基板に実装して構成された半導体装置、並びにそれらの製造方法を提供することである。
上記の目的を達成するため、本発明の半導体チップは、フォトダイオードが形成された半導体チップであって、基板に形成された第１導電型の第１半導体領域と、上記フォトダイオードの受光領域において上記第１半導体領域の表層に形成された第２導電型の第２半導体領域と、上記受光領域を除く領域における上記第１半導体領域の主面において形成された第１電極パッド上に形成された第１バンプと、上記第１半導体領域の主面における上記受光領域と上記第１電極パッドの形成領域の間において上記受光領域の外周を囲むように形成された第２電極パッド上に環状に形成された第２バンプとを有し、上記第１バンプと上記第２バンプとが同時に形成されたものであり、かつ、上記第１バンプの高さと上記第２バンプの高さとが略等しい。
上記の本発明の半導体チップは、フォトダイオードが形成された半導体チップであって、基板に第１導電型の第１半導体領域が形成されており、フォトダイオードの受光領域において第１半導体領域の表層に第２導電型の第２半導体領域が形成されている。
さらに、受光領域を除く領域における第１半導体領域の主面において第１電極パッドが形成され、第１電極パッド上に第１バンプが形成されており、第１半導体領域の主面における受光領域と第１電極パッドの形成領域の間において受光領域の外周を囲むように第２電極パッドが形成され、第２電極パッド上に環状に第２バンプが形成されている。
ここで、第１バンプと第２バンプとが同時に形成されたものであり、かつ、第１バンプの高さと第２バンプの高さとが略等しい。
さらに、受光領域を除く領域における第１半導体領域の主面において第１電極パッドが形成され、第１電極パッド上に第１バンプが形成されており、第１半導体領域の主面における受光領域と第１電極パッドの形成領域の間において受光領域の外周を囲むように第２電極パッドが形成され、第２電極パッド上に環状に第２バンプが形成されている。
ここで、第１バンプと第２バンプとが同時に形成されたものであり、かつ、第１バンプの高さと第２バンプの高さとが略等しい。
上記の本発明の半導体チップは、好適には、上記第１バンプと上記第２バンプとがハンダバンプである。
また、上記の目的を達成するため、本発明の半導体装置は、フォトダイオードが形成された半導体チップが実装基板に実装されて構成された半導体装置であって、基板に形成された第１導電型の第１半導体領域と、上記フォトダイオードの受光領域において上記第１半導体領域の表層に形成された第２導電型の第２半導体領域と、上記受光領域を除く領域における上記第１半導体領域の主面において形成された第１電極パッド上に形成された第１バンプと、上記第１半導体領域の主面における上記受光領域と上記第１電極パッドの形成領域の間において上記受光領域の外周を囲むように形成された第２電極パッド上に環状に形成された第２バンプとを有する半導体チップと、表面に実装基板用電極が形成され、上前記第１バンプと第２バンプが上記実装基板電極と接続して上記半導体チップが実装された実装基板と、上記第２バンプより前記第１バンプ側の領域において上記半導体チップと上記実装基板の間に形成され、上記半導体チップと上記実装基板を固着する樹脂層とを有し、上記第1バンプと上記第２バンプとが同時に形成されたものであり、かつ、上記第１バンプの高さと上記第２バンプの高さとが略等しい。
上記の本発明の半導体装置は、フォトダイオードが形成された半導体チップが実装基板に実装されて構成された半導体装置であり、半導体チップは、基板に第１導電型の第１半導体領域が形成されており、フォトダイオードの受光領域において第１半導体領域の表層に第２導電型の第２半導体領域が形成されており、受光領域を除く領域における第１半導体領域の主面において第１電極パッドが形成され、第１電極パッド上に第１バンプが形成されており、第１半導体領域の主面における受光領域と第１電極パッドの形成領域の間において受光領域の外周を囲むように第２電極パッドが形成され、第２電極パッド上に環状に第２バンプが形成されて構成されている。
ここで、第1バンプと第２バンプとが同時に形成されたものであり、かつ、第１バンプの高さと第２バンプの高さとが略等しい。
実装基板は、表面に実装基板用電極が形成されており、この実装基板に第１バンプと第２バンプが実装基板電極と接続して半導体チップが実装されており、第２バンプより第１バンプ側の領域において半導体チップと実装基板の間に、半導体チップと実装基板を固着する樹脂層が形成されている。
ここで、第1バンプと第２バンプとが同時に形成されたものであり、かつ、第１バンプの高さと第２バンプの高さとが略等しい。
実装基板は、表面に実装基板用電極が形成されており、この実装基板に第１バンプと第２バンプが実装基板電極と接続して半導体チップが実装されており、第２バンプより第１バンプ側の領域において半導体チップと実装基板の間に、半導体チップと実装基板を固着する樹脂層が形成されている。
上記の本発明の半導体装置は、好適には、上記第１バンプと上記第２バンプとをハンダで形成する。
また、好適には、上記第２バンプが上記樹脂層の堰となる。
また、好適には、上記受光領域に相当する領域において上記実装基板に貫通開口部が設けられており、上記貫通開口部から上記受光領域を臨むようにして上記半導体チップが上記実装基板に実装されている。
また、好適には、上記第２バンプが上記樹脂層の堰となる。
また、好適には、上記受光領域に相当する領域において上記実装基板に貫通開口部が設けられており、上記貫通開口部から上記受光領域を臨むようにして上記半導体チップが上記実装基板に実装されている。
また、上記の目的を達成するため、本発明の半導体チップの製造方法は、フォトダイオードが形成された半導体チップの製造方法であって、基板に形成された第１導電型の第１半導体領域の表層に、上記フォトダイオードの受光領域において、第２導電型の第２半導体領域を形成する工程と、上記受光領域を除く領域における上記第１半導体領域の主面において形成された第１電極パッド上に第１バンプを形成する工程と、上記第１半導体領域の主面における上記受光領域と上記第１電極パッドの形成領域の間において上記受光領域の外周を囲むように形成された第２電極パッド上に環状の第２バンプを形成する工程とを有し、上記第１バンプの形成工程と上記第２バンプの形成工程とを同時に行なうと共に上記第１バンプの高さと上記第２バンプの高さとを略等しく形成する。
上記の本発明の半導体チップの製造方法は、フォトダイオードが形成された半導体チップの製造方法であって、まず、基板に形成された第１導電型の第１半導体領域の表層に、フォトダイオードの受光領域において、第２導電型の第２半導体領域を形成する。
次に、受光領域を除く領域における第１半導体領域の主面において形成された第１電極パッド上に第１パッドを形成し、第１半導体領域の主面における受光領域と第１電極パッドの形成領域の間において受光領域の外周を囲むように形成された第２電極パッド上に環状の第２バンプを形成する。
ここで、上記の第１バンプの形成工程と第２バンプの形成工程とを同時に行なうと共に第１バンプの高さと第２バンプの高さとを略等しく形成する。
次に、受光領域を除く領域における第１半導体領域の主面において形成された第１電極パッド上に第１パッドを形成し、第１半導体領域の主面における受光領域と第１電極パッドの形成領域の間において受光領域の外周を囲むように形成された第２電極パッド上に環状の第２バンプを形成する。
ここで、上記の第１バンプの形成工程と第２バンプの形成工程とを同時に行なうと共に第１バンプの高さと第２バンプの高さとを略等しく形成する。
上記の本発明の半導体チップの製造方法は、好適には、上記第１バンプと上記第２バンプとをハンダで形成する。
また、上記の目的を達成するため、本発明の半導体装置の製造方法は、フォトダイオードが形成された半導体チップを実装基板に実装する半導体装置の製造方法であって、基板に形成された第１導電型の第１半導体領域の表層に、上記フォトダイオードの受光領域において、第２導電型の第２半導体領域を形成する工程と、上記受光領域を除く領域における上記第１半導体領域の主面において形成された第１電極パッド上に第１バンプを形成する工程と、上記第１半導体領域の主面における上記受光領域と上記第１電極パッドの形成領域の間において上記受光領域の外周を囲むように形成された第２電極パッド上に環状の第２バンプを形成する工程とを有して、半導体チップを形成する工程と、表面に実装基板用電極が形成された実装基板に、上前記第１バンプと第２バンプを上記実装基板電極と接続して上記半導体チップを実装する工程と、上記第２バンプより前記第１バンプ側の領域において上記半導体チップと上記実装基板の間に、上記半導体チップと上記実装基板を固着する樹脂層を形成する工程とを有し、上記第１バンプの形成工程と上記第２バンプの形成工程とを同時に行なうと共に上記第１バンプの高さと上記第２バンプの高さとを略等しく形成する。
上記の本発明の半導体装置の製造方法は、フォトダイオードが形成された半導体チップを実装基板に実装する半導体装置の製造方法であって、まず、基板に形成された第１導電型の第１半導体領域の表層に、フォトダイオードの受光領域において、第２導電型の第２半導体領域を形成し、受光領域を除く領域における第１半導体領域の主面において形成された第１電極パッド上に第１バンプを形成し、第１半導体領域の主面における受光領域と第１電極パッドの形成領域の間において受光領域の外周を囲むように形成された第２電極パッド上に環状の第２バンプを形成を形成して、半導体チップを形成する。
ここで、上記の第１バンプの形成工程と第２バンプの形成工程とを同時に行なうと共に第１バンプの高さと第２バンプの高さとを略等しく形成する。
次に、表面に実装基板用電極が形成された実装基板に、記第１バンプと第２バンプを実装基板電極と接続して半導体チップを実装する。
次に、第２バンプより第１バンプ側の領域において半導体チップと実装基板の間に、半導体チップと実装基板を固着する樹脂層を形成する。
ここで、上記の第１バンプの形成工程と第２バンプの形成工程とを同時に行なうと共に第１バンプの高さと第２バンプの高さとを略等しく形成する。
次に、表面に実装基板用電極が形成された実装基板に、記第１バンプと第２バンプを実装基板電極と接続して半導体チップを実装する。
次に、第２バンプより第１バンプ側の領域において半導体チップと実装基板の間に、半導体チップと実装基板を固着する樹脂層を形成する。
上記の本発明の半導体装置の製造方法は、好適には、上記第１バンプと上記第２バンプとをハンダで形成する。
また、好適には、上記樹脂層を形成する工程において上記第２バンプが上記樹脂層の堰となる。
また、好適には、上記実装基板として、上記受光領域に相当する領域に貫通開口部が設けられている実装基板を用い、上記実装基板に上記半導体チップを実装する工程において、上記貫通開口部から上記受光領域が臨むようにして上記半導体チップを上記実装基板に実装する。
また、好適には、上記樹脂層を形成する工程において上記第２バンプが上記樹脂層の堰となる。
また、好適には、上記実装基板として、上記受光領域に相当する領域に貫通開口部が設けられている実装基板を用い、上記実装基板に上記半導体チップを実装する工程において、上記貫通開口部から上記受光領域が臨むようにして上記半導体チップを上記実装基板に実装する。
本発明の半導体チップによれば、実装基板に実装するときに小型化や製造コストの削減ができる。
また、本発明の半導体装置によれば、実装基板に実装した構成として、小型化や製造コストの削減ができる。
また、本発明の半導体チップの製造方法によれば、実装基板に実装するときに、小型化や製造コストを削減して製造することができる。
また、本発明の半導体装置の製造方法によれば、実装基板に実装した構成とするときに、小型化や製造コストを削減して、製造することができる。
以下に、本発明に係る半導体装置およびその製造方法の実施の形態について、図面を参照して説明する。
第１実施形態
図１（Ａ）は本実施形態に係るフォトダイオードを有する半導体チップＴのバンプ側からの平面図であり、図１（Ｂ）は図１（Ａ）中のＸ−Ｘ’における断面図である。
例えば、ｐ++型（第１導電型）半導体基板である第１半導体領域１０の受光領域Ｒにおける表層部に、イントリンシック層やｎ型（第２導電型）半導体層などを含む第２半導体領域１１が形成されており、ｐｎ接合によるフォトダイオードが形成されている。即ち、第２半導体領域１１の形成領域が受光領域Ｒとなる。
図１（Ａ）は本実施形態に係るフォトダイオードを有する半導体チップＴのバンプ側からの平面図であり、図１（Ｂ）は図１（Ａ）中のＸ−Ｘ’における断面図である。
例えば、ｐ++型（第１導電型）半導体基板である第１半導体領域１０の受光領域Ｒにおける表層部に、イントリンシック層やｎ型（第２導電型）半導体層などを含む第２半導体領域１１が形成されており、ｐｎ接合によるフォトダイオードが形成されている。即ち、第２半導体領域１１の形成領域が受光領域Ｒとなる。
また、例えば、受光領域Ｒを除く領域における第１半導体領域１０の主面において、フォトダイオードの信号入出力などに使用される第１バンプ１２が形成されている。
また、例えば、第１半導体領域１０の主面における受光領域と第１バンプ１２の形成領域の間において、受光領域Ｒの外周を囲む環状に、フローティングあるいはグラウンドや電源電位などの一定電位が印加される第２バンプ１３が形成されている。第１バンプ１２及び第２バンプはそれぞれ例えばハンダバンプで形成されている。
本実施形態においては、受光領域Ｒが長方形形状にレイアウトされており、第２バンプ１３はこの長方形の輪郭にそった形状で形成されている。
また、例えば、第１半導体領域１０の主面における受光領域と第１バンプ１２の形成領域の間において、受光領域Ｒの外周を囲む環状に、フローティングあるいはグラウンドや電源電位などの一定電位が印加される第２バンプ１３が形成されている。第１バンプ１２及び第２バンプはそれぞれ例えばハンダバンプで形成されている。
本実施形態においては、受光領域Ｒが長方形形状にレイアウトされており、第２バンプ１３はこの長方形の輪郭にそった形状で形成されている。
上記の本実施形態の半導体チップは、好ましくは、第１バンプ１２及び第２バンプ１３の高さが略等しい。また、第１及び第２バンプの下層には、いわゆる、電極パッドが形成され得る。
図２（Ａ）は、本実施形態の半導体装置の断面図であり、上記の半導体チップＴが実装基板Ｓに実装されて構成されている。
実装基板Ｓは、例えばフレキシブルボード（実装基板本体）２０に、アルミニウム、ステンレスあるいはアクリル樹脂などからなる強度補強のためのスティフナ２１が貼り合わせられており、半導体チップＴの受光領域Ｒに合わせて貫通開口部２０ａが形成されており、また、表面に実装基板用電極２２がパターン形成されている。
上記の構成の半導体チップＴの第１バンプ１２と第２バンプ１３が実装基板電極２２と接続して、貫通開口部２０ａから受光領域を臨むようにして、半導体チップＴが実装基板Ｓに実装されている。
実装基板Ｓは、例えばフレキシブルボード（実装基板本体）２０に、アルミニウム、ステンレスあるいはアクリル樹脂などからなる強度補強のためのスティフナ２１が貼り合わせられており、半導体チップＴの受光領域Ｒに合わせて貫通開口部２０ａが形成されており、また、表面に実装基板用電極２２がパターン形成されている。
上記の構成の半導体チップＴの第１バンプ１２と第２バンプ１３が実装基板電極２２と接続して、貫通開口部２０ａから受光領域を臨むようにして、半導体チップＴが実装基板Ｓに実装されている。
また、例えば、第２バンプ１３より第１バンプ１２側の領域において、半導体チップＴと実装基板Ｓの間に、半導体チップＴと実装基板Ｓを固着する樹脂層３０が形成されている。樹脂層３０の接着力により、実装基板Ｓと半導体チップＴの接着強度がさらに向上した構造となる。
ここで、樹脂層３０は、第２バンプ１３と実装基板用電極２２が接合した部分で堰きとめられているので、受光領域Ｒにかかるようには形成されていない。
ここで、樹脂層３０は、第２バンプ１３と実装基板用電極２２が接合した部分で堰きとめられているので、受光領域Ｒにかかるようには形成されていない。
上記の本実施形態に係る半導体チップＴは、フリップチップで実装基板に実装でき、装置の小型化が実現でき、また、第２バンプは第１バンプと同じ工程によって工程数を増やすことなく形成でき、ワイヤボンディングなどの工程を省略でき、また、樹脂層の形成もディスペンサの使用やポッティングなどで形成でき、製造コストの削減ができる。
上記の本実施形態に係る半導体装置もまた、実装基板に実装した構成として、小型化や製造コストの削減ができる。
上記の本実施形態に係る半導体装置もまた、実装基板に実装した構成として、小型化や製造コストの削減ができる。
上記の半導体チップ及び半導体装置の製造方法について説明する。
まず、例えば、ｐ++型半導体基板である第１半導体領域１０の表層に、フォトダイオードの受光領域Ｒとなる領域において、イントリンシック層やｎ型（第２導電型）半導体層などを含む第２半導体領域１１を形成する。
次に、例えば、受光領域Ｒを除く領域における第１半導体領域１０の主面において第１バンプ１２を形成し、また、第１半導体領域１０の主面における受光領域Ｒと第１バンプ１２の形成領域の間において受光領域Ｒの外周を囲むように、環状の第２バンプ１３を形成する。
ここでは、第１バンプ１２と第２バンプ１３を同時に形成することが好ましく、これによって第１バンプ１２と第２バンプ１３の高さを容易に略等しく形成することができ、さらに工程数を増やさないで第２バンプ１３を形成できるので製造コストの削減に寄与する。
以上で、本実施形態に係る半導体チップを製造することができる。
まず、例えば、ｐ++型半導体基板である第１半導体領域１０の表層に、フォトダイオードの受光領域Ｒとなる領域において、イントリンシック層やｎ型（第２導電型）半導体層などを含む第２半導体領域１１を形成する。
次に、例えば、受光領域Ｒを除く領域における第１半導体領域１０の主面において第１バンプ１２を形成し、また、第１半導体領域１０の主面における受光領域Ｒと第１バンプ１２の形成領域の間において受光領域Ｒの外周を囲むように、環状の第２バンプ１３を形成する。
ここでは、第１バンプ１２と第２バンプ１３を同時に形成することが好ましく、これによって第１バンプ１２と第２バンプ１３の高さを容易に略等しく形成することができ、さらに工程数を増やさないで第２バンプ１３を形成できるので製造コストの削減に寄与する。
以上で、本実施形態に係る半導体チップを製造することができる。
次に、上記の半導体チップを実装基板に実装して半導体装置を製造する方法について説明する。
例えばフレキシブルボード２０にスティフナ２１が貼り合わせられ、受光領域Ｒに合わせて貫通開口部２０ａが形成されており、表面に実装基板用電極２２がパターン形成されている実装基板Ｓに、貫通開口部２０ａから受光領域Ｒが臨むようにして、第１バンプ１２と第２バンプ１３を実装基板電極２２と接続して、半導体チップＴを実装する。
例えばフレキシブルボード２０にスティフナ２１が貼り合わせられ、受光領域Ｒに合わせて貫通開口部２０ａが形成されており、表面に実装基板用電極２２がパターン形成されている実装基板Ｓに、貫通開口部２０ａから受光領域Ｒが臨むようにして、第１バンプ１２と第２バンプ１３を実装基板電極２２と接続して、半導体チップＴを実装する。
上記の実装基板Ｓは、例えば、打ち抜きなどでフレキシブルボード２０に貫通開口部を形成し、予め別工程で同じ形状の貫通開口部が形成されたスティフナ２１を貼り合わせて形成する。実装基板用電極２２は、上記の貼り合わせの前あるいは後に形成することができる。
次に、第２バンプ１３より第１バンプ側１２の領域において、半導体チップＴと実装基板Ｓの間に、半導体チップＴと実装基板Ｓを固着する樹脂層３０を形成する。樹脂層３０は、例えばエポキシ系やポリアミド系などの種々の樹脂を使用でき、フォトダイオードが受光しようとする光に対して透明である必要なない。樹脂層３０は、例えばディスペンサなどを用いてサイドフィルにより供給して形成する。
上記のように樹脂層３０を形成する工程において、第２バンプが樹脂層の堰となる。即ち、樹脂層３０は第２バンプ１３と実装基板用電極２２が接合した部分で堰きとめられているので、受光領域Ｒにかかるように形成されない。
上記のように樹脂層３０を形成する工程において、第２バンプが樹脂層の堰となる。即ち、樹脂層３０は第２バンプ１３と実装基板用電極２２が接合した部分で堰きとめられているので、受光領域Ｒにかかるように形成されない。
上記の本実施形態に係る半導体チップ及び半導体装置の製造方法によれば、第２バンプは第１バンプと同じ工程によって工程数を増やすことなく形成でき、半導体チップＴをフリップチップで実装基板に実装することで、ワイヤボンディングなどの工程を省略でき、また、装置の小型化が実現できる。樹脂層の形成もディスペンサの使用やポッティングなどで形成でき、製造コストの削減ができる。
（変形例）
図２（Ｂ）の断面図に示すように、図２（Ａ）に示す半導体装置において、樹脂層３０が半導体チップＴと実装基板Ｓの間だけでなく、半導体チップＴのバンプ形成面の裏面を全面に被覆して形成された構成としてもよい。
図２（Ｂ）に示す半導体装置の製造方法としては、樹脂層３０を形成する工程において、樹脂をポッティングにより供給することで、それ以外は実質的に上記の製造方法と同様にして製造することができる。
図２（Ｂ）の断面図に示すように、図２（Ａ）に示す半導体装置において、樹脂層３０が半導体チップＴと実装基板Ｓの間だけでなく、半導体チップＴのバンプ形成面の裏面を全面に被覆して形成された構成としてもよい。
図２（Ｂ）に示す半導体装置の製造方法としては、樹脂層３０を形成する工程において、樹脂をポッティングにより供給することで、それ以外は実質的に上記の製造方法と同様にして製造することができる。
第２実施形態
図３（Ａ）は、本実施形態に係る半導体装置の断面図であり、図２（Ａ）に示す半導体装置において、半導体チップＴの受光領域Ｒを保護するようにクリアモールド樹脂の保護層４０がさらに形成されている構成である。
上記以外は実質的に図２（Ａ）に示す構造の第１実施形態に係る半導体装置と同様である。
上記の本実施形態に係る半導体装置は、第１実施形態と同様に、実装基板に実装した構成として、小型化や製造コストの削減ができる。
図３（Ａ）は、本実施形態に係る半導体装置の断面図であり、図２（Ａ）に示す半導体装置において、半導体チップＴの受光領域Ｒを保護するようにクリアモールド樹脂の保護層４０がさらに形成されている構成である。
上記以外は実質的に図２（Ａ）に示す構造の第１実施形態に係る半導体装置と同様である。
上記の本実施形態に係る半導体装置は、第１実施形態と同様に、実装基板に実装した構成として、小型化や製造コストの削減ができる。
上記の本実施形態の半導体装置は、第１実施形態の製造方法において、半導体チップＴの受光領域Ｒを保護するようにクリアモールド樹脂の保護層４０をさらに形成することで製造できる。
（変形例）
図３（Ｂ）の断面図に示すように、図３（Ａ）に示す半導体装置において、樹脂層３０が半導体チップＴと実装基板Ｓの間だけでなく、半導体チップＴのバンプ形成面の裏面を全面に被覆して形成された構成としてもよい。
図３（Ｂ）に示す半導体装置の製造方法としては、樹脂層３０を形成する工程において、樹脂をポッティングにより供給することで製造することができる。
図３（Ｂ）の断面図に示すように、図３（Ａ）に示す半導体装置において、樹脂層３０が半導体チップＴと実装基板Ｓの間だけでなく、半導体チップＴのバンプ形成面の裏面を全面に被覆して形成された構成としてもよい。
図３（Ｂ）に示す半導体装置の製造方法としては、樹脂層３０を形成する工程において、樹脂をポッティングにより供給することで製造することができる。
第３実施形態
図４（Ａ）は本実施形態に係るフォトダイオードを有する半導体チップＴのバンプ側からの平面図であり、図４（Ｂ）は図４（Ａ）中のＸ−Ｘ’における断面図である。
例えば、ｐ++型（第１導電型）半導体基板である第１半導体領域１０の受光領域Ｒにおける表層部に、イントリンシック層やｎ型（第２導電型）半導体層などを含む第２半導体領域１１が形成されており、ｐｎ接合によるフォトダイオードが形成されている。即ち、第２半導体領域１１の形成領域が受光領域Ｒとなる。
図４（Ａ）は本実施形態に係るフォトダイオードを有する半導体チップＴのバンプ側からの平面図であり、図４（Ｂ）は図４（Ａ）中のＸ−Ｘ’における断面図である。
例えば、ｐ++型（第１導電型）半導体基板である第１半導体領域１０の受光領域Ｒにおける表層部に、イントリンシック層やｎ型（第２導電型）半導体層などを含む第２半導体領域１１が形成されており、ｐｎ接合によるフォトダイオードが形成されている。即ち、第２半導体領域１１の形成領域が受光領域Ｒとなる。
また、例えば、受光領域Ｒを除く領域における第１半導体領域１０の主面において、フォトダイオードの信号入出力などに使用される第１バンプ１２が形成されている。
また、例えば、第１半導体領域１０の主面における受光領域と第１バンプ１２の形成領域の間において、受光領域Ｒの外周を囲む環状に、フローティングあるいはグラウンドや電源電位などの一定電位が印加される第２バンプ１３ａが形成されている。
本実施形態においては、受光領域Ｒが正方形形状にレイアウトされており、第２バンプ１３ａはこの正方形形状を内包するように円形の形状で形成されている。
また、例えば、第１半導体領域１０の主面における受光領域と第１バンプ１２の形成領域の間において、受光領域Ｒの外周を囲む環状に、フローティングあるいはグラウンドや電源電位などの一定電位が印加される第２バンプ１３ａが形成されている。
本実施形態においては、受光領域Ｒが正方形形状にレイアウトされており、第２バンプ１３ａはこの正方形形状を内包するように円形の形状で形成されている。
第２バンプ１３のレイアウトは、上記に限らず、第１実施形態のような長方形形状、上記のような円形形状のほか、楕円形形状や正方形形状など特に限定はない。
本実施形態に係る半導体チップは、フリップチップで実装基板に実装でき、装置の小型化が実現でき、また、第２バンプは第１バンプと同じ工程によって工程数を増やすことなく形成でき、ワイヤボンディングなどの工程を省略でき、また、樹脂層の形成もディスペンサの使用やポッティングなどで形成でき、製造コストの削減ができる。
上記の半導体チップを実装基板に実装した構成の半導体装置としても、小型化や製造コストの削減ができる。
上記の半導体チップを実装基板に実装した構成の半導体装置としても、小型化や製造コストの削減ができる。
本発明は上記の説明に限定されない。
例えば、第１バンプ及び第２バンプは金バンプでも形成でき、あるいは他のバンプ構造によってもよい。
実装基板Ｓとして、フレキシブルボード２０とスティフナ２１との貼り合わせ構造のものを例示したが、実装基板はこの構造に限定されず、例えば、ガラスエポシキ基板、その他の基板を用いることができる。
また、第２バンプについて、第１バンプと同じ材料で形成されるものを例示したが、樹脂３０を堰き止めるものであればよく、他の材料、例えば、非導電性のプラスチックなどの材料、或いは、導電性のはんだ以外の材料を用いて形成してもよい。
その他、本発明の要旨を逸脱しない範囲で、種々の変更が可能である。
例えば、第１バンプ及び第２バンプは金バンプでも形成でき、あるいは他のバンプ構造によってもよい。
実装基板Ｓとして、フレキシブルボード２０とスティフナ２１との貼り合わせ構造のものを例示したが、実装基板はこの構造に限定されず、例えば、ガラスエポシキ基板、その他の基板を用いることができる。
また、第２バンプについて、第１バンプと同じ材料で形成されるものを例示したが、樹脂３０を堰き止めるものであればよく、他の材料、例えば、非導電性のプラスチックなどの材料、或いは、導電性のはんだ以外の材料を用いて形成してもよい。
その他、本発明の要旨を逸脱しない範囲で、種々の変更が可能である。
本発明の半導体チップは、フォトダイオードを有する半導体装置に適用できる。
本発明の半導体装置は、フォトダイオードを有する半導体チップを実装した半導体装置に適用できる。
本発明の半導体チップの製造方法は、フォトダイオードを有する半導体チップを製造する方法に適用できる。
本発明の半導体装置の製造方法は、フォトダイオードを有する半導体チップを実装基板に実装して製造する方法に適用できる。
本発明の半導体装置は、フォトダイオードを有する半導体チップを実装した半導体装置に適用できる。
本発明の半導体チップの製造方法は、フォトダイオードを有する半導体チップを製造する方法に適用できる。
本発明の半導体装置の製造方法は、フォトダイオードを有する半導体チップを実装基板に実装して製造する方法に適用できる。
１０…第１半導体領域、１１…第２半導体領域、１２…第１バンプ、１３，１３ａ…第２バンプ、２０…フレキシブルボード（実装基板本体）、２０ａ…貫通開口部、２１…スティフナ、２２…実装基板電極、３０…樹脂層、４０…保護層、１００…ｐ型半導体基板、１０１…ｎ型半導体層、１０２…パッド電極、１０３…接着フィルム、１０４…実装基板、１０５…基板電極、１０６…ワイヤボンディング、１０７…樹脂層、Ｒ…受光領域、Ｓ…実装基板、Ｔ…半導体チップ
Claims (12)
- フォトダイオードが形成された半導体チップであって、
基板に形成された第１導電型の第１半導体領域と、
上記フォトダイオードの受光領域において上記第１半導体領域の表層に形成された第２導電型の第２半導体領域と、
上記受光領域を除く領域における上記第１半導体領域の主面において形成された第１電極パッド上に形成された第１バンプと、
上記第１半導体領域の主面における上記受光領域と上記第１電極パッドの形成領域の間において上記受光領域の外周を囲むように形成された第２電極パッド上に環状に形成された第２バンプと
を有し、
上記第１バンプと上記第２バンプとが同時に形成されたものであり、かつ、上記第１バンプの高さと上記第２バンプの高さとが略等しい
半導体チップ。 - 上記第１バンプと上記第２バンプとがハンダバンプである
請求項１に記載の半導体チップ。 - フォトダイオードが形成された半導体チップが実装基板に実装されて構成された半導体装置であって、
基板に形成された第１導電型の第１半導体領域と、上記フォトダイオードの受光領域において上記第１半導体領域の表層に形成された第２導電型の第２半導体領域と、上記受光領域を除く領域における上記第１半導体領域の主面において形成された第１電極パッド上に形成された第１バンプと、上記第１半導体領域の主面における上記受光領域と上記第１電極パッドの形成領域の間において上記受光領域の外周を囲むように形成された第２電極パッド上に環状に形成された第２バンプとを有する半導体チップと、
表面に実装基板用電極が形成され、上前記第１バンプと第２バンプが上記実装基板電極と接続して上記半導体チップが実装された実装基板と、
上記第２バンプより前記第１バンプ側の領域において上記半導体チップと上記実装基板の間に形成され、上記半導体チップと上記実装基板を固着する樹脂層と
を有し、
上記第1バンプと上記第２バンプとが同時に形成されたものであり、かつ、上記第１バンプの高さと上記第２バンプの高さとが略等しい
半導体装置。 - 上記第１バンプと上記第２バンプとがハンダバンプである
請求項３に記載の半導体装置。 - 上記第２バンプが上記樹脂層の堰となる
請求項３または４に記載の半導体装置。 - 上記受光領域に相当する領域において上記実装基板に貫通開口部が設けられており、
上記貫通開口部から上記受光領域を臨むようにして上記半導体チップが上記実装基板に実装されている
請求項３〜５のいずれかに記載の半導体装置。 - フォトダイオードが形成された半導体チップの製造方法であって、
基板に形成された第１導電型の第１半導体領域の表層に、上記フォトダイオードの受光領域において、第２導電型の第２半導体領域を形成する工程と、
上記受光領域を除く領域における上記第１半導体領域の主面において形成された第１電極パッド上に第１バンプを形成する工程と、
上記第１半導体領域の主面における上記受光領域と上記第１電極パッドの形成領域の間において上記受光領域の外周を囲むように形成された第２電極パッド上に環状の第２バンプを形成する工程と
を有し、
上記第１バンプの形成工程と上記第２バンプの形成工程とを同時に行なうと共に上記第１バンプの高さと上記第２バンプの高さとを略等しく形成する
半導体チップの製造方法。 - 上記第１バンプと上記第２バンプとをハンダで形成する
請求項７に記載の半導体チップの製造方法。 - フォトダイオードが形成された半導体チップを実装基板に実装する半導体装置の製造方法であって、
基板に形成された第１導電型の第１半導体領域の表層に、上記フォトダイオードの受光領域において、第２導電型の第２半導体領域を形成する工程と、上記受光領域を除く領域における上記第１半導体領域の主面において形成された第１電極パッド上に第１バンプを形成する工程と、上記第１半導体領域の主面における上記受光領域と上記第１電極パッドの形成領域の間において上記受光領域の外周を囲むように形成された第２電極パッド上に環状の第２バンプを形成する工程とを有して、半導体チップを形成する工程と、
表面に実装基板用電極が形成された実装基板に、上前記第１バンプと第２バンプを上記実装基板電極と接続して上記半導体チップを実装する工程と、
上記第２バンプより前記第１バンプ側の領域において上記半導体チップと上記実装基板の間に、上記半導体チップと上記実装基板を固着する樹脂層を形成する工程と
を有し、
上記第１バンプの形成工程と上記第２バンプの形成工程とを同時に行なうと共に上記第１バンプの高さと上記第２バンプの高さとを略等しく形成する
半導体装置の製造方法。 - 上記第１バンプと上記第２バンプとをハンダで形成する
請求項９に記載の半導体装置の製造方法。 - 上記樹脂層を形成する工程において上記第２バンプが上記樹脂層の堰となる
請求項９または１０に記載の半導体装置の製造方法。 - 上記実装基板として、上記受光領域に相当する領域に貫通開口部が設けられている実装基板を用い、
上記実装基板に上記半導体チップを実装する工程において、上記貫通開口部から上記受光領域が臨むようにして上記半導体チップを上記実装基板に実装する
請求項９〜１１のいずれかに記載の半導体装置の製造方法。
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| US6472247B1 (en) * | 2000-06-26 | 2002-10-29 | Ricoh Company, Ltd. | Solid-state imaging device and method of production of the same |
| US6858941B2 (en) * | 2000-12-07 | 2005-02-22 | International Business Machines Corporation | Multi-chip stack and method of fabrication utilizing self-aligning electrical contact array |
| TW527676B (en) * | 2001-01-19 | 2003-04-11 | Matsushita Electric Ind Co Ltd | Photo-semiconductor module and method for manufacturing |
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| JP3956199B2 (ja) * | 2002-02-20 | 2007-08-08 | シャープ株式会社 | 固体撮像装置の製造方法およびその製造方法において使用するマスク |
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| KR100492980B1 (ko) * | 2003-03-28 | 2005-06-07 | 삼성전자주식회사 | 수직입사 수광소자를 이용한 광학장치 |
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