JP4174978B2 - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法 Download PDFInfo
- Publication number
- JP4174978B2 JP4174978B2 JP2001176142A JP2001176142A JP4174978B2 JP 4174978 B2 JP4174978 B2 JP 4174978B2 JP 2001176142 A JP2001176142 A JP 2001176142A JP 2001176142 A JP2001176142 A JP 2001176142A JP 4174978 B2 JP4174978 B2 JP 4174978B2
- Authority
- JP
- Japan
- Prior art keywords
- semiconductor chip
- lead frame
- recess
- solder
- semiconductor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
- 239000004065 semiconductor Substances 0.000 title claims description 254
- 238000004519 manufacturing process Methods 0.000 title claims description 25
- 229910000679 solder Inorganic materials 0.000 claims description 57
- 238000000034 method Methods 0.000 claims description 29
- 238000003825 pressing Methods 0.000 claims description 10
- 238000005476 soldering Methods 0.000 description 28
- 239000010409 thin film Substances 0.000 description 18
- 230000000694 effects Effects 0.000 description 12
- PXHVJJICTQNCMI-UHFFFAOYSA-N nickel Substances [Ni] PXHVJJICTQNCMI-UHFFFAOYSA-N 0.000 description 6
- 230000008646 thermal stress Effects 0.000 description 6
- 239000002184 metal Substances 0.000 description 4
- 229910052751 metal Inorganic materials 0.000 description 4
- 238000010586 diagram Methods 0.000 description 3
- 238000005530 etching Methods 0.000 description 3
- 238000007796 conventional method Methods 0.000 description 2
- 239000010949 copper Substances 0.000 description 2
- 230000012447 hatching Effects 0.000 description 2
- 230000002093 peripheral effect Effects 0.000 description 2
- 239000000758 substrate Substances 0.000 description 2
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 1
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 238000001816 cooling Methods 0.000 description 1
- 229910052802 copper Inorganic materials 0.000 description 1
- 230000001747 exhibiting effect Effects 0.000 description 1
- 230000017525 heat dissipation Effects 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 229910052759 nickel Inorganic materials 0.000 description 1
- 230000002265 prevention Effects 0.000 description 1
- 230000000630 rising effect Effects 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- 238000004544 sputter deposition Methods 0.000 description 1
- 238000003466 welding Methods 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
- H01L24/31—Structure, shape, material or disposition of the layer connectors after the connecting process
- H01L24/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
- H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
- H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
- H01L2224/321—Disposition
- H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/32245—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
- H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
- H01L2224/8319—Arrangement of the layer connectors prior to mounting
- H01L2224/83191—Arrangement of the layer connectors prior to mounting wherein the layer connectors are disposed only on the semiconductor or solid-state body
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/0657—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01004—Beryllium [Be]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01005—Boron [B]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01006—Carbon [C]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01029—Copper [Cu]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01033—Arsenic [As]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01082—Lead [Pb]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/10—Details of semiconductor or other solid state devices to be connected
- H01L2924/1015—Shape
- H01L2924/10155—Shape being other than a cuboid
- H01L2924/10158—Shape being other than a cuboid at the passive surface
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/30—Technical effects
- H01L2924/35—Mechanical effects
- H01L2924/351—Thermal stress
Description
【発明の属する技術分野】
本発明は、半導体素子の性能を向上させるために薄膜化された半導体チップをリードフレーム上に半田接続してなる半導体装置およびその製造方法に関する。
【0002】
【従来の技術】
この種の半導体装置は、半導体チップの一面側とリードフレームの一面側とを半田を用いて接続してなるものである。近年、半導体素子の性能(ON抵抗、周波数特性、放熱性等)を向上させるために、半導体チップの薄膜化(例えば100μm以下)が進められている。しかし、単純にチップを薄膜化しただけでは、チップが反ったり、破損したりするという問題がある。
【0003】
この問題に対して、例えば、特開平6−334197号公報では、次のようにしている。半導体チップを、その素子部のみが半導体チップの一面側から薄膜化され、半導体チップの一面における厚さの厚い部分が凸部、半導体チップの一面における厚さの小さい部分が凹部となっているものとする。そして、半導体チップの凹部に金属を埋め込み、半導体チップの強度向上を図っている。
【0004】
しかしながら、上記公報では、リードフレームの一面へ、半導体チップの一面側を半田付けするために、チップ一面の凹部に選択的に金属を埋めなければならず、製造工程が複雑になってしまう。
【0005】
また、従来における、半導体チップをリードフレーム上へ半田接続する方法(半導体装置の製造方法)を、図12に示す。一面側に電極(裏面電極)18が形成された半導体チップJ10の一面J11側に半田30を配設した(図12(a)、(b))後、別体の位置決め治具K10を用いて、リードフレームJ20の一面J21に半導体チップJ10を搭載する(図12(c))。
【0006】
この後、半田30を溶融(リフロー)・固化することで半田接続がなされ、半導体装置が製造される。このように、従来においては、リードフレームと半導体チップとを位置合わせするために、別体の位置決め治具が必要となり、手間がかかる。
【0007】
また、半田を冷却して固化すると、半導体チップが薄膜化されているため、図13(a)に示す様に、軽量化された半導体チップJ10が半田30によって浮き上がり、半田30の厚みに偏りが生じたり、図13(b)に示す様に、冷却による半田30の収縮等に伴う熱応力に起因して、半導体チップJ10が凸形状に反ったりする。これらのことから、半導体チップの平行度を確保することができない。
【0008】
ちなみに、特開平10−74778号公報では、半導体チップの裏面(リードフレームとの接続面)に凹部を設けたり、チップ側面(端面)にノッチを設け、該凹部やノッチを、リードフレーム側に形成された凸部と機械的に噛み合わせることで、上記した半導体チップの浮き上がりや反りを抑制することが提案されている。
【0009】
しかしながら、半導体チップの薄膜化が進むと、半導体チップの裏面に形成する凹部の深さを十分に確保することは難しく、また、半導体チップの側面にノッチを形成することは難しくなる。その結果、リードフレームの凸部との噛み合わせが不十分となり、半導体チップの浮き上がりや反りを抑制する効果は小さくなってしまう。
【0010】
【発明が解決しようとする課題】
このように、従来においては、半導体チップとリードフレームとの位置決めに手間がかかること、リードフレームへの半導体チップの半田付けにおいて複雑な追加工程を要すること、半田付け時において半導体チップが浮き上がること、半田付け時において熱応力に起因した半導体チップの反りが発生すること、といった諸問題がある。
【0011】
そこで、本発明は、上記した諸問題のうち少なくとも1つを解決できるような新規な半導体装置およびその製造方法を提供することを目的とする。
【0012】
【課題を解決するための手段】
上記目的を達成するため、請求項1に記載の発明では、半導体チップ(10)の一面(11)側とリードフレーム(20)の一面(21)側とを半田(30)を用いて接続してなる半導体装置において、半導体チップは、その一部が半導体チップの一面側から薄膜化されており、半導体チップの一面における厚さの厚い部分が凸部(15)、半導体チップの一面における厚さの小さい部分が凹部(16)となっており、リードフレームの一面には、半導体チップの凸部が挿入可能な溝状の窪み部(25)が設けられ、窪み部の底部には、半導体チップの凸部に接するように、窪み部の底部から一段高くなった段差部(26)が少なくとも3箇所形成されており、段差部の高さは、半導体チップの凹部の底面とリードフレームの一面との間に隙間が形成されるように設定されていることを特徴とする。
【0013】
それによれば、半導体チップ(10)は、薄膜部としての凹部(16)に素子部を形成することができ、半導体素子の性能を向上させるという薄膜化の効果を発揮することができる。
【0014】
そして、この半導体チップには厚肉部である凸部(15)が形成され、一方、リードフレーム(20)の一面(21)には、当該凸部が挿入可能な溝状の窪み部(25)が形成されているから、これら凸部と窪み部とを一致させることにより、従来のように、位置決め治具を用いることがなくなり、半導体チップとリードフレームとの位置決めを容易に行うことができる。
【0015】
また、リードフレーム(20)の一面(21)において、窪み部(25)の底部に、半導体チップ(10)の凸部(15)に接するように、窪み部の底部から一段高くなった段差部(26)が少なくとも3箇所形成されているため、半導体チップは、各段差部に接触し、少なくとも3点以上の段差部にて平面的に支持される。
【0016】
また、段差部(26)と半導体チップ(10)との間の余分な半田(30)は、半田付け時に、段差部の外周囲の窪み部(25)に押し出されるため、半田による半導体チップの浮き上がりを防止することができる。
【0017】
また、段差部(26)の高さが、半導体チップ(10)の凹部(16)の底面とリードフレーム(20)の一面(21)との間に隙間が形成されるように設定されているため、当該隙間に半田を充填することができ、半導体チップの凹部の底面とリードフレームとの電気的及び機械的な接続を十分に確保することができる。なお、半導体チップの凹部に充填された半田も、余分なものは、半田付け時に、リードフレームの窪み部へ押し出されるため、半田による半導体チップの浮き上がりは生じない。
【0018】
それによって、上記した半導体素子が形成される薄膜部であり装置上、重要な部分である半導体チップの凹部も、半田を介してリードフレームに支持され、強度は確保される。そのため、従来のように、半導体チップの凹部に選択的に金属を埋め込む等の複雑な工程が不要となる。
【0019】
以上のように、本発明によれば、半導体チップとリードフレームとの位置決めを容易にできること、リードフレームへの半導体チップの半田付けにおいて複雑な追加工程を不要にすること、半田付け時における半導体チップの浮き上がりを防止することが可能な半導体装置を提供することができる。
【0020】
また、請求項2に記載の発明では、半導体チップ(10)の一面(11)側とリードフレーム(20)の一面(21)側とを半田(30)を用いて接続してなる半導体装置において、半導体チップは、その一部が半導体チップの一面側から薄膜化されており、半導体チップの一面における厚さの厚い部分が凸部(15)、半導体チップの一面における厚さの小さい部分が凹部(16)となっており、リードフレームの一面には、半導体チップの凸部が挿入可能な溝状の窪み部(25)が設けられ、窪み部の底部には、半導体チップの凸部に接するように、窪み部の底部から一段高くなっており且つ窪み部の溝幅よりも幅の狭い突起部(27)が少なくとも3箇所形成されており、突起部の高さは、半導体チップの凹部の底面とリードフレームの一面との間に隙間が形成されるように設定されていることを特徴とする。
【0021】
本発明は、上記請求項1に記載の半導体装置における段差部を、窪み部(25)の底部から一段高くなっており且つ窪み部の溝幅よりも幅の狭い突起部(27)に置き換えたものである。
【0022】
本発明によれば、上記請求項1の発明と同様の作用効果を発揮するとともに、上記段差部に代えて、半導体チップとの接触面積がより小さい突起部を設けたものとしているので、半田付け時に、突起部(27)と半導体チップ(10)との間の余分な半田(30)が、突起部の外周囲の窪み部(25)に押し出されやすくなる。
【0023】
また、請求項3に記載の発明では、半導体チップ(10)には、半導体チップの一面(11)側から薄膜化された部分が複数個分割されて形成されており、各々の薄膜化された部分の間は、半導体チップの凸部(15a)として構成されていることを特徴とする。
【0024】
本発明は、半導体チップにおいて、薄膜化された部分(薄膜部)が、分割して2箇所以上必要な場合、あるいは、非常に広い面積の薄膜部が形成されていて或る部分で補強する必要がある場合に、有効なものである。
【0025】
この場合も、分割された各薄膜部間が、厚肉部である凸部(15)として形成されるので、リードフレーム(20)の一面(21)側にも、各薄膜部間の凸部に対応して窪み部が形成されることは勿論である。そして、本発明においても、上記請求項1または請求項2の発明と同様の効果が得られる。
【0026】
また、請求項4に記載の発明は、請求項1ないし3のいずれか1つに記載の半導体装置を製造する方法であって、半導体チップ(10)の一面(11)側に半田(30)を配設した後、押さえ治具(K1)を用いて、半導体チップにおける一面とは反対側の他面(12)の全域を一定の力で加圧しつつ、半導体チップの一面とリードフレーム(20)の一面(21)とを圧着させ、この圧着状態にて半田の溶融及び固化を行うことを特徴とする。
【0027】
上記したように、半田付け時において熱応力に起因する半導体チップの反りは、半導体チップの他面側へ凸となる反りであるが、本発明の製造方法では、半導体チップにおける一面とは反対側の他面の全域を一定の力で加圧しつつ、半導体チップの一面とリードフレームの一面とを圧着させた状態にて半田の溶融及び固化を行うから、この加圧によって、上記半導体チップの反りを防止できる。
【0028】
従って、本製造方法によれば、上記請求項1〜3の発明の効果を発揮できるとともに、半田付け時において熱応力に起因する半導体チップの反りを防止可能な半導体装置の製造方法を提供することができる。
【0029】
なお、上記各手段の括弧内の符号は、後述する実施形態に記載の具体的手段との対応関係を示す一例である。
【0030】
【発明の実施の形態】
(第1実施形態)
以下、本発明を図に示す実施形態について説明する。図1は、本発明の第1実施形態に係る半導体チップ10の外観斜視図、図2において、(a)、(b)は、本実施形態に係るリードフレーム20の、それぞれ第1の例、第2の例を示す平面図、(c)は(a)及び(b)中のA−A’断面図、(d)は(a)中のB−B’断面図、(e)は(b)中のC−C’断面図である。なお、図2(a)、(b)中のハッチングは、識別のためのもので断面を示すものではない。
【0031】
また、図3は、本実施形態に係る半導体装置、すなわち、半導体チップ10の一面11側とリードフレーム20の一面21側とが半田30を用いて接続してなる構造を示す断面図である。
【0032】
図3において、(a)は上記第1の例のリードフレーム20を用いたもので、上記図2(a)中のB−A’断面に相当するものであり、(b)は上記第2の例のリードフレーム20を用いたもので、上記図2(b)中のC−A’断面に相当するものである。
【0033】
図1に示す様に、半導体チップ10は矩形平板形状をなし、その中央部が半導体チップ10の一面11側から薄膜化されており、半導体チップ10の一面11における厚さの厚い部分(厚肉部)が凸部15、半導体チップ10の一面11における厚さの小さい部分(薄膜部)が凹部16となっている。
【0034】
半導体チップ10の薄膜部においては、半導体チップ10の一面11とは反対側の他面12側に、例えばトランジスタ等の半導体素子(図示せず)が形成されており、当該薄膜部は、半導体チップ10における素子部形成領域となっている。そして、図示例では、凸部15は、半導体チップ10の一面11において、半導体チップ10の外周部に矩形枠状に形成されている。
【0035】
このような半導体チップ10は例えばシリコン基板より構成され、凹部16は、半導体チップ10の一面11側から異方性エッチングを施す等により形成される。また、限定するものではないが、半導体チップ10の凹部16(薄膜部)の厚さは、例えば100μm以下であり、凸部15(厚肉部)の厚さは、例えば300μm〜400μm程度とすることができる。
【0036】
そして、図3に示す様に、半導体チップ10は、その一面11の略全域に裏面電極(例えばTi/Niの2層構造のもの)18が形成された状態で、半田30を介して、リードフレーム20の一面21側と、電気的、機械的に接続されている。
【0037】
一方、図2及び図3に示す様に、リードフレーム20は、第1および第2の例共に、その一面21に半導体チップ10の凸部15が挿入可能な矩形溝状の窪み部25が設けられた平面矩形の段付き板状をなしている。
【0038】
窪み部25の底部には、半導体チップ10の凸部15に接するように(図3参照)、窪み部25の底部から一段高くなった段差部26が4箇所形成されている。なお、図2(a)、(b)の平面図中には、段差部26の表面には斜線ハッチングが施してある。
【0039】
第1の例のリードフレーム20では、段差部26は、矩形溝状の窪み部25の4つの隅部に形成されており(図2(a)参照)、第2の例のリードフレーム20では、段差部26は、矩形溝状の窪み部25の4つの辺部に形成されている(図2(b)参照)。なお、段差部26は少なくとも3箇所以上形成されていれば良い。
【0040】
そして、図3に示す様に、第1および第2の例のリードフレーム20において、段差部26の高さは、半導体チップ10の凹部16の底面とリードフレーム20の一面21との間に、隙間が形成されるように設定されている。
【0041】
この隙間は、半田30が充填可能な程度の大きさであり、図3に示す様に、半導体チップ10の凹部16の底面とリードフレーム20の一面21との間には、半田30が充填されて、凹部16とリードフレーム20の一面21とを接合している。
【0042】
このようなリードフレーム20は、Cu(銅)にNi(ニッケル)をメッキしたものよりなり、平板素材にプレス加工を施す等により、上記窪み部25、段差部26が形成された段付き板状に形成される。
【0043】
次に、本実施形態のリードフレーム20を用いた半導体装置の製造方法について、図4を参照して述べる。図4(a)〜(d)は、上記第2の例に準じて本実施形態の製造方法を示すものであり、上記図2(b)中のC−A’断面に対応した断面にて示すものである。なお、第1の例の製造方法も、以下同様である。
【0044】
まず、上述したように、半導体プロセスにより他面(表面)12側に半導体素子を形成し、一面(裏面)11側から異方性エッチング等により凹部16を形成した半導体チップ10を用意する(半導体チップ形成工程)。
【0045】
そして、図4(a)に示す様に、この半導体チップ10の一面11の略全域に、上記裏面電極18を形成する(裏面電極形成工程)。裏面電極18は、例えば、スパッタ法により、Ti層(例えば厚さ250nm)の上にNi層(例えば厚さ550nm)を積層したTi/Niより構成することができる。なお、ここまでの工程は、通常ウェハ状態で行い、裏面電極形成後、ダイシングカットして半導体チップとする。
【0046】
次に、図4(b)に示す様に、半導体チップ10の一面11側の略全域に半田30を配設する(迎えハンダ工程)。次に、図4(c)に示す様に、コレット(チップ吸引治具)K1を用いて、真空ポンプ等の吸引により、半導体チップ10をその他面12側から拾い上げ、半導体チップ10の凸部15とリードフレーム20の窪み部25とを位置合わせする(位置決め工程)。
【0047】
このとき、コレットK1は、本発明でいう押さえ治具に相当し、図4(c)に示す様に、半導体チップ10の他面12の全域に接触している。そして、コレット(押さえ治具)K1を下方に移動させ、半導体チップ10の凸部15をリードフレーム20の窪み部25へ挿入する。
【0048】
引き続き、コレットK1によって、半導体チップ10の他面12の全域を一定の力で下方へ加圧しつつ、半導体チップ10の一面11とリードフレーム20の一面21とを圧着させる。すると、半田30を介して、半導体チップ10の凸部15と、リードフレーム20の窪み部25内の段差部26とが圧着する。
【0049】
続いて、この圧着状態にて半田30を加熱して溶融させ、さらに、圧着状態にて、半田30を冷却して固化させる(半田付け工程)。この半田付け工程によって、半田30が固化して、半導体チップ10の一面側とリードフレーム20の一面21側とが半田接続される。この状態を、図4(d)に示す。
【0050】
この半田付け工程においては、半田30の厚さが図4(c)から図4(d)に示すように変化する。すなわち、段差部26と半導体チップ10との間の余分な半田30は、半田付け時に溶融して、段差部26の外周囲の窪み部25に押し出される。また、半導体チップ10の凹部16に充填された半田30も、余分なものは、半田付け時に溶融して、リードフレーム20の窪み部(段差部26の無い部分の窪み部)25へ押し出される。
【0051】
以上の工程の後、半導体チップ10の他面12からコレットK1を取り外す。こうして、上記図3に示すような本実施形態の第1及び第2の例としての半導体装置ができあがる。
【0052】
ところで、本実施形態によれば、半導体チップ10は、薄膜部としての凹部16に素子部を形成することができ、半導体素子の性能を向上させるという薄膜化の効果を十分に発揮することができる。
【0053】
そして、半導体チップ10には厚肉部である凸部15が形成され、一方、リードフレーム20の一面21には、凸部15が挿入可能な溝状の窪み部25が形成されているから、これら凸部15と窪み部25とを一致させることにより、従来のように、別体の位置決め治具を用いることがなくなり、半導体チップ10とリードフレーム20との位置決めを容易に行うことができる。
【0054】
また、リードフレーム20の一面21において、窪み部25の底部に、半導体チップ10の凸部15に接するように、窪み部25の底部から一段高くなった段差部26が少なくとも3箇所(上記例では4箇所)形成されているため、半導体チップ10は、各段差部26に接触し、少なくとも3点以上の段差部26にて平面的に支持される。
【0055】
また、段差部26と半導体チップ10との間の余分な半田30は、半田付け時に溶融して、段差部26の外周囲の窪み部25に押し出されるため、半田30による半導体チップ10の浮き上がりを防止することができる。
【0056】
また、段差部26の高さが、半導体チップ10の凹部16の底面とリードフレーム20の一面21との間に隙間が形成されるように設定されているため、当該隙間に半田30を充填することができ、半導体チップ10の凹部16の底面とリードフレーム20の一面21との電気的及び機械的な接続を十分に確保することができる。
【0057】
それによって、薄膜部であり装置上、重要な素子部である半導体チップ10の凹部16も、半田30を介してリードフレーム20に支持され、強度は確保される。そのため、従来のように、半導体チップの凹部に選択的に金属を埋め込む等の複雑な工程が不要となる。
【0058】
なお、上述したように、半導体チップ10の凹部16に充填された半田30も、余分なものは、上記半田付け工程時に、リードフレーム20の窪み部25へ押し出されるため、半田30による半導体チップ10の浮き上がりは生じない。
【0059】
以上のように、本実施形態の半導体装置によれば、半導体チップ10とリードフレーム20との位置決めの容易化、リードフレーム20への半導体チップ10の半田付けにおいて複雑な追加工程が不要になること、半田付け時における半導体チップ10の浮き上がりの防止、といった各種の効果を実現することができる。
【0060】
また、上記した本実施形態の半導体装置の製造方法によれば、半導体チップ10における一面11とは反対側の他面12の全域を一定の力で加圧しつつ、半導体チップ10の一面11とリードフレーム20の一面21とを圧着させた状態にて半田30の溶融及び固化を行うようにしている。
【0061】
上記したように、半田付け時において熱応力に起因する半導体チップの反りは、半導体チップの他面(半田とは反対側の面)側へ凸となる反りであるが、本製造方法では、上記した半導体チップ10の他面12の全域を一定の力で加圧するによって、半導体チップ10の反りを防止することができる。
【0062】
従って、本実施形態の半導体装置を上記した製造方法を用いて製造することにより、上記した各種の効果に加えて、さらに、半田付け時において熱応力に起因する半導体チップ10の反りを防止した半導体装置を提供することができる。
【0063】
(第2実施形態)
本発明の第2実施形態に係るリードフレーム20を図5に、半導体装置を図6に示す。本実施形態は、上記第1実施形態に示した半導体装置における段差部26を、窪み部25の底部から一段高くなっており且つ窪み部25の溝幅よりも幅の狭い突起部27に置き換えたものであり、他の部分は第1実施形態と同一である。
【0064】
図5において、(a)、(b)は、本実施形態に係るリードフレーム20の、それぞれ第1の例、第2の例を示す平面図、(c)は(a)及び(b)中のA−A’断面図、(d)は(a)中のB−B’断面図、(e)は(b)中のC−C’断面図である。なお、図5(a)、(b)中のハッチングは、識別のためのもので断面を示すものではない。
【0065】
また、図6は、本実施形態の第2の例のリードフレーム20を用いて、半導体チップ10の一面11側とリードフレーム20の一面21側とが半田30を用いて接続してなる半導体装置を示す断面図である。この図6は、上記図5(b)中のC−C’断面に相当するものである。
【0066】
図5に示す様に、本実施形態の第1の例のリードフレーム20は、上記第1実施形態の第1の例のリードフレーム20において、段差部26を突起部27に置き換えたものであり、本実施形態の第2の例のリードフレーム20は、上記第1実施形態の第2の例のリードフレーム20において、段差部26を突起部27に置き換えたものである。なお、図5(a)、(b)の平面図中には、突起部27の表面には斜線ハッチングが施してある。
【0067】
上記第1実施形態における段差部26は、窪み部25の所定領域において、窪み部25の溝幅と同じ幅の分、窪み部25の底部が一段と高くなっていたが、本実施形態の突起部27は、図5からわかるように、窪み部25の所定領域において、窪み部25の底部から一段高くなっているとともに、窪み部25の溝幅よりも幅の狭いものとなっている。
【0068】
そして、図6に示す様に、上記図1に示した半導体チップ10を用いてリードフレーム20に半田接続した半導体装置においては、半導体チップ10の凸部15が、リードフレーム20の突起部27に接した状態で支持されている。
【0069】
また、突起部27の高さは、半導体チップ10の凹部16の底面とリードフレーム20の一面21との間に、隙間が形成されるように設定されている。そのため、図6に示す様に、半導体チップ10の凹部16の底面とリードフレーム20の一面21との間には、半田30が充填されて、凹部16とリードフレーム20の一面21とを接合している。
【0070】
次に、本実施形態の第2の例のリードフレーム20を用いた半導体装置の製造方法について、図7を参照して述べる。図7(a)〜(d)は、図6と同様に、上記図5(b)中のC−C’断面に対応した断面にて示すものである。
【0071】
まず、上記第1実施形態と同様に、半導体チップ形成工程を行って半導体チップ10を用意し、図7(a)、(b)に示す様に、裏面電極形成工程、迎えハンダ工程を行い、次に、図7(c)に示す様に、コレットK1を用いて、半導体チップ10の凸部15とリードフレーム20の窪み部25とを位置合わせする(位置決め工程)。
【0072】
そして、上記第1実施形態と同様に、コレットK1を下方に移動させ、半導体チップ10の凸部15をリードフレーム20の窪み部25へ挿入し、引き続き、コレットK1によって、半導体チップ10の他面12の全域を一定の力で下方へ加圧しつつ、半導体チップ10の一面11とリードフレーム20の一面21とを圧着させる。すると、半田30を介して、半導体チップ10の凸部15と、リードフレーム20の窪み部25内の突起部27とが圧着する。
【0073】
続いて、上記第1実施形態と同様に、この圧着状態にて、半田30の加熱溶融、冷却固化を行い(半田付け工程)、図7(d)に示す様に、半導体チップ10の一面側とリードフレーム20の一面21側とを半田接続する。この半田付け工程においては、半田30の厚さが図7(c)から図7(d)に示すように変化する。
【0074】
すなわち、突起部27と半導体チップ10との間の余分な半田30は、半田付け時に溶融して、突起部27の外周囲の窪み部25に押し出される。また、半導体チップ10の凹部16に充填された半田30も、余分なものは、半田付け時に溶融して、リードフレーム20の窪み部(突起部27の無い部分の窪み部)25へ押し出される。
【0075】
以上の工程の後、半導体チップ10の他面12からコレットK1を取り外し、上記図6に示すような本実施形態の半導体装置ができあがる。
【0076】
このように、本実施形態によれば、上記第1実施形態と同様の作用効果を発揮するとともに、上記段差部26に代えて、半導体チップ10の凸部15との接触面積がより小さい突起部27を設けたものとしているので、半田付け時に、突起部27と半導体チップ10との間の余分な半田30が、突起部の外周囲の窪み部25に押し出されやすくなる。すなわち、半田30による半導体チップ10の浮き上がりを、より効果的に防止することができる。
【0077】
なお、第1の例のリードフレーム20を用いた本実施形態の半導体装置の構成および製造方法については、図示されていないが、上記図6及び図7に示す第2のリードフレーム20を用いた場合と、同様の作用効果を持つことは明らかである。
【0078】
(第3実施形態)
本発明の第3実施形態に係る半導体チップの外観斜視図を図8に示す。本実施形態は、上記第1実施形態に示した半導体装置における半導体チップ10において、半導体チップ10の一面11側から薄膜化された部分(薄膜部)が複数個(本例では2個)分割されて形成されており、各々の薄膜化された部分の間が、半導体チップ10の凸部(厚肉部)15として構成されているものである。
【0079】
本実施形態の半導体チップ10は、分割された各薄膜部が素子部(パワー部)となっている場合、あるいは、非常に広い面積の薄膜部が形成されていて或る部分で補強する必要がある場合に、有効なものである。
【0080】
図8に示す半導体チップ10は、上記図1に示すものと同様に、その中央部が半導体チップ10の一面11側から薄膜化されて凹部16となり、その外周部が矩形枠状の凸部15となっている。ここで、凸部15は更に、凹部16の中間部を横断する梁状に形成されており、凹部(薄膜部)16を2分割している。以下、この薄膜部間の凸部15を、梁部15aとして説明していく。
【0081】
この場合も、分割された各薄膜部間の梁部15aが、厚肉部である凸部として形成されるので、リードフレーム20の一面21側にも、梁部15aに対応して上記窪み部25が形成される。
【0082】
図9(a)、(b)は、本実施形態に係るリードフレーム20の、それぞれ第1の例、第2の例を示す平面図であり、図中、段差部26に施されたハッチングは、識別のためのもので断面を示すものではない。また、図10は、上記図9(b)に示す第2の例のリードフレーム20を用いた半導体装置を示す概略断面図であり、図9(b)中のC−C’断面に対応した断面にて示してある。
【0083】
図9に示す様に、本実施形態の第1の例、第2の例のリードフレーム20は、それぞれ、上記第1実施形態の第1の例、第2の例のリードフレーム20において、更に、半導体チップ10の梁部15aに対応した部位にも窪み部及び段差部26が形成されたものである。
【0084】
もちろん、この梁部15aに対応した窪み部25においても、当該窪み部25は、半導体チップ10の凸部15である梁部15aが挿入可能な溝状のものであり、段差部26も、半導体チップ10の梁部15aに接するように(図10参照)、当該窪み部26の底部から一段高くなっている。
【0085】
また、図10に示す様に、段差部26の高さは、半導体チップ10の凹部16の底面とリードフレーム20の一面21との間に隙間が形成されるように設定されている。図9(b)に示す第2の例のリードフレーム20では、計5個の段差部26形成されている。
【0086】
次に、本実施形態に係る図10に示す半導体装置の製造方法について、図11を参照して述べる。図11(a)〜(d)は、上記図9(b)中のC−C’断面に対応した断面にて示すものである。
【0087】
まず、上記第1実施形態と同様に、半導体チップ形成工程を行って半導体チップ10を用意する。ここで、2個の分割された凹部16は、半導体チップ10の一面11側から異方性エッチングを行う際のマスクパターンを変えることで、同様に形成することができる。
【0088】
次に、図11(a)、(b)に示す様に、裏面電極形成工程、迎えハンダ工程を行い、次に、図11(c)に示す様に、コレットK1を用いて、半導体チップ10の凸部15とリードフレーム20の窪み部25とを位置合わせする(位置決め工程)。
【0089】
そして、上記第1実施形態と同様に、コレットK1によって、半導体チップ10の他面12の全域を一定の力で下方へ加圧しつつ、半導体チップ10の一面11とリードフレーム20の一面21とを圧着させる。すると、半田30を介して、半導体チップ10の凸部15と、リードフレーム20の窪み部25内の段差部26とが圧着する。
【0090】
続いて、上記第1実施形態と同様に、半田付け工程を行い(図11(d)参照)、その後、半導体チップ10の他面12からコレットK1を取り外す。こうして、上記図10に示すような本実施形態の半導体装置ができあがる。
【0091】
以上述べた本実施形態の半導体装置およびその製造方法においても、上記第1実施形態と同様の作用効果を発揮することができる。なお、本実施形態において、各段差部26を、上記突起部27に置き換えても良く、その場合、上記第2実施形態と同様の作用効果が発揮される。
【図面の簡単な説明】
【図1】本発明の第1実施形態に係る半導体チップの外観斜視図である。
【図2】上記第1実施形態に係るリードフレームの平面構成および断面構成を示す図である。
【図3】上記第1実施形態に係る半導体装置を示す概略断面図である。
【図4】上記第1実施形態に係る半導体装置の製造方法を示す概略断面図である。
【図5】本発明の第2実施形態に係るリードフレームの平面構成および断面構成を示す図である。
【図6】上記第2実施形態に係る半導体装置を示す概略断面図である。
【図7】上記第2実施形態に係る半導体装置の製造方法を示す概略断面図である。
【図8】本発明の第3実施形態に係る半導体チップの外観斜視図である。
【図9】上記第3実施形態に係るリードフレームの平面構成を示す図である。
【図10】上記第3実施形態に係る半導体装置を示す概略断面図である。
【図11】上記第3実施形態に係る半導体装置の製造方法を示す概略断面図である。
【図12】従来の一般的な半導体装置の製造方法を示す概略断面図である。
【図13】従来の半導体装置における半導体チップの浮き上がりおよび半導体チップの反りを示す概略断面図である。
【符号の説明】
10…半導体チップ、11…半導体チップの一面、
12…半導体チップの他面、15…半導体チップの凸部、
15a…半導体チップの梁部、16…半導体チップの凹部、
20…リードフレーム、21…リードフレームの一面、
25…窪み部、26…段差部、27…突起部、30…半田、K1…コレット。
Claims (4)
- 半導体チップ(10)の一面(11)側とリードフレーム(20)の一面(21)側とを半田(30)を用いて接続してなる半導体装置において、
前記半導体チップは、その一部が前記半導体チップの一面側から薄膜化されており、
前記半導体チップの一面における厚さの厚い部分が凸部(15)、前記半導体チップの一面における厚さの小さい部分が凹部(16)となっており、
前記リードフレームの一面には、前記半導体チップの凸部が挿入可能な溝状の窪み部(25)が設けられ、
前記窪み部の底部には、前記半導体チップの凸部に接するように、前記窪み部の底部から一段高くなった段差部(26)が少なくとも3箇所形成されており、
前記段差部の高さは、前記半導体チップの凹部の底面と前記リードフレームの一面との間に隙間が形成されるように設定されていることを特徴とする半導体装置。 - 半導体チップ(10)の一面(11)側とリードフレーム(20)の一面(21)側とを半田(30)を用いて接続してなる半導体装置において、
前記半導体チップは、その一部が前記半導体チップの一面側から薄膜化されており、
前記半導体チップの一面における厚さの厚い部分が凸部(15)、前記半導体チップの一面における厚さの小さい部分が凹部(16)となっており、
前記リードフレームの一面には、前記半導体チップの凸部が挿入可能な溝状の窪み部(25)が設けられ、
前記窪み部の底部には、前記半導体チップの凸部に接するように、前記窪み部の底部から一段高くなっており且つ前記窪み部の溝幅よりも幅の狭い突起部(27)が少なくとも3箇所形成されており、
前記突起部の高さは、前記半導体チップの凹部の底面と前記リードフレームの一面との間に隙間が形成されるように設定されていることを特徴とする半導体装置。 - 前記半導体チップ(10)には、前記半導体チップの一面(11)側から薄膜化された部分が複数個分割されて形成されており、
各々の前記薄膜化された部分の間は、前記半導体チップの凸部(15a)として構成されていることを特徴とする請求項1または2に記載の半導体装置。 - 請求項1ないし3のいずれか1つに記載の半導体装置を製造する方法であって、
前記半導体チップ(10)の一面(11)側に前記半田(30)を配設した後、押さえ治具(K1)を用いて、前記半導体チップにおける一面とは反対側の他面(12)の全域を一定の力で加圧しつつ、前記半導体チップの一面側と前記リードフレーム(20)の一面(21)側とを圧着させた状態で、前記半田の溶融及び固化を行うことを特徴とする半導体装置の製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2001176142A JP4174978B2 (ja) | 2001-06-11 | 2001-06-11 | 半導体装置及びその製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2001176142A JP4174978B2 (ja) | 2001-06-11 | 2001-06-11 | 半導体装置及びその製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2002368018A JP2002368018A (ja) | 2002-12-20 |
JP4174978B2 true JP4174978B2 (ja) | 2008-11-05 |
Family
ID=19017176
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2001176142A Expired - Fee Related JP4174978B2 (ja) | 2001-06-11 | 2001-06-11 | 半導体装置及びその製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP4174978B2 (ja) |
Families Citing this family (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2006140403A (ja) * | 2004-11-15 | 2006-06-01 | Fuji Electric Holdings Co Ltd | 半導体装置の製造方法および製造装置 |
JP2015032765A (ja) * | 2013-08-06 | 2015-02-16 | 三菱電機株式会社 | 半導体装置 |
JP2019096634A (ja) * | 2017-11-17 | 2019-06-20 | ソニーセミコンダクタソリューションズ株式会社 | 半導体素子、半導体装置および半導体素子の製造方法 |
-
2001
- 2001-06-11 JP JP2001176142A patent/JP4174978B2/ja not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
JP2002368018A (ja) | 2002-12-20 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
KR100272045B1 (ko) | 반도체장치및그제조방법 | |
US8309434B2 (en) | Method for manufacturing semiconductor device including semiconductor elements with electrode formed thereon | |
JP3853263B2 (ja) | 半導体装置 | |
US20070132073A1 (en) | Device and method for assembling a top and bottom exposed packaged semiconductor | |
JPH11195733A (ja) | 半導体装置の製造方法、半導体装置用導電性板および半導体装置 | |
JP5120342B2 (ja) | 半導体パッケージの製造方法 | |
TWI611535B (zh) | 半導體裝置 | |
JP4766050B2 (ja) | 電子回路装置の製造方法 | |
TWI339429B (en) | Lead frame and method of manufacturing the same | |
JPH06244360A (ja) | 半導体装置 | |
JP5171009B2 (ja) | 半導体パッケージおよびその製造方法 | |
JP4174978B2 (ja) | 半導体装置及びその製造方法 | |
JP7232123B2 (ja) | 配線基板、電子装置、及び配線基板の製造方法 | |
JP2010021194A (ja) | 積層型半導体装置、及び積層型半導体装置の製造方法 | |
JP2001168139A (ja) | 半導体装置およびそれを用いた接合構造 | |
JP7310161B2 (ja) | 半導体装置及びその製造方法 | |
WO2011048717A1 (ja) | 半導体装置 | |
TWI770346B (zh) | 功率模組用基板的製造方法及陶瓷-銅接合體 | |
JP4566046B2 (ja) | 多数個取り配線基板 | |
JP5217013B2 (ja) | 電力変換装置およびその製造方法 | |
JP4353935B2 (ja) | リードレスパッケージ型半導体装置 | |
WO2021020456A1 (ja) | 半導体パッケージおよび半導体装置 | |
JP4047572B2 (ja) | 電力用半導体装置 | |
US20050189625A1 (en) | Lead-frame for electonic devices with extruded pads | |
JP2012227320A (ja) | 半導体装置 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20070802 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20080207 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20080729 |
|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20080811 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110829 Year of fee payment: 3 |
|
R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120829 Year of fee payment: 4 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130829 Year of fee payment: 5 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
LAPS | Cancellation because of no payment of annual fees |