JP4092209B2 - 薄膜チップ抵抗体の製造方法 - Google Patents

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Description

本発明は、柔軟な電子構成要素の製造分野に関する。本発明は、請求項1に記載の薄膜チップ抵抗体の製造方法に向けられている。
かかる製造方法は、例えば、特許文献1,2及び3により知られている。
米国特許第5978392号明細書(US-A5,978,392) 独国特許出願公開第19901540号明細書(DE-A1-19901540) 独国特許発明第3843230号明細書(DE-C1-3843230)
抵抗体と接点層とがスクリーン印刷によりペーストパターンとして用いられる薄膜抵抗体の製造方法は、一般に知られている。この方法では、非常に安い構成要素を製造することが可能である。
抵抗体と接点層がスパッタリング/真空蒸着により設けられ、次にフォトリトグラフ処理段階において構築される、薄膜抵抗体または薄膜チップ抵抗体の製造方法も知られている。通常この方法で製造される構成要素は、高品質で製造コストが高いという欠点を伴う。
上記特許文献1は、フォトリトグラフの構築方法で製造されるのではなくて、収束された高エネルギービームによるエッチングが抵抗体ランドを構築するために使用される、薄膜接点を付けた薄膜抵抗体の製造方法を記述している。特に、30乃至200μmの幅を持つレーザービームが、幅0.4乃至3.5mm、長さ0.8乃至6.5mmの個々の抵抗体の領域内に、基板レベルにおいてビームを適当に置換することにより「書き込み」で抵抗体ランドの輪郭を決定するのに使用される。フォトリトグラフィーの除去及び厚膜接点の利用は、コストを削減するのに助けとなり得るが、個々の抵抗体及び/又は抵抗体ランドの、より多くの時間を消費する継続処理を伴うという不利益を意味する。
特許文献1は、合焦せしめられたレーザービーム例えばアルゴンレーザーが、「書き込み」のために使用される薄い抵抗体フィルムの微細調整を記述している。導体片のレーザパターンを形成する方法は、特許文献3から知られている。
ここでは、プリント基板として使用されるべきプラスチック材料の上に金属フィルムを直接構築することが、提案されている。
本発明の目的は、高精度の抵抗体製品を提供し、同時に、製造コストを削減するため製造を単純化して促進させる、薄膜抵抗体の製造方法を提供することにある。
この目的は、請求項1に記載した全特徴によって達成される。本発明の最重要点は、一つまたは幾つかの完全な抵抗体が、個々の抵抗体のランドを形成するために、抵抗体の全領域をカバーする適当に構成されたマスクを介して、単一露光(「レーザーショット」)により構築される、レーザーリトグラフ直接露光処理を使用することにある。
本発明は、構築が直接でフォトリトグラフィーに比べて単一の処理段階において行なわれる、リトグラフ技法の利点が得られる、極端に安い薄膜チップ抵抗体を製造することを可能にする。特許文献1に記載のものに比べて、本発明は、構造が、合焦したレーザービームにより「書かれる」のではなくて、一つ或いは幾つかのレーザーショットを使用して、構成要素全体か又は大部分の構成要素全体を直接露光することにより形成するため、チップ要素を迅速且つより安価に製造することを可能にする。
本発明方法の好適実施例は、形成されるべき構造に対応するマスクが挿入される光路の波長が150nm乃至400nmの範囲のUVレーザー(例えば、エキシマ レーザー)が使用され、且つ、本実施例においては、エキシマ レーザーは、248nm乃至351nmの範囲の波長のレーザービームを出射するという事実により、特徴付けられる。充分な出力で、レーザー放射は、露光された部分の抵抗層の金属薄膜を除去するか、或いは、その部分を非導電性の酸化物に変態させる。
この処理において、特に有益なのは、構築手段、好ましくはノッチ、さもなければレーザー溝により、個々の領域に予め区分された基板が使用され、また、その構築手段が、基板表面に互いに直交する方向へ延びた複数の構築用ノッチを含んでおり、更に、個々の薄膜チップ抵抗体の製造が完成した後、基板がそのノッチに沿って個々の薄膜抵抗体に切断される、ということである。例えばレーザー溝による構築は、製造過程中即ち薄膜の敷設に続いて行なわれても良い。
本発明方法のもう一つの好適実施例は、個々の抵抗体ランドへの抵抗体層の構築の前に、各薄膜抵抗体チップ毎のための接点層が、製造されるべき抵抗体ランドの端部にある抵抗体層上に島または連続した細長片として設けられるという事実によって、特徴付けられる。この点において、薄膜技術(例えば、マスクによる真空蒸着)が好適である。厚膜技術または両者の組合せもまた可能である。一連の製造工程(抵抗体層,接点層)もまた指定可能である。
更なる実施例は、従属の請求項において提供されている。
本発明によれば、極めて低コストで、リトグラフ技法の利点を利用して薄膜チップ抵抗体を製造することができる。本発明においては、合焦せしめられたレーザービームで書くのではなくて、単一の処理ステップによるフォトリトグラフィーとは逆に、1回のレーザーショットにより一つ又は均等の幾つかの全構成要素の直接露光により、個々の素子の電気的絶縁を含む構築が行なわれる。
次に、本発明は、添付図面を参照して、実施例に基づきより詳細に説明される。図1は、本発明の製造方法において好適に使用される、予めノッチの形成された又はレーザーで溝を付けられるか或いは切り目を入れられた基板10の、部分横断斜視図である。好ましくは、基板10は、ガラス,シリコン,SiOまたはAl2O3又はAINの如き絶縁性セラミックから成る。その上表面は、互いに直交方向に延びる格子状ノッチ11,12により、その各々が薄膜チップ抵抗体として形成されるべきである個々の領域13に、予め分割される。基板10は、また、切り目を入れるか或いはレーザーで溝を付けて、如何なる副区分もないようにして提供されても良い。副区分により、抵抗体アレーまたは抵抗体網が、適切に形成されても良い。
図3に示されるように、最初に、図2の長手方向断面図にも示された基板10上に、好ましくは面全体を覆う抵抗体層14が設けられる。この抵抗体層14は、代表的には、CrNi,CrSi,TaN,CuNiの如き適当な抵抗体合金からなる金属層である。この抵抗体層は、好ましくは、スパッタリングまたは真空蒸着により、設けられる。金属化を遅らすための例えばPdによるグレーン成長(Germination)もまた可能である。更に、例えば、隣接領域に電気的に絶縁された抵抗体層を形成するために、表面全体を覆う塗膜よりはむしろ、マスクされた塗膜を施すことは可能である。他方の頂面に一方を形成した多抵抗層も可能である。
所望の成分と厚さまたは抵抗値の抵抗体層を設けた後、抵抗体層14と基板10の上側表面にそれぞれ、また、必要ならば基盤10の下側表面に、部分接点層15,16及び17,18が設けられる。各領域13のために、互いに離間した一対の接点層15,16の間は、その後構築されるべき(図7において24により参照される)抵抗体ランドとして使用される。下側表面上の接点領域17,18は、上側表面上の対応する接点15,16に電気的に接続されていて、チップ抵抗体として使用されるSMD構成要素の接点として役立てられる。接点領域17,18は、また、図4で参照数字17として示唆した如き連続の細長片として形成されても良い。好ましくは、接点層15,16は薄膜法を使用して設けられ、接点層17,18は厚膜法を用いて設けられる。その他の組合せ(薄膜のみ,厚膜のみ,下側表面上に薄膜,上側表面に厚膜)も可能である。即ち、好適な製造シーケンスでは、接点層は、次の処理段階で抵抗体層上に設けられても良い。また、前の処理段階で抵抗体層の下に接点層を設けることも可能である。特に、最初の処理段階は、下側接点層17の設置を含んでも良い。
領域13に対して一つの抵抗体ランドを形成するための、抵抗体層14それ自身の構築は、図5に示すように、レーザーリトグラフ露出技法により、行なわれる。この技法においては、20×30mm2に達するビーム横断面積を有する扁平レーザービームが、光路内に置かれた適当に構成されたマスク19により、構築されるべき抵抗体ランドの光学像と少なくとも等しい大きさの領域にある抵抗体層14上に当たるマスクされたレーザービーム21に、変換される。このマスク19には、抵抗体層14の物質が除去されるか、または、酸化により非導電状態に転換されるこれらの領域に、マスク開口21が設けられている。数mm2に達する像領域における一つまたは幾つかの「レーザーショット」は、非書き込み法により、一つの抵抗体または幾つか(図5に示された例では2つ)の隣接した抵抗体の抵抗体ランドを構築するのに使用される。同時に、このマスク19もまた、ノッチ11,12の領域にある抵抗体層14を露出するように設計されていて、表面をカバーされた抵抗体層14が存在する場合に、個々の領域13の電気的絶縁が同時に行なわれるようになっている。この構築工程は、領域13の一つの例として、図7に示す如き薄膜チップ抵抗体100をもたらす。
直接露光により、所望の方法で全ての抵抗体ランドを構築した後、抵抗値の精度を上げるために必要な細かい調整が、図6に示す如く、好ましくは、抵抗体ランドを従来法により(書き込み用)レーザービーム23で処理することにより、行なわれる。
最後に、ノッチ11,12により決定された分離線にそって基板10を分断することにより、種々の薄膜チップ抵抗体が分離される。分離線の設計により、この方法で、密着した抵抗体アレーまたは抵抗体網を生成することができる。
本発明による製造方法に好適に用いられる、予めノッチが設けられるか、レーザーで溝が付けられるか又は切り目の入れられた基板の一部破断斜視図である。 図1に示した基板の縦方向断面図である。 表面全体に抵抗体層を設けた図2の基板の縦方向断面図である。 上側及び下側表面に部分または連続の接点層を設けた図3の基板の縦方向断面図である。 個々の抵抗体の抵抗体ランドを構築するためのレーザーリトグラフ直接露光工程を示す図である。 抵抗体ランドの微細調整を示す図である。 例示的な完全に構築されたチップ抵抗体を含む基板を図1と対比して示した図である。
符号の説明
10 基板
11,12 構築手段(ノッチ)
13 抵抗体素子
14 薄膜抵抗体層(例えば、金属合金)
15,16 接点層(上側表面)
17,18 接点層(下側表面)
19 マスク
20 レーザービーム(マスクされない)
21 マスク開口
22 レーザービーム(マスクされた)
23 レーザービーム
24 抵抗体ランド
25 光学結像系
100 薄膜チップ抵抗体

Claims (11)

  1. 抵抗体層(14)と接点層(15,16)が、基板(10)の上面に設けられて、レーザー光により前記基板(10)上に所定の近似の抵抗値を有する複数の隣接した独立の抵抗体ランド(24)を形成するように構成された、薄膜チップ抵抗体(100)の製造方法において、抵抗体素子(13)の電気的絶縁と前記個々の抵抗体ランド(24)の構築が、レーザーリトグラフ直接露光法を使用して、全抵抗体ランドに対して同時に行われることを特徴とする薄膜チップ抵抗体の製造方法。
  2. 幾つかの特に隣接した抵抗体素子(13)が、同時に電気的に絶縁されて、1回または数回の露光により構築され、且つ、前記抵抗体ランド(24)の構築に加えて、前記レーザーリトグラフ直接露光中に、隣接する薄膜チップ抵抗体が同時に互いに電気絶縁されることを特徴とする、請求項1に記載の方法。
  3. 前記レーザーリトグラフ直接露光のために、形成されるべき前記抵抗体ランド(24)の構成に対応するマスク(19)が挿入されて、前記基板の表面に光学的結合系(25)により描写される光路内へUVレーザーが使用されることを特徴とする請求項2に記載の方法。
  4. エキシマレーザーは、150nmから400nmの範囲の波長を有するレーザー光を発することを特徴とする、請求項3に記載の方法。
  5. 構築手段(11,12)により個々の領域(13)に予め分割された基板(10)が使用され、前記領域(13)にそれぞれ一つの薄膜チップ抵抗体(100)が形成されることを特徴とする、請求項4に記載の方法。
  6. 前記構築手段(切込、レーザー画線、レーザー溝、鋸歯状部)は、互いに直交して延び且つ前記基板(10)の表面に格子を形成する複数のV字形のノッチ(11,12)を含み、且つ、前記薄膜チップ抵抗体(100)の製造完了後、前記基板(10)が前記ノッチ(11,12)に沿って個々の薄膜チップ抵抗体(100)または密着した抵抗体アレー或いは抵抗体網に分断されることを特徴とする、請求項5に記載の方法。
  7. 前記抵抗体層(14)を構築する前に個々の抵抗体ランド(24)を形成するため、形成されるべき前記各薄膜チップ抵抗体(100)のための区々接点層(15,16)は、形成されるべき前記抵抗体ランド(24)の各端部の前記抵抗体層(14)上に設けられていることを特徴とする、請求項6に記載の方法。
  8. 前記抵抗体層(14)上の前記接点層(15,16)に加えて、前記基板(10)の下面上に別々の区々の接点層または接点片(17,18)が設けられていることを特徴とする、請求項7に記載の方法。
  9. 前記接点層(15,16)は好ましくは薄膜法(スパッタリングまたは真空蒸着)により形成され、他方、前記接点片(17,18)は好ましくは厚膜法により形成されていることを特徴とする、請求項8に記載の方法。
  10. レーザーリトグラフ直接露光法を使用する前記抵抗体ランド(24)の構築に続いて、前記抵抗体ランド(24)の微細調整が行われることを特徴とする、請求項9に記載の方法。
  11. 前記微細調整はレーザー光(23)を使用して行われることを特徴とする、請求項10に記載の方法。
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Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE10110179B4 (de) 2001-03-02 2004-10-14 BCcomponents Holding B.V. Verfahren zum Herstellen von Dünnschicht-Chipwiderständen
US7378337B2 (en) * 2003-11-04 2008-05-27 Electro Scientific Industries, Inc. Laser-based termination of miniature passive electronic components
TW200534296A (en) * 2004-02-09 2005-10-16 Rohm Co Ltd Method of making thin-film chip resistor
JP2011187985A (ja) * 2004-03-31 2011-09-22 Mitsubishi Materials Corp チップ抵抗器の製造方法
US7882621B2 (en) * 2008-02-29 2011-02-08 Yageo Corporation Method for making chip resistor components
CN102176356A (zh) * 2011-03-01 2011-09-07 西安天衡计量仪表有限公司 一种铂电阻芯片及铂电阻芯片的制备方法
DE102018115205A1 (de) * 2018-06-25 2020-01-02 Vishay Electronic Gmbh Verfahren zur Herstellung einer Vielzahl von Widerstandsbaueinheiten

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE1765145C3 (de) * 1968-04-09 1973-11-29 Siemens Ag, 1000 Berlin U. 8000 Muenchen Verfahren zum Bearbeiten dunner Schichten von elektrischen Schalt kreisen mit Laserstrahlen
US3699649A (en) * 1969-11-05 1972-10-24 Donald A Mcwilliams Method of and apparatus for regulating the resistance of film resistors
US4468414A (en) 1983-07-29 1984-08-28 Harris Corporation Dielectric isolation fabrication for laser trimming
US4594265A (en) * 1984-05-15 1986-06-10 Harris Corporation Laser trimming of resistors over dielectrically isolated islands
DE3843230C1 (en) * 1988-12-22 1989-09-21 W.C. Heraeus Gmbh, 6450 Hanau, De Process for making a metallic pattern on a base, in particular for the laser structuring of conductor tracks
JPH04178503A (ja) 1990-11-14 1992-06-25 Nec Corp 歪センサーの製造方法
US5384230A (en) 1992-03-02 1995-01-24 Berg; N. Edward Process for fabricating printed circuit boards
DE4429794C1 (de) * 1994-08-23 1996-02-29 Fraunhofer Ges Forschung Verfahren zum Herstellen von Chip-Widerständen
US5683928A (en) * 1994-12-05 1997-11-04 General Electric Company Method for fabricating a thin film resistor
US5852226A (en) * 1997-01-14 1998-12-22 Pioneer Hi-Bred International, Inc. Soybean variety 93B82
US5976392A (en) * 1997-03-07 1999-11-02 Yageo Corporation Method for fabrication of thin film resistor
DE19901540A1 (de) * 1999-01-16 2000-07-20 Philips Corp Intellectual Pty Verfahren zur Feinabstimmung eines passiven, elektronischen Bauelementes
US6365483B1 (en) 2000-04-11 2002-04-02 Viking Technology Corporation Method for forming a thin film resistor
US6605760B1 (en) * 2000-12-22 2003-08-12 Pioneer Hi-Bred International, Inc. Soybean variety 94B73
US6613965B1 (en) * 2000-12-22 2003-09-02 Pioneer Hi-Bred International, Inc. Soybean variety 94B54
DE10110179B4 (de) 2001-03-02 2004-10-14 BCcomponents Holding B.V. Verfahren zum Herstellen von Dünnschicht-Chipwiderständen

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Publication number Publication date
DE50201035D1 (de) 2004-10-21
CN100413000C (zh) 2008-08-20
DE10110179B4 (de) 2004-10-14
KR20030086282A (ko) 2003-11-07
ATE276575T1 (de) 2004-10-15
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EP1374257B1 (de) 2004-09-15
CN1552080A (zh) 2004-12-01
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JP2004530290A (ja) 2004-09-30
EP1374257A1 (de) 2004-01-02
US20040126704A1 (en) 2004-07-01
TW594802B (en) 2004-06-21
WO2002071419A1 (de) 2002-09-12

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