JP4012375B2 - Wiring board and manufacturing method thereof - Google Patents

Wiring board and manufacturing method thereof Download PDF

Info

Publication number
JP4012375B2
JP4012375B2 JP2001163641A JP2001163641A JP4012375B2 JP 4012375 B2 JP4012375 B2 JP 4012375B2 JP 2001163641 A JP2001163641 A JP 2001163641A JP 2001163641 A JP2001163641 A JP 2001163641A JP 4012375 B2 JP4012375 B2 JP 4012375B2
Authority
JP
Japan
Prior art keywords
wiring
hole
substrate
layer
wiring board
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2001163641A
Other languages
Japanese (ja)
Other versions
JP2002359446A (en
Inventor
欣秀 山口
隆夫 寺林
裕之 宝蔵寺
浩之 天明
尚哉 諫田
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Renesas Technology Corp
Original Assignee
Renesas Technology Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Renesas Technology Corp filed Critical Renesas Technology Corp
Priority to JP2001163641A priority Critical patent/JP4012375B2/en
Priority to PCT/JP2002/005162 priority patent/WO2002100142A1/en
Priority to TW091111588A priority patent/TW550983B/en
Publication of JP2002359446A publication Critical patent/JP2002359446A/en
Application granted granted Critical
Publication of JP4012375B2 publication Critical patent/JP4012375B2/en
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49827—Via connections through the substrates, e.g. pins going through the substrate, coaxial cables
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814—Conductive parts
    • H01L21/4846—Leads on or in insulating or insulated substrates, e.g. metallisation
    • H01L21/486—Via connections through the substrate with or without pins
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • H01L23/49816—Spherical bumps on the substrate for external connection, e.g. ball grid arrays [BGA]
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/46—Manufacturing multilayer circuits
    • H05K3/4602—Manufacturing multilayer circuits characterized by a special circuit board as base or central core whereon additional circuit layers are built or additional circuit boards are laminated
    • H05K3/4605—Manufacturing multilayer circuits characterized by a special circuit board as base or central core whereon additional circuit layers are built or additional circuit boards are laminated made from inorganic insulating material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0556—Disposition
    • H01L2224/05568—Disposition the whole external layer protruding from the surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05573—Single external layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01078—Platinum [Pt]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/095—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00 with a principal constituent of the material being a combination of two or more materials provided in the groups H01L2924/013 - H01L2924/0715
    • H01L2924/097—Glass-ceramics, e.g. devitrified glass
    • H01L2924/09701—Low temperature co-fired ceramic [LTCC]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/191—Disposition
    • H01L2924/19101—Disposition of discrete passive components
    • H01L2924/19105—Disposition of discrete passive components in a side-by-side arrangement on a common die mounting substrate
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/02—Details
    • H05K1/03—Use of materials for the substrate
    • H05K1/0306—Inorganic insulating substrates, e.g. ceramic, glass
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/01—Dielectrics
    • H05K2201/0137—Materials
    • H05K2201/0154—Polyimide
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/09—Shape and layout
    • H05K2201/09209—Shape and layout details of conductors
    • H05K2201/09372—Pads and lands
    • H05K2201/0949—Pad close to a hole, not surrounding the hole
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/09—Shape and layout
    • H05K2201/09209—Shape and layout details of conductors
    • H05K2201/095—Conductive through-holes or vias
    • H05K2201/09509—Blind vias, i.e. vias having one side closed
    • H05K2201/09518—Deep blind vias, i.e. blind vias connecting the surface circuit to circuit layers deeper than the first buried circuit layer
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/09—Shape and layout
    • H05K2201/09209—Shape and layout details of conductors
    • H05K2201/095—Conductive through-holes or vias
    • H05K2201/09536—Buried plated through-holes, i.e. plated through-holes formed in a core before lamination
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/09—Shape and layout
    • H05K2201/09209—Shape and layout details of conductors
    • H05K2201/095—Conductive through-holes or vias
    • H05K2201/0959—Plated through-holes or plated blind vias filled with insulating material
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/09—Shape and layout
    • H05K2201/09818—Shape or layout details not covered by a single group of H05K2201/09009 - H05K2201/09809
    • H05K2201/09827—Tapered, e.g. tapered hole, via or groove
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2203/00—Indexing scheme relating to apparatus or processes for manufacturing printed circuits covered by H05K3/00
    • H05K2203/02—Details related to mechanical or acoustic processing, e.g. drilling, punching, cutting, using ultrasound
    • H05K2203/025—Abrading, e.g. grinding or sand blasting
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2203/00—Indexing scheme relating to apparatus or processes for manufacturing printed circuits covered by H05K3/00
    • H05K2203/15—Position of the PCB during processing
    • H05K2203/1581—Treating the backside of the PCB, e.g. for heating during soldering or providing a liquid coating on the backside
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/0011—Working of insulating substrates or insulating layers
    • H05K3/0044—Mechanical working of the substrate, e.g. drilling or punching

Description

【０００１】
【発明の属する技術分野】
本発明は、配線基板およびその製造方法に関する。
【０００２】
【従来の技術】
従来、貫通孔を有する多層配線基板としては、セラミック配線基板が広く利用されていた。すなわち、セラミック原料粉末をバインダーである有機樹脂で結合したセラミック生シート（以下、グリーンシートと称することもある）に貫通孔を加工した後、導体ペーストを用いてスクリーン印刷法で配線パターンを形成するとともに、各シートの配線パターンを接続する貫通孔にも導体ペーストを充填する。そして、配線パターンを形成したグリーンシートを所定枚数積み重ねて積層圧着した後、焼成してセラミック配線基板を作成していた。
【０００３】
【発明が解決しようとする課題】
しかし、上記セラミック配線基板は、その製造時において焼成および冷却という工程を経る。この際にグリーンシートおよび導体ペーストからバインダーが脱離しながら積層圧着されるが、それらの変形率が異なるため、微細な配線パターンでは配線の変形が生じやすいという問題があった。また、圧着終了後に焼結温度から冷却するが、その過程でもセラミック基材と配線材がそれぞれ熱変形を起こすため、基板全体の熱変形を計算することは困難であった。
【０００４】
また、熱変形を予想すべく所定の計算を行う場合には、配線パターンを変更する毎に計算が必要となる。配線パターンが微細化に伴って計算の精度が要求されるため、熱変形を計算するための物性値の測定も高精度が要求されると共に、その計算を実行するのに膨大な時間を要し、１００マイクロメータを下回るような配線パターンを形成することは必ずしも実用的であるとは言えなかった。
【０００５】
また、セラミック基板は焼成時においてバインダーが揮発するため、セラミック基板の表面は凸凹となり、そのままでは微細な配線パターンを形成することは困難であった。
【０００６】
一方、コア基板を有する多層配線基板として、ガラス基板またはシリコン基板も考えられていたが、ガラス基板またはシリコン基板は基板が脆弱で、貫通孔を有する多層配線基板としてはあまり用いられていなかった。
【０００７】
特願平８―５２７４８９（国際公開番号ＷＯ／９７／０３４６０）には、半導体チップを実装するガラス基板が開示されている。しかし、ガラス基板は一方の面に半導体チップを搭載するものであり、ガラス基板の両面に絶縁層と導体層からなる配線層を形成するものではない。
【０００８】
特開平１０―２４２２０６には、露光・現像プロセスを用いて、感光性ガラスに貫通孔を形成した基板が開示されている。この基板は、ベアチップを搭載時に、バーンイン時の検査基板としての機能と、プリント回路基板等の基板に接続するためのインタポーザ（ベアチップと外部端子との間をつなぐ材料）としての機能とを兼ね備えることを目的とするものであるが、コア基板の上に絶縁層と導体層からなる配線層が多層に形成されたものではない。また、貫通孔をサンドブラストによって形成することは開示されていない。
【０００９】
特開平１１―２４３２６７には、貫通孔を有する絶縁基板の上に配線が形成された配線基板が開示されている。この絶縁基板は、ガラスセラミックス焼結体等のセラミック焼結体によって形成されており、例えばセラミックグリーンシート（セラミック生シート）を形成した後、前記セラミックグリーンシートに適当な打ち抜き加工を施し、所定形状となすとともに高温で焼成することによって製作されることが開示されている。また、絶縁基板の表面、および貫通孔の内壁面に断線しにくい配線を形成するために、例えば貫通孔の径は基板の中心から両開口端に向って、順次広くなっている。該貫通孔の形成方法としては、三角形状のドリルやレーザ加工法等が開示されている。しかし、絶縁基板はガラスセラミックであり、ガラス基板ではなく、また絶縁基板の上に絶縁層と導体層からなる配線層が多層に形成されたものではない。
【００１０】
本発明の目的は、高密度配線可能な配線基板を低コストに提供することである。
【００１１】
また、本発明の他の目的は、貫通孔を有する基板と、その基板の表面に形成された薄膜配線層とを有する多層配線基板において、信頼性が高く、高密度配線可能な配線基板を低コストに提供することである。
【００１２】
【課題を解決するための手段】
我々は、これまでの研究開発により、高密度配線可能な配線基板を低コストに提供するためには、表面平滑で熱膨張係数の小さなガラス基板を用いた配線基板の構成およびその製造プロセスを工夫することが重要であることを明らかにした。
【００１３】
また、その配線基板を用いた電子装置、例えばマルチチップモジュールの接続信頼性を向上させるには、多層配線基板に応力を緩和する機構を持たせることが重要であることを明らかにした。
上記目的を達成するために、本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次の通りである。
すなわち、ガラス基板と、該ガラス基板の上に形成された配線および絶縁層を含む多層配線層とを有する配線基板であって、前記多層配線層は、第一の孔を有し、前記ガラス基板は、該ガラス基板の両面で電気的接続を取るための第二の孔を有し、該第二の孔は、前記第一の孔が形成された位置から前記ガラス基板にサンドブラストを行うことにより形成されたものであり、前記第二の孔の内壁面および前記多層配線層の最表面には、配線が形成されているものである。
【００１４】
さらに、絶縁基板と、該絶縁基板の上に形成された配線および絶縁層を含む多層配線層とを有し、前記多層配線層は、第一の孔を有し、前記絶縁基板は、該絶縁基板の両面で電気的接続を取るための第二の孔を有し、該第二の孔は、前記第一の孔が形成された位置から前記絶縁基板にサンドブラストを行うことにより形成されたものであり、前記第二の孔の内壁面および前記多層配線層の最表面には、配線が形成されている配線基板であって、前記配線基板の一方の面に形成された第一の配線および第一の絶縁層を有する第一の配線層と、前記配線基板の他方の面に形成された第二の配線および第二の絶縁層を有する第二の配線層と、を有し、前記第一の絶縁層と該第二の絶縁層の熱膨張係数が異なるものである。
【００１５】
また、絶縁基板と、該絶縁基板の上に形成された配線および絶縁層を含む多層配線層とを有し、前記多層配線層は、第一の孔を有し、前記絶縁基板は、該絶縁基板の両面で電気的接続を取るための第二の孔を有し、該第二の孔は、前記第一の孔が形成された位置から前記絶縁基板にサンドブラストを行うことにより形成されたものであり、前記第二の孔の内壁面および前記多層配線層の最表面には、配線が形成されている配線基板であって、前記絶縁基板の熱膨張係数が約３ppm/℃から約５ppm/℃であり、前記第二の孔の開口端の径が小さい方の前記絶縁基板の面に形成された第一の配線および第一の絶縁層を有する第一の配線層と、前記第二の孔の開口端の径が大きい方の前記絶縁基板の面に形成された第二の配線および第二の絶縁層を有する第二の配線層と、該第二の配線層の表面であって、かつ前記絶縁基板の反対側に形成された第三の絶縁層を有し、前記第三の絶縁層は該配線基板と該配線基板が実装される実装基板の間に生じる熱応力を緩和するものである。
【００１６】
また、配線基板の製造方法であって、ガラス基板の上に導体層および絶縁層を有する配線層を多層に形成する工程と、該ガラス基板の一方の面に形成された配線層に第一の孔を形成する工程と、該第一の孔が形成された位置から該ガラス基板にサンドブラストを行って、該ガラス基板に第二の孔を形成する工程と、該第二の孔の内壁面および該配線層の最表面に配線を形成する工程と、を有するものである。
【００１７】
また、配線基板の製造方法であって、サンドブラストによりガラス基板に第一の孔を形成する工程と、前記ガラス基板の少なくとも一方の面、および前記第一の孔の内壁面に配線を形成する工程と、前記ガラス基板の前記第一の孔の開口端側および該ガラス基板の上に形成された配線の上に、絶縁層および導体層を含む多層配線層を形成する工程と、前記多層配線層に第二の孔を形成する工程と、前記第二の孔の内壁面および前記多層配線層の表面に配線を形成する工程と、を有し、前記第一の孔の内壁面に配線を形成する場合に、該第一の孔を形成した後、前記ガラス基板の他方の面を所望の厚さまで研磨し、該第一の孔の内壁面に配線を形成するものである。
さらに、配線基板の製造方法であって、サンドブラストによりガラス基板に第一の孔を形成する工程と、前記ガラス基板の少なくとも一方の面、および前記第一の孔の内壁面に配線を形成する工程と、前記ガラス基板の前記第一の孔の開口端側および該ガラス基板の上に形成された配線の上に、絶縁層および導体層を含む多層配線層を形成する工程と、前記多層配線層に第二の孔を形成する工程と、前記第二の孔の内壁面および前記多層配線層の表面に配線を形成する工程と、を有し、前記第一の孔の内壁面に配線を形成する場合に、前記ガラス基板の一方の側からスパッタを行い第一の導電性の膜を形成する工程と、前記ガラス基板を裏返して、スパッタを行い第二の導電性の膜を形成する工程と、該第二の導電性の膜上に第三の導電性の膜を形成する工程と、前記ガラス基板を裏返して第一の導電性の膜上に第四の導電性の膜を形成する工程を有するものである。
【００１８】
【発明の実施の形態】
以下、本発明の配線基板およびそれをコア基板に用いた多層配線基板について、図を参照しながら実施の形態とともに詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有するものは同一符号を付け、その繰り返しの説明は省略する。
【００１９】
図1は、貫通孔１００を有する基板１（コア基板１）に配線１２０を形成した配線基板の一部分の断面図である。図２は貫通孔１００を有する基板１と多層配線層３と応力緩和するための絶縁層５（応力緩和層５）等を有する多層配線基板６の一部分を示す断面図である。図３は、多層配線基板を用いた電子装置として、多層配線基板６に半導体装置９（以下、半導体素子、半導体チップということもある）等を実装したマルチチップモジュールの一部分を示す断面図である。なお、図３は図１２のａ―ａ’の断面図を示す。図４は、そのマルチチップモジュールを実装基板（ユーザ基板）１０に実装した様子を示す断面図である。図５は、マルチチップモジュールの一例の斜視図である。
【００２０】
ここで、多層配線層３は複数の薄膜配線層２からなり、その薄膜配線層２は配線１２０および層間絶縁層１１０を有する。なお、配線１２０はビア内の配線および配線パッドを含む。また、応力緩和層５は必ずしも必要なく、必要に応じて形成すればよい。また、図示していないが、多層配線層３および応力緩和層５の最表面の各配線の間に絶縁層を形成してもよい。
また、多層配線基板６そのものは、外部接続端子、例えばはんだバンプ７を有する基板であってもいいし、有しない状態の基板であってもよい。
本実施例においては、基板１（コア基板１、絶縁基板１ということもある）はガラス基板またはシリコン基板を用いる。シリコンの素材そのものは導電性（半導体〜導体）であるため、シリコン基板を絶縁基板１として用いる場合には、その表面に絶縁性の膜を形成する必要がある。
【００２１】
ガラス基板またはシリコン基板は従来のセラミック基板に比べ平滑性が優れているため、ガラス基板またはシリコン基板上では従来のセラミック基板上より微細に配線パターンを形成することができる。
【００２２】
また、ガラス基板またはシリコン基板の熱膨張係数は約３ppm/℃から約５ppm/℃であり、従来のセラミック基板と比べて基板の熱膨張が小さいため、熱膨張による配線の短絡を防止でき、微細な配線を形成することができる。
さらに、ガラス基板またはシリコン基板の熱膨張係数は、セラミック基板と比べて、基板に実装される半導体素子（半導体チップ）のシリコンに近いため、ガラス基板またはシリコン基板と半導体装置の間では、基板と半導体素子の熱膨張係数の差から生じる応力が小さく、多層配線基板と半導体装置の接続信頼性が向上する。
【００２３】
絶縁基板１としてシリコンを用いた場合には、熱膨張係数が約３ppm/℃で、半導体素子９と熱膨張係数がほぼ等しいため、多層配線基板との間で熱応力が実質的に生じない。
【００２４】
また、シリコン基板は熱伝導性に優れているため、製造プロセスにおける熱工程での処理が均一になり、高歩留まりを得やすい。さらに、配線板として使用する場合には、放熱特性の観点で有利である。
【００２５】
なお、シリコンの素材そのものは導電性（半導体〜導体）であるため、シリコン基板を絶縁基板として用いる場合には、その表面に絶縁性の膜を形成する必要がある。絶縁性の膜として、水蒸気中で加熱することによって表面に形成できる熱酸化膜や、有機樹脂膜などがある。
【００２６】
絶縁基板１としてガラスを用いた場合には、シリコン基板に比べ、熱膨張係数は約５.０と若干大きくなるが、半導体装置と多層配線基板との間で生じる熱応力は十分に小さい。
また、シリコン基板に比べ、材料の入手が容易で安価である。さらに、ガラスは絶縁性を有するため、ガラス基板を絶縁基板として用いる場合には、ガラス基板表面やその貫通孔内表面に導線性物質を充填、または配線をめっき等により形成する場合に、改めて絶縁膜を形成する必要が無く、製造工程が簡略化できる。
【００２７】
なお、本実施例に好適なガラスの組成としては、ソーダガラス、低アルカリガラス、無アルカリガラス、イオン強化ガラスなどがあるが、弾性率や線膨脹係数などを考慮して適宜選択する。
【００２８】
半導体装置９と多層配線基板６の間の接続信頼性を向上させる観点では、無アルカリガラスや低アルカリガラスが好ましい。アルカリイオン含有量が少ないガラスほど、一般には線膨脹係数が小さくなるためである。すなわち、半導体装置のシリコンの線膨張係数は約３ppm/℃と小さいため、アルカリイオン含有量が少ないガラスほど絶縁基板と半導体装置の線膨張係数が近くなり、半導体装置９と多層配線基板６の間の熱応力が小さくなるからである。ただし、半導体装置９と多層配線基板６との間の接続信頼性は、ガラス材質の特性だけではなく、両者の間の接続構造やアンダーフィル材の選択にも依存しているので、それらをも考慮してガラス材質を選択する。
【００２９】
一方、半導体モジュール１０００全体と実装基板１０との接続信頼性の観点では、アルカリ含有量の大きなソーダガラスが好ましい。実装基板１０の線膨張係数は１０から２０ppm/℃程度と大きいため、アルカリ含有量の大きなガラスほど、多層配線基板６と実装基板１０との間の線膨脹係数差が小さく、熱応力が小さくなるからである。ただし、本実施例においては多層配線基板６と実装基板１０との間の接続信頼性は、ガラス材質の特性だけではなく、多層配線基板６の表面に設けた応力緩和層の材質、構造（厚み、面積など）にも依存しているので、これらをも考慮してガラス材質を選択する。
【００３０】
半導体装置９と多層配線基板６との間の熱膨張係数差と、多層配線基板６とそれを実装する実装基板との間の熱膨張係数差とを両立させ、かつ価格なども考慮すると、ソーダライムと無アルカリガラスの中間的なアルカリイオン含有量である低アルカリガラスが好ましい。
【００３１】
絶縁基板１の厚さは１００から１０００umが望ましく、より好ましくは約３００から５００umである。絶縁基板１の厚さが１０００um以上であると、貫通孔加工のコストが増大して実用的ではないからである。一方、１００um以下であると、基板の製造工程における搬送などハンドリング性に劣る上、貫通孔１００を形成した場合に絶縁基板１の強度が低下し、破損するおそれがあるからである。
【００３２】
この絶縁基板１は、サンドブラストにより形成された貫通孔１００を有している。この貫通孔１００により、基板の両面に形成される配線を相互に接続し、かつその接続を維持できる。サンドブラストでは、図３１に示すように、ガラス基板上に耐サンドブラスト性を有する膜を形成し（ａ）、該膜にフォトリソ技術を用いて開口部を形成し（ｂ）、マスクとする。その後、研磨粒子をマスク層に吹き付けることで（ｃ）、開口部にあるガラスを微小単位で破砕しながら貫通孔を形成する（ｄ）。その後、マスクを除去することにより（ｅ）、貫通孔を有する絶縁基板１が形成される。
【００３３】
加工条件にもよるが、サンドブラストにより貫通孔１００を形成すると、図１にも示すように、一方の開口端と他方の開口端とで貫通孔１００の径が異なること多い。すなわち、フォトエッチング法またはレーザ加工では、径がほぼ一定の貫通孔１０１（スルーホール）が形成されやすいのに対して、サンドブラストでは、サンドブラストが開始された基板の表面（加工開始面）からもう一方の基板の表面（加工終了面）に向って、貫通孔１００の径の大きさは徐々に小さくなる。
【００３４】
このような形状になるのは、加工が進むにつれて孔が深くなると加工粉体を搬送している空気の圧力が低下（圧損）して加工粉体そのものの到達効率が低下するからである。また、加工が進むにつれ、被加工物であるガラスの破砕粉も発生し、この運動方向が加工粉体とは逆であるために、加工粉体の運動エネルギーをうち消すような衝突も発生しやすくなるからである。なお、両面からサンドブラストしさえすれば多層配線基板６に形成した貫通孔の開口径を表裏で同じにすることも可能である。ただし、その場合には加工終点の制御が必要となる。
【００３５】
図6はサンドブラストによって形成された貫通孔１００と、フォトエッチング法によって形成された貫通孔１０１を示したものである。サンドブラストにより形成された貫通孔１００の壁面の極表面には、加工原理そのものに由来する微小の凹凸が存在するため、貫通孔１００の内壁面上の配線は強い密着強度が得られる。また、サンドブラストの加工条件を適宜選択して、スパッタにより貫通孔１００の内面に給電膜が形成され易くなるように壁面のテーパ角を調節することも容易である。この結果として、給電膜の形成後に貫通孔１００の内面にめっき配線を精密に形成できる。なお、テーパの角度を調節するには、加工が進むにつれてサンドブラストに用いる粒子の粒径を変化させたり、風圧を調整するなどの方法がある。
【００３６】
なお、図３２に示すように、両面からサンドブランドを行うことにより絶縁基板の中央から外部に向って貫通孔の径が広がっていく形状としてもよい。この場合、一方から貫通孔を開口する場合に比べ、貫通孔形成までの時間が短縮されるため、開口端での貫通孔の径は小さくすることができる。
また、図３３に示すように、貫通孔の形成開始面を異ならせることにより、テーパの向きが逆方向の貫通孔を有する絶縁基板を形成することができる。貫通孔のテーバの向きが全て同じ場合、応力により絶縁基板が反る場合があるが、貫通孔のテーパの向きを異ならせると、絶縁基板の反りを防止でき、その後絶縁基板上に微細配線を形成することができる。
本実施例にかかる多層配線基板は、例えばマルチチップモジュールのインターポーザとして用いることができる。図４は、絶縁基板１の貫通孔１００の開口径が小さい面（基板の１次側）には、半導体装置９を搭載し、開口径が大きい面（基板の２次側）は、半導体モジュールを実装する実装基板１０に実装したものを示している。これにより、基板の１次側では、半導体装置を狭ピッチに実装、接続できる。
【００３７】
貫通孔１００の２次側開口径は、１００から１０００umであり、絶縁基板１の厚みに対して１／１０倍から１０倍程度となることが望ましい。２次側開口径が絶縁基板１の厚みの約１０倍を越えると、絶縁基板１のその部分における機械的強度、例えば抗折強度が保てないからである。逆に、２次側開口径が絶縁基板１の厚みの約１／１０より小さくなると、１次側にまで貫通する孔を形成するためには、ほぼ９０度、少なくとも８８度のテーパ角が必要となるので、貫通孔壁面への配線形成が困難になりやすい。また、加工粉体が孔の奥にまで到達しにくくなり、その結果としてサンドブラスト加工の速度が遅くなるからである。
【００３８】
さらに好ましくは、貫通孔の２次側開口径は２００umから３００umであり、絶縁基板１の厚みに対して約２／５倍から約１倍である。例えば、貫通孔１００の２次側開口直径が２５０umであるとき、貫通孔１００と千鳥の位置関係になるようにはんだバンプ７を配置してやることによって、貫通孔内部の配線とはんだバンプ７とを相互に接続するための配線のレイアウトも容易である。
【００３９】
一方、１次側の開口径は５umから３００umであり、より好ましくは１０umから１００umであり、絶縁基板１の厚みの約１／５０から約１／５倍である。
【００４０】
多層配線基板６の１次側には半導体装置９が搭載されるため、１次側の多層配線層３の配線は狭ピッチが必要となり、開口径は小さい方が望ましい。すなわち、貫通孔１００の１次側の開口径を小さくすると、貫通孔の間により多くの配線チャンネルを通すことができ、その結果として、より層数の少ない薄膜配線層２で配線の引き回しが可能になるからである。
【００４１】
図１乃至図４では、絶縁基板１の両面において電気的接続を可能とする貫通孔１００の内面には、導電性材料（配線１０１）が存在している。例えば銅配線１０１は、貫通孔１００の内面にスパッタ等により給電膜、例えばＣｒ／Ｃｕを形成し、その後電気めっきにより形成する。なお、銅配線１０１が形成された後に、絶縁性の材料を充填してもよい。
また、絶縁基板１の両面間の電気的接続を取る方法として、貫通孔１００の内面に配線を形成する以外に、ペースト印刷等により貫通孔１００を導電性材料で充填する、又ははんだ材料を溶融させて流し込むようにしてもよい。適切に選択した導電性材料を絶縁基板１に充填した場合は、貫通孔１００を有する絶縁基板１の強度を高めることもできる。
【００４２】
絶縁基板１の表面には、配線１２０とポリイミドやポリベンゾシクロブテン等の層間絶縁層１１０等からなる薄膜配線層２が形成されており、各層間絶縁層１１０（薄膜配線層２）は層間および線間の配線絶縁が確保できる厚みが必要である。本願発明では、おおむね約５〜５０umの範囲であるが、より好ましくは約１０から２０umである。なお、層間絶縁層１１０は高耐熱性樹脂であることが望ましい。
【００４３】
図２乃至図４では、絶縁基板１の面のうち、貫通孔１００の開口部の径が小さい側（１次側）には２層の薄膜配線層２が形成され、貫通孔１００の開口部の径が大きい側（２次側）には１層の薄膜配線層２が形成されている。しかし、絶縁基板１の両面に形成される薄膜配線層２の層数は任意であり、当該半導体モジュールの設計に応じて自由に設定できる。また、絶縁基板１の２次側において、層間絶縁層を形成せず応力緩和層のみ形成してもよい。
【００４４】
本実施例においては、例えば、薄膜配線層２は、一層ずつ形成して積層してもよい。すなわち、絶縁基板１の上に配線パターンを形成し、その後層間絶縁層１１０を形成する。その際、フォトリソグラフィ技術を用い、セミアディティブめっきプロセスにより配線形成すると配線高密度化が図れる。また、スクリーン印刷などの方法を用いて配線形成しても構わない。そして、必要に応じて形成された層間絶縁層１１０の上に配線パターンを形成し、再び層間絶縁層１１０を形成する。
【００４５】
本実施例では、絶縁基板１はガラス基板またはシリコン基板であり、セラミック基板に比べ平滑性があり、熱膨張係数が小さく、さらに半導体装置９と熱膨張係数が近い。従って、基板上で微細な配線パターンを形成することができる。具体的には、ガラス基板上の配線ピッチは約２から２００umである。２００マイクロメータを越える配線ピッチでは、層数を効果的に低減できない。２マイクロメータ未満の配線ピッチでは、配線の電気抵抗が大きくなってしまう。
【００４６】
本実施例で用いられるガラス基板の熱膨張係数は約5ppm/℃であり、一方ポリイミドやポリベンゾシクロブテン等の樹脂からなる層間絶縁層１１０の熱膨張係数は数１０ppm/℃であるため、熱膨張係数の差から熱応力が発生する。ガラス基板１と層間絶縁層１１０の厚みの相対比を考慮せずに層間絶縁層１１０を作製すると、配線パターンの粗密により、多層配線基板６の反りやたわみが発生する。本実施例ではガラス基板の厚みが層間絶縁層１１０の厚さの関係を３０倍から５０倍程度の厚みとなるように調整しているので、多層配線基板６の反りは小さく抑えられる。なお、層間絶縁層１１０として液晶性高分子を使用する場合には、熱膨張係数がポリイミドやポリベンゾシクロブテンと比べて小さいため、基板反りの抑制という観点では有利となる。
【００４７】
このように、ガラスまたはシリコン基板では、基板上に微細な配線パターンを形成することができる。さらに、ガラスまたはシリコン基板上には微細な配線を形成できるため、絶縁基板１上の薄膜配線層２の層数は従来のセラミック基板に比べて少なくでき、多層配線基板を薄くできる。
【００４８】
続いて、薄膜配線層２の各層で配線の引回しの一実施例を説明する。例えば、図２乃至図４の一次側の２層からなる薄膜配線層２のうち、絶縁基板１のすぐ上に形成される配線（第一の配線）ではユーザ基板と半導体装置９との信号をやり取りする信号配線を、１層目の層間絶縁層の上に形成される第二の配線では電源線またはグランド線を、２層目の層間絶縁層の上に形成される第３の配線は半導体装置９（ＬＳＩ）同士の信号のやり取りを行う信号線として形成してもよい。このように、多層配線層３を少なくとも２層構造とすることにより、３層の配線層を形成することができ、半導体装置９とユーザ基板１０との信号線、半導体装置９同士の信号配線、電源配線またはグランド配線を分けることができ、高速かつ微細な配線パターンを形成でき、また信号の雑音等の防止にも効果がある。もちろん、配線パターンの制約等により、半導体装置９（ＬＳＩ）同士の信号のやり取りする配線をすべてを２層目の層間絶縁層の上に形成する必要はなく、半導体装置９（ＬＳＩ）同士の信号のやり取りする配線が、他の配線層よりも多層配線基板の最表面で多く行われていればよい。
あるいは、絶縁基板１のすぐ上に形成される配線（第一の配線）では電源線またはグランド線を形成し、１層目の層間絶縁層１１０の上に形成される第二の配線の中に、ユーザ基板と半導体装置９との信号をやり取りする信号配線と半導体装置９（ＬＳＩ）同士の信号のやり取りを行う信号線とを一緒に配置して形成すれば、多層配線層３を１層とすることができる。
【００４９】
なお、多層配線層３を１層とするか、２層以上必要となるかは、半導体装置９の論理規模やそのレイアウト、要求される高速信号特性などによって決まる。
【００５０】
また、各層間絶縁層の上に形成する配線の役割を変化させる場合、各層毎に配線幅や配線形状を変えることも有効である。
本実施例では、ユーザ基板に実装される基板の２次側には、応力緩和層５が形成されている。絶縁基板１が低アルカリガラスの場合、その線膨張係数は約５ppm/℃であり、一方半導体チップ９の線膨張係数は約３ppm/℃であり、半導体チップが搭載された半導体モジュール全体の線膨張係数は、ほぼガラス基板の線膨脹係数に等しく約５ppm/℃である。従って、絶縁基板１と半導体装置９の間で生じる熱応力は小さい。
【００５１】
一方、半導体モジュール１０００が実装される実装基板１０の線膨張係数は、約１０〜２０ppm/℃である。なお、最も一般的なガラスエポキシ基板の場合は約１５〜１８ppm/℃である。従って、半導体モジュール１０００と実装基板１０の間で生じる熱応力は大きい。厚膜の絶縁層５（応力緩和層）は、半導体チップ９を搭載した半導体モジュール１０００と実装基板１０との熱膨張係数の差から生じる応力を緩和することができる。
【００５２】
この応力緩和層５の厚さは、応力緩和の観点からは絶縁基板１の厚みに対して約１／１０から約１／２程度の厚みであるか、あるいは絶縁基板の対角長さに対して約１/３００〜約１/２０であることが望ましい。例えば、絶縁基板１の厚さが約１００マイクロメートルから約１０００マイクロメートルの場合は、応力緩和層５の厚さは約１０から５００マイクロメートルが望ましく、絶縁基板１の厚さが約３００マイクロメートルから約５００マイクロメートルの場合は、約３０乃至２５０マイクロメートルである。応力緩和層の厚さおよび物性値については後述する。
【００５３】
応力緩和層５は、絶縁基板１上にまたはマスクを用いてスクリーン印刷することにより形成されるが、スプレー塗布やディスペンス、カレンダーコートやフォトリソグラフィ技術等を使用しても構わない。
【００５４】
例えば、応力緩和層５をマスク印刷（スクリーン印刷）する場合、所望の位置に応力緩和層を形成することができる。また、応力緩和層の端部で傾斜部が形成することもできる。応力緩和層の材質等により、傾斜部が形成されないようにすることもできるし、また傾斜部の角度を制御することもできる。
一方、スタンピングで応力緩和層を形成する場合、スタンピング用の型に応力緩和用の絶縁材料を塗布し、基板上に応力緩和層の形状を転写するため絶縁材料硬化時の端部の形状変化が生じない絶縁材料の選択が可能となる。この場合、印刷方式に比べ端部の形状が一定になり易いという特徴がある。
【００５５】
さらに、スプレー塗布やディスペンス方式では、印刷マスクあるいはスタンピング金型を用いないため、応力緩和層形成時の形状に自由度あり、ノズル形状を適当に選択すれば、印刷マスクやスタンピング金型では形成し難い応力緩和層の形成が可能となる。また、印刷方式やスタンピング方式に比べ、吹き付け量の調整で応力緩和層の厚さを調整でき、厚さ調整の範囲も広くなる。
【００５６】
半硬化あるいは未硬化の樹脂シートを貼り付ける方式では、厚膜の応力緩和層の形成が可能となり予めシート状の絶縁樹脂を用いるため、応力緩和層表面の平坦性に優れるという特徴がある。
【００５７】
なお、これらの方法を単一で用いるのではなく、組み合せて応力緩和層を形成してもよいことはいうまでもない。
【００５８】
絶縁基板１と同じように、応力緩和層５の両面においても電気的に接続をとる必要がある。そのための１つの方法として、応力緩和層５にも貫通孔１００が形成されている。この貫通孔１００は、サンドブラストのみならずレーザ加工、またはフォトエッチングなどにより形成される。応力緩和層５において電気的接続をとる別の方法としては、図２９のように、配線基板の貫通孔が形成されていないところに応力緩和層５を形成し、その応力緩和層の表面（傾斜表面も含む）に密着して配線を形成するという方法がある。このように所定の位置に応力緩和層を形成するには、メタルマスク等を用いて印刷形成する、いわゆるスクリーン印刷が有効である。
なお、応力緩和層５は多層配線基板６に必須の構成ではなく、半導体モジュール１０００とユーザ基板１０によって生じる熱応力が許容できる範囲であれば、多層配線基板６に応力緩和層５を形成する必要はない。また、半導体モジュール１０００とユーザ基板１０の熱応力が生じたときに、応力緩和層５ではなくアンダーフィルを用いて信頼性を確保してもよい。また、応力緩和層５を形成した半導体モジュールであっても、ユーザがより高い信頼性を望む場合はアンダーフィルを用いてもよいことはいうまでもない。
【００５９】
また、他の実施例として、絶縁基板の二次側に応力を緩和するための絶縁層を特別に設けるのではなく、図７、図８に示すように、層間絶縁層１１０の材料を変えることにより、多層配線基板６の厚さ方向で線膨張係数を変化させることも可能である。すなわち、絶縁基板１の１次側では、線膨張係数が小さい材料で層間絶縁層を形成し、実装される半導体装置の線膨張係数に近づける。一方、絶縁基板１の２次側では、線膨張係数が大きい材質で層間絶縁層を形成し、実装される基板に線膨張係数を近づける。特に、薄膜配線層２を一層ずつ形成して積層する場合は、必要に応じて、容易に、薄膜配線層の線膨張係数を変化させることができる。このように形成することにより、応力緩和層５を特別設けなくても、多層配線基板により、半導体装置９と実装基板１０の間の熱応力を緩和し、接続信頼性を確保することができる。多層配線基板６の厚さ方向で線膨張係数を変化させる場合は、多層配線基板のコア基板である絶縁基板１はガラスまたはシリコン基板に限定されず、従来のセラミック基板、メタルコア基板であってもよい。また、この多層配線基板６の厚さ方向で、線膨張係数を変化させる場合は、貫通孔形成はサンドブラストのみならずレーザ加工、フォトリソエッチング加工であってもよい。
【００６０】
また、他の実施例として、図９、１０のように絶縁基板１を有さず、線膨張係数が異なる薄膜配線層が積層された多層配線基板であってもよい。このような構造にすれば、多層配線基板により、半導体装置９と実装基板１０の間の熱応力を緩和し、接続信頼性を確保することができ、さらに多層配線基板のコア基板である絶縁基板１の厚さを省略できるため、より薄い多層配線基板が実現できる。従って、かかる多層配線基板を用いれば、より薄膜化した電子装置を実現できる。
この多層配線基板６の１次側には、ＬＳＩ等の半導体チップを実装する。半導体装置９には、半導体チップ、ＢＧＡ、ＣＳＰ、ウエハーレベルＣＳＰなどの他、ＱＦＰ、TSOPなどのリードタイプの半導体装置も使用しても良い。また、半導体装置９自身が、半導体装置とそれが実装される基板との間に生じる応力を緩和する層を有するものであってもよい。
【００６１】
なお、絶縁基板１にガラス基板またはシリコン基板を用いた場合は、半導体チップと絶縁基板との間に生じる応力は小さい、または実質的に生じないが、ユーザがより高い信頼性を望む場合は、図１１に示すように、半導体装置９とそれが実装される基板との間に絶縁層５０（アンダーフィル層）を充填してもよい。
実装される半導体チップ９は、同種のものに限らず、例えば図１２に示すように、異種の複数の半導体チップを多層配線基板６上に実装してもよい。例えば、Ａはマイコン、Ｂはフラッシュメモリ、ＣはＤＲＡＭ、Ｄはコンデンサ等の個別部品という組合せでもよい。図１１は図１２の断面ａ―ａ’を表している。あるいは動作電圧の異なる複数の半導体チップを組み合わせて使用することもできる。また、ＱＦＰやＣＳＰなどの半導体パッケージや抵抗やコンデンサなどの受動部品を１つ以上含んでいても構わない。なお、ここで使用される半導体チップ、半導体パッケージ、受動部品は表面実装型であることが望ましい。異種の半導体チップを多層配線基板６上に実装した場合は、異なる半導体チップ間を接続するために必要な配線を多層配線層３の最上層で行い、下位の配線層ではグランド配線または信号配線を形成するようにする。さらに、最終的にユーザ基板と電気的に接続する必要のある配線のみを絶縁基板１の貫通孔１００を通じて接続するようにしてもよい。
【００６２】
異なる半導体チップの組合せとしては、DRAMとマイコン、DRAMとマイコンとDSP、DRAMとマイコンとROM、DRAMとフラッシュメモリ、DRAMとSRAMとフラッシュメモリ、ASICとDRAMなどがある。例えば、カーナビゲーションシステムではフラッシュ内蔵マイコンとASICとDRAMの組み合せなどが使われる。デジタルスチルカメラやデジタルビデオカメラではマイコンとフラッシュメモリ、フラッシュ内蔵マイコンとDRAM、あるいはマイコンとフラッシュメモリーとDRAMの組み合せなどが好適である。低電力化のためにフラッシュメモリーが使用されるが、フラッシュメモリーだけではメモリー容量が不足する場合に、高集積DRAMを組み合わせる。必要に応じてチップを積層してもかまわない。携帯端末、例えば、携帯電話にはデジタルスチルカメラと同様の構成が使用されるが、携帯電話ではデジタルスチルカメラよりも低消費電力が要求されるため、一般に、フラシュメモリーの容量をDRAMの容量と同等以上に設定することが多い。
【００６３】
半導体素子９（半導体チップ）と多層配線基板６は、バンプ３００等の外部接続端子により接続される。例えば、バンプ３００を有する半導体素子９を多層配線基板６に実装し、リフローすることにより接続される。また、図３４に示すように、多層配線基板の１実施例として、バンプ３００を多層配線基板６に形成しておいてもよい。この場合には、いわゆるベアチップ（パッケージされていない半導体素子）を多層配線基板に実装することができる。
【００６４】
バンプ３００には、金等の線材を超音波ボンディング装置により凸型の形状を形成したものや、スズ、鉛、銅、銀、ビスマス、亜鉛、インジウム等の金属を単独あるいは２種類以上混合した合金をはんだバンプ３００として用いることができる。さらに、銀や金等の導電性材料を配合した樹脂をバンプ３００として用いることも可能である。はんだバンプ３００は、はんだの微粒子をロジン等からなる材料に配合し、適当なマスクを用いて半導体装置の電極上に印刷し、その後はんだの溶融温度以上に加熱してはんだを溶融させることにより形成することもできる。導電性の粒子を配合した樹脂を用いた場合も同様に、ペースト状の前記樹脂材料を適当なマスクを用いて半導体装置の電極上に印刷し、加熱により硬化あるいは半硬化状態とする方法によってもバンプ形成が可能である。さらに、電極表面の酸化膜を除去し適度な粘着性を有するフラックスを当該電極上に塗布し、適当な粒子径のはんだボールをマスク等により該電極上に整列し、リフロ炉等によりはんだの溶融温度以上に加熱することによりバンプを形成することもできる。これらは当然、外部接続端子７の形成にも適用することができる。
【００６５】
バンプ３００と接続する半導体装置９に設けた電極は、前工程と呼ばれる工程で形成されたアルミニウムや銅の電極や、前工程の後さらにウエハーレベルＣＳＰのような電極から半導体装置表面に銅等の配線で再配線を行った後に形成される電極を用いることが可能である。この電極表面にニッケルや金等の表面処理を行うことにより、バンプと電極表面のぬれ性を向上させたり、後述する半導体モジュールを外部基板に搭載する等の加熱工程においてバンプ材料が電極中に拡散しバンプと電極部の接合強度の低下を防止させることができる。
【００６６】
バンプ３００がはんだバンプの場合、はんだとして、Ｓｎ−Ｚｎ系、Ｓｎ−Ａｇ系、またはＳｎ−Ａｇ−Ｃｕ系等のいわゆる鉛フリーはんだ、例えばＳｎ-３.０Ａｇ−０.５Ｃｕを用いてもよい。
しかし、鉛フリーはんだは、従来使用されていた鉛はんだに比べて固いため、半導体装置９と多層配線基板６との間で生じる熱応力をはんだバンプで緩和することが困難である。
そこで、本実施例のように、絶縁基板１にガラスやシリコン基板を用いれば、発生する熱応力が小さくなり、鉛フリーはんだを用いた場合であっても、半導体装置９と多層配線基板６との接続信頼性を確保することができる。
また、層間絶縁層の物性値、例えば熱膨張係数や弾性係数を多層配線基板の厚さ方向で変化させる、具体的には、一次側の最表面の層間絶縁層と、多層配線基板６に実装される半導体チップ９との熱膨張係数と近づけて、発生する熱応力を小さくすることにより、鉛フリーはんだを用いた場合であっても、半導体装置９と多層配線基板６との接続信頼性を確保することができる。
ところで、一次側の接続に用いられるはんだバンプの融点は、二次側の接続にはんだを用いた場合には、二次側のはんだよりも高くなくてはならない。すなわち、一次側および二次側において、はんだ接続の温度を変化させて、温度階層を設けることが必要である。
例えば、半導体素子と多層配線基板の一次接続には高温系鉛フリーはんだを、マルチチップモジュールと実装基板１０との２次接続には低温系鉛フリーはんだを用いることが望ましい。
【００６７】
多層配線基板６の２次側には、ユーザ基板１０との接続を取るため、外部接続端子７が形成されている。外部接続端子７は、バンプ３００と同様に、はんだボール以外にも、導電性の粒子を配合した樹脂などにより構成しても良い。外部基板との接続方法によっては、ボールや端子形成を行わずに使用しても良い。
【００６８】
外部接続端子７として、はんだバンプを形成した場合、隣り合うバンプ間の距離（バンプピッチ）は５００umから８００um程度であるが、必然的にユーザ基板の接続端子のピッチに制約されている。一般的に、接続端子ピッチが狭くなるとユーザ基板の価格が増大するため、モジュール全体のコストを勘案して接続ピッチが決まっている。典型的な接続ピッチは前述の通り５００〜８００mm程度であるが、１０００mmを越える接続ピッチとなる場合もある。バンプピッチにあわせてはんだバンプ７の直径を適宜選択するが、はんだバンプの直径は最大でバンプピッチの約７０％の大きさとなる。
【００６９】
外部接続端子７がはんだバンプの場合、はんだとして、Ｓｎ−Ｚｎ系、Ｓｎ−Ａｇ系、またはＳｎ−Ａｇ−Ｃｕ系等のいわゆる鉛フリーはんだ、例えばＳｎ-３.０Ａｇ−０.５Ｃｕを用いてもよい。
上述したように、従来用いられていた鉛はんだに比べ、鉛フリーはんだは固いので、鉛フリーはんだを用いた場合は、マルチチップモジュールと実装基板１０との間で生じる熱応力をはんだバンプ自身で緩和することが困難である。
しかし、本実施例のように、応力緩和層を設けたり、マルチチップモジュールの層間絶縁層の熱膨張係数を多層配線基板の厚さ方向で変化させて、応力を緩和することにより、鉛フリーはんだを用いた場合であっても、マルチチップモジュールと実装基板１０との接続信頼性を確保できる。
すなわち、本実施例における多層配線基板６は、半導体チップのインターポーザとしての役割を果たすのみならず、半導体装置９（半導体チップ、ＬＳＩ等）および多層配線基板６と実装基板１０の間に生じる熱応力を緩和する。さらに、応力緩和層等の手段により半導体モジュール１０００とユーザ基板１０の間に生じる熱応力を緩和することができれば、半導体モジュール１０００をユーザ基板１０に実装する場合にアンダーフィルを充填する必要がなくなる。
【００７０】
なお、本実施例に説明した半導体モジュールであっても、ユーザがより高い信頼性を望む場合は、半導体モジュールと実装基板１０（ユーザ基板）の間にアンダーフィルを形成してもよいことはいうまでもない。アンダーフィルとして用いる樹脂は、エポキシ樹脂、フェノール樹脂、シリコーン樹脂等を単独、あるいは2種類以上混合したものに、二酸化珪素、酸化アルミニウム等の充填材や、カップリング剤、着色剤、難燃剤等を必要に応じて配合しても良い。
【００７１】
このように、半導体モジュールとして、貫通孔を有するガラス基板またはシリコン基板を用いると、絶縁基板上に高密度に配線を形成できる。従って、薄膜配線層の層数を少なくできるため、多層配線基板を薄く形成でき、半導体モジュールを薄型化、小型化することができる。
【００７２】
また、薄膜配線層２の層数が少ないということは、ＬＳＩ等の半導体チップ９からユーザ基板１０への配線長が短くなるため、より高速な信号をやり取りすることができる。
【００７３】
また、このマルチチップモジュールを実装した電気機器、例えば携帯電話等の携帯端末（情報送受信端末）やパソコン、カーナビゲーション、デジタル／アナログカメラまたはビデオ等をより小型化、高性能にすることができる。
【００７４】
また、マルチチップモジュールは応力を緩和する機構を有するため、このマルチチップモジュールをユーザの基板に実装する場合に、アンダーフィルを省略することも可能であり、電子装置を製造するユーザの作業を軽減することも可能となる。
【００７５】
続いて、多層配線基板６および半導体モジュール１０００の製造方法の一例について説明する。
本実施例では、絶縁基板であるガラス又はシリコン基板に応力緩和層となる厚膜の絶縁層を形成し、サンドブラストによって該絶縁層に貫通孔を形成している。
【００７６】
基板１として、ガラスやシリコンを用いた場合には、ウエハ状態で多層配線基板６を製作することも可能であるし、角型の薄板状で基板製作することも可能である。
【００７７】
図２８は、ガラス基板やシリコン基板３０１を用いて多数個取りする状態を示す。ガラス基板やシリコン基板上に複数個のモジュール回路を形成し、所定の半導体装置９（半導体チップ）、抵抗、コンデンサ等を搭載し、外部接続端子となるはんだボールを搭載し、さらに必要に応じて半導体装置と基板間を樹脂で充填する。その後、シリコンウエハのダイシングと同様な方法により、各モジュール部分を個々に切り出し所望の半導体装置を得ることが可能である。なお、下記では説明を容易にするため、多層配線基板の一部の構造を用いて説明する。
図１３は、本実施例にかかる製造方法をフローチャートで表したものである。なお、本実施例では、多層配線基板の二次側の外部接続端子（二次側バンプ７）までを形成する工程を多層配線基板の製造方法としているが、多層配線基板として出荷、販売等する場合には、二次側バンプは必ずしも形成されていなくてもよい。
図１４、図１５、図１６は本発明による多層配線板の製造方法を説明した工程図である。
【００７８】
まず、配線基板に用いられる絶縁基板１として、ガラス基板またはシリコン基板を用意する。
必要に応じ、表面や端面の整面処理や清浄化処理をおこなっておく。適切な端面処理をおこなうことにより、製造上の不良を低減できる。
【００７９】
なお、シリコンの素材そのものは導電性（半導体〜導体）であるため、これを絶縁基板として用いる場合には、その表面に絶縁性の膜を形成する必要がある。このような膜としては、例えば、水蒸気中で加熱することによって表面に形成できる熱酸化膜や、有機樹脂膜などがある。図１４、図１５、図１６では簡便化のために、シリコン基板の場合は、その表面に形成した絶縁膜を一体化して絶縁基板１と表示している。
【００８０】
次に、図１４.aに示すように、絶縁基板１の表面に配線１２０を形成する。配線形成は例えばセミアディティブ法を用いることができる。セミアディティブ法で配線形成する場合、めっき種膜を成膜する前に絶縁基板１の表面をスパッタエッチ等によって清浄化しておくと良い。これにより、基板表面と配線との密着性を確保できる。配線材料は導電性の観点から、Ｃｕ、Ａｌ、Ａｇ、Ａｕがよいが、腐食性、マイグレーション耐性、価格を考慮するとCuが望ましい。Cuは延性を有する材料であるため、サンドブラスト加工のマスクとして使用することもできる。
【００８１】
続いて、図１４.bに示すように、配線パターンの上に層間絶縁層１１０を形成する。層間絶縁層１１０の厚みはおおむね約５〜５０umの範囲であるが、より好ましくは約１０から２０umである。層間絶縁層１１０としてはポリアミド樹脂、ポリイミド樹脂、ポリベンゾシクロブテン樹脂、ポリベンズオキサゾール樹脂等を用いることができる。絶縁基板１上に薄膜配線層２を１層ずつ形成する場合、その薄膜配線層の層数および層の厚さは必要に応じて変化させることができる。各層を１層ずつ形成することを利用して、配線層の厚さや層間絶縁材料の厚さ、材質などを調整することにより、配線の電気特性を向上させることも可能である。例えば、グランド層と信号層との間の絶縁層の絶縁材料Aと信号層の線間の絶縁材料Bとで異なる誘電特性を有する材料を使用することにより、グランド層と信号層、信号層同士の電気的結合の強度を調節することができ、高速配線への対応が可能となる。また、各層間絶縁層の材質を変えることにより、基板の厚さ方向で線膨張係数を変化させることもできる。
図１４.ｂでは、半導体チップが搭載される絶縁基板１の面（１次側）には２層の配線層が形成されて、この半導体モジュールが実装される面（２次側）には１層の配線層が形成された場合を示す。なお、絶縁基板の１次側と２次側で配線の形成方法を異ならせてもよい。すなわち、絶縁基板の１次側には半導体チップが搭載されるため、狭ピッチの配線パターンが要求される。一方、絶縁基板の２次側は実装基板（ユーザ基板）に接続されるため、１次側ほど狭ピッチの配線は要求されない。従って、例えば狭ピッチが要求される１次側配線ではフォトリソおよびめっきにより、２次側配線を印刷によって形成してもよい。
【００８２】
図１７、図３５は、絶縁基板１上の２次側の配線パターンを示したものである。図１７、図３５のパッドの部分のうち、サンドブラストするときに研磨粒子があたる部分を斜線で示している。このように、貫通孔１００が形成される位置を取り巻くように銅パッドをあらかじめ設けておくことにより、サンドブラストによって絶縁基板１の表面にマイクロクラックが生じにくくすることができ、絶縁基板の強度を維持することができる。
【００８３】
続いて、図１４.ｃでは、半導体モジュールがユーザ基板に実装される絶縁基板１の面（２次側）に、ステンシル印刷やフォトリソグラフィ等により厚膜の絶縁層５を形成する。この絶縁層５は応力緩和層の役割を果たし、半導体モジュールと実装基板１０の線膨張係数の差から生じる熱応力を緩和することができる。なお、所定の位置に精度良く絶縁層を形成したい場合は、ステンシルマスクを用いてスクリーン印刷した後にレーザトリミングするなどの方法がある。
【００８４】
次に、図１５.ａ、図１５.ｂの工程により、絶縁基板１の両面の配線層を接続する貫通孔１００を形成する。このとき、応力緩和層５と絶縁基板１は材質（硬度）が異なり、サンドブラストによって、応力緩和層５に貫通孔１００を形成することは困難である。従って、レーザ加工等によって応力緩和層５に穴（窪み部分）を形成し、その後サンドブラストによって絶縁基板１に貫通孔１００を形成する。
【００８５】
多層配線基板６に貫通孔１００を形成するためのマスクを形成する方法の代表例は次の通りである。第１の方法は、フォトリソグラフィ技術を用いる方法である。具体的には、サンドブラスト加工の際にマスクとなるブラストレジストを応力緩和層の上に成膜し、このブラストレジストと応力緩和層をフォトリソグラフィ技術により開孔する。この開孔されたブラストレジストは、サンドブラストにより、応力緩和層に貫通孔を形成するためのマスクとなる。この方法では、ブラストレジストと応力緩和層の両方を一括して開孔することができる。しかし、ブラストレジストおよび応力緩和層の両方が感光性材料であることが条件である。
第２の方法は、レーザ加工を用いる方法である。具体的には、第１の方法と同様に、ブラストレジストを応力緩和層の上に成膜し、ブラストレジストと応力緩和層をレーザ加工により一括で開孔する。第２の方法では、ブラストレジスト及び応力緩和層の感光性有無に関わらず用いることができる。また、この第２の方法で使用するブラストレジストには解像特性が必ずしも必要ではないため、第１の方法と比べてブラスト耐性がより優れた材料を選択できる。
【００８６】
第３の方法は、第１の方法と同様に、感光性のブラストレジストを応力緩和層の上に成膜し、フォトリソグラフィにより、ブラストレジストに開孔パターンを形成する。次に、ブラストレジストの開孔部を通して応力緩和層をエッチングして応力緩和層５に穴（窪み部分）を形成する。
【００８７】
上記ブラストレジストは耐熱性および耐サンドブラスト性を有することが必要であるが、その成膜には、（１）耐サンドブラスト性を有する感光性樹脂を薄膜配線層２上に塗布するか、（２）耐サンドブラスト性を有する感光性樹脂をドライフィルム状としたものを貼り付ける、などの方法がある。なお、貫通孔の開孔径や孔ピッチ、およびその位置精度次第で、マスクのパターンをスクリーン印刷によって形成することも可能である。その場合、必要に応じてフォトリソグラフィやレーザによる追加加工で位置精度、加工精度の微調整することもできる。
【００８８】
上記第１から第３などの方法により、図１５.ａに示す形状となるが、このとき、形成された窪み部分が絶縁基板１に達していてもよいが、必ずしも達していなくても良い。
【００８９】
続いて、図１５.ｂに示すように、同じマスクを用いて、その応力緩和層５の穴（窪み部分）に対してサンドブラストを行い、絶縁基板１に貫通孔１００を形成する。
【００９０】
貫通孔１００を形成する条件は、基板材質の特性、特に基板の弾性率や破壊靭性に応じて適宜選択する必要があるが、比重が2.0〜10.0でバルク材の曲げ強度が0.1〜2.0GPaとなるような加工粒体を使用することが望ましい。加工粒体の粒径が大きくなるほど加工速度は速くなりやすいが、逆に後述するマイクロクラックやチッピングの問題が発生しやすい傾向がある。
【００９１】
本実施例では、基板材質や貫通孔の加工寸法（厚み、径）、所望の加工速度などを考慮して加工粉体の粒径（＃）を決定するが、＃１５０〜＃２０００の範囲であることが望ましい。本実施例では＃５００、＃６００、＃７００、＃８００、＃９００、＃１０００、＃１１００、＃１２００のいずれか、あるいはそれらを適宜組み合わせて使用した。なお、加工粉体は循環・再利用するが、使用している間に互いに衝突して破砕しあうので、粒径が上記範囲を維持するように適宜分球すると良い。また、基板の貫通孔部分の破砕粉等も混入するので、必要に応じ、これを除去する。
従って、本実施例において貫通孔形成に使用するサンドブラストマシンは、循環・再利用機構と、分球機構とを備えていることが望ましい。加工粉体の循環・再利用や分球が貫通孔加工と同時並行で自動的に運転されるように設定されているサンドブラストマシンを使用すると実用的である。
【００９２】
なお、フォトエッチングやレーザ加工で応力緩和層に孔を設けた場合、絶縁基板１の表面に樹脂加工残さが残ることがあるが、絶縁基板１に行うサンドブラスト加工の際に一緒に除去される。通常レーザ加工により樹脂に孔を形成すると、配線接続信頼性低下の原因となる樹脂の残留（スミア）が形成され、化学処理等によるデスミア処理を行う工程が必要となる。本実施例の製造工程では、レーザ加工で形成した窪み部分に対してサンドブラストするため、サンドブラストの段階でスミアを除去することができ、化学的なデスミア処理を行う必要がない。
【００９３】
サンドブラストにより貫通孔１００を形成すると、一方の開口端から他方の開口端で、貫通孔１００の径の大きさは異なるように形成されるが、このようにテーパを有することにより、スパッタや無電解めっき等の成膜方法により貫通孔１００の内面に給電膜が形成され易くなる。
【００９４】
応力緩和層５が形成されていない絶縁基板１の面（１次側）において、貫通孔１００が形成される位置にあらかじめ銅配線を形成しておくと、サンドブラストが絶縁基板１を貫通した後に、サンドブラストによって一次側の層間絶縁層１１０（薄膜配線層２）が削られることを防止することができる。
【００９５】
貫通孔１００が形成された後、エッチング等によりマスクを除去する。
【００９６】
続いて、必要に応じて、貫通孔１００を形成する過程で絶縁基板１の貫通孔１００周辺に生じたマイクロクラックを除去する。
【００９７】
絶縁基板１に生じるマイクロクラックは、大きく分けるといわゆるメディアンクラックとラテラルクラックと呼ばれる２種類に分類される。メディアンクラックは貫通孔側壁面に対して深さ方向にのびているクラックであり、一方、ラテラルクラックは貫通孔側壁面に対して沿面方向にのびるものである。
【００９８】
我々の実験によると、ラテラルクラックの発生状況がサンドブラストによる貫通孔加工の能率に影響を与えるものと推測され、ラテラルクラックが発生しやすくなるような加工条件を選択することによりサンドブラストの加工能率が増大する。一方、メディアンクラックは貫通孔壁面に対して深さ方向にのびており、我々の実験によるとメディアンクラックが多くなるほど基板強度、特に抗折強度が低下しやすい傾向があった。
【００９９】
従って、本実施例では、ラテラルクラックが発生しやすく、メディアンクラックが発生しにくいようなサンドブラスト条件を選定することが肝要である。我々の実験によると、ラテラルクラックとメディアンクラックの発生比率は、（１）加工粒体の硬度、（２）加工粒体の形状、（３）加工粒体の粒径、（４）加工粒体が被加工物へ単位時間に衝突する回数、（５）加工粒体が被加工物に衝突する角度、（６）加工粒体を搬送する気体の圧力、等に依存していることがわかった。従って、単位時間の衝突回数や衝突角度、搬送気体の圧力などを調整できるようなノズルを有しているブラストマシンを使用すると良い。適切なブラストマシンと加工条件を選ぶと加工能率と基板強度とを両立できる。
【０１００】
しかしながら、メディアンクラックが全く発生させないようにすることは実用上困難であり、仮にメディアンクラックを全く発生させなかったとしても、ラテラルクラックを起点に亀裂進展すると基板強度が低下して破損するおそれがあるため、貫通孔形成後にはマイクロクラックを除去する工程を入れておくことが望ましい。
【０１０１】
我々の実験によると貫通孔壁面の最表面を組成流動領域での機械加工や、化学的処理などで整面するなどの方法で貫通孔壁面の表面を除去してやれば、マイクロクラックが除去できる。あるいは、ガラス基板の場合には、少なくとも貫通孔周囲を軟化〜溶融温度まで加熱して自己融着させるなどの処理を施して、マイクロクラックを除去することもできる。貫通孔周囲を加熱する方法として、例えば、レーザーアニールなどの方法が挙げられる。あるいは、ガラス基板全体を加熱してマイクロクラックを自己融着させた後にゆっくり冷却すると、孔加工時にガラス基板内に蓄積されたひずみが開放されるので、基板割れによる不良率を低下させることができる。
【０１０２】
続いて、図１６に示すように、絶縁基板１の１次側と２次側の配線層を電気的に接続するため、貫通孔１００の内壁面および多層配線基板の最表面に配線を形成する。
【０１０３】
本実施例に好適な配線形成方法はいくつかあげられる。以下には、その代表例を例示する。第１の方法では、まず、貫通孔１００の内壁に給電膜をスパッタやＣＶＤ、蒸着などの方法により形成する。給電膜としては、例えばクロム／銅の多層膜が好ましいが、チタン／銅の多層膜などめっき給電膜として公知慣用の膜構成であればどれでも良い。ここで、クロムの機能は、基板と銅との接着を確保することであり、その膜厚は、７５ナノメートル程度であり、最大でも０．５マイクロメートル程度である。一方、給電膜の銅の膜厚は０．５マイクロメートル程度、最大で１マイクロメートルである。給電膜の形成後、絶縁基板１の表面にめっきレジストを成膜し、フォトリソグラフィ技術により、配線の逆パターンとなるめっきマスクを形成した後、電気めっきにより給電膜の上に配線を形成する。レジスト除去、めっき種膜除去を経て、配線間に絶縁膜（線間絶縁膜）を形成する。なお図２は、基板最表面における配線間絶縁膜（線間絶縁膜）の形成前の状態を示している。
【０１０４】
第２の方法は配線形成にサブトラクティブ法を用いる。配線として、クロム／銅などからなる多層膜をスパッタ成膜するところまでは第１の方法と同じであるが、その後、全面にめっきを施してから、絶縁基板の表裏にエッチングレジストを成膜、フォトリソグラフィ技術によりエッチングマスクパターンを形成する。エッチングによって配線を形成した後、レジスト除去、線間絶縁膜を形成する。
【０１０５】
第３の方法では、貫通孔内部に導電性材料を充填する。導電材料充填には、例えば、ペースト印刷などが用いられる。なお、導電材料充填に先立って上記２つの方法と同様に貫通孔内壁にスパッタ成膜してもよい。内壁表面にスパッタ膜を形成すると、（１）内壁表面の平滑性向上による充填性の改善、（２）充填材と絶縁基板との密着性向上、などの効果がある。
【０１０６】
その場合に成膜するスパッタ膜は、第１や第２の方法と同様のクロム／銅の多層膜でもよいし、単層膜でも構わない。導電性材料としてはんだを使用する場合には、絶縁基板との密着性を確保するためのクロムやチタンなどの膜とはんだの濡れ性を確保するための銅やニッケル、金などの膜との積層膜であることが望ましい。貫通孔内部の導電材料充填のあとは、セミアディティブ法かサブトラクティブ法によって基板表面に配線を形成する。なお、配線パターンによっては、ペースト印刷によって貫通孔充填と配線パターン形成とを一括で達成できる場合もある。
【０１０７】
上記第１から第３の方法を単独、あるいは適宜組み合わせて使用することで、基板の表裏を接続する貫通孔の導通配線と基板表面（２次側）の配線とを形成する。基板表面の配線は、必要な層数積層するが、電気抵抗の観点から銅配線であることが望ましい。また、必要に応じて、密着信頼性、絶縁信頼性などの観点から、銅の表面に異種金属を成膜することがある。
【０１０８】
なお、絶縁基板１がガラス基板の場合、ガラスは絶縁性を有する素材であるため、貫通孔内壁に直接接触するように配線等を形成しても問題はないが、密着性や絶縁信頼性、耐マイグレーション性、耐湿性などの観点から、貫通孔内壁面の表面を覆うように絶縁層を形成してもよい。一方、絶縁基板１がシリコン基板の場合には、シリコンが導電性を有しているため、配線基板１の表裏を接続するための配線を形成するに先立って貫通孔内壁面表面を覆うように絶縁層を設ける必要がある。
【０１０９】
以上の工程により、貫通孔１００を有する多層配線基板６を形成することができる。このように多層配線基板を多面取りできる状態で出荷してもよいし、さらに多層配線基板をダイシングして個別化して出荷してもよい。多層配線基板をダイシングせずに出荷する場合は、後の半導体チップ等を実装し、マルチチップモジュールを形成した後にダイシングしてもよい。
図３に示すように、はんだバンプ等の外部接続端子３００や異方導電性シート（ＡＣＦ）を用いて、多層配線基板６に半導体装置９およびコンデンサ等を実装し、半導体モジュールを形成する。多層配線基板６の２次側には、この半導体モジュール１０００を実装基板１０に実装するため外部接続端子、例えばはんだバンプ７（２次接続用バンプ）を形成する。
【０１１０】
例えば、まず、配線基板の１次側に半導体装置９の外部端子ピッチに応じてはんだバンプ（１次側バンプ）を形成する。バンプピッチは一般に約５０〜５００umの範囲になることが多い。バンプサイズは前記バンプピッチに対して約１５〜８０％、望ましくは、約３０〜６５％になるように調整する。
【０１１１】
続いて、形成された１次バンプを用いて、多層配線基板６に半導体装置９を実装する。この１次側バンプのピッチは約５０から５００um程度である。配線基板６と半導体装置９とは線膨脹係数の差は小さいが、必要に応じて、配線基板６と半導体装置９との間にアンダーフィル剤を充填したり、半導体装置９の上部にポッティング材を塗布してもよい。バンプサイズが２００マイクロメータ以下という微少なバンプになると、バンプの体積が小さくなったことにより機械的強度が低下する場合があるが、その場合にはアンダーフィル剤やポッティング材を単独あるいは組み合わせて使用することによって信頼性低下などの問題は起こらない。
【０１１２】
そして、半導体モジュールを実装基板１０に実装するためのバンプ７（２次側バンプ）を形成する。
【０１１３】
これにより、半導体装置９（半導体チップ）の配線と、一次側バンプ７が電気的に接続され、また多層配線基板６によりファインピッチが実現される。
【０１１４】
なお、上記では半導体モジュールを実装基板１０に実装するためのバンプ７（２次側バンプ）を一次側のバンプ形成後に形成している。しかし、必要に応じて、二次側バンプを形成後に、一次側バンプを形成してもよい。例えば、半導体装置９と多層配線基板６、半導体モジュールと実装基板１０をともにはんだバンプで形成する場合、はんだバンプ７（二次側バンプ）の融点が、はんだバンプ３００（一次側バンプ）の融点よりも低いときには、１次側接続の後で２次側接続を行なう。つまり、はんだバンプ３００を形成し、半導体チップ９を実装した後に、はんだバンプ７を形成して、半導体モジュールを実装基板１０に実装するのがよい。
【０１１５】
また、図３では、半導体装置９は２つ記載されているが、半導体装置9の数は任意であり、複数の半導体装置９（半導体チップ等）を多層配線基板６に実装し、いわゆるマルチチップモジュールを形成することもできることは言うまでもない。
【０１１６】
本実施例にかかる製造方法では、サンドブラストにより貫通孔１００を開けるため、高コストな感光性ガラスを基板材料として用いる必要はなく、低コストなガラス基板、シリコン基板を用いて配線基板および多層配線基板を製造することができる。
また、絶縁基板１の二次側で、サンドブラストにより形成される貫通孔１００の位置に、あらかじめ銅パッドを形成することにより、絶縁基板１にマイクロクラックが発生しにくくすることができる。
【０１１７】
また、絶縁基板１の一次側で、サンドブラストにより形成される貫通孔１００の位置に、あらかじめ銅配線を形成することにより、層間絶縁層１１０が侵食されることを防止できる。
【０１１８】
続いて、多層配線基板６の他の製造方法について説明する。図１８は、本実施例にかかる製造方法をフローチャートで表したものである。第一の実施例と主に異なるところは、絶縁基板１に形成する貫通孔１００の工程の順番である。
【０１１９】
まず、第一の実施例と同様、配線基板に用いられる絶縁基板１として、ガラス基板またはシリコン基板を用意し、必要に応じ、表面や端面の整面処理や清浄化処理、表面絶縁化処理をおこなっておく。
【０１２０】
続いて、図１９.ａに示すように、第一の実施例と同様にサンドブラストにより絶縁基板１にのみ貫通孔１００を形成する。このサンドブラストにより、絶縁基板１にはマイクロクラックが発生する。
【０１２１】
続いて、絶縁基板１に発生したマイクロクラックを第一の実施例と同様の方法で除去する。
【０１２２】
続いて、図１９.ｂに示すように、絶縁基板１の貫通孔１００および絶縁基板１の上に配線１２０を形成する。上記実施例１と同様にセミアディティブ法やサブトラクティブ法などを用いて配線形成できる。
【０１２３】
上記実施例１と異なる点は、貫通孔１００内面および絶縁基板１の表裏（１次面、２次面）の３面に給電膜を形成することである。給電膜は基板の両面から同時に成膜しても良いし、１次面、２次面と片側ずつ成膜しても良い。３面に同時形成するという観点からみると、無電解めっき法が効率的である。スパッタにより給電膜を形成する場合は、基板の表裏へ成膜、特に２次面への給電膜の成膜と同時に貫通孔内壁への給電膜の形成が達成できる。給電膜としては上記第１の実施例と同様、例えば、クロム膜／銅の多層膜などがあげられる。給電膜形成後の配線形成方法としては次の２通りの方法がある。
【０１２４】
第１の方法はセミアディティブプロセスである。絶縁基板１の表裏（１次面および２次面）にめっきレジストを成膜し、フォトリソグラフィ技術により所望のめっき配線の反転パターンとなるレジストパターンを形成し、しかる後にめっきによって配線を形成する。貫通孔上部のレジストを開口しておくことにより、貫通孔１００内壁と基板の表裏とを一括してめっきできる。常法通りのパターン分離工程で、貫通孔内壁配線と基板表裏の配線とを一気にパターン分離できる。配線材料としては、Ｃｕ、Ａｌ、Ａｇ、Ａｕ、Ｎｉ等があげられる。
【０１２５】
第２の方法はサブトラクティブプロセスである。常法通りのめっき処理により、貫通孔１００内壁と基板の表裏とを一括してめっきできる。このめっき膜の上にエッチングレジストを成膜し、フォトリソグラフィ技術により所望の配線の反転パターンとなるレジストパターンを形成し、しかる後にエッチングによって配線を分離する。配線材料は第１の方法と同様、Ｃｕ、Ａｌ、Ａｇ、Ａｕ、Ｎｉ等である。
【０１２６】
このように、本実施例では貫通孔１００内壁と基板の表裏（１次面および２次面）の配線形成を一括で処理できるため、露光、現像、めっきの工数を大きく削減できる。
【０１２７】
続いて、図１９.ｃに示すように、貫通孔１００に充填材を充填する。充填材は必ずしも導電性材料である必要はなく、絶縁材料であっても良い。ペースト印刷などの簡便な充填方法で充填できるような充填性の高い材料であることが望ましい。一度の印刷で貫通孔１００に充填できない場合は、複数回印刷する必要がある。
【０１２８】
図２１は実際にペースト印刷を５回行って貫通孔１００を充填したときに、貫通孔１００の中央に未充填の部分（以下、未充填ボイド２００という）が形成された様子を示している。このような未充填ボイド２００を内包するような絶縁基板では、製造プロセス中の温度変化、例えば、絶縁膜成膜工程や半田付け工程などでの温度変化の度に、ボイド内の空気の膨張収縮が起こるため貫通孔内壁の配線の断線が起こりやすくなったり、絶縁基板内部にひずみが集積して絶縁基板１の強度が低下する恐れがある。また、第１回目の印刷工程で未充填ボイド２００ができると、２回目以降の印刷時に、ペーストへの圧力の一部がボイドの圧縮という形で逃げてしまうので、印刷圧が不足し、その結果完全な充填できなくなる。開口部の径が小さくなる絶縁基板１の１次側端面付近では圧損が大きいので、印刷圧が不足した場合には１次側端面付近で未充填部分２０１ができてしまうこともある。
【０１２９】
さらに、未充填ボイド２００を内包する貫通孔の上部には、ポリイミドやポリベンゾシクロブテンなどの層間絶縁膜、線間絶縁膜を精密に成膜することが困難となる。絶縁膜の硬化過程で加熱する際にボイドが膨張し、その影響を受けて基板表面に存在していて硬化途上にある絶縁層を変形させるためである。
【０１３０】
絶縁基板１の１次側端面付近で発生する未充填部分２０１の上には、次の工程で形成される層間絶縁層を平坦に形成することは困難である。その解決策の一つとしては、未充填ボイドを貫通孔内に形成しないことであり、それには貫通孔裏面から吸引しながらペースト印刷することが有効である。また揮発成分を含まない材料もしくは揮発成分の含有量が少ない絶縁性物質でペースト印刷したり、あるいは、ペースト印刷後に基板全体を減圧してボイドを除去した後静水圧を作用させるなどの処理が有効である。例えば絶縁性物質として無溶剤ワニスが有効である。
【０１３１】
他の解決策としては、絶縁基板１の上に配線を形成するに先だって、導電性材料等を１次側端面付近で発生する未充填部分２０１のくぼみに塗布することである。このようにすれば、未充填部分２０１があったとしても、絶縁基板１上は平坦になる。導電性材料として銀ペーストなどを使用して、これを未充填部分２０１のくぼみに印刷すればよい。
【０１３２】
続いて、図２０.ａに示すように、貫通孔１００が充填された絶縁基板１に、配線１２０と層間絶縁層１１０を有する薄膜配線層２からなる多層配線層３を形成する。配線形成工程そのものは、前記第１の実施例と本質的には同じである。
【０１３３】
続いて、図２０.ｂに示すように、必要に応じて、応力緩和層５を形成し、さらに応力緩和層５にフォトエッチングまたはレーザ加工等により孔（ビアホール）を形成する。応力緩和層５形成工程そのものは、前記第１の実施例と本質的には同じである。
【０１３４】
最後に、図２０.ｃに示すように、形成された多層配線層３および応力緩和層５の孔およびその表面に配線を形成して、多層配線基板６を完成させる。
【０１３５】
多層配線基板６完成後のバンプ形成からモジュール形成までの工程も前記第１の実施例と本質的に同様である。
本実施例によれば、絶縁基板１に絶縁性物質を充填するため、貫通孔１００を充填しない場合に比べ、絶縁基板１および多層配線基板６の強度は大きくなる。
【０１３６】
また、貫通孔１００内壁と基板の表裏（１次面および２次面）の配線形成を一括で処理できるため、露光、現像、めっきの工程数を大きく削減できる。
【０１３７】
続いて、図２２および図２３を用いて、多層配線基板６の他の製造方法について説明する。
【０１３８】
まず、第２の実施例と同様、配線基板に用いられる絶縁基板１として、ガラス基板またはシリコン基板を用意し、必要に応じ、表面や端面の整面処理や清浄化処理、表面絶縁化処理をおこなっておく。
【０１３９】
続いて、図２２.ａに示すように、サンドブラストにより、絶縁基板１に貫通孔１００を形成する。続いて、絶縁基板１に発生したマイクロクラックを除去する。
【０１４０】
続いて、図２２.ｂに示すように、絶縁基板１の貫通孔１００および絶縁基板１の上に配線を形成する。上記実施例１、実施例２と同様にセミアディティブ法やサブトラクティブ法などを用いて配線形成でき、貫通孔１００内面および絶縁基板１の表裏（１次面、２次面）の３面に給電膜を形成する点も実施例２と同じである。
【０１４１】
実施例２と本実施例との違いは、絶縁基板１の貫通孔１００への絶縁性物質充填と絶縁基板１上への層間絶縁層１１０（薄膜配線層２）形成の順番にある。実施例２では基板表面配線形成の 際には貫通孔１００の１次側端は開口したままであり、その状態で貫通孔内部を充填していた。一方、本実施例では、層間絶縁層１１０（薄膜配線層２）の形成に先だって絶縁基板１の1次側の開孔端を配線によって塞ぐ。貫通孔の径が小さい場合にはめっき膜厚を厚くすれば、貫通孔の狭くなっている方の開孔端（１次側開孔端）をめっき被膜で塞ぐことができる。貫通孔開孔端を塞いだ後、多層配線層３を形成する。
【０１４２】
続いて、図２２.ｃに示すように、１次側開孔端が塞がれた貫通孔１００を充填する。実施例１や実施例２と同様、絶縁性物質をペースト印刷することによる充填でもよいし、導電性材料の充填でも良い。
【０１４３】
続いて、図２３.ａに示すように、実施例１や実施例２と同様、必要に応じて、応力緩和層５を形成し、さらに応力緩和層５にフォトエッチングまたはレーザ加工等により孔を形成する。
【０１４４】
最後に、図２３.ｂ形成された多層配線層３および応力緩和層５の孔およびその表面に配線を形成して、多層配線基板６を完成させる。
【０１４５】
本実施例では、絶縁基板１上の二次側の配線により、貫通孔１００の開口部を塞ぐため、多層配線層３を形成した後に、絶縁基板１の貫通孔１００に絶縁性物質を充填することができる。この結果、絶縁基板１の１次側端面付近で発生しやすい未充填部分２０１の形成を効果的に抑制できる。これにより、次の工程で形成される層間絶縁層の平坦性を確保でき、高密度に配線を形成することがさらに容易となる。
【０１４６】
続いて、配線基板および多層配線基板およびマルチチップモジュールの製造工程のうち、サンドブラストによって貫通孔を加工した絶縁基板上に配線をめっき形成する工程について詳しく説明する。
【０１４７】
サンドブラストにより形成された微細な貫通孔の内壁面にスパッタや蒸着、CVDなどの方法で配線を形成すると、貫通孔開孔端部付近あるいはその上部近傍領域での配線断線や配線密着不良が発生しやすい。我々の研究によると、サンドブラストにより形成された微細な貫通孔を有する配線基板に接続信頼性が高い配線を形成することが困難である理由が、サンドブラストにより形成された貫通孔の形状にその原因があることをつきとめた。ここでは、Ｃｕ／Ｃｒなどの給電膜（めっき膜形成のための下地膜）をスパッタにより形成し、その後めっきにより銅（Ｃｕ）配線を形成する場合について説明する。
図６はサンドブラストを用いて基板に開孔した貫通孔の拡大写真を示しているが、図２４はその模式図を示す。図６および図２４より明らかなように、絶縁基板のサンドブラストで砂を吹き付ける側（以下、２次側）の裏側（１次側）の開孔先端部でくびれ形状になっていることがわかる。すなわち、２次側の開口径をｄ１、１次側の開口径をｄ３、１次側の開口径の直前をｄ２とすると、ｄ１＞ｄ３＞ｄ２となっている。図６および図２４に示すように、このくびれ形状は加工先端のわずか数マイクロメートル程度の大きさしかないが、給電膜の膜厚が１マイクロメートル以下であることを考慮すると、数マイクロメートルのくびれ形状は給電膜の形成に大きな影響を与える。
【０１４８】
すなわち、このようなくびれ形状の最先端部は不連続形状となっているため、貫通孔の内面にスパッタやCVD、蒸着などの方法では給電膜の形成が不十分になりやすい。従って、その箇所でめっきによる銅配線が形成されにくくなる。特に、基板と配線との密着性を確保するためにスパッタにより成膜するＣｒやＴｉなどは回り込みが起こりにくい傾向がある。銅などの展性のある金属の場合には、スパッタ成膜でも数マイクロメートル程度は回り込むが、本来その下部に成膜されるべきＣｒなどの密着膜が精度良く成膜されていないために、配線密着不良が起こりやすくなっている。
【０１４９】
我々の実験によると、貫通孔開孔端部付近あるいはその上部近傍領域での配線断線や配線密着不良が発生し易いのは、この配線密着不良に起因する現象であることがわかった。
【０１５０】
開孔先端部におけるくびれは、貫通孔壁面に対して深さ方向に形成されていることが示しているとおり、サンドブラスト加工の際にできるメディアンクラックによるものである。
【０１５１】
本実施例では、開孔先端部におけるくびれ形状を抑制するために、いくつかの方法を単独あるいは適宜組み合わせて使用する。
【０１５２】
第一の方法として、貫通孔を形成した後に、くびれ形状が形成されている厚さまで基板を研磨あるいは研削して、くびれ形状を除去して平坦化する方法がある。平坦化する方法としては、化学的機械的研磨（ＣＭＰ：Chemical Mechanical Polishing）やラッピングなどが有効である。くびれ形状が無くなった後に、スパッタによりクロム膜を形成すれば、一方向からスパッタを行っても、貫通孔の内面全体にクロム膜を形成することができ、貫通孔の内面全体に正確に銅めっきを行うことができる。
【０１５３】
第二の方法として、貫通孔が１次側の付近まで形成されたときに、サンドブラストの風圧を弱める、もしくは粒子の径を小さくする方法がある。このように、風圧を弱める、もしくは砂の粒径を微細にすることにより、メディアンクラック発生を抑制し、従って、くびれ形状が形成されないか、あるいはくびれを小さくすることができる。
【０１５４】
第三の方法として、図２５に示すように、基板の１次側に他の部材をあてがう、または１次側の基板にフィルム等を貼り付け、貫通孔が基板に達した後に、その部材またはフィルムを取り外す方法がある。これにより、貫通孔の２次側表面近傍での見かけの剛性が増大し、従って、メディアンクラックの発生が抑制される。基板の２次側にあてがうまたは貼付ける部材は、絶縁基板１と同等あるいはそれ以上の曲げ弾性率を有する材料であることが望ましいが、これに限定するわけではない。また、１次側に隙間なく密着させることが望ましい。例えば、貫通孔形成工程に先立って絶縁基板１の２次側の表面にスパッタなどを用いて補強膜を設けても良い。また、あてがう部材は、例えば基板の上に形成される配線であってもよい。
第四の方法として、くびれ形状が生じた状態のままで、基板の貫通孔にスパッタを行う方法として、基板の１次側と２次側の両面からスパッタを行う方法がある。
【０１５５】
第五の方法としては、図２６に示すように、まず基板の２次方向からクロムのスパッタを行い、つぎに基板を裏返して１次方向からクロムのスパッタを行い、その状態でつぎに銅のスパッタを行い、最後に基板をもう一度裏返して、基板の２次方向から銅のスパッタを行う方法がある。
【０１５６】
第四、第五の方法では、基板のくびれ形状を除去することなしに、給電膜（Ｃｕ／Ｃｒ）を均一に貫通孔の内部に形成することができる。
【０１５７】
これらの方法を用いてめっき配線の形成を行えば、サンドブラストにより形成された貫通孔に信頼性の高い金属配線を形成することができる。
【０１５８】
なお、上記５つの方法は、サンドブラストによって形成された貫通孔にめっき配線を行う場合に有効であり、貫通孔が形成される基板はガラスまたはシリコン基板に限定されるものではなく、公知慣用の基板材料、例えばセラミック基板等に形成された貫通孔にめっき配線を行う場合にも有効である。
【０１５９】
続いて、上記実施例で説明した多層配線基板に形成される絶縁層５（応力緩和層５）の物性値等について詳しく説明する。
【０１６０】
応力緩和層５の膜厚は、半導体モジュールのサイズ、応力緩和層５の弾性率、絶縁基板１の厚さや対角長さなどにも依存していて一概には断定できないが、絶縁基板１の厚さを０．３〜０．５ｍｍとし、絶縁基板１とその表面に形成される応力緩和層５とからなるバイメタルモデルで応力シミュレーション実験を行なったところ、許容できる応力緩和層５の膜厚範囲は、１０乃至５００マイクロメートルが望ましく、更に好ましくは３０乃至２５０マイクロメートルであることがわかった。これは、絶縁基板１の厚みに対して約１／１０から１／２程度の厚みに相当する。
【０１６１】
膜厚が３０マイクロメートルより小さくなると、所望の応力緩和を得ることができず、また膜厚が２５０マイクロメートルを越えて厚くなると応力緩和層５自身が持っている内部応力のために絶縁基板１の反りが発生して基板が破損したり、配線が断線するおそれがあるからである。
【０１６２】
応力緩和層５は、絶縁基板１より大幅に小さい弾性係数、例えば室温において０．１ＧＰａから１０ＧＰａの弾性係数を有する樹脂材料により形成されている。この範囲の弾性係数を有する応力緩和層５であれば信頼性のある多層配線基板６を提供することができる。すなわち、０．１ＧＰaを下回る弾性係数の応力緩和層５の場合、絶縁基板１そのものの重量を支えることが困難になって半導体モジュール１０００として使用する際に特性が安定しないという問題が生じやすい。一方、１０ＧＰaを越える弾性係数の応力緩和層５を使用すると、応力緩和層５５自身が持っている内部応力のために絶縁基板１の反りが発生し、絶縁基板１が割れるおそれがある。
【０１６３】
ここで使用している応力緩和層５の形成用の材料は、ペースト状のポリイミドであるがこれに必ずしも限定されるわけではない。前記ペースト状のポリイミドを使用する場合には、印刷塗布された後に加熱することで硬化することが出来る。また、このペースト状のポリイミドは、ポリイミドの前駆体と溶媒およびその中に分散した多数のポリイミドの微小粒子からなっている。微粒子としては、具体的には平均粒径１乃至２マイクロメートルであり、最大粒径が約１０マイクロメートルとなる粒度分布を有する微小粒子を使用した。本実施例に用いられているポリイミドの前駆体は、硬化するとポリイミドの微小粒子と同一材料となるので、ペースト状のポリイミドが硬化した際には、一種類の材料からなる均一な応力緩和層５が形成されることとなる。本実施例では、応力緩和層５の形成材料としてポリイミドを用いたが、本実施例ではポリイミド以外にアミドイミド樹脂、エステルイミド樹脂、エーテルイミド樹脂、シリコーン樹脂、アクリル樹脂、ポリエステル樹脂、これらを変性した樹脂などを用いることも可能である。ポリイミド以外の樹脂を使用する場合には、上記ポリイミド微小粒子表面に相溶性を付与する処理を施すか、あるいは、上記ポリイミド微小粒子との親和性を向上するように樹脂組成に変成を施すことが望ましい。
【０１６４】
上記列挙した樹脂のうち、イミド結合を有する樹脂、例えばポリイミド、アミドイミド、エステルイミド、エーテルイミド等では、イミド結合による強固な骨格のおかげで熱機械的特性、例えば高温での強度などに優れ、その結果として、配線のためのめっき給電膜形成方法の撰択肢が広がる。例えば、スパッタなどの高温処理を伴うめっき給電膜形成方法を選択できる。シリコーン樹脂やアクリル樹脂、ポリエステル樹脂、アミドイミド、エステルイミド、エーテルイミドなどイミド結合以外の結合で縮合した部分がある樹脂の場合、熱機械特性は若干劣るものの加工性や樹脂価格などの点で有利な場合がある。例えば、ポリエステルイミド樹脂では、一般にポリイミドよりも硬化温度が低いため扱いやすい。
【０１６５】
応力緩和層５形成用の材料は、例えばエポキシ、フェノール、ポリイミド、シリコーン等の樹脂を単独あるいは２種類以上配合し、これに各種界面との接着性を改善するためのカップリング剤や着色剤等を配合して用いることが可能である。
【０１６６】
本実施例では、これらの樹脂の中から価格、熱機械特性などを総合的に勘案してこれらの樹脂を適宜使い分ける。
【０１６７】
ペースト状のポリイミド中にポリイミド微小粒子を分散させることで材料の粘弾特性を調整することが可能となるため、印刷性に優れたペーストを使用することが出来る。微小粒子の配合を調整することで、ペーストのチキソトロピー特性を制御することが可能となるため、粘度の調整と組み合わせることで、印刷特性を改善することが出来る。本願実施例で好適なペーストのチクソトロピー特性は、回転粘度計を用いて測定した回転数１rpmでの粘度と回転数１０rpmでの粘度の比から求めた、いわゆるチクソトロピーインデックスが１．０から１０．０の範囲にあることが望ましい。なお、チクソトロピーインデックスに温度依存性が現れるペーストの場合、チクソトロピーインデックスが１．０から１０．０の範囲になるような温度領域で印刷すると高成績が得られる。
【０１６８】
必要となる応力緩和層５の膜厚が１回の印刷および加熱硬化で形成されないときには、印刷及び材料の硬化を複数回繰り返すことで所定の膜厚を得ることができる。例えば、固形分濃度３０乃至４０％のペーストを用いて厚さ６５マイクロメートルのメタルマスクを使用した場合、２回の印刷で硬化後の膜厚として約５０マイクロメートルを得ることが出来る。
【０１６９】
さらに、応力緩和層５用材料の硬化温度は１００℃から２５０℃までのものを用いる事が望ましい。硬化温度がこれより低い場合、半導体モジュール製造の工程内での管理が難しく、硬化温度がこれより高くなると硬化冷却時の熱収縮で絶縁基板１の応力が増大する懸念があるからである。
【０１７０】
硬化後の応力緩和層５はスパッタ、めっき、エッチングなどのさまざまな工程にさらされることから、耐熱性、耐薬品性、耐溶剤性などの特性も要求される。具体的には、耐熱性としてそのガラス転位温度(Tg)が１５０℃超４００℃以下であることが望ましく、より望ましくはTgが１８０℃以上、最も好ましくはTgが２００℃以上である。図２７はガラス転移温度(Tg)と線膨張係数の関係を示す実験結果である。これより、ガラス転移温度(Tg)が２００℃以上であれば、クラックが発生していないことが分かる。なお、工程中での様々な温度処理における変形量を抑える観点から、Tｇ以下の領域での線膨脹係数（α１）は小さいほど好ましい。具体的には３ppm/℃に近いほどよい。一般に低弾性材料は線膨脹係数が大きい場合が多いが、本実施例で好適な応力緩和層５材料の線膨脹係数の範囲は３ppm/℃〜３００ppm/℃の範囲であることが望ましい。より好ましくは３ppm/℃〜２００ppm/℃の範囲であり、最も望ましい線膨脹係数は３ppm/℃〜１５０ppm/℃の範囲である。線膨脹係数が大きい場合には、前述した弾性係数が小さいことが望ましい。より具体的には、弾性係数（GPa)と線膨脹係数(ppm／℃)の積の値が特定の範囲にはいるようにすると良い。この値の望ましい範囲は、基板のサイズや厚み、実装形態によって変動するが、一般的には、この値がおおむね、５０〜１０００の範囲に入っていることが望ましい。
【０１７１】
一方、熱分解温度（Td）は約３００℃以上であることが望ましく、さらに望ましくは３５０℃以上であればよい。TgやTdがこれらの値を下回っていると、プロセス中での熱工程、例えばスパッタやスパッタエッチ工程で樹脂の変形、変質や分解が起こる危険性がある。耐薬品性の観点から言うと、３０％硫酸水溶液や１０％水酸化ナトリウム水溶液への２４時間以上の浸漬で変色、変形などの樹脂変質が起こらない事が望ましい。耐溶剤性としては、溶解度パラメーター（ＳＰ値）が５〜３０(cal/cm3)1/2となることが望ましい。応力緩和層５用がベースレジンに幾つかの成分を変成してなる材料である場合には、その組成の大部分が上記溶解度パラメータの範囲にはいっていることが望ましい。より具体的にいうと、溶解度パラメータ（ＳＰ値）が５未満あるいは３０超である成分が５０重量％を越えて含有されていないことが望ましい。
【０１７２】
これらの耐薬品性や耐溶剤性が不十分だと適用可能な製造プロセスが限定される場合があり、製造原価低減の観点から好ましくないこともある。現実的には、これらの特性を満足する材料コストとプロセス自由度とを総合的に勘案した上で、応力緩和層５用の材料を決定すると良い。
【０１７３】
上記実施例においては、主にガラスおよびシリコンからなる配線基板およびそれを用いた多層配線基板、さらにそれを用いたマルチチップモジュールについて詳しく説明した。本実施例では、本発明に係る配線基板および配線基板の製造方法を変位センサ等、加速度や角速度を検出して運動している物体の位置や姿勢の制御を行う装置およびその製造方法に用いた場合について説明する。
【０１７４】
図３０を用いて、本実施例にかかるマイクロセンサパッケージの製造方法を説明する。まず、デバイスウエハ４００の表面をエッチングする（図３０（ａ））。続いて、デバイスウエハ４００を保護する第一の基板、たとえばガラス基板等にエッチングされたデバイスウエハ４００を接合する（図３０（ｂ））。続いて、デバイスウエハ４００を再びエッチングして、微細な振動素子等のデバイスを形成する（図３０（ｃ））。
【０１７５】
続いて、デバイスウエハ４００を支持するガラス基板等の第二の基板４２０をエッチングして、窪み部分を形成する（図３０（ｄ））。続いて、振動素子等が形成されているデバイスウエハと第二の基板４２０を接合する（図３０（ｅ））。
【０１７６】
続いて、第一の基板４１０とデバイスウエハ４１０を電気的に接続するため、サンドブラストにより第一の基板４１０に貫通孔４３０を形成する（図３０（ｆ））。なお、第一の基板に貫通孔を形成するときに、後の個別化工程でダイシングする第一の基板の位置に窪み（穴）を形成していてもよい。
続いて、第一の基板４１０とデバイスウエハ４００の電気的に接続するために、第一の基板４１０の表面および第一の基板４１０の貫通孔（コンタクトホール）４３０の内側に、図１（ｇ）に示すような導体の金属を蒸着してパターニングして配線を形成する。
【０１７７】
最後に、第二のガラス基板４２０の上に形成されているマイクロセンサ（マイクロジャイロ）をダイシングして、個別化する（図３０（ｈ））。これにより、マイクロセンサのパッケージが完成する。
【０１７８】
なお、貫通孔内壁面の配線の形成をデバイスウエハに接合される前に行い、配線パターンが形成されたパッケージ用基板をデバイスウエハに接合してもよい。この場合、貫通孔内壁面の配線の形成には、上記実施例で説明したように、基板両面からスパッタを行ってもよい。また、サンドブラスト等により貫通孔を形成する場合には、上記説明したように貫通孔の開口端でくびれ部分が形成されることがあるので、貫通孔形成後にパッケージ用基板を研磨してもよい。
また、第一の基板４１０とデバイスウエハ４００および第二の基板４２０とデバイスウエハ４３０との間に、第一及び第二の基板とデバイスウエハの間に生じる熱応力を緩和するための層を設けてもよい。
【０１７９】
本実施例では、デバイスウエハの上下に位置する基板にガラスまたはシリコン基板を用いるため、狭ピッチな配線を形成することができる。したがって、マイクロジャイロをより小型にすることができる。また、貫通孔をサンドブラストにより形成しているため、貫通孔内の微小な凸凹により配線を形成する金属材料とパッケージ用基板との密着性が増し、短絡等を防止することができる。また、本実施例では、貫通孔のくびれ部分が形成されない、または形成されたくびれ部分を研磨して除去することにより、配線の短絡等の防止ができる。また、第一及び第二の基板とデバイスウエハの間に生じる熱応力を緩和するための層を形成することにより、熱膨張係数の差によって熱応力が生じたとしても、第一及び第二の基板とデバイスウエハの間の振動素子が位置するキャビティ内の真空状態を保つことができる。
【０１８０】
なお、変位センサ、慣性センサ、特に加速度センサや回転角速度センサ（ジャイロスコープ、ヨーレートセンサ）は、自動車の車両安定制御システム、エアバックシステム、ナビゲーションシステム、カメラや小型ビデオカメラの手ぶれ防止などに必要なセンサとして用いられる。
【０１８１】
以上、本発明に関し、実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その趣旨を逸脱しない範囲で種々変更可能である。
【０１８２】
【発明の効果】
本発明にかかる配線基板によれば、信頼性が高く、高密度配線可能な配線基板を製造することができる。
【図面の簡単な説明】
【図１】貫通孔を有する絶縁基板に配線を形成した配線基板の断面図
【図２】本発明に係る配線基板の一実施例を示す図
【図３】本発明に係る配線基板を有するマルチチップモジュールの一実施例を示す図
【図４】半導体モジュールを実装基板に実装した様子を示す図
【図５】本発明に係る半導体モジュールの一実施例を示す斜視図
【図６】ガラス基板にサンドブラストとフォトエッチングによって形成した貫通孔を示す図
【図７】本発明に係る配線基板の一実施例を示す図
【図８】本発明に係る配線基板を有するマルチチップモジュールを実装基板に実装した様子を示す図
【図９】本発明に係る配線基板の一実施例を示す図
【図１０】本発明に係る配線基板を有するマルチチップモジュールを実装基板に実装した様子を示す図
【図１１】本発明に係る配線基板を有するマルチチップモジュールの一実施例を示す図
【図１２】多層配線基板に実装される半導体チップの組合せの一例を示す図
【図１３】本発明に係る配線基板の製造工程のフローチャート図
【図１４】本発明に係る配線基板の製造工程の一例を示す図
【図１５】本発明に係る配線基板の製造工程の一例を示す図
【図１６】本発明に係る配線基板の製造工程の一例を示す図
【図１７】配線とサンドブラストによる粒子があたる位置の関係を示す図
【図１８】本発明に係る配線基板の製造工程のフローチャート図
【図１９】本発明に係る配線基板の製造工程の一例を示す図
【図２０】本発明に係る配線基板の製造工程の一例を示す図
【図２１】貫通孔を充填したときに、未充填の部分が形成された様子を示す図
【図２２】本発明に係る配線基板の製造工程の一例を示す図
【図２３】本発明に係る配線基板の製造工程の一例を示す図
【図２４】サンドブラストにより基板に形成した貫通孔の模式図
【図２５】サンドブラストにより部材をあてがった絶縁基板に形成した貫通孔を示す図
【図２６】基板の貫通孔へ配線を形成する方法を示す図
【図２７】ガラス転移温度(Tg)と線膨張係数の関係を示す実験結果の図
【図２８】ガラス基板やセラミック基板を用いて配線基板を多数個取りする状態を示す図
【図２９】本発明に係る配線基板の一実施例を示す図
【図３０】ジャイロスコープの製造方法を示す図
【図３１】サンドブラスト法により基板に貫通孔を形成する様子を示す図
【図３２】本発明に係る配線基板の一実施例を示す図
【図３３】本発明に係る配線基板の一実施例を示す図
【図３４】本発明に係る配線基板の一実施例を示す図
【図３５】配線とサンドブラストによる粒子があたる位置の関係を示す図
【符号の説明】
１…絶縁基板 ２…薄膜配線層
３…多層配線層 ５…応力緩和層
６…多層配線基板 ７…はんだバンプ
８…はんだバンプ ９…半導体装置（ＬＳＩ）
１０…実装基板 ５０…アンダーフィル
１００…貫通孔 １０１…貫通孔内の配線
１１０…層間絶縁層 １２０…配線
１０００…半導体モジュール[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a wiring board and a manufacturing method thereof.
[0002]
[Prior art]
Conventionally, ceramic wiring boards have been widely used as multilayer wiring boards having through holes. That is, after processing through holes in a ceramic raw sheet (hereinafter sometimes referred to as a green sheet) in which ceramic raw material powder is bonded with an organic resin as a binder, a wiring pattern is formed by screen printing using a conductive paste. At the same time, the conductive paste is filled in the through holes connecting the wiring patterns of the sheets. Then, a predetermined number of green sheets on which wiring patterns are formed are stacked and pressure-bonded, and then fired to produce a ceramic wiring board.
[0003]
[Problems to be solved by the invention]
However, the ceramic wiring board undergoes steps of firing and cooling during its manufacture. At this time, while the binder is delaminated from the green sheet and the conductive paste, the layers are pressure-bonded. However, since their deformation rates are different, there is a problem that the wiring is likely to be deformed in a fine wiring pattern. Further, although cooling is performed from the sintering temperature after the completion of the crimping, it is difficult to calculate the thermal deformation of the entire substrate because the ceramic base material and the wiring material each undergo thermal deformation in the process.
[0004]
In addition, when a predetermined calculation is performed to predict thermal deformation, the calculation is required every time the wiring pattern is changed. Since the accuracy of calculation is required as the wiring pattern becomes finer, the measurement of physical property values for calculating thermal deformation is also required to be highly accurate, and it takes an enormous amount of time to execute the calculation. It has not always been practical to form a wiring pattern that is less than 100 micrometers.
[0005]
Further, since the binder is volatilized during firing of the ceramic substrate, the surface of the ceramic substrate becomes uneven, and it is difficult to form a fine wiring pattern as it is.
[0006]
On the other hand, a glass substrate or a silicon substrate has been considered as a multilayer wiring substrate having a core substrate. However, the glass substrate or the silicon substrate is not used as a multilayer wiring substrate having through holes because the substrate is fragile.
[0007]
Japanese Patent Application No. 8-527489 (International Publication No. WO / 97/03460) discloses a glass substrate on which a semiconductor chip is mounted. However, the glass substrate mounts a semiconductor chip on one surface, and does not form a wiring layer composed of an insulating layer and a conductor layer on both surfaces of the glass substrate.
[0008]
Japanese Patent Application Laid-Open No. 10-242206 discloses a substrate in which a through hole is formed in a photosensitive glass using an exposure / development process. This board has a function as an inspection board at the time of burn-in when a bare chip is mounted, and a function as an interposer (material connecting the bare chip and external terminals) for connecting to a printed circuit board or the like. However, the wiring layer composed of the insulating layer and the conductor layer is not formed in multiple layers on the core substrate. Moreover, it is not disclosed that the through holes are formed by sandblasting.
[0009]
Japanese Patent Application Laid-Open No. 11-243267 discloses a wiring board in which wiring is formed on an insulating substrate having a through hole. The insulating substrate is formed of a ceramic sintered body such as a glass ceramic sintered body. For example, after forming a ceramic green sheet (ceramic green sheet), the ceramic green sheet is appropriately punched to have a predetermined shape. It is disclosed that it is manufactured by firing at a high temperature. Further, in order to form a wiring that is difficult to break on the surface of the insulating substrate and the inner wall surface of the through hole, for example, the diameter of the through hole gradually increases from the center of the substrate toward both opening ends. As a method for forming the through hole, a triangular drill, a laser processing method, or the like is disclosed. However, the insulating substrate is a glass ceramic and is not a glass substrate, and a wiring layer composed of an insulating layer and a conductor layer is not formed in multiple layers on the insulating substrate.
[0010]
An object of the present invention is to provide a wiring board capable of high-density wiring at a low cost.
[0011]
Another object of the present invention is to provide a multilayer wiring board having a substrate having a through hole and a thin film wiring layer formed on the surface of the board. Is to provide for the cost.
[0012]
[Means for Solving the Problems]
In order to provide a low-cost wiring board capable of high-density wiring through research and development so far, we have devised the structure of the wiring board using a glass substrate with a smooth surface and a low coefficient of thermal expansion, and its manufacturing process. Clarified that it is important to do.
[0013]
  In addition, it has been clarified that it is important to provide a multilayer wiring board with a mechanism for relieving stress in order to improve the connection reliability of an electronic device using the wiring board, for example, a multichip module.
  In order to achieve the above object, the outline of typical ones of the inventions disclosed in the present application will be briefly described as follows.
  That is, a wiring board having a glass substrate and a multilayer wiring layer including a wiring and an insulating layer formed on the glass substrate, wherein the multilayer wiring layer has a first hole, and the glass substrate Has a second hole for making electrical connection on both sides of the glass substrate, and the second hole is formed by sandblasting the glass substrate from the position where the first hole is formed. The wiring is formed on the inner wall surface of the second hole and the outermost surface of the multilayer wiring layer..
[0014]
  And a multilayer wiring layer including a wiring and an insulating layer formed on the insulating substrate. The multilayer wiring layer includes a first hole. The insulating substrate includes the insulating substrate. A second hole for making an electrical connection on both sides of the substrate is formed by sandblasting the insulating substrate from the position where the first hole is formed. A wiring board in which wiring is formed on the inner wall surface of the second hole and the outermost surface of the multilayer wiring layer, wherein the wiringA first wiring layer having a first wiring and a first insulating layer formed on one surface of the substrate;WiringA second wiring layer having a second wiring and a second insulating layer formed on the other surface of the substrate; and,HaveAnd saidThe first insulating layer and the second insulating layer have different thermal expansion coefficients.
[0015]
  Also,An insulating substrate; and a multilayer wiring layer including a wiring and an insulating layer formed on the insulating substrate, the multilayer wiring layer having a first hole, and the insulating substrate being formed on the insulating substrate. It has a second hole for electrical connection on both sides, and the second hole is formed by sandblasting the insulating substrate from the position where the first hole is formed. A wiring board in which wiring is formed on the inner wall surface of the second hole and the outermost surface of the multilayer wiring layer,Thermal expansion coefficient is about 3ppm / ° C to about 5ppm / ° CThe secondThe smaller diameter of the open end of the holeSaid insulationA first wiring layer having a first wiring and a first insulating layer formed on the surface of the substrate;Said secondThe larger diameter of the open end of the holeSaid insulationA second wiring layer having a second wiring and a second insulating layer formed on the surface of the substrate, a surface of the second wiring layer, andSaid insulationIt has a third insulation layer formed on the opposite side of the substrate.And saidThe third insulating layer relieves thermal stress generated between the wiring board and the mounting board on which the wiring board is mounted.
[0016]
  Also, a method of manufacturing a wiring board, comprising: a step of forming a wiring layer having a conductor layer and an insulating layer on a glass substrate in multiple layers; and a wiring layer formed on one surface of the glass substrate with a first Forming a hole, sandblasting the glass substrate from a position where the first hole is formed, forming a second hole in the glass substrate, an inner wall surface of the second hole, and Forming wiring on the outermost surface of the wiring layerWhen,It is what has.
[0017]
  Also, a method for manufacturing a wiring board, the step of forming a first hole in a glass substrate by sandblasting, and the step of forming a wiring on at least one surface of the glass substrate and an inner wall surface of the first hole And forming a multilayer wiring layer including an insulating layer and a conductor layer on the opening end side of the first hole of the glass substrate and on the wiring formed on the glass substrate, and the multilayer wiring layer And forming a wiring on the inner wall surface of the first hole, and forming a wiring on the inner wall surface of the second hole and the surface of the multilayer wiring layer. In this case, after forming the first hole, the other surface of the glass substrate is polished to a desired thickness, and wiring is formed on the inner wall surface of the first hole.
  Furthermore, a method for manufacturing a wiring board, the step of forming a first hole in a glass substrate by sandblasting, and the step of forming a wiring on at least one surface of the glass substrate and an inner wall surface of the first hole And forming a multilayer wiring layer including an insulating layer and a conductor layer on the opening end side of the first hole of the glass substrate and on the wiring formed on the glass substrate, and the multilayer wiring layer And forming a wiring on the inner wall surface of the first hole, and forming a wiring on the inner wall surface of the second hole and the surface of the multilayer wiring layer. A step of forming a first conductive film by sputtering from one side of the glass substrate, a step of turning the glass substrate over and forming a second conductive film by sputtering. A third conductive film on the second conductive film. Forming a, and has a step of forming a fourth conductive layer on the first conductive film is turned over the glass substrate.
[0018]
DETAILED DESCRIPTION OF THE INVENTION
Hereinafter, a wiring board of the present invention and a multilayer wiring board using the wiring board as a core substrate will be described in detail together with embodiments with reference to the drawings. Note that components having the same function are denoted by the same reference symbols throughout the drawings for describing the embodiments, and the repetitive description thereof will be omitted.
[0019]
FIG. 1 is a cross-sectional view of a part of a wiring board in which wiring 120 is formed on a board 1 (core board 1) having a through hole 100. FIG. FIG. 2 is a cross-sectional view showing a part of a multilayer wiring substrate 6 having a substrate 1 having a through hole 100, a multilayer wiring layer 3, an insulating layer 5 (stress relaxation layer 5) for stress relaxation, and the like. FIG. 3 is a cross-sectional view showing a part of a multichip module in which a semiconductor device 9 (hereinafter also referred to as a semiconductor element or a semiconductor chip) or the like is mounted on a multilayer wiring board 6 as an electronic device using the multilayer wiring board. . FIG. 3 is a sectional view taken along the line a-a ′ in FIG. FIG. 4 is a cross-sectional view showing a state in which the multichip module is mounted on a mounting board (user board) 10. FIG. 5 is a perspective view of an example of a multichip module.
[0020]
Here, the multilayer wiring layer 3 includes a plurality of thin film wiring layers 2, and the thin film wiring layer 2 includes a wiring 120 and an interlayer insulating layer 110. Note that the wiring 120 includes a wiring in the via and a wiring pad. Moreover, the stress relaxation layer 5 is not necessarily required, and may be formed as necessary. Although not shown, an insulating layer may be formed between the wirings on the outermost surface of the multilayer wiring layer 3 and the stress relaxation layer 5.
The multilayer wiring board 6 itself may be a board having external connection terminals, for example, solder bumps 7, or may be a board that does not have the board.
In this embodiment, the substrate 1 (also referred to as the core substrate 1 or the insulating substrate 1) is a glass substrate or a silicon substrate. Since the silicon material itself is conductive (semiconductor to conductor), when a silicon substrate is used as the insulating substrate 1, it is necessary to form an insulating film on the surface thereof.
[0021]
Since the glass substrate or the silicon substrate has better smoothness than the conventional ceramic substrate, the wiring pattern can be formed on the glass substrate or the silicon substrate more finely than the conventional ceramic substrate.
[0022]
In addition, the thermal expansion coefficient of the glass substrate or silicon substrate is about 3 ppm / ° C to about 5 ppm / ° C, and the thermal expansion of the substrate is smaller than that of the conventional ceramic substrate. Can be formed.
Furthermore, the thermal expansion coefficient of the glass substrate or silicon substrate is closer to that of silicon of the semiconductor element (semiconductor chip) mounted on the substrate than the ceramic substrate. Therefore, between the glass substrate or silicon substrate and the semiconductor device, The stress resulting from the difference in the thermal expansion coefficient of the semiconductor element is small, and the connection reliability between the multilayer wiring board and the semiconductor device is improved.
[0023]
When silicon is used as the insulating substrate 1, the thermal expansion coefficient is about 3 ppm / ° C., and the thermal expansion coefficient is substantially equal to that of the semiconductor element 9, so that thermal stress is not substantially generated between the multilayer wiring board.
[0024]
Moreover, since the silicon substrate is excellent in thermal conductivity, the processing in the thermal process in the manufacturing process is uniform, and high yields are easily obtained. Furthermore, when used as a wiring board, it is advantageous in terms of heat dissipation characteristics.
[0025]
Since the silicon material itself is conductive (semiconductor to conductor), when a silicon substrate is used as an insulating substrate, it is necessary to form an insulating film on the surface thereof. Examples of the insulating film include a thermal oxide film that can be formed on the surface by heating in water vapor, and an organic resin film.
[0026]
When glass is used as the insulating substrate 1, the thermal expansion coefficient is a little larger than about 5.0 as compared with the silicon substrate, but the thermal stress generated between the semiconductor device and the multilayer wiring substrate is sufficiently small.
In addition, the material is easily available and inexpensive compared to the silicon substrate. Furthermore, since glass has insulating properties, when a glass substrate is used as an insulating substrate, it is necessary to insulate the glass substrate surface or the inner surface of the through hole with a conductive substance or form wiring by plating or the like. There is no need to form a film, and the manufacturing process can be simplified.
[0027]
The glass composition suitable for the present embodiment includes soda glass, low alkali glass, non-alkali glass, ion tempered glass, and the like, and is appropriately selected in consideration of the elastic modulus and linear expansion coefficient.
[0028]
From the viewpoint of improving the connection reliability between the semiconductor device 9 and the multilayer wiring substrate 6, alkali-free glass or low-alkali glass is preferable. This is because the glass having a lower alkali ion content generally has a smaller linear expansion coefficient. That is, since the linear expansion coefficient of silicon of the semiconductor device is as small as about 3 ppm / ° C., the smaller the alkali ion content, the closer the linear expansion coefficient of the insulating substrate and the semiconductor device, and the gap between the semiconductor device 9 and the multilayer wiring substrate 6 is. This is because the thermal stress of is small. However, the connection reliability between the semiconductor device 9 and the multilayer wiring board 6 depends not only on the characteristics of the glass material, but also on the connection structure between them and the selection of the underfill material. Select the glass material in consideration.
[0029]
On the other hand, from the viewpoint of connection reliability between the entire semiconductor module 1000 and the mounting substrate 10, soda glass having a large alkali content is preferable. Since the linear expansion coefficient of the mounting substrate 10 is as large as about 10 to 20 ppm / ° C., the glass having a higher alkali content has a smaller difference in linear expansion coefficient between the multilayer wiring substrate 6 and the mounting substrate 10 and a smaller thermal stress. Because. However, in this embodiment, the connection reliability between the multilayer wiring board 6 and the mounting board 10 is not only the characteristics of the glass material, but also the material and structure (thickness) of the stress relaxation layer provided on the surface of the multilayer wiring board 6. The glass material is selected in consideration of these factors.
[0030]
When the difference in thermal expansion coefficient between the semiconductor device 9 and the multilayer wiring board 6 is compatible with the difference in thermal expansion coefficient between the multilayer wiring board 6 and the mounting board on which the multilayer wiring board 6 is mounted, soda is considered. A low alkali glass having an alkali ion content intermediate between lime and alkali-free glass is preferred.
[0031]
The thickness of the insulating substrate 1 is desirably 100 to 1000 μm, and more preferably about 300 to 500 μm. This is because if the thickness of the insulating substrate 1 is 1000 μm or more, the cost of through-hole processing increases, which is not practical. On the other hand, when the thickness is 100 μm or less, handling properties such as conveyance in the substrate manufacturing process are inferior, and when the through hole 100 is formed, the strength of the insulating substrate 1 is lowered and may be damaged.
[0032]
The insulating substrate 1 has a through hole 100 formed by sandblasting. With this through hole 100, wirings formed on both surfaces of the substrate can be connected to each other and maintained. In the sandblasting, as shown in FIG. 31, a film having sandblast resistance is formed on a glass substrate (a), and an opening is formed in the film by using a photolithography technique (b) to form a mask. Thereafter, abrasive particles are sprayed onto the mask layer (c) to form through holes while crushing the glass in the openings in minute units (d). Thereafter, the insulating substrate 1 having a through hole is formed by removing the mask (e).
[0033]
Although depending on the processing conditions, when the through hole 100 is formed by sandblasting, the diameter of the through hole 100 is often different between one open end and the other open end, as shown in FIG. That is, in the photoetching method or laser processing, a through hole 101 (through hole) having a substantially constant diameter is easily formed, whereas in sandblasting, the other side from the surface (processing start surface) of the substrate on which sandblasting is started. The diameter of the through hole 100 gradually decreases toward the surface of the substrate (finishing surface).
[0034]
The reason for this shape is that when the hole becomes deeper as the processing proceeds, the pressure of the air conveying the processed powder decreases (pressure loss), and the arrival efficiency of the processed powder itself decreases. In addition, as processing progresses, crushed glass powder, which is the workpiece, is also generated, and since this movement direction is opposite to that of the processed powder, a collision that erases the kinetic energy of the processed powder also occurs. This is because it becomes easier. It is also possible to make the opening diameters of the through holes formed in the multilayer wiring substrate 6 the same on both sides as long as sandblasting is performed from both sides. However, in that case, it is necessary to control the processing end point.
[0035]
FIG. 6 shows a through hole 100 formed by sandblasting and a through hole 101 formed by a photoetching method. Since minute irregularities derived from the processing principle itself exist on the extreme surface of the wall surface of the through-hole 100 formed by sandblasting, the wiring on the inner wall surface of the through-hole 100 has a strong adhesion strength. It is also easy to adjust the taper angle of the wall surface so that the power feeding film is easily formed on the inner surface of the through hole 100 by sputtering by appropriately selecting the processing conditions for sandblasting. As a result, the plated wiring can be precisely formed on the inner surface of the through hole 100 after the power supply film is formed. In order to adjust the taper angle, there are methods such as changing the particle size of particles used for sandblasting and adjusting the wind pressure as the processing proceeds.
[0036]
In addition, as shown in FIG. 32, it is good also as a shape where the diameter of a through-hole spreads toward the exterior from the center of an insulated substrate by performing a sand brand from both surfaces. In this case, compared to the case where the through hole is opened from one side, the time until the formation of the through hole is shortened, so that the diameter of the through hole at the opening end can be reduced.
Further, as shown in FIG. 33, by changing the through hole formation start surface, an insulating substrate having through holes whose taper directions are opposite to each other can be formed. If all the orientations of the tabs in the through holes are the same, the insulating substrate may be warped due to stress. Can be formed.
The multilayer wiring board according to the present embodiment can be used as, for example, an interposer of a multichip module. In FIG. 4, the semiconductor device 9 is mounted on the surface (primary side of the substrate) of the through hole 100 of the insulating substrate 1, and the surface of the large opening diameter (secondary side of the substrate) is the semiconductor module. 1 is mounted on a mounting substrate 10 on which is mounted. Thus, the semiconductor device can be mounted and connected at a narrow pitch on the primary side of the substrate.
[0037]
The secondary side opening diameter of the through hole 100 is 100 to 1000 μm, and is desirably about 1/10 to 10 times the thickness of the insulating substrate 1. This is because if the secondary opening diameter exceeds about 10 times the thickness of the insulating substrate 1, the mechanical strength, for example, the bending strength, in that portion of the insulating substrate 1 cannot be maintained. Conversely, when the secondary side opening diameter is smaller than about 1/10 of the thickness of the insulating substrate 1, a taper angle of approximately 90 degrees and at least 88 degrees is required to form a hole penetrating to the primary side. Therefore, wiring formation on the wall surface of the through hole tends to be difficult. In addition, it is difficult for the processed powder to reach the back of the hole, and as a result, the speed of the sandblasting process is reduced.
[0038]
More preferably, the secondary side opening diameter of the through hole is 200 μm to 300 μm, and is about 2/5 times to about 1 time with respect to the thickness of the insulating substrate 1. For example, when the secondary side opening diameter of the through hole 100 is 250 μm, the solder bumps 7 are arranged so as to have a staggered relationship with the through hole 100, whereby the wiring inside the through hole and the solder bump 7 are mutually connected. The layout of the wiring for connecting to is easy.
[0039]
On the other hand, the opening diameter on the primary side is 5 μm to 300 μm, more preferably 10 μm to 100 μm, which is about 1/50 to about 1/5 times the thickness of the insulating substrate 1.
[0040]
Since the semiconductor device 9 is mounted on the primary side of the multilayer wiring substrate 6, the wiring of the multilayer wiring layer 3 on the primary side requires a narrow pitch, and it is desirable that the opening diameter is small. That is, if the opening diameter on the primary side of the through hole 100 is reduced, more wiring channels can be passed between the through holes, and as a result, wiring can be routed with the thin film wiring layer 2 having a smaller number of layers. Because it becomes.
[0041]
In FIG. 1 to FIG. 4, a conductive material (wiring 101) exists on the inner surface of the through hole 100 that allows electrical connection on both surfaces of the insulating substrate 1. For example, the copper wiring 101 is formed by forming a power supply film such as Cr / Cu on the inner surface of the through-hole 100 by sputtering or the like, and then performing electroplating. Note that an insulating material may be filled after the copper wiring 101 is formed.
Further, as a method of establishing an electrical connection between both surfaces of the insulating substrate 1, in addition to forming a wiring on the inner surface of the through hole 100, the through hole 100 is filled with a conductive material by paste printing or the like, or a solder material is melted You may make it flow. When the insulating substrate 1 is filled with an appropriately selected conductive material, the strength of the insulating substrate 1 having the through hole 100 can be increased.
[0042]
On the surface of the insulating substrate 1, there are formed a thin film wiring layer 2 composed of a wiring 120 and an interlayer insulating layer 110 such as polyimide or polybenzocyclobutene. Each interlayer insulating layer 110 (thin film wiring layer 2) is formed between layers and A thickness that can secure the wiring insulation between the wires is necessary. In the present invention, it is generally in the range of about 5 to 50 um, more preferably about 10 to 20 um. Note that the interlayer insulating layer 110 is preferably made of a high heat resistant resin.
[0043]
2 to 4, two thin film wiring layers 2 are formed on the side of the insulating substrate 1 where the diameter of the opening of the through hole 100 is small (primary side), and the opening of the through hole 100 is formed. A single thin-film wiring layer 2 is formed on the side having a larger diameter (secondary side). However, the number of thin-film wiring layers 2 formed on both surfaces of the insulating substrate 1 is arbitrary, and can be freely set according to the design of the semiconductor module. Further, only the stress relaxation layer may be formed on the secondary side of the insulating substrate 1 without forming the interlayer insulating layer.
[0044]
In this embodiment, for example, the thin film wiring layers 2 may be formed and laminated one by one. That is, a wiring pattern is formed on the insulating substrate 1 and then the interlayer insulating layer 110 is formed. At that time, if wiring is formed by a semi-additive plating process using a photolithography technique, the wiring density can be increased. Further, the wiring may be formed by using a method such as screen printing. Then, a wiring pattern is formed on the interlayer insulating layer 110 formed as necessary, and the interlayer insulating layer 110 is formed again.
[0045]
In this embodiment, the insulating substrate 1 is a glass substrate or a silicon substrate, is smoother than a ceramic substrate, has a small thermal expansion coefficient, and is close to the thermal expansion coefficient of the semiconductor device 9. Therefore, a fine wiring pattern can be formed on the substrate. Specifically, the wiring pitch on the glass substrate is about 2 to 200 μm. If the wiring pitch exceeds 200 micrometers, the number of layers cannot be reduced effectively. When the wiring pitch is less than 2 micrometers, the electrical resistance of the wiring becomes large.
[0046]
The thermal expansion coefficient of the glass substrate used in this example is about 5 ppm / ° C., whereas the thermal expansion coefficient of the interlayer insulating layer 110 made of a resin such as polyimide or polybenzocyclobutene is several tens ppm / ° C. Thermal stress is generated from the difference in expansion coefficient. When the interlayer insulating layer 110 is manufactured without considering the relative ratio of the thickness of the glass substrate 1 and the interlayer insulating layer 110, warpage and deflection of the multilayer wiring substrate 6 occur due to the density of the wiring pattern. In this embodiment, since the thickness of the glass substrate is adjusted so that the thickness relationship of the interlayer insulating layer 110 is about 30 to 50 times, the warp of the multilayer wiring board 6 can be suppressed to a small value. Note that when a liquid crystalline polymer is used as the interlayer insulating layer 110, the thermal expansion coefficient is smaller than that of polyimide or polybenzocyclobutene, which is advantageous from the viewpoint of suppressing substrate warpage.
[0047]
Thus, with a glass or silicon substrate, a fine wiring pattern can be formed on the substrate. Furthermore, since fine wiring can be formed on a glass or silicon substrate, the number of thin-film wiring layers 2 on the insulating substrate 1 can be reduced as compared with the conventional ceramic substrate, and the multilayer wiring substrate can be thinned.
[0048]
Next, an example of wiring routing in each layer of the thin film wiring layer 2 will be described. For example, in the thin film wiring layer 2 composed of two layers on the primary side of FIGS. 2 to 4, a signal (first wiring) formed immediately above the insulating substrate 1 is used to transmit signals between the user substrate and the semiconductor device 9. The signal wiring to be exchanged is a power supply line or a ground line in the second wiring formed on the first interlayer insulating layer, and a third wiring formed on the second interlayer insulating layer is the semiconductor It may be formed as a signal line for exchanging signals between the devices 9 (LSI). As described above, the multilayer wiring layer 3 has at least a two-layer structure, so that a three-layer wiring layer can be formed. The signal line between the semiconductor device 9 and the user substrate 10, the signal line between the semiconductor devices 9, Power supply wiring or ground wiring can be separated, a high-speed and fine wiring pattern can be formed, and it is effective in preventing signal noise and the like. Of course, it is not necessary to form all the wirings for exchanging signals between the semiconductor devices 9 (LSIs) on the second interlayer insulating layer due to restrictions on the wiring pattern and the like. It is only necessary that the wirings exchanged on the outermost surface of the multilayer wiring board are performed more than the other wiring layers.
Alternatively, in the wiring (first wiring) formed immediately above the insulating substrate 1, a power supply line or a ground line is formed, and in the second wiring formed on the first interlayer insulating layer 110. If the signal wiring for exchanging signals between the user board and the semiconductor device 9 and the signal line for exchanging signals between the semiconductor devices 9 (LSI) are arranged and formed together, the multilayer wiring layer 3 is formed as one layer. can do.
[0049]
Whether the multilayer wiring layer 3 is one layer or whether two or more layers are required depends on the logic scale of the semiconductor device 9, its layout, required high-speed signal characteristics, and the like.
[0050]
In addition, when changing the role of the wiring formed on each interlayer insulating layer, it is also effective to change the wiring width and wiring shape for each layer.
In this embodiment, the stress relaxation layer 5 is formed on the secondary side of the substrate mounted on the user substrate. When the insulating substrate 1 is low alkali glass, its linear expansion coefficient is about 5 ppm / ° C., whereas the linear expansion coefficient of the semiconductor chip 9 is about 3 ppm / ° C., and the linear expansion of the entire semiconductor module on which the semiconductor chip is mounted. The coefficient is approximately 5 ppm / ° C., approximately equal to the linear expansion coefficient of the glass substrate. Accordingly, the thermal stress generated between the insulating substrate 1 and the semiconductor device 9 is small.
[0051]
On the other hand, the linear expansion coefficient of the mounting substrate 10 on which the semiconductor module 1000 is mounted is about 10 to 20 ppm / ° C. In the case of the most common glass epoxy substrate, it is about 15 to 18 ppm / ° C. Therefore, the thermal stress generated between the semiconductor module 1000 and the mounting substrate 10 is large. The thick insulating layer 5 (stress relieving layer) can relieve stress caused by a difference in thermal expansion coefficient between the semiconductor module 1000 on which the semiconductor chip 9 is mounted and the mounting substrate 10.
[0052]
The thickness of the stress relaxation layer 5 is about 1/10 to about 1/2 of the thickness of the insulating substrate 1 from the viewpoint of stress relaxation, or the diagonal length of the insulating substrate. About 1/300 to about 1/20. For example, when the thickness of the insulating substrate 1 is about 100 micrometers to about 1000 micrometers, the thickness of the stress relaxation layer 5 is desirably about 10 to 500 micrometers, and the thickness of the insulating substrate 1 is about 300 micrometers. To about 500 micrometers is about 30 to 250 micrometers. The thickness and physical property values of the stress relaxation layer will be described later.
[0053]
The stress relaxation layer 5 is formed on the insulating substrate 1 or by screen printing using a mask, but spray coating, dispensing, calendar coating, photolithography technology, or the like may be used.
[0054]
For example, when the stress relaxation layer 5 is subjected to mask printing (screen printing), the stress relaxation layer can be formed at a desired position. Further, an inclined portion can be formed at the end of the stress relaxation layer. Depending on the material of the stress relaxation layer, the inclined portion can be prevented from being formed, and the angle of the inclined portion can be controlled.
On the other hand, when a stress relaxation layer is formed by stamping, an insulating material for stress relaxation is applied to the stamping mold, and the shape of the stress relaxation layer is transferred onto the substrate. An insulating material that does not occur can be selected. In this case, there is a feature that the shape of the end portion is likely to be constant as compared with the printing method.
[0055]
Furthermore, since the spray coating and dispensing methods do not use a printing mask or stamping mold, there is a degree of freedom in forming the stress relaxation layer, and if the nozzle shape is selected appropriately, the printing mask or stamping mold can be used. A difficult stress relaxation layer can be formed. In addition, the thickness of the stress relaxation layer can be adjusted by adjusting the spraying amount, and the range of thickness adjustment can be widened as compared with the printing method and stamping method.
[0056]
The method of attaching a semi-cured or uncured resin sheet is characterized in that a thick stress relaxation layer can be formed and a sheet-like insulating resin is used in advance, so that the flatness of the stress relaxation layer surface is excellent.
[0057]
Needless to say, these methods may be used in combination to form a stress relaxation layer.
[0058]
As with the insulating substrate 1, it is necessary to electrically connect both surfaces of the stress relaxation layer 5. As one method for that purpose, the through hole 100 is also formed in the stress relaxation layer 5. This through hole 100 is formed not only by sandblasting but also by laser processing or photoetching. As another method for establishing electrical connection in the stress relaxation layer 5, as shown in FIG. 29, the stress relaxation layer 5 is formed in a place where the through hole of the wiring board is not formed, and the surface of the stress relaxation layer (inclined) There is a method of forming a wiring in close contact with the surface (including the surface). Thus, in order to form the stress relaxation layer at a predetermined position, so-called screen printing, in which printing is performed using a metal mask or the like, is effective.
The stress relaxation layer 5 is not an essential component of the multilayer wiring board 6, and it is necessary to form the stress relaxation layer 5 on the multilayer wiring board 6 as long as the thermal stress generated by the semiconductor module 1000 and the user board 10 can be tolerated. There is no. Further, when thermal stress is generated between the semiconductor module 1000 and the user substrate 10, reliability may be ensured by using an underfill instead of the stress relaxation layer 5. Further, it is needless to say that an underfill may be used even when the user desires higher reliability even in the semiconductor module in which the stress relaxation layer 5 is formed.
[0059]
Further, as another embodiment, instead of providing a special insulating layer for relaxing stress on the secondary side of the insulating substrate, the material of the interlayer insulating layer 110 is changed as shown in FIGS. Thus, the linear expansion coefficient can be changed in the thickness direction of the multilayer wiring board 6. That is, on the primary side of the insulating substrate 1, an interlayer insulating layer is formed with a material having a small linear expansion coefficient, and approaches the linear expansion coefficient of the semiconductor device to be mounted. On the other hand, on the secondary side of the insulating substrate 1, an interlayer insulating layer is formed of a material having a large linear expansion coefficient, and the linear expansion coefficient is brought close to the substrate to be mounted. In particular, when the thin film wiring layer 2 is formed and laminated one by one, the linear expansion coefficient of the thin film wiring layer can be easily changed as necessary. By forming in this way, the thermal stress between the semiconductor device 9 and the mounting substrate 10 can be relaxed by the multilayer wiring board and the connection reliability can be ensured without providing the stress relaxation layer 5 specially. When the linear expansion coefficient is changed in the thickness direction of the multilayer wiring board 6, the insulating substrate 1 that is the core board of the multilayer wiring board is not limited to a glass or silicon substrate, and may be a conventional ceramic substrate or metal core substrate. Good. Further, when the linear expansion coefficient is changed in the thickness direction of the multilayer wiring board 6, the formation of the through hole may be performed by laser processing or photolithography etching processing as well as sand blasting.
[0060]
As another embodiment, a multilayer wiring board in which the insulating substrate 1 is not provided and thin film wiring layers having different linear expansion coefficients are laminated as shown in FIGS. With such a structure, the multilayer wiring board can relieve the thermal stress between the semiconductor device 9 and the mounting board 10 to ensure connection reliability, and further, an insulating board that is a core board of the multilayer wiring board. Since the thickness of 1 can be omitted, a thinner multilayer wiring board can be realized. Therefore, if such a multilayer wiring board is used, a thinner electronic device can be realized.
A semiconductor chip such as an LSI is mounted on the primary side of the multilayer wiring board 6. As the semiconductor device 9, in addition to a semiconductor chip, BGA, CSP, wafer level CSP, etc., a lead type semiconductor device such as QFP, TSOP may be used. Further, the semiconductor device 9 itself may have a layer that relieves stress generated between the semiconductor device and a substrate on which the semiconductor device 9 is mounted.
[0061]
In addition, when a glass substrate or a silicon substrate is used as the insulating substrate 1, the stress generated between the semiconductor chip and the insulating substrate is small or substantially not generated, but when the user desires higher reliability, As shown in FIG. 11, an insulating layer 50 (underfill layer) may be filled between the semiconductor device 9 and the substrate on which it is mounted.
The semiconductor chip 9 to be mounted is not limited to the same type, and for example, a plurality of different types of semiconductor chips may be mounted on the multilayer wiring board 6 as shown in FIG. For example, A may be a combination of a microcomputer, B a flash memory, C a DRAM, and D a discrete component such as a capacitor. FIG. 11 shows a cross section aa ′ of FIG. Alternatively, a plurality of semiconductor chips having different operating voltages can be used in combination. Also, it may include one or more passive components such as semiconductor packages such as QFP and CSP, resistors and capacitors. Note that the semiconductor chip, the semiconductor package, and the passive component used here are desirably surface-mounted. When different types of semiconductor chips are mounted on the multilayer wiring substrate 6, wiring necessary for connecting different semiconductor chips is performed in the uppermost layer of the multilayer wiring layer 3, and ground wiring or signal wiring is provided in the lower wiring layer. To form. Furthermore, only the wiring that needs to be finally electrically connected to the user board may be connected through the through hole 100 of the insulating substrate 1.
[0062]
Different semiconductor chip combinations include DRAM and microcomputer, DRAM and microcomputer and DSP, DRAM and microcomputer and ROM, DRAM and flash memory, DRAM and SRAM and flash memory, ASIC and DRAM, and so on. For example, a car navigation system uses a combination of a microcomputer with built-in flash and ASIC and DRAM. For digital still cameras and digital video cameras, a microcomputer and flash memory, a microcomputer with built-in flash and DRAM, or a combination of a microcomputer, flash memory and DRAM are suitable. Flash memory is used to reduce power consumption, but when the memory capacity is insufficient with only flash memory, highly integrated DRAM is combined. Chips may be stacked as necessary. A mobile terminal, for example, a mobile phone, uses a configuration similar to that of a digital still camera. However, since a mobile phone requires lower power consumption than a digital still camera, generally, the flash memory capacity is equal to the DRAM capacity. Often set to equal or better.
[0063]
The semiconductor element 9 (semiconductor chip) and the multilayer wiring board 6 are connected by external connection terminals such as bumps 300. For example, the semiconductor element 9 having the bump 300 is mounted on the multilayer wiring board 6 and connected by reflowing. As shown in FIG. 34, bumps 300 may be formed on the multilayer wiring board 6 as an example of the multilayer wiring board. In this case, a so-called bare chip (an unpackaged semiconductor element) can be mounted on the multilayer wiring board.
[0064]
The bump 300 has a convex shape made of a wire material such as gold or an alloy in which a metal such as tin, lead, copper, silver, bismuth, zinc, or indium is used alone or in combination of two or more. Can be used as the solder bump 300. Further, a resin containing a conductive material such as silver or gold can be used as the bump 300. The solder bump 300 is formed by blending solder fine particles into a material made of rosin or the like, printing it on an electrode of a semiconductor device using an appropriate mask, and then heating it to a temperature higher than the melting temperature of the solder to melt the solder. You can also Similarly, when a resin containing conductive particles is used, the paste-like resin material is printed on an electrode of a semiconductor device using an appropriate mask and cured or semi-cured by heating. Bump formation is possible. Furthermore, the oxide film on the surface of the electrode is removed, and a flux having appropriate adhesiveness is applied onto the electrode, solder balls having an appropriate particle size are aligned on the electrode with a mask or the like, and the solder is melted in a reflow furnace or the like. Bumps can also be formed by heating above the temperature. Of course, these can also be applied to the formation of the external connection terminals 7.
[0065]
The electrodes provided on the semiconductor device 9 to be connected to the bumps 300 are made of an aluminum or copper electrode formed in a process called a pre-process, or copper or the like on the surface of the semiconductor device from an electrode such as a wafer level CSP after the pre-process. It is possible to use an electrode formed after rewiring with wiring. The surface of the electrode is treated with nickel, gold, etc. to improve the wettability of the bump and electrode surface, and the bump material diffuses into the electrode during the heating process such as mounting a semiconductor module to be described later on an external substrate. Thus, it is possible to prevent a decrease in bonding strength between the bump and the electrode portion.
[0066]
When the bump 300 is a solder bump, a so-called lead-free solder such as Sn—Zn, Sn—Ag, or Sn—Ag—Cu, such as Sn-3.0Ag-0.5Cu, may be used as the solder. .
However, since lead-free solder is harder than conventionally used lead solder, it is difficult to relieve the thermal stress generated between the semiconductor device 9 and the multilayer wiring board 6 with solder bumps.
Therefore, if a glass or silicon substrate is used for the insulating substrate 1 as in this embodiment, the generated thermal stress is reduced, and even when lead-free solder is used, the semiconductor device 9 and the multilayer wiring substrate 6 Connection reliability can be ensured.
Further, the physical properties of the interlayer insulating layer, for example, the thermal expansion coefficient and the elastic coefficient are changed in the thickness direction of the multilayer wiring board. Specifically, the interlayer insulating layer on the primary surface and the multilayer wiring board 6 are mounted. Even when lead-free solder is used, the reliability of connection between the semiconductor device 9 and the multilayer wiring board 6 can be improved by reducing the thermal stress generated by bringing the coefficient of thermal expansion close to that of the semiconductor chip 9 to be produced. Can be secured.
By the way, the melting point of the solder bump used for the primary side connection must be higher than that of the secondary side solder when the solder is used for the secondary side connection. That is, it is necessary to provide a temperature hierarchy by changing the temperature of the solder connection on the primary side and the secondary side.
For example, it is desirable to use high-temperature lead-free solder for primary connection of the semiconductor element and the multilayer wiring board, and low-temperature lead-free solder for secondary connection between the multichip module and the mounting substrate 10.
[0067]
An external connection terminal 7 is formed on the secondary side of the multilayer wiring board 6 for connection with the user board 10. Similarly to the bump 300, the external connection terminal 7 may be made of a resin containing conductive particles in addition to the solder balls. Depending on the connection method with the external substrate, it may be used without forming balls or terminals.
[0068]
When solder bumps are formed as the external connection terminals 7, the distance between adjacent bumps (bump pitch) is about 500 μm to 800 μm, but is inevitably limited by the pitch of the connection terminals on the user board. Generally, when the connection terminal pitch is narrowed, the price of the user board increases, and therefore the connection pitch is determined in consideration of the cost of the entire module. A typical connection pitch is about 500 to 800 mm as described above, but there may be a connection pitch exceeding 1000 mm. The diameter of the solder bump 7 is appropriately selected according to the bump pitch. The diameter of the solder bump is about 70% of the bump pitch at the maximum.
[0069]
When the external connection terminal 7 is a solder bump, a so-called lead-free solder such as Sn—Zn, Sn—Ag, or Sn—Ag—Cu is used as the solder, for example, Sn-3.0Ag-0.5Cu. Also good.
As described above, lead-free solder is harder than conventional lead solder. Therefore, when lead-free solder is used, the thermal stress generated between the multichip module and the mounting substrate 10 is caused by the solder bump itself. Difficult to mitigate.
However, as in this embodiment, a lead-free solder is provided by providing a stress relaxation layer or changing the thermal expansion coefficient of the interlayer insulating layer of the multichip module in the thickness direction of the multilayer wiring board to relieve the stress. Even in the case of using, the connection reliability between the multichip module and the mounting substrate 10 can be ensured.
That is, the multilayer wiring board 6 in this embodiment not only plays a role as an interposer of a semiconductor chip but also heat stress generated between the semiconductor device 9 (semiconductor chip, LSI, etc.) and between the multilayer wiring board 6 and the mounting board 10. To ease. Furthermore, if the thermal stress generated between the semiconductor module 1000 and the user board 10 can be relaxed by means such as a stress relaxation layer, it is not necessary to fill the underfill when the semiconductor module 1000 is mounted on the user board 10.
[0070]
Even in the semiconductor module described in this embodiment, if the user desires higher reliability, an underfill may be formed between the semiconductor module and the mounting substrate 10 (user substrate). Not too long. The resin used as the underfill is an epoxy resin, phenol resin, silicone resin, etc., or a mixture of two or more, fillers such as silicon dioxide and aluminum oxide, coupling agents, colorants, flame retardants, etc. You may mix | blend as needed.
[0071]
As described above, when a glass substrate or a silicon substrate having a through hole is used as the semiconductor module, wirings can be formed on the insulating substrate with high density. Therefore, since the number of thin film wiring layers can be reduced, the multilayer wiring board can be formed thin, and the semiconductor module can be reduced in thickness and size.
[0072]
In addition, the fact that the number of thin-film wiring layers 2 is small means that the wiring length from the semiconductor chip 9 such as an LSI to the user substrate 10 is shortened, so that higher-speed signals can be exchanged.
[0073]
In addition, electric devices, such as mobile phones (information transmission / reception terminals) such as mobile phones, personal computers, car navigation systems, digital / analog cameras, and videos can be made smaller and have higher performance.
[0074]
In addition, since the multi-chip module has a mechanism for relieving stress, when the multi-chip module is mounted on the user's board, it is possible to omit the underfill, thereby reducing the work of the user who manufactures the electronic device. It is also possible to do.
[0075]
Then, an example of the manufacturing method of the multilayer wiring board 6 and the semiconductor module 1000 is demonstrated.
In this embodiment, a thick insulating layer serving as a stress relaxation layer is formed on a glass or silicon substrate which is an insulating substrate, and a through hole is formed in the insulating layer by sandblasting.
[0076]
When glass or silicon is used as the substrate 1, the multilayer wiring substrate 6 can be manufactured in a wafer state, or the substrate can be manufactured in a rectangular thin plate shape.
[0077]
FIG. 28 shows a state in which a large number of glass substrates or silicon substrates 301 are taken. A plurality of module circuits are formed on a glass substrate or a silicon substrate, a predetermined semiconductor device 9 (semiconductor chip), a resistor, a capacitor, etc. are mounted, a solder ball serving as an external connection terminal is mounted, and if necessary The space between the semiconductor device and the substrate is filled with resin. Thereafter, each module portion can be individually cut out by a method similar to that for dicing a silicon wafer to obtain a desired semiconductor device. In the following description, for ease of explanation, a part of the structure of the multilayer wiring board will be used.
FIG. 13 is a flowchart showing the manufacturing method according to this example. In the present embodiment, the process of forming the external connection terminals (secondary bumps 7) on the secondary side of the multilayer wiring board is the manufacturing method of the multilayer wiring board, but the multilayer wiring board is shipped, sold, etc. In some cases, the secondary bumps are not necessarily formed.
14, FIG. 15 and FIG. 16 are process diagrams illustrating a method for manufacturing a multilayer wiring board according to the present invention.
[0078]
First, a glass substrate or a silicon substrate is prepared as the insulating substrate 1 used for the wiring substrate.
If necessary, the surface or end surface is subjected to surface conditioning or cleaning. Manufacturing defects can be reduced by performing appropriate end face processing.
[0079]
Since the silicon material itself is conductive (semiconductor to conductor), when this is used as an insulating substrate, it is necessary to form an insulating film on the surface thereof. Examples of such a film include a thermal oxide film that can be formed on the surface by heating in water vapor, and an organic resin film. In FIG. 14, FIG. 15, and FIG. 16, for the sake of simplicity, in the case of a silicon substrate, the insulating film formed on the surface thereof is integrated and indicated as the insulating substrate 1.
[0080]
Next, as shown in FIG. 14.a, a wiring 120 is formed on the surface of the insulating substrate 1. FIG. For example, a semi-additive method can be used for the wiring formation. When the wiring is formed by the semi-additive method, the surface of the insulating substrate 1 is preferably cleaned by sputtering etching or the like before the plating seed film is formed. Thereby, the adhesiveness of the board | substrate surface and wiring is securable. The wiring material is preferably Cu, Al, Ag, or Au from the viewpoint of conductivity, but Cu is desirable in consideration of corrosivity, migration resistance, and cost. Since Cu is a ductile material, it can also be used as a mask for sandblasting.
[0081]
Subsequently, as shown in FIG. 14.b, an interlayer insulating layer 110 is formed on the wiring pattern. The thickness of the interlayer insulating layer 110 is generally in the range of about 5 to 50 um, more preferably about 10 to 20 um. As the interlayer insulating layer 110, polyamide resin, polyimide resin, polybenzocyclobutene resin, polybenzoxazole resin, or the like can be used. When the thin film wiring layers 2 are formed on the insulating substrate 1 one by one, the number of thin film wiring layers and the thickness of the layers can be changed as necessary. It is also possible to improve the electrical characteristics of the wiring by adjusting the thickness of the wiring layer, the thickness of the interlayer insulating material, the material, etc. by using the formation of each layer one by one. For example, by using materials having different dielectric characteristics between the insulating material A of the insulating layer between the ground layer and the signal layer and the insulating material B between the lines of the signal layer, the ground layer, the signal layer, and the signal layers Therefore, it is possible to adjust the strength of the electrical coupling, and to cope with high-speed wiring. Further, by changing the material of each interlayer insulating layer, the linear expansion coefficient can be changed in the thickness direction of the substrate.
In FIG. 14.b, two wiring layers are formed on the surface (primary side) of the insulating substrate 1 on which the semiconductor chip is mounted, and 1 is formed on the surface (secondary side) on which this semiconductor module is mounted. The case where the wiring layer of a layer is formed is shown. Note that the wiring formation method may be different between the primary side and the secondary side of the insulating substrate. That is, since a semiconductor chip is mounted on the primary side of the insulating substrate, a wiring pattern with a narrow pitch is required. On the other hand, since the secondary side of the insulating substrate is connected to the mounting substrate (user substrate), wiring with a narrower pitch than the primary side is not required. Therefore, for example, in the case of the primary side wiring that requires a narrow pitch, the secondary side wiring may be formed by printing by photolithography and plating.
[0082]
FIG. 17 and FIG. 35 show the wiring patterns on the secondary side on the insulating substrate 1. Of the pad portions shown in FIGS. 17 and 35, the portion to which the abrasive particles hit when sandblasting is indicated by hatching. Thus, by providing a copper pad in advance so as to surround the position where the through-hole 100 is formed, it is possible to prevent microcracks from being generated on the surface of the insulating substrate 1 by sandblasting, and to maintain the strength of the insulating substrate. can do.
[0083]
Subsequently, in FIG. 14C, a thick insulating layer 5 is formed on the surface (secondary side) of the insulating substrate 1 on which the semiconductor module is mounted on the user substrate by stencil printing, photolithography, or the like. The insulating layer 5 serves as a stress relaxation layer, and can relieve thermal stress caused by a difference in linear expansion coefficient between the semiconductor module and the mounting substrate 10. In addition, when it is desired to form an insulating layer with high accuracy at a predetermined position, there is a method such as laser trimming after screen printing using a stencil mask.
[0084]
Next, through holes 100 for connecting the wiring layers on both sides of the insulating substrate 1 are formed by the steps of FIGS. 15.a and 15.b. At this time, the material (hardness) of the stress relaxation layer 5 and the insulating substrate 1 are different, and it is difficult to form the through hole 100 in the stress relaxation layer 5 by sandblasting. Therefore, a hole (recessed portion) is formed in the stress relaxation layer 5 by laser processing or the like, and then the through hole 100 is formed in the insulating substrate 1 by sandblasting.
[0085]
A typical example of a method of forming a mask for forming the through hole 100 in the multilayer wiring board 6 is as follows. The first method is a method using a photolithography technique. Specifically, a blast resist serving as a mask during sandblasting is formed on the stress relaxation layer, and the blast resist and the stress relaxation layer are opened by a photolithography technique. This opened blast resist becomes a mask for forming a through hole in the stress relaxation layer by sand blasting. In this method, both the blast resist and the stress relaxation layer can be opened collectively. However, it is a condition that both the blast resist and the stress relaxation layer are photosensitive materials.
The second method is a method using laser processing. Specifically, as in the first method, a blast resist is formed on the stress relaxation layer, and the blast resist and the stress relaxation layer are collectively opened by laser processing. In the second method, the blast resist and the stress relaxation layer can be used regardless of the photosensitivity. In addition, since the blast resist used in the second method does not necessarily have a resolution characteristic, a material having better blast resistance than the first method can be selected.
[0086]
In the third method, as in the first method, a photosensitive blast resist is formed on the stress relaxation layer, and an opening pattern is formed in the blast resist by photolithography. Next, the stress relaxation layer is etched through the opening portion of the blast resist to form a hole (recessed portion) in the stress relaxation layer 5.
[0087]
The blast resist needs to have heat resistance and sand blast resistance. For the film formation, (1) a photosensitive resin having sand blast resistance is applied on the thin film wiring layer 2, or (2) There are methods such as attaching a dry resin-like photosensitive resin having sandblast resistance. It is also possible to form a mask pattern by screen printing, depending on the diameter and pitch of the through holes and the positional accuracy. In that case, if necessary, the position accuracy and processing accuracy can be finely adjusted by additional processing using photolithography or laser.
[0088]
The shape shown in FIG. 15.a is obtained by the above-described first to third methods. At this time, the formed recessed portion may reach the insulating substrate 1, but may not necessarily reach it.
[0089]
Subsequently, as shown in FIG. 15B, using the same mask, sand blasting is performed on the hole (recessed portion) of the stress relaxation layer 5 to form the through hole 100 in the insulating substrate 1.
[0090]
The conditions for forming the through-hole 100 need to be appropriately selected according to the characteristics of the substrate material, particularly the elastic modulus and fracture toughness of the substrate, but the specific gravity is 2.0 to 10.0 and the bending strength of the bulk material is 0.1 to 2.0 GPa. It is desirable to use such processed particles. The processing speed tends to increase as the particle size of the processed particles increases, but conversely, problems of microcracks and chipping described later tend to occur.
[0091]
In this embodiment, the particle size (#) of the processed powder is determined in consideration of the substrate material, the processing dimensions (thickness and diameter) of the through hole, the desired processing speed, etc., but in the range of # 150 to # 2000. It is desirable to be. In this embodiment, any of # 500, # 600, # 700, # 800, # 900, # 1000, # 1100, # 1200, or a combination thereof is used. Although the processed powder is circulated and reused, it collides with each other during use and is crushed. Therefore, it is preferable to appropriately spheroidize the particle size so as to maintain the above range. Moreover, since the crushed powder etc. of the through-hole part of a board | substrate are mixed, this is removed as needed.
Therefore, it is desirable that the sandblasting machine used for forming the through hole in this embodiment includes a circulation / reuse mechanism and a ball splitting mechanism. It is practical to use a sandblasting machine that is set so that the processing powder is circulated and reused and the ball is automatically operated in parallel with the through-hole processing.
[0092]
In addition, when a hole is provided in the stress relaxation layer by photoetching or laser processing, a resin processing residue may remain on the surface of the insulating substrate 1, but they are removed together during the sand blast processing performed on the insulating substrate 1. Normally, when holes are formed in a resin by laser processing, a resin residue (smear) that causes a reduction in wiring connection reliability is formed, and a step of performing a desmear process such as a chemical process becomes necessary. In the manufacturing process of the present embodiment, sand blasting is performed on the hollow portion formed by laser processing, so that smear can be removed at the stage of sand blasting, and there is no need to perform chemical desmearing.
[0093]
When the through-hole 100 is formed by sandblasting, the diameter of the through-hole 100 is different from one opening end to the other opening end. By having such a taper, sputtering or electroless formation is achieved. A power supply film is easily formed on the inner surface of the through hole 100 by a film forming method such as plating.
[0094]
If the copper wiring is formed in advance on the surface (primary side) of the insulating substrate 1 where the stress relaxation layer 5 is not formed at the position where the through hole 100 is formed, after the sandblast penetrates the insulating substrate 1, It is possible to prevent the primary-side interlayer insulating layer 110 (thin film wiring layer 2) from being cut by sandblasting.
[0095]
After the through hole 100 is formed, the mask is removed by etching or the like.
[0096]
Subsequently, if necessary, microcracks generated around the through hole 100 of the insulating substrate 1 in the process of forming the through hole 100 are removed.
[0097]
Microcracks generated in the insulating substrate 1 are roughly classified into two types called so-called median cracks and lateral cracks. The median crack is a crack extending in the depth direction with respect to the side wall surface of the through hole, while the lateral crack is extended in the creeping direction with respect to the side wall surface of the through hole.
[0098]
According to our experiments, it is assumed that the occurrence of lateral cracks affects the efficiency of through-hole processing by sandblasting, and the processing efficiency of sandblasting is increased by selecting processing conditions that facilitate the generation of lateral cracks. To do. On the other hand, the median crack extends in the depth direction with respect to the wall surface of the through hole, and according to our experiment, the substrate strength, particularly the bending strength, tends to decrease as the median crack increases.
[0099]
Therefore, in this embodiment, it is important to select sandblasting conditions that are liable to generate lateral cracks and hardly cause median cracks. According to our experiments, the occurrence ratio of lateral cracks and median cracks is as follows: (1) Hardness of processed particles, (2) Shape of processed particles, (3) Particle size of processed particles, (4) Processed particles It has been found that it depends on the number of times that the workpiece collides with the workpiece, (5) the angle at which the workpiece particles collide with the workpiece, (6) the pressure of the gas conveying the workpiece particles, etc. . Therefore, it is preferable to use a blast machine having a nozzle that can adjust the number of collisions per unit time, the collision angle, the pressure of the carrier gas, and the like. Selecting an appropriate blasting machine and processing conditions can achieve both processing efficiency and substrate strength.
[0100]
However, it is practically difficult to prevent the occurrence of median cracks at all, and even if no median cracks are generated, there is a risk that the substrate strength decreases and breaks when cracks start from lateral cracks. For this reason, it is desirable to include a step of removing microcracks after forming the through holes.
[0101]
According to our experiments, microcracks can be removed by removing the surface of the through-hole wall surface by a method such as machining the outermost surface of the through-hole wall surface by machining in a composition flow region or chemical treatment. Alternatively, in the case of a glass substrate, the microcracks can be removed by performing a process such as heating at least the periphery of the through-holes to softening to a melting temperature and self-bonding. Examples of a method for heating the periphery of the through hole include a method such as laser annealing. Alternatively, when the entire glass substrate is heated and then the microcracks are self-fused and then slowly cooled, the strain accumulated in the glass substrate during hole processing is released, so the defect rate due to substrate cracking can be reduced. .
[0102]
Subsequently, as shown in FIG. 16, in order to electrically connect the wiring layers on the primary side and the secondary side of the insulating substrate 1, wiring is formed on the inner wall surface of the through hole 100 and the outermost surface of the multilayer wiring board. .
[0103]
There are several wiring forming methods suitable for this embodiment. Below, the representative example is illustrated. In the first method, first, a power feeding film is formed on the inner wall of the through hole 100 by a method such as sputtering, CVD, or vapor deposition. As the power supply film, for example, a chromium / copper multilayer film is preferable, but any known and commonly used film structure such as a titanium / copper multilayer film may be used. Here, the function of chromium is to ensure adhesion between the substrate and copper, and the film thickness is about 75 nanometers, and is about 0.5 micrometers at the maximum. On the other hand, the copper film thickness of the power feeding film is about 0.5 micrometers, and a maximum of 1 micrometer. After the power supply film is formed, a plating resist is formed on the surface of the insulating substrate 1, a plating mask having a reverse pattern of the wiring is formed by a photolithography technique, and then a wiring is formed on the power supply film by electroplating. After removing the resist and plating seed film, an insulating film (inter-line insulating film) is formed between the wirings. FIG. 2 shows a state before formation of an inter-wiring insulating film (inter-line insulating film) on the uppermost surface of the substrate.
[0104]
The second method uses a subtractive method for wiring formation. The wiring is the same as the first method until a multilayer film made of chromium / copper is formed as a wiring, but after that, plating is performed on the entire surface, and then an etching resist is formed on the front and back of the insulating substrate. An etching mask pattern is formed by photolithography. After the wiring is formed by etching, the resist is removed and an inter-line insulating film is formed.
[0105]
In the third method, the inside of the through hole is filled with a conductive material. For example, paste printing or the like is used for filling the conductive material. Prior to filling with the conductive material, sputter deposition may be performed on the inner wall of the through hole in the same manner as the above two methods. When a sputtered film is formed on the inner wall surface, there are effects such as (1) improvement in filling property by improving the smoothness of the inner wall surface, and (2) improvement in adhesion between the filler and the insulating substrate.
[0106]
In this case, the sputtered film may be a chromium / copper multilayer film as in the first and second methods, or a single layer film. When using solder as the conductive material, a laminate of a film of chromium, titanium, etc., to ensure adhesion to the insulating substrate, and a film of copper, nickel, gold, etc., to ensure solder wettability A membrane is desirable. After filling the through hole with the conductive material, wiring is formed on the substrate surface by a semi-additive method or a subtractive method. Depending on the wiring pattern, the filling of the through holes and the formation of the wiring pattern may be achieved at once by paste printing.
[0107]
By using the above first to third methods singly or in appropriate combination, conductive wiring of the through hole connecting the front and back of the substrate and wiring on the substrate surface (secondary side) are formed. The wiring on the substrate surface is laminated in the required number of layers, but is preferably a copper wiring from the viewpoint of electrical resistance. Further, if necessary, a different kind of metal may be formed on the copper surface from the viewpoint of adhesion reliability, insulation reliability, and the like.
[0108]
When the insulating substrate 1 is a glass substrate, since glass is an insulating material, there is no problem even if a wiring or the like is formed so as to directly contact the inner wall of the through hole. From the viewpoint of migration resistance, moisture resistance, etc., an insulating layer may be formed so as to cover the surface of the inner wall surface of the through hole. On the other hand, when the insulating substrate 1 is a silicon substrate, silicon has conductivity, so that the inner wall surface of the through hole is covered before the wiring for connecting the front and back of the wiring substrate 1 is formed. It is necessary to provide an insulating layer.
[0109]
Through the above steps, the multilayer wiring board 6 having the through holes 100 can be formed. In this way, the multilayer wiring board may be shipped in a state where multiple surfaces can be obtained, or the multilayer wiring board may be diced and individualized before shipment. When the multilayer wiring board is shipped without dicing, dicing may be performed after mounting a later semiconductor chip or the like and forming a multichip module.
As shown in FIG. 3, a semiconductor device 9 and a capacitor are mounted on a multilayer wiring board 6 using an external connection terminal 300 such as a solder bump or an anisotropic conductive sheet (ACF) to form a semiconductor module. On the secondary side of the multilayer wiring board 6, external connection terminals such as solder bumps 7 (secondary connection bumps) are formed in order to mount the semiconductor module 1000 on the mounting board 10.
[0110]
For example, first, solder bumps (primary side bumps) are formed on the primary side of the wiring board in accordance with the external terminal pitch of the semiconductor device 9. The bump pitch is generally in the range of about 50 to 500 um. The bump size is adjusted to about 15 to 80%, preferably about 30 to 65% with respect to the bump pitch.
[0111]
Subsequently, the semiconductor device 9 is mounted on the multilayer wiring board 6 using the formed primary bumps. The pitch of the primary bumps is about 50 to 500 um. Although the difference in coefficient of linear expansion between the wiring substrate 6 and the semiconductor device 9 is small, an underfill agent is filled between the wiring substrate 6 and the semiconductor device 9 as necessary, or a potting material is formed on the upper portion of the semiconductor device 9. May be applied. When the bump size is as small as 200 micrometers or less, the mechanical strength may decrease due to the decrease in the volume of the bump. In this case, an underfill agent or potting material is used alone or in combination. By doing so, problems such as reliability degradation do not occur.
[0112]
Then, bumps 7 (secondary side bumps) for mounting the semiconductor module on the mounting substrate 10 are formed.
[0113]
Thereby, the wiring of the semiconductor device 9 (semiconductor chip) and the primary-side bump 7 are electrically connected, and a fine pitch is realized by the multilayer wiring board 6.
[0114]
In the above description, the bumps 7 (secondary bumps) for mounting the semiconductor module on the mounting substrate 10 are formed after the primary bumps are formed. However, if necessary, the primary side bumps may be formed after the secondary side bumps are formed. For example, when the semiconductor device 9 and the multilayer wiring substrate 6 and the semiconductor module and the mounting substrate 10 are both formed by solder bumps, the melting point of the solder bump 7 (secondary bump) is higher than the melting point of the solder bump 300 (primary bump). Is lower, the secondary side connection is made after the primary side connection. That is, after forming the solder bump 300 and mounting the semiconductor chip 9, it is preferable to form the solder bump 7 and mount the semiconductor module on the mounting substrate 10.
[0115]
In FIG. 3, two semiconductor devices 9 are shown. However, the number of the semiconductor devices 9 is arbitrary, and a plurality of semiconductor devices 9 (semiconductor chips or the like) are mounted on the multilayer wiring board 6, so-called multichip. It goes without saying that modules can also be formed.
[0116]
In the manufacturing method according to the present embodiment, since the through hole 100 is opened by sandblasting, it is not necessary to use a high-cost photosensitive glass as a substrate material. Can be manufactured.
Further, by forming a copper pad in advance on the secondary side of the insulating substrate 1 at the position of the through hole 100 formed by sandblasting, it is possible to make the insulating substrate 1 less likely to generate microcracks.
[0117]
Moreover, it is possible to prevent the interlayer insulating layer 110 from being eroded by previously forming a copper wiring at the position of the through hole 100 formed by sandblasting on the primary side of the insulating substrate 1.
[0118]
Subsequently, another manufacturing method of the multilayer wiring board 6 will be described. FIG. 18 is a flowchart showing the manufacturing method according to this example. The main difference from the first embodiment is the order of the through holes 100 formed in the insulating substrate 1.
[0119]
First, as in the first embodiment, a glass substrate or a silicon substrate is prepared as an insulating substrate 1 used for a wiring substrate, and surface and end surface conditioning treatment, cleaning treatment, and surface insulation treatment are performed as necessary. Do it.
[0120]
Subsequently, as shown in FIG. 19.a, the through hole 100 is formed only in the insulating substrate 1 by sandblasting as in the first embodiment. Due to the sandblasting, micro-cracks are generated in the insulating substrate 1.
[0121]
Subsequently, the microcracks generated in the insulating substrate 1 are removed by the same method as in the first embodiment.
[0122]
Subsequently, as illustrated in FIG. 19B, the wiring 120 is formed on the through hole 100 of the insulating substrate 1 and the insulating substrate 1. Wiring can be formed using a semi-additive method or a subtractive method as in the first embodiment.
[0123]
The difference from the first embodiment is that a power feeding film is formed on the inner surface of the through hole 100 and the three surfaces of the front and back surfaces (primary surface and secondary surface) of the insulating substrate 1. The power feeding film may be formed simultaneously on both sides of the substrate, or may be formed on each of the primary surface, the secondary surface, and one side. From the viewpoint of simultaneous formation on three surfaces, the electroless plating method is efficient. When the power supply film is formed by sputtering, film formation on the front and back surfaces of the substrate, particularly formation of the power supply film on the inner wall of the through hole can be achieved simultaneously with the film formation of the power supply film on the secondary surface. As the power supply film, as in the first embodiment, for example, a chromium film / copper multilayer film can be used. There are the following two methods for forming the wiring after the feeding film is formed.
[0124]
The first method is a semi-additive process. A plating resist is formed on the front and back surfaces (primary surface and secondary surface) of the insulating substrate 1, a resist pattern that is a reverse pattern of a desired plating wiring is formed by a photolithography technique, and then a wiring is formed by plating. By opening the resist above the through hole, the inner wall of the through hole 100 and the front and back of the substrate can be plated together. Through a conventional pattern separation process, the inner wall wiring of the through hole and the wiring on the front and back of the substrate can be separated at once. Examples of the wiring material include Cu, Al, Ag, Au, and Ni.
[0125]
The second method is a subtractive process. Through an ordinary plating process, the inner wall of the through hole 100 and the front and back of the substrate can be collectively plated. An etching resist is formed on the plating film, a resist pattern that becomes a reverse pattern of a desired wiring is formed by a photolithography technique, and then the wiring is separated by etching. The wiring material is Cu, Al, Ag, Au, Ni, etc., as in the first method.
[0126]
In this way, in the present embodiment, the wiring formation on the inner wall of the through hole 100 and the front and back surfaces (primary surface and secondary surface) of the substrate can be processed at one time, so that the man-hours for exposure, development, and plating can be greatly reduced.
[0127]
Subsequently, as shown in FIG. 19.c, the through hole 100 is filled with a filler. The filler is not necessarily a conductive material, and may be an insulating material. It is desirable that the material has a high filling property that can be filled by a simple filling method such as paste printing. If the through hole 100 cannot be filled with a single printing, it is necessary to print multiple times.
[0128]
FIG. 21 shows a state in which an unfilled portion (hereinafter referred to as an unfilled void 200) is formed at the center of the through hole 100 when paste printing is actually performed five times and the through hole 100 is filled. In such an insulating substrate containing the unfilled void 200, the expansion and contraction of the air in the void each time the temperature changes during the manufacturing process, for example, the temperature changes in the insulating film forming process or the soldering process. Therefore, there is a possibility that the wiring on the inner wall of the through hole is likely to be disconnected, or strain is accumulated inside the insulating substrate and the strength of the insulating substrate 1 is reduced. In addition, if the unfilled void 200 is formed in the first printing process, a part of the pressure on the paste escapes in the form of void compression during the second and subsequent printing, and the printing pressure is insufficient. As a result, complete filling is not possible. Since the pressure loss is large in the vicinity of the primary side end face of the insulating substrate 1 in which the diameter of the opening is small, an unfilled portion 201 may be formed in the vicinity of the primary side end face when the printing pressure is insufficient.
[0129]
Furthermore, it becomes difficult to accurately form an interlayer insulating film such as polyimide or polybenzocyclobutene and an inter-line insulating film on the upper part of the through hole containing the unfilled void 200. This is because the voids expand when heated in the curing process of the insulating film, and the insulating layer existing on the substrate surface and being cured is deformed due to the expansion.
[0130]
On the unfilled portion 201 generated in the vicinity of the primary side end face of the insulating substrate 1, it is difficult to form an interlayer insulating layer formed in the next step flatly. One solution is not to form unfilled voids in the through-holes. For this purpose, it is effective to perform paste printing while sucking from the back surface of the through-holes. It is also effective to perform paste printing with materials that do not contain volatile components or insulating materials with low volatile component content, or after processing the paste, reduce the entire substrate to remove voids and then apply hydrostatic pressure. It is. For example, a solventless varnish is effective as an insulating substance.
[0131]
Another solution is to apply a conductive material or the like to the depression of the unfilled portion 201 generated near the primary side end face before forming the wiring on the insulating substrate 1. In this way, even if there is an unfilled portion 201, the insulating substrate 1 becomes flat. A silver paste or the like may be used as the conductive material, and this may be printed in the depression of the unfilled portion 201.
[0132]
Subsequently, as shown in FIG. 20A, the multilayer wiring layer 3 including the thin film wiring layer 2 having the wiring 120 and the interlayer insulating layer 110 is formed on the insulating substrate 1 filled with the through holes 100. The wiring formation process itself is essentially the same as in the first embodiment.
[0133]
Subsequently, as shown in FIG. 20.b, the stress relaxation layer 5 is formed as necessary, and holes (via holes) are formed in the stress relaxation layer 5 by photoetching or laser processing. The process of forming the stress relaxation layer 5 itself is essentially the same as in the first embodiment.
[0134]
Finally, as shown in FIG. 20.c, wiring is formed in the holes and surfaces of the formed multilayer wiring layer 3 and stress relaxation layer 5, and the multilayer wiring board 6 is completed.
[0135]
The processes from bump formation to module formation after the completion of the multilayer wiring board 6 are essentially the same as those in the first embodiment.
According to the present embodiment, since the insulating substrate 1 is filled with an insulating substance, the strength of the insulating substrate 1 and the multilayer wiring board 6 is increased as compared with the case where the through hole 100 is not filled.
[0136]
Further, since the wiring formation on the inner wall of the through hole 100 and the front and back surfaces (primary surface and secondary surface) of the substrate can be processed at once, the number of exposure, development and plating steps can be greatly reduced.
[0137]
Next, another method for manufacturing the multilayer wiring board 6 will be described with reference to FIGS.
[0138]
First, as in the second embodiment, a glass substrate or a silicon substrate is prepared as an insulating substrate 1 used for a wiring substrate, and surface and end surface conditioning treatment, cleaning treatment, and surface insulation treatment are performed as necessary. Do it.
[0139]
Subsequently, as shown in FIG. 22.a, a through hole 100 is formed in the insulating substrate 1 by sandblasting. Subsequently, the microcracks generated in the insulating substrate 1 are removed.
[0140]
Subsequently, as shown in FIG. 22B, wiring is formed on the through hole 100 of the insulating substrate 1 and the insulating substrate 1. Wiring can be formed using a semi-additive method, a subtractive method, or the like as in the first and second embodiments, and power is supplied to the inner surface of the through hole 100 and the three surfaces of the insulating substrate 1 (primary surface and secondary surface). The point of forming a film is the same as that of the second embodiment.
[0141]
The difference between the second embodiment and this embodiment is the order of filling the through hole 100 of the insulating substrate 1 with the insulating material and forming the interlayer insulating layer 110 (thin film wiring layer 2) on the insulating substrate 1. In Example 2, when the substrate surface wiring was formed, the primary side end of the through hole 100 remained open, and the inside of the through hole was filled in that state. On the other hand, in this embodiment, the opening end on the primary side of the insulating substrate 1 is closed by wiring prior to the formation of the interlayer insulating layer 110 (thin film wiring layer 2). When the diameter of the through-hole is small, if the plating film thickness is increased, the opening end (primary-side opening end) on which the through-hole is narrowed can be blocked with the plating film. After closing the through hole opening end, the multilayer wiring layer 3 is formed.
[0142]
Subsequently, as shown in FIG. 22.c, the through hole 100 in which the primary opening end is blocked is filled. As in the first and second embodiments, the insulating material may be filled by paste printing or may be filled with a conductive material.
[0143]
Subsequently, as shown in FIG. 23.a, as in Example 1 and Example 2, a stress relaxation layer 5 is formed as necessary, and holes are formed in the stress relaxation layer 5 by photoetching, laser processing, or the like. Form.
[0144]
Finally, wiring is formed in the holes and surfaces of the multilayer wiring layer 3 and the stress relaxation layer 5 formed in FIG. 23.b, thereby completing the multilayer wiring board 6.
[0145]
In this embodiment, the secondary wiring on the insulating substrate 1 is filled with an insulating material after forming the multilayer wiring layer 3 in order to close the opening of the through hole 100 with the secondary wiring. be able to. As a result, the formation of the unfilled portion 201 that is likely to occur near the primary side end face of the insulating substrate 1 can be effectively suppressed. Thereby, the flatness of the interlayer insulating layer formed in the next step can be ensured, and it becomes easier to form wirings at a high density.
[0146]
Subsequently, of the manufacturing process of the wiring board, the multilayer wiring board, and the multichip module, a process of plating the wiring on the insulating substrate in which the through hole is processed by sandblasting will be described in detail.
[0147]
If wiring is formed on the inner wall surface of a fine through-hole formed by sandblasting by a method such as sputtering, vapor deposition, or CVD, wiring breakage or poor wiring adhesion will occur near the end of the through-hole or near the top. Cheap. According to our research, the reason why it is difficult to form wiring with high connection reliability on a wiring board having fine through-holes formed by sandblasting is due to the shape of the through-holes formed by sandblasting. I figured out something. Here, a case will be described in which a power supply film (base film for forming a plating film) such as Cu / Cr is formed by sputtering, and then a copper (Cu) wiring is formed by plating.
FIG. 6 shows an enlarged photograph of a through-hole opened in the substrate using sandblasting, and FIG. 24 shows a schematic diagram thereof. As is apparent from FIGS. 6 and 24, it is understood that the opening tip portion on the back side (primary side) of the side (hereinafter referred to as secondary side) to which sand is blown by sandblasting of the insulating substrate has a constricted shape. That is, if the opening diameter on the secondary side is d1, the opening diameter on the primary side is d3, and the opening diameter immediately before the primary side is d2, d1> d3> d2. As shown in FIG. 6 and FIG. 24, this constricted shape is only a few micrometers at the processing tip, but considering that the thickness of the power supply film is 1 micrometer or less, it is several micrometers. The shape of the constriction greatly affects the formation of the power supply film.
[0148]
That is, since the constriction-shaped leading edge has a discontinuous shape, the formation of the power feeding film tends to be insufficient on the inner surface of the through hole by a method such as sputtering, CVD, or vapor deposition. Therefore, it is difficult to form a copper wiring by plating at that location. In particular, Cr, Ti, and the like that are formed by sputtering in order to ensure adhesion between the substrate and the wiring tend to be less likely to wrap around. In the case of malleable metals such as copper, even sputter film formation is about a few micrometers, but because an adhesion film such as Cr that should be originally formed is not accurately formed, Wiring adhesion failure is likely to occur.
[0149]
According to our experiments, it was found that it is a phenomenon caused by this poor wiring adhesion that the wiring breakage and poor wiring adhesion near the end of the through hole or near the upper portion thereof are likely to occur.
[0150]
The constriction at the tip of the opening is due to a median crack that is formed during sandblasting, as shown in the depth direction with respect to the wall surface of the through hole.
[0151]
In this embodiment, several methods are used singly or in appropriate combination in order to suppress the constriction shape at the tip of the hole.
[0152]
As a first method, there is a method in which after the through hole is formed, the substrate is polished or ground to a thickness where the constricted shape is formed, and the constricted shape is removed and flattened. As a planarization method, chemical mechanical polishing (CMP) or lapping is effective. If the chromium film is formed by sputtering after the constricted shape is lost, the chromium film can be formed on the entire inner surface of the through hole even if sputtering is performed from one direction, and the entire inner surface of the through hole is accurately plated with copper. It can be performed.
[0153]
As a second method, there is a method in which when the through hole is formed to the vicinity of the primary side, the wind pressure of the sandblast is weakened or the particle diameter is reduced. Thus, by reducing the wind pressure or reducing the particle size of the sand, the occurrence of median cracks can be suppressed, and therefore a constricted shape cannot be formed or the constriction can be reduced.
[0154]
As a third method, as shown in FIG. 25, another member is applied to the primary side of the substrate, or a film or the like is attached to the primary side substrate, and after the through hole reaches the substrate, the member or There is a way to remove the film. Thereby, the apparent rigidity in the vicinity of the secondary side surface of the through hole is increased, and therefore the occurrence of median cracks is suppressed. The member applied to or attached to the secondary side of the substrate is preferably a material having a bending elastic modulus equivalent to or higher than that of the insulating substrate 1, but is not limited thereto. In addition, it is desirable that the primary side is closely attached. For example, a reinforcing film may be provided on the secondary surface of the insulating substrate 1 using sputtering or the like prior to the through hole forming step. Further, the applied member may be, for example, a wiring formed on the substrate.
As a fourth method, there is a method of performing sputtering from both the primary side and the secondary side of the substrate as a method of performing sputtering on the through hole of the substrate while the constricted shape is generated.
[0155]
As a fifth method, as shown in FIG. 26, first, chromium is sputtered from the secondary direction of the substrate, then the substrate is turned over, and chromium is sputtered from the primary direction. There is a method in which sputtering is performed and finally the substrate is turned over again and copper is sputtered from the secondary direction of the substrate.
[0156]
In the fourth and fifth methods, the power supply film (Cu / Cr) can be uniformly formed inside the through hole without removing the constricted shape of the substrate.
[0157]
If plating wiring is formed using these methods, highly reliable metal wiring can be formed in the through hole formed by sandblasting.
[0158]
The above five methods are effective when plating wiring is performed on a through hole formed by sandblasting, and the substrate on which the through hole is formed is not limited to a glass or silicon substrate, and a known and commonly used substrate. This is also effective when plated wiring is made in a through hole formed in a material, for example, a ceramic substrate.
[0159]
Next, physical properties of the insulating layer 5 (stress relaxation layer 5) formed on the multilayer wiring board described in the above embodiment will be described in detail.
[0160]
The film thickness of the stress relaxation layer 5 depends on the size of the semiconductor module, the elastic modulus of the stress relaxation layer 5, the thickness and the diagonal length of the insulating substrate 1 and cannot be determined unconditionally. When a stress simulation experiment was performed using a bimetal model including the insulating substrate 1 and the stress relaxation layer 5 formed on the surface thereof with a thickness of 0.3 to 0.5 mm, an allowable film thickness range of the stress relaxation layer 5 Has been found to be 10 to 500 micrometers, more preferably 30 to 250 micrometers. This corresponds to a thickness of about 1/10 to 1/2 of the thickness of the insulating substrate 1.
[0161]
If the film thickness is smaller than 30 micrometers, the desired stress relaxation cannot be obtained, and if the film thickness exceeds 250 micrometers, the insulating substrate 1 is caused by the internal stress of the stress relaxation layer 5 itself. This is because there is a possibility that the substrate may be damaged and the wiring may be disconnected.
[0162]
The stress relaxation layer 5 is formed of a resin material having an elastic coefficient significantly smaller than that of the insulating substrate 1, for example, an elastic coefficient of 0.1 GPa to 10 GPa at room temperature. If the stress relaxation layer 5 has an elastic modulus in this range, a reliable multilayer wiring board 6 can be provided. That is, in the case of the stress relaxation layer 5 having an elastic modulus lower than 0.1 GPa, it is difficult to support the weight of the insulating substrate 1 itself, and the problem that the characteristics are not stable when used as the semiconductor module 1000 is likely to occur. On the other hand, when the stress relaxation layer 5 having an elastic modulus exceeding 10 GPa is used, the insulating substrate 1 may be warped due to the internal stress of the stress relaxation layer 55 itself, and the insulating substrate 1 may be broken.
[0163]
The material for forming the stress relaxation layer 5 used here is paste-like polyimide, but is not necessarily limited thereto. When using the said paste-like polyimide, it can be hardened by heating after printing application | coating. Further, this paste-like polyimide is composed of a polyimide precursor, a solvent, and a large number of polyimide fine particles dispersed therein. Specifically, fine particles having an average particle diameter of 1 to 2 micrometers and a particle size distribution with a maximum particle diameter of about 10 micrometers were used as the fine particles. The polyimide precursor used in this example becomes the same material as the polyimide microparticles when cured, so when the paste-like polyimide is cured, the uniform stress relaxation layer 5 made of one kind of material is used. Will be formed. In this example, polyimide was used as a material for forming the stress relaxation layer 5, but in this example, in addition to polyimide, an amideimide resin, an esterimide resin, an etherimide resin, a silicone resin, an acrylic resin, a polyester resin, and these were modified. It is also possible to use a resin or the like. In the case of using a resin other than polyimide, a treatment for imparting compatibility to the surface of the polyimide microparticles may be performed, or the resin composition may be modified so as to improve the affinity with the polyimide microparticles. desirable.
[0164]
Among the resins listed above, resins having an imide bond, such as polyimide, amide imide, ester imide, and ether imide, are excellent in thermomechanical characteristics, such as strength at high temperatures, thanks to a strong skeleton due to the imide bond. As a result, options for forming a plating power supply film for wiring are expanded. For example, a plating power supply film forming method involving high-temperature processing such as sputtering can be selected. In the case of a resin having a condensed part other than an imide bond such as a silicone resin, an acrylic resin, a polyester resin, an amide imide, an ester imide, or an ether imide, the thermomechanical characteristics are slightly inferior, but it is advantageous in terms of workability and resin price. There is a case. For example, a polyesterimide resin is easy to handle because its curing temperature is generally lower than that of polyimide.
[0165]
As the material for forming the stress relaxation layer 5, for example, a resin such as epoxy, phenol, polyimide, silicone or the like is used alone or in combination of two or more kinds, and a coupling agent or a colorant for improving the adhesion to various interfaces is added thereto. Can be used in combination.
[0166]
In this embodiment, these resins are properly used from among these resins by comprehensively considering the price, thermomechanical characteristics and the like.
[0167]
Since the viscoelastic characteristics of the material can be adjusted by dispersing the polyimide fine particles in the paste-like polyimide, a paste having excellent printability can be used. By adjusting the blending of the fine particles, it is possible to control the thixotropy characteristics of the paste. Therefore, the printing characteristics can be improved by combining with adjustment of the viscosity. The thixotropy characteristic of the paste suitable for the examples of the present application has a so-called thixotropy index of 1.0 to 10.0 determined from the ratio of the viscosity at 1 rpm and the viscosity at 10 rpm measured using a rotational viscometer. It is desirable to be in the range. In the case of a paste in which temperature dependence appears in the thixotropy index, high results can be obtained by printing in a temperature region where the thixotropy index is in the range of 1.0 to 10.0.
[0168]
When the required thickness of the stress relaxation layer 5 is not formed by one printing and heat curing, a predetermined film thickness can be obtained by repeating printing and material curing a plurality of times. For example, when a metal mask having a thickness of 65 μm is used using a paste having a solid content of 30 to 40%, a film thickness after curing of about 50 μm can be obtained by printing twice.
[0169]
Furthermore, it is desirable to use a material having a curing temperature of 100 to 250 ° C. for the stress relaxation layer 5 material. This is because when the curing temperature is lower than this, it is difficult to manage in the process of manufacturing the semiconductor module, and when the curing temperature is higher than this, there is a concern that the stress of the insulating substrate 1 increases due to thermal contraction during curing cooling.
[0170]
Since the stress relaxation layer 5 after curing is exposed to various processes such as sputtering, plating, and etching, characteristics such as heat resistance, chemical resistance, and solvent resistance are also required. Specifically, the glass transition temperature (Tg) is preferably more than 150 ° C. and 400 ° C. or less as heat resistance, more preferably Tg is 180 ° C. or more, and most preferably Tg is 200 ° C. or more. FIG. 27 shows the experimental results showing the relationship between the glass transition temperature (Tg) and the linear expansion coefficient. From this, it can be seen that if the glass transition temperature (Tg) is 200 ° C. or higher, no cracks are generated. In addition, from the viewpoint of suppressing the amount of deformation in various temperature treatments in the process, it is preferable that the linear expansion coefficient (α1) in a region below Tg is as small as possible. Specifically, the closer to 3 ppm / ° C, the better. In general, the low elastic material often has a large linear expansion coefficient. However, the range of the linear expansion coefficient of the stress relaxation layer 5 material suitable in this embodiment is preferably in the range of 3 ppm / ° C. to 300 ppm / ° C. More preferably, it is in the range of 3 ppm / ° C. to 200 ppm / ° C., and the most desirable linear expansion coefficient is in the range of 3 ppm / ° C. to 150 ppm / ° C. When the linear expansion coefficient is large, it is desirable that the aforementioned elastic coefficient is small. More specifically, the product value of the elastic modulus (GPa) and the linear expansion coefficient (ppm / ° C.) should be in a specific range. Although the desirable range of this value varies depending on the size and thickness of the substrate and the mounting form, it is generally desirable that this value is generally in the range of 50 to 1000.
[0171]
On the other hand, the thermal decomposition temperature (Td) is preferably about 300 ° C. or higher, more preferably 350 ° C. or higher. If Tg or Td is lower than these values, there is a risk that the resin may be deformed, altered or decomposed during a thermal process in the process, for example, sputtering or sputter etching process. From the viewpoint of chemical resistance, it is desirable that resin alteration such as discoloration and deformation does not occur when immersed in a 30% sulfuric acid aqueous solution or a 10% sodium hydroxide aqueous solution for 24 hours or more. As solvent resistance, it is desirable that the solubility parameter (SP value) is 5 to 30 (cal / cm3) 1/2. When the material for the stress relaxation layer 5 is a material obtained by modifying several components in the base resin, it is desirable that most of the composition falls within the range of the solubility parameter. More specifically, it is desirable that a component having a solubility parameter (SP value) of less than 5 or more than 30 does not contain more than 50% by weight.
[0172]
Insufficient chemical resistance and solvent resistance may limit the applicable manufacturing process, which may be undesirable from the viewpoint of reducing manufacturing costs. Actually, it is preferable to determine a material for the stress relaxation layer 5 in consideration of a material cost satisfying these characteristics and a degree of process freedom.
[0173]
In the above embodiment, a wiring substrate mainly made of glass and silicon, a multilayer wiring substrate using the wiring substrate, and a multichip module using the wiring substrate are described in detail. In this example, the wiring board and the manufacturing method of the wiring board according to the present invention were used for a device for controlling the position and orientation of a moving object by detecting acceleration and angular velocity, such as a displacement sensor, and the manufacturing method thereof. The case will be described.
[0174]
A method of manufacturing the microsensor package according to this example will be described with reference to FIG. First, the surface of the device wafer 400 is etched (FIG. 30A). Subsequently, the etched device wafer 400 is bonded to a first substrate that protects the device wafer 400, such as a glass substrate (FIG. 30B). Subsequently, the device wafer 400 is etched again to form a device such as a fine vibration element (FIG. 30C).
[0175]
Subsequently, the second substrate 420 such as a glass substrate that supports the device wafer 400 is etched to form a recessed portion (FIG. 30D). Subsequently, the device wafer on which the vibration element and the like are formed and the second substrate 420 are bonded (FIG. 30E).
[0176]
Subsequently, in order to electrically connect the first substrate 410 and the device wafer 410, through holes 430 are formed in the first substrate 410 by sandblasting (FIG. 30F). In addition, when forming a through-hole in a 1st board | substrate, the hollow (hole) may be formed in the position of the 1st board | substrate which carries out a dicing at a later individualization process.
Subsequently, in order to electrically connect the first substrate 410 and the device wafer 400, the surface of the first substrate 410 and the inside of the through hole (contact hole) 430 of the first substrate 410 are formed as shown in FIG. The metal of the conductor as shown in FIG.
[0177]
Finally, the microsensor (microgyro) formed on the second glass substrate 420 is diced to be individualized (FIG. 30H). Thereby, the package of the microsensor is completed.
[0178]
The wiring on the inner wall surface of the through hole may be formed before being bonded to the device wafer, and the package substrate on which the wiring pattern is formed may be bonded to the device wafer. In this case, the wiring on the inner wall surface of the through hole may be sputtered from both sides of the substrate as described in the above embodiment. Further, when the through-hole is formed by sandblasting or the like, a constricted portion may be formed at the opening end of the through-hole as described above. Therefore, the package substrate may be polished after the through-hole is formed.
In addition, a layer for relaxing thermal stress generated between the first and second substrates and the device wafer 430 is provided between the first substrate 410 and the device wafer 400 and between the second substrate 420 and the device wafer 430. May be.
[0179]
In this embodiment, a glass or silicon substrate is used as the substrate located above and below the device wafer, so that wiring with a narrow pitch can be formed. Therefore, the micro gyro can be made smaller. Further, since the through hole is formed by sandblasting, the adhesion between the metal material forming the wiring and the package substrate is increased by the minute unevenness in the through hole, and a short circuit or the like can be prevented. Further, in this embodiment, the constricted portion of the through hole is not formed, or the formed constricted portion is polished and removed, thereby preventing a short circuit of the wiring. Further, by forming a layer for relieving the thermal stress generated between the first and second substrates and the device wafer, even if the thermal stress occurs due to the difference in thermal expansion coefficient, the first and second A vacuum state can be maintained in the cavity where the vibration element between the substrate and the device wafer is located.
[0180]
Displacement sensors, inertial sensors, especially acceleration sensors and rotational angular velocity sensors (gyroscopes, yaw rate sensors) are necessary to prevent camera shake in automobile vehicle stability control systems, airbag systems, navigation systems, cameras and small video cameras. Used as a sensor.
[0181]
Although the present invention has been specifically described above based on the embodiments, the present invention is not limited to the above-described embodiments, and various modifications can be made without departing from the spirit of the present invention.
[0182]
【The invention's effect】
According to the wiring board according to the present invention, a wiring board having high reliability and capable of high-density wiring can be manufactured.
[Brief description of the drawings]
FIG. 1 is a cross-sectional view of a wiring board in which wiring is formed on an insulating board having through holes.
FIG. 2 is a diagram showing an embodiment of a wiring board according to the present invention.
FIG. 3 is a view showing an embodiment of a multichip module having a wiring board according to the present invention.
FIG. 4 is a diagram showing a state where a semiconductor module is mounted on a mounting board.
FIG. 5 is a perspective view showing an embodiment of a semiconductor module according to the present invention.
FIG. 6 is a view showing a through-hole formed in a glass substrate by sandblasting and photoetching.
FIG. 7 is a view showing an embodiment of a wiring board according to the present invention.
FIG. 8 is a view showing a state in which a multichip module having a wiring board according to the present invention is mounted on a mounting board;
FIG. 9 is a diagram showing an embodiment of a wiring board according to the present invention.
FIG. 10 is a view showing a state in which a multichip module having a wiring board according to the present invention is mounted on a mounting board;
FIG. 11 is a diagram showing an embodiment of a multichip module having a wiring board according to the present invention.
FIG. 12 is a diagram showing an example of a combination of semiconductor chips mounted on a multilayer wiring board
FIG. 13 is a flowchart of a manufacturing process of a wiring board according to the present invention.
FIG. 14 is a diagram showing an example of a manufacturing process of a wiring board according to the present invention.
FIG. 15 is a diagram showing an example of a manufacturing process of a wiring board according to the present invention.
FIG. 16 is a diagram showing an example of a manufacturing process of a wiring board according to the present invention.
FIG. 17 is a diagram showing the relationship between the positions where the particles are hit by wiring and sandblasting
FIG. 18 is a flowchart of a manufacturing process of a wiring board according to the present invention.
FIG. 19 is a diagram showing an example of a manufacturing process of a wiring board according to the present invention.
FIG. 20 is a diagram showing an example of a manufacturing process of a wiring board according to the present invention.
FIG. 21 is a diagram illustrating a state in which an unfilled portion is formed when a through hole is filled.
FIG. 22 is a diagram showing an example of a manufacturing process of a wiring board according to the present invention.
FIG. 23 is a diagram showing an example of a manufacturing process of a wiring board according to the present invention.
FIG. 24 is a schematic view of a through hole formed in a substrate by sandblasting.
FIG. 25 is a view showing a through hole formed in an insulating substrate to which a member is applied by sandblasting.
FIG. 26 is a diagram showing a method of forming wiring in the through hole of the substrate.
FIG. 27 is a diagram of experimental results showing the relationship between glass transition temperature (Tg) and linear expansion coefficient.
FIG. 28 is a diagram showing a state in which a large number of wiring boards are taken using a glass substrate or a ceramic substrate.
FIG. 29 is a diagram showing an embodiment of a wiring board according to the present invention.
FIG. 30 is a view showing a manufacturing method of a gyroscope.
FIG. 31 is a diagram showing a state in which through holes are formed in a substrate by a sandblast method.
FIG. 32 is a diagram showing an embodiment of a wiring board according to the present invention.
FIG. 33 is a diagram showing an embodiment of a wiring board according to the present invention.
FIG. 34 is a view showing an embodiment of a wiring board according to the present invention.
FIG. 35 is a diagram showing a relationship between wiring and the position where particles are hit by sandblasting.
[Explanation of symbols]
1. Insulating substrate 2. Thin film wiring layer
3 ... multilayer wiring layer 5 ... stress relaxation layer
6 ... Multilayer wiring board 7 ... Solder bump
8 ... Solder bump 9 ... Semiconductor device (LSI)
10 ... Mounting board 50 ... Underfill
100 ... through hole 101 ... wiring in the through hole
110 ... Interlayer insulating layer 120 ... Wiring
1000 ... Semiconductor module

Claims (14)

ガラス基板と、該ガラス基板の上に形成された配線および絶縁層を含む多層配線層とを有する配線基板であって、
前記多層配線層は、第一の孔を有し、
前記ガラス基板は、該ガラス基板の両面で電気的接続を取るための第二の孔を有し、該第二の孔は、前記第一の孔が形成された位置から前記ガラス基板にサンドブラストを行うことにより形成されたものであり、
前記第二の孔の内壁面および前記多層配線層の最表面には、配線が形成されている
ことを特徴とする配線基板。A wiring board having a glass substrate and a multilayer wiring layer including a wiring and an insulating layer formed on the glass substrate,
The multilayer wiring layer has a first hole,
The glass substrate has a second hole for making an electrical connection on both surfaces of the glass substrate, and the second hole is formed by sandblasting the glass substrate from a position where the first hole is formed. Formed by doing,
A wiring board, wherein wiring is formed on the inner wall surface of the second hole and the outermost surface of the multilayer wiring layer. 請求項１に記載の配線基板であって、前記第二の孔には絶縁性の材料が充填されていることを特徴とする配線基板。  The wiring board according to claim 1, wherein the second hole is filled with an insulating material. 請求項１に記載の配線基板であって、前記第二の孔の内部には導電性の材料が充填されていることを特徴とする配線基板。  The wiring board according to claim 1, wherein the second hole is filled with a conductive material. 請求項１に記載の配線基板であって、該配線基板は外部接続端子を有し、かつ該外部接続端子は鉛フリーであることを特徴とする配線基板。  The wiring board according to claim 1, wherein the wiring board has an external connection terminal, and the external connection terminal is lead-free. 絶縁基板と、該絶縁基板の上に形成された配線および絶縁層を含む多層配線層とを有し、前記多層配線層は、第一の孔を有し、前記絶縁基板は、該絶縁基板の両面で電気的接続を取るための第二の孔を有し、該第二の孔は、前記第一の孔が形成された位置から前記絶縁基板にサンドブラストを行うことにより形成されたものであり、前記第二の孔の内壁面および前記多層配線層の最表面には、配線が形成されている配線基板であって、
前記配線基板の一方の面に形成された第一の配線および第一の絶縁層を有する第一の配線層と、
前記配線基板の他方の面に形成された第二の配線および第二の絶縁層を有する第二の配線層と、を有し、
前記第一の絶縁層と該第二の絶縁層の熱膨張係数が異なることを特徴とする配線基板。An insulating substrate; and a multilayer wiring layer including a wiring and an insulating layer formed on the insulating substrate, the multilayer wiring layer having a first hole, and the insulating substrate being formed on the insulating substrate. It has a second hole for electrical connection on both sides, and the second hole is formed by sandblasting the insulating substrate from the position where the first hole is formed. A wiring board on which wiring is formed on the inner wall surface of the second hole and the outermost surface of the multilayer wiring layer,
A first wiring layer having a first wiring and a first insulating layer formed on one surface of the wiring board;
A second wiring layer having a second wiring and a second insulating layer formed on the other surface of the wiring board, and
A wiring board, wherein the first insulating layer and the second insulating layer have different thermal expansion coefficients. 請求項５に記載の配線基板であって、
前記第一の絶縁層の熱膨張係数は該配線基板に実装される半導体素子の熱膨張係数に近く、
前記第二の絶縁層の熱膨張係数は該配線基板が実装される実装基板の熱膨張係数に近いことを特徴とする配線基板。The wiring board according to claim 5,
The thermal expansion coefficient of the first insulating layer is close to the thermal expansion coefficient of the semiconductor element mounted on the wiring board,
The wiring board, wherein the second insulating layer has a thermal expansion coefficient close to that of a mounting board on which the wiring board is mounted. 絶縁基板と、該絶縁基板の上に形成された配線および絶縁層を含む多層配線層とを有し、前記多層配線層は、第一の孔を有し、前記絶縁基板は、該絶縁基板の両面で電気的接続を取るための第二の孔を有し、該第二の孔は、前記第一の孔が形成された位置から前記絶縁基板にサンドブラストを行うことにより形成されたものであり、前記第二の孔の内壁面および前記多層配線層の最表面には、配線が形成されている配線基板であって、
前記絶縁基板の熱膨張係数が約３ppm/℃から約５ppm/℃であり、
前記第二の孔の開口端の径が小さい方の前記絶縁基板の面に形成された第一の配線および第一の絶縁層を有する第一の配線層と、
前記第二の孔の開口端の径が大きい方の前記絶縁基板の面に形成された第二の配線および第二の絶縁層を有する第二の配線層と、
該第二の配線層の表面であって、かつ前記絶縁基板の反対側に形成された第三の絶縁層を有し、
前記第三の絶縁層は該配線基板と該配線基板が実装される実装基板の間に生じる熱応力を緩和する
ことを特徴とする配線基板。An insulating substrate; and a multilayer wiring layer including a wiring and an insulating layer formed on the insulating substrate, the multilayer wiring layer having a first hole, and the insulating substrate being formed on the insulating substrate. It has a second hole for electrical connection on both sides, and the second hole is formed by sandblasting the insulating substrate from the position where the first hole is formed. A wiring board on which wiring is formed on the inner wall surface of the second hole and the outermost surface of the multilayer wiring layer,
The insulating substrate has a coefficient of thermal expansion of about 3 ppm / ° C. to about 5 ppm / ° C .;
A first wiring layer having a first wiring and a first insulating layer formed on the surface of the insulating substrate having a smaller diameter of the opening end of the second hole;
A second wiring layer having a second wiring and a second insulating layer formed on the surface of the insulating substrate having the larger diameter of the opening end of the second hole;
A third insulating layer formed on the surface of the second wiring layer and on the opposite side of the insulating substrate;
The wiring board according to claim 3, wherein the third insulating layer relieves thermal stress generated between the wiring board and a mounting board on which the wiring board is mounted. ガラス基板の上に導体層および絶縁層を有する配線層を多層に形成する工程と、
該ガラス基板の一方の面に形成された配線層に第一の孔を形成する工程と、
該第一の孔が形成された位置から該ガラス基板にサンドブラストを行って、該ガラス基板に第二の孔を形成する工程と、
該第二の孔の内壁面および該配線層の最表面に配線を形成する工程と、
を有することを特徴とする配線基板の製造方法。Forming a multilayer wiring layer having a conductor layer and an insulating layer on a glass substrate;
Forming a first hole in a wiring layer formed on one surface of the glass substrate;
Sandblasting the glass substrate from the position where the first hole is formed, and forming a second hole in the glass substrate;
Forming a wiring on the inner wall surface of the second hole and the outermost surface of the wiring layer;
A method of manufacturing a wiring board, comprising: 請求項８に記載の配線基板の製造方法において、
前記サンドブラストを前記ガラス基板の上に形成された配線パッドがある位置に対して行うことを有することを特徴とする配線基板の製造方法。In the manufacturing method of the wiring board according to claim 8,
A method of manufacturing a wiring board, comprising performing the sandblasting on a position where a wiring pad formed on the glass substrate is located. 請求項８に記載の配線基板の製造方法において、
前記サンドブラストは、該サンドブラストが開始される前記ガラス基板の面の裏面に形成された前記導体層に向って行われることを有することを特徴とする配線基板の製造方法。In the manufacturing method of the wiring board according to claim 8,
The method of manufacturing a wiring board, wherein the sandblasting is performed toward the conductor layer formed on the back surface of the surface of the glass substrate on which the sandblasting is started. 請求項８に記載の配線基板の製造方法において、
前記第二の孔を形成する方法と前記第一の孔を形成する方法は異なることを特徴とする配線基板の製造方法。In the manufacturing method of the wiring board according to claim 8,
A method of manufacturing a wiring board, wherein the method of forming the second hole and the method of forming the first hole are different. 請求項８に記載の配線基板の製造方法において、
前記絶縁層の少なくとも１層はマスクを用いて印刷形成されたものであることを特徴とする配線基板の製造方法。In the manufacturing method of the wiring board according to claim 8,
A method for manufacturing a wiring board, wherein at least one of the insulating layers is printed using a mask. サンドブラストによりガラス基板に第一の孔を形成する工程と、
前記ガラス基板の少なくとも一方の面、および前記第一の孔の内壁面に配線を形成する工程と、
前記ガラス基板の前記第一の孔の開口端側および該ガラス基板の上に形成された配線の上に、絶縁層および導体層を含む多層配線層を形成する工程と、
前記多層配線層に第二の孔を形成する工程と、
前記第二の孔の内壁面および前記多層配線層の表面に配線を形成する工程と、を有し、
前記第一の孔の内壁面に配線を形成する場合に、該第一の孔を形成した後、前記ガラス基板の他方の面を所望の厚さまで研磨し、該第一の孔の内壁面に配線を形成することを特徴とする配線基板の製造方法。Forming a first hole in the glass substrate by sandblasting;
Forming wiring on at least one surface of the glass substrate and the inner wall surface of the first hole;
Forming a multilayer wiring layer including an insulating layer and a conductor layer on the opening end side of the first hole of the glass substrate and on the wiring formed on the glass substrate;
Forming a second hole in the multilayer wiring layer;
Forming a wiring on the inner wall surface of the second hole and the surface of the multilayer wiring layer,
When forming the wiring on the inner wall surface of the first hole, after forming the first hole, the other surface of the glass substrate is polished to a desired thickness, and the inner wall surface of the first hole is formed. A method of manufacturing a wiring board, comprising forming a wiring. サンドブラストによりガラス基板に第一の孔を形成する工程と、
前記ガラス基板の少なくとも一方の面、および前記第一の孔の内壁面に配線を形成する工程と、
前記ガラス基板の前記第一の孔の開口端側および該ガラス基板の上に形成された配線の上に、絶縁層および導体層を含む多層配線層を形成する工程と、
前記多層配線層に第二の孔を形成する工程と、
前記第二の孔の内壁面および前記多層配線層の表面に配線を形成する工程と、を有し、
前記第一の孔の内壁面に配線を形成する場合に、前記ガラス基板の一方の側からスパッタを行い第一の導電性の膜を形成する工程と、
前記ガラス基板を裏返して、スパッタを行い第二の導電性の膜を形成する工程と、
該第二の導電性の膜上に第三の導電性の膜を形成する工程と、
前記ガラス基板を裏返して第一の導電性の膜上に第四の導電性の膜を形成する工程を有することを特徴とする配線基板の製造方法。Forming a first hole in the glass substrate by sandblasting;
Forming wiring on at least one surface of the glass substrate and the inner wall surface of the first hole;
Forming a multilayer wiring layer including an insulating layer and a conductor layer on the opening end side of the first hole of the glass substrate and on the wiring formed on the glass substrate;
Forming a second hole in the multilayer wiring layer;
Forming a wiring on the inner wall surface of the second hole and the surface of the multilayer wiring layer,
When forming wiring on the inner wall surface of the first hole, forming a first conductive film by sputtering from one side of the glass substrate;
Turning the glass substrate upside down and performing sputtering to form a second conductive film;
Forming a third conductive film on the second conductive film;
A method of manufacturing a wiring board, comprising the step of turning the glass substrate over to form a fourth conductive film on the first conductive film.
JP2001163641A 2001-05-31 2001-05-31 Wiring board and manufacturing method thereof Expired - Fee Related JP4012375B2 (en)

Priority Applications (3)

Application Number Priority Date Filing Date Title
JP2001163641A JP4012375B2 (en) 2001-05-31 2001-05-31 Wiring board and manufacturing method thereof
PCT/JP2002/005162 WO2002100142A1 (en) 2001-05-31 2002-05-28 Wiring board and its production method
TW091111588A TW550983B (en) 2001-05-31 2002-05-30 Wiring board and manufacturing method of the same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2001163641A JP4012375B2 (en) 2001-05-31 2001-05-31 Wiring board and manufacturing method thereof

Publications (2)

Publication Number Publication Date
JP2002359446A JP2002359446A (en) 2002-12-13
JP4012375B2 true JP4012375B2 (en) 2007-11-21

Family

ID=19006571

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2001163641A Expired - Fee Related JP4012375B2 (en) 2001-05-31 2001-05-31 Wiring board and manufacturing method thereof

Country Status (3)

Country Link
JP (1) JP4012375B2 (en)
TW (1) TW550983B (en)
WO (1) WO2002100142A1 (en)

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2009133886A1 (en) * 2008-04-28 2009-11-05 日本電気株式会社 Multilayer wiring board and method for manufacturing the same
WO2015076301A1 (en) 2013-11-21 2015-05-28 大日本印刷株式会社 Through electrode substrate and semiconductor device using through electrode substrate
WO2019225695A1 (en) 2018-05-25 2019-11-28 凸版印刷株式会社 Glass circuit board and method of manufacturing same
US11437308B2 (en) 2019-03-29 2022-09-06 Absolics Inc. Packaging glass substrate for semiconductor, a packaging substrate for semiconductor, and a semiconductor apparatus
US11469167B2 (en) 2019-08-23 2022-10-11 Absolics Inc. Packaging substrate having electric power transmitting elements on non-circular core via of core vias and semiconductor device comprising the same
US11652039B2 (en) 2019-03-12 2023-05-16 Absolics Inc. Packaging substrate with core layer and cavity structure and semiconductor device comprising the same
US11728243B2 (en) 2016-09-05 2023-08-15 Dai Nippon Printing Co., Ltd. Through electrode substrate and semiconductor device

Families Citing this family (32)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4364514B2 (en) * 2003-01-08 2009-11-18 浜松ホトニクス株式会社 Wiring board and radiation detector using the same
JP4365108B2 (en) * 2003-01-08 2009-11-18 浜松ホトニクス株式会社 Wiring board and radiation detector using the same
KR100834591B1 (en) * 2003-05-19 2008-06-02 다이니폰 인사츠 가부시키가이샤 Double sided wiring board, double sided wiring board manufacturing method, and multilayer wiring board
WO2004110116A1 (en) * 2003-06-03 2004-12-16 Hitachi Metals, Ltd. Production method for feedthrough electrode-carrying substrate
JP4398225B2 (en) * 2003-11-06 2010-01-13 株式会社ルネサステクノロジ Semiconductor device
JP4671699B2 (en) * 2005-01-14 2011-04-20 三菱電機株式会社 Manufacturing method of semiconductor capacitive acceleration sensor
JP4758678B2 (en) * 2005-05-17 2011-08-31 ルネサスエレクトロニクス株式会社 Semiconductor device
WO2007052674A1 (en) 2005-11-02 2007-05-10 Ibiden Co., Ltd. Multilayer printed wiring board for semiconductor device and process for producing the same
JP4826248B2 (en) * 2005-12-19 2011-11-30 Ｔｄｋ株式会社 IC built-in substrate manufacturing method
JP4957123B2 (en) * 2006-08-25 2012-06-20 大日本印刷株式会社 Sensor unit and manufacturing method thereof
JP2009164153A (en) * 2007-12-28 2009-07-23 Kyocera Kinseki Corp Through hole filling method for substrate for electronic component
JPWO2010047228A1 (en) * 2008-10-21 2012-03-22 日本電気株式会社 Wiring board and manufacturing method thereof
JP2010118635A (en) 2008-11-12 2010-05-27 Ibiden Co Ltd Multilayer printed wiring board
JP5584986B2 (en) * 2009-03-25 2014-09-10 富士通株式会社 Interposer
EP2543065A4 (en) * 2010-03-03 2018-01-24 Georgia Tech Research Corporation Through-package-via (tpv) structures on inorganic interposer and methods for fabricating same
TWI404468B (en) * 2011-06-03 2013-08-01 矽品精密工業股份有限公司 Package substrate having single-layer circuit and fabrication method thereof
EP2866532A4 (en) * 2012-09-07 2016-03-09 Fujikura Ltd Wiring board
JP2013225687A (en) * 2013-06-18 2013-10-31 Fujikura Ltd Through wiring board and manufacturing method thereof
JP6201663B2 (en) * 2013-11-13 2017-09-27 大日本印刷株式会社 Penetration electrode substrate manufacturing method, penetration electrode substrate, and semiconductor device
JP6142831B2 (en) 2014-03-27 2017-06-07 ソニー株式会社 Mounting board, manufacturing method thereof, and component mounting method
JP2015233084A (en) * 2014-06-10 2015-12-24 株式会社日立製作所 Chip module and information processing device
JP2017005205A (en) * 2015-06-15 2017-01-05 シャープ株式会社 Wiring board and manufacturing method of the same
KR102488076B1 (en) * 2016-01-21 2023-01-13 삼성디스플레이 주식회사 Stretchable display device
JP2017135318A (en) * 2016-01-29 2017-08-03 株式会社ブイ・テクノロジー Wiring correction device of wiring board, method of manufacturing wiring board, wiring board, and display device
JP6756154B2 (en) * 2016-05-25 2020-09-16 大日本印刷株式会社 Through electrode substrate and its manufacturing method
US9917046B2 (en) 2016-07-04 2018-03-13 Unimicron Technology Corp. Manufacturing method of a circuit board having a glass film
TWI612857B (en) 2016-07-05 2018-01-21 欣興電子股份有限公司 Circuit board element
JP2019179780A (en) * 2018-03-30 2019-10-17 住友大阪セメント株式会社 Manufacturing method of electrostatic chuck device
KR102571588B1 (en) 2018-07-04 2023-08-29 삼성전기주식회사 Printed Circuit Board and manufacturing method for the same
KR20200067458A (en) 2018-12-04 2020-06-12 삼성전기주식회사 Printed Circuit Board and manufacturing method for the same
JP7010314B2 (en) * 2020-02-03 2022-01-26 大日本印刷株式会社 Through Silicon Via Substrate
WO2021182554A1 (en) * 2020-03-12 2021-09-16 リンテック株式会社 Protective film-forming sheet

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0567878A (en) * 1991-09-06 1993-03-19 Hitachi Ltd Hybrid circuit board and manufacture thereof
KR0127666B1 (en) * 1992-11-25 1997-12-30 모리시다 요이찌 Ceramic electronic device and method of producing the same
JP3164751B2 (en) * 1995-06-08 2001-05-08 京セラ株式会社 Multilayer thin film wiring board
JP2000024923A (en) * 1998-07-09 2000-01-25 Seiko Epson Corp Fine hole.groove machining method
JP2000100988A (en) * 1998-09-18 2000-04-07 Sumitomo Metal Electronics Devices Inc Pga package
JP2001036250A (en) * 1999-07-16 2001-02-09 Mitsubishi Electric Corp Multi-layered wiring board, manufacture thereof and semiconductor device using the same
JP2001044597A (en) * 1999-07-29 2001-02-16 Mitsubishi Gas Chem Co Inc Copper clad plate having excellent carbon dioxide laser boring properties
JP3622594B2 (en) * 1999-10-14 2005-02-23 三菱電機株式会社 Manufacturing method of ceramic substrate

Cited By (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2009133886A1 (en) * 2008-04-28 2009-11-05 日本電気株式会社 Multilayer wiring board and method for manufacturing the same
EP4095895A2 (en) 2013-11-21 2022-11-30 Dai Nippon Printing Co., Ltd. Through electrode substrate and semiconductor device using through electrode substrate
WO2015076301A1 (en) 2013-11-21 2015-05-28 大日本印刷株式会社 Through electrode substrate and semiconductor device using through electrode substrate
US10256176B2 (en) 2013-11-21 2019-04-09 Dai Nippon Printing Co., Ltd. Through-hole electrode substrate and semiconductor device using through-hole electrode substrate
US10580727B2 (en) 2013-11-21 2020-03-03 Dai Nippon Printing Co., Ltd. Through-hole electrode substrate
EP3690933A1 (en) 2013-11-21 2020-08-05 Dai Nippon Printing Co., Ltd. Through electrode substrate
US10790221B2 (en) 2013-11-21 2020-09-29 Dai Nippon Printing Co., Ltd. Through-hole electrode substrate
US11362028B2 (en) 2013-11-21 2022-06-14 Dai Nippon Printing Co., Ltd. Through-hole electrode substrate
US11728243B2 (en) 2016-09-05 2023-08-15 Dai Nippon Printing Co., Ltd. Through electrode substrate and semiconductor device
WO2019225695A1 (en) 2018-05-25 2019-11-28 凸版印刷株式会社 Glass circuit board and method of manufacturing same
US11516911B2 (en) 2018-05-25 2022-11-29 Toppan Printing Co., Ltd. Glass circuit board and stress relief layer
US11652039B2 (en) 2019-03-12 2023-05-16 Absolics Inc. Packaging substrate with core layer and cavity structure and semiconductor device comprising the same
US11437308B2 (en) 2019-03-29 2022-09-06 Absolics Inc. Packaging glass substrate for semiconductor, a packaging substrate for semiconductor, and a semiconductor apparatus
US11469167B2 (en) 2019-08-23 2022-10-11 Absolics Inc. Packaging substrate having electric power transmitting elements on non-circular core via of core vias and semiconductor device comprising the same
US11728259B2 (en) 2019-08-23 2023-08-15 Absolics Inc. Packaging substrate having electric power transmitting elements on non-circular core via of core vias and semiconductor device comprising the same

Also Published As

Publication number Publication date
TW550983B (en) 2003-09-01
WO2002100142A1 (en) 2002-12-12
JP2002359446A (en) 2002-12-13

Similar Documents

Publication Publication Date Title
JP4012375B2 (en) Wiring board and manufacturing method thereof
JP4092890B2 (en) Multi-chip module
US6876554B1 (en) Printing wiring board and method of producing the same and capacitor to be contained in printed wiring board
JP5771987B2 (en) Multilayer circuit board, insulating sheet, and semiconductor package using multilayer circuit board
TWI708352B (en) Manufacturing method of wiring circuit board and manufacturing method of semiconductor device
US20100044845A1 (en) Circuit substrate, an electronic device arrangement and a manufacturing process for the circuit substrate
KR20110083506A (en) Wiring substrate, manufacturing method thereof, and semiconductor package
US9338886B2 (en) Substrate for mounting semiconductor, semiconductor device and method for manufacturing semiconductor device
JPWO2010024233A1 (en) Wiring board capable of incorporating functional elements and method for manufacturing the same
JPWO2005076682A1 (en) Multilayer printed wiring board
JPWO2008120755A1 (en) Functional element built-in circuit board, manufacturing method thereof, and electronic device
JP2009099963A (en) Method of forming wiring board having solder bump
JP4885366B2 (en) Wiring board manufacturing method
JP4599121B2 (en) Electrical relay plate
JP5053593B2 (en) Filler for through hole and multilayer wiring board
JP2002237683A (en) Method for manufacturing circuit board
JP2002204071A (en) Method of manufacturing wiring board
JP2002348441A (en) Embedding resin and wiring board using the same
JP4840245B2 (en) Multi-chip module
JP2016058483A (en) Interposer, semiconductor device, and method of manufacturing semiconductor device
JP2011014572A (en) Method of manufacturing circuit board, and solder bump
JP4695289B2 (en) Wiring board manufacturing method
JP2015018988A (en) Capacitor built-in substrate, method for manufacturing the same, and semiconductor device using capacitor built-in substrate
CN114451072A (en) Printed circuit board
JP5479959B2 (en) Manufacturing method of wiring board having solder bump, mask for mounting solder ball

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20050209

RD02 Notification of acceptance of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7422

Effective date: 20050209

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20060905

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20061106

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20070327

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20070416

A911 Transfer of reconsideration by examiner before appeal (zenchi)

Free format text: JAPANESE INTERMEDIATE CODE: A911

Effective date: 20070604

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20070626

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20070719

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20070814

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20070907

R150 Certificate of patent or registration of utility model

Free format text: JAPANESE INTERMEDIATE CODE: R150

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20100914

Year of fee payment: 3

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110914

Year of fee payment: 4

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110914

Year of fee payment: 4

S111 Request for change of ownership or part of ownership

Free format text: JAPANESE INTERMEDIATE CODE: R313111

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110914

Year of fee payment: 4

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

LAPS Cancellation because of no payment of annual fees