JP3988017B2 - 直交周波数分割多重（ｏｆｄｍ）受信システム - Google Patents

直交周波数分割多重（ｏｆｄｍ）受信システム Download PDF

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Description

【０００１】
【発明の属する技術分野】
本発明は直交周波数分割多重化(orthogonal frequency division multiplexing;以下、OFDMと称する)受信システムに係り、特にFFT処理されたデータを所定の再配列規則に基づき再配列した後復調を行うOFDM受信システムに関する。
【０００２】
【従来の技術】
OFDM方式では直列状に入力されるシンボル列が複数個の単位ブロックに分割された後、分割された各ブロックのシンボル列がN個の並列シンボルに変換される。このN個の並列シンボルは逆高速フーリエ変換(inverse fast fourier transform)によって各々相異なる周波数を有する副搬送波を利用して多重化した後加わって所定の変調過程を経てチャンネルを介して伝送される。即ち、N個の並列シンボルを一つの単位ブロックと定義し、単位ブロックの各副搬送波は相互直交性を持たせて副チャンネル間の影響をお互い無くす。従って、単一搬送波伝送方式と同じシンボル伝送率を維持しながらもシンボル周期を副チャンネル数(N)ほど増加させることができるため、多重経路フェージング(fading)によるシンボル間干渉を減らすことができる。特に、伝送されるシンボル間に保護区間を挿入する場合はシンボル間干渉をさらに減少させられるため、チャンネル等化器の構造が非常に簡単になる長所もある。
【０００３】
前述したようなOFDM方式において、DVB(Digital Video Broadcasting)規格によれば、伝送信号はフレームで形成され、各フレームはTFの周期を有し６８個のOFDMシンボルでなされる。また、前記四つのフレームが集まり一つのスーパーフレーム(Super frame）が形成される。各シンボルは８Kモードの場合、K=６８１７搬送波(K:伝送搬送波の数)または２Kモードの場合にK=１７０５搬送波とから構成されており、シンボル周期Tsを持つ。
【０００４】
一方、OFDM伝送フレームには伝送されるデータと共に散乱パイロットセル(Scattered pilot cells ; 以下SPCと称する）、連続パイロット搬送波(Continual pilot carriers;以下CPCと称する）、伝送パラメータ信号パイロット(Transmission Parameter Signalling pilots ; 以下、TPSと称する）などが含まれる。前述したようなパイロット信号はフレーム同期(frame synchronization)、周波数同期(frequency synchronization)、時間同期(time synchronization)、チャンネル推定(channel estimation)、伝送モード識別(transmission mode identification)、及び位相雑音(phase noise)追跡時にも使われる。復調時、基準信号として用いられる前記パイロット信号は"ブーズト(boosted)"電力レベル、即ちデータレベルの約１.４倍ほどの電力レベルを有して伝送され、これらはそれぞれ特定の固定された搬送波位置に存在する。従って、受信側では前記パイロット信号の搬送波位置と送信時の電力レベルに対する情報を利用して伝送時発生したチャンネル歪曲及び各種の同期化を行える。
【０００５】
通常OFDM復調過程は、大きくFFT過程、同期化過程、等化過程及びFEC(Forward Error Correction)過程とを含んでなされる。この中、同期化過程は各種周波数同期化、時間同期化、フレーム同期化、位相雑音推定が時間的推移に従って順番に進行する。しかし、従来は各同期化過程及び等化過程において必要とするパイロット信号を該当過程が行われる毎に抽出して使用することによって相当なメモリが求められるだけでなく、同じ機能を行う構成要素、例えば複素数乗算処理あるいはパイロット抽出のための演算器が重複具現されることによって資源の無駄遣いの問題点があった。
【０００６】
【発明が解決しようとする課題】
従って、本発明の目的は前述した従来の問題点を解決するために、FFT処理されたOFDM信号を所定の再配列規則によって貯蔵し、順次に進行する同期化処理で特定信号を抽出して共同資源を時分割的に共有することにより、資源活用及びチップ面積面で最適化した構造を有するOFDM受信システムを提供するところにある。
【０００７】
本発明の他の目的はDSPとFPGAを適用して具現することによって製作費用と設計時間を短縮して確実な検証結果を得られるOFDM受信システムを提供するところにある。
【０００８】
前述した目的を達成するために本発明に係る直交周波数分割多重(OFDM)受信システムは、OFDM信号を受信し、受信したOFDM信号をデジタル信号に変換し、デジタル化されたOFDM信号の位相エラー及び周波数エラーを補償する受信部と、前記受信部の出力をFFT変換した後、再配列ルールに従って、パイロット信号とデータとを区別して貯蔵するパイロット信号デコーディング部と、前記パイロット信号デコーディング部の出力を提供され簡略時間同期化、簡略周波数同期化、フレーム同期化、細密周波数同気化、及び細密時間同期化を順次に進行し、位相雑音を推定し訂正するための同期化部と、前記同期化部の基準パイロット信号を利用して前記パイロット信号デコーディング部の出力に対するチャンネル等化アルゴリズムを行って、等化されたシンボルを元のシンボルに復元した後、元来シンボル順の通り再配列する等化及びデインターリーブ処理部と、前記パイロット信号デコーディング部のデータ再配列タイミングを制御し、前記同期化部の各種同期化処理結果に基づき、前記受信部をフィードバック制御する制御部と、前記同期化部における各種同期化処理を支援するための第１複素数乗算部と、前記第１複素数乗算部の出力に対する位相オフセットを前記同期化部に提供する位相メモリと、前記チャンネル等化アルゴリズムを支援するためのフィルター係数を貯蔵する係数メモリと、前記同期化部から提供された受信データサンプルを貯蔵するシンボルメモリと、前記係数メモリの出力と前記シンボルメモリの出力を複素数掛け算して得た OFDM 復調されたサンプルを前記等化及びデインターリーブ処理部に提供する第２複素数乗算部とを含み、前記同期化部が、簡略時間同期化のための推定値を計算する簡略時間同期化ブロックと、簡略周波数同期化のための推定値を計算する簡略周波数同期化ブロックと、細密周波数同期化のための推定値を計算する細密周波数同期化ブロックと、細密時間同期化のための推定値を計算する細密時間同期化ブロックと、位相ノイズ推定及び補正のための推定値を計算する位相ノイズ推定ブロックと、前記簡略時間同期化ブロックの入出力データを臨時貯蔵する第１メモリと、前記簡略周波数同期化ブロック及び前記細密周波数同期化ブロックの入出力データを臨時に貯蔵する第２メモリと、前記簡略周波数同期化ブロック、前記細密周波数同期化ブロック、前記細密時間同期化ブロック、前記位相ノイズ推定ブロックの入出力データ及び前記制御部の入出力データを貯蔵する第３メモリと、前記簡略時間同期化ブロック及び前記細密時間同期化ブロックから提供された信号に基づき時間領域シンボルの開始時点を知らせる制御信号を外部のパイロット信号デコーディング部に伝達するタイミング調整ブロックと、前記簡略周波数同期化ブロックと前記細密周波数同期化ブロックが時分割的に共同使用する前記第２メモリとのインターフェースの役割を担う第１スイッチングブロックと、前記簡略周波数同期化ブロック、前記細密周波数同期化ブロック、前記細密時間同期化ブロック及び前記位相ノイズブロックが時分割的に共同使用する前記第３メモリのためのインターフェースの役割を担う第２スイッチングブロックと、前記簡略時間同期化ブロック、前記簡略周波数同期化ブロック、前記細密周波数同期化ブロック、及び前記細密時間同期化ブロックが外部の前記第１複素数乗算部を時分割的に共有するためのインターフェースの役割を担う第３スイッチングブロックとを含むことを特徴とする。
【０００９】
【発明の実施の形態】
以下、添付した図面に基づき本発明の望ましい一実施例を詳細に説明する。図１は本発明に係るOFDM受信システムの概略的な構成を示すブロック図であって、各種同期化(SYNC)、等化(EQUALIZATION)、デマッピング(DEMAPPING)及びデインターリーブ(DEINTERLEAVING)などを順次に行うようにプログラム化したDSP(digital signal processing)チップとFPGA(field programable gate array)チップを使用し、その外部に共同で使用できるハードウェアを配置する。外部ハードウェアとしてはメモリ(SRAM、ROM table)、複素数乗算器、FFT処理部、FECデコーダなどを含む。
【００１０】
図１に示したOFDM受信システムは、A/D変換部５００、ローテータ５１０、FFT処理部７１０、再配列メモリ７２０、同期化部５４０、第１複素数乗算部５５０、位相メモリ５６０、制御部５７０、等化及びデインターリーブ処理部６００、フィルター係数メモリ６１０、シンボルメモリ６２０、及び第２複素数乗算部６３０とから構成される。ここで、FFT処理部７１０と再配列メモリ７２０はパイロット信号デコーディング部７００を構成する。前記同期化部５４０は第１FPGAチップ(FPGA#１)で具現され、前記等化及びデインターリーブ処理部６００は第２FPGAチップ(FPGA#２)で具現され、制御部５７０はDSPチップで具現される。
【００１１】
図１において、受信されたOFDM信号はA/D変換部５００とローテータ５１０を通りすぎてFFT処理部７１０を通して変換された後再配列メモリ７２０に貯蔵される。再配列メモリ７２０は時間同期化(TIME SYNC.)、周波数同期化(FREQ SYNC.)、フレーム同期化(FRAME SYNC.)などが順次に進まれる時毎に各同期化が進まれる時期に合せて適した形態に貯蔵されたデータを再配列する。
【００１２】
同期化部５４０は簡略時間同期化(COARSE TIME SYNC.)、簡略周波数同期化(COARSE FREQ SYNC.)、フレーム同期化(FRAME SYNC.)、細密周波数同期化(FINE FREQ SYNC.)、細密時間同期化(FINE TIME SYNC.)を順次に進行する。また位相同期のために位相エラー値を推定する機能が追加される。この際、同期化部５４０は前記ローテータ５１０の出力及び再配列メモリ７２０の出力を入力され前記第１複素数乗算部５５０及び前記位相メモリ５６０を時分割共有して該当同期化及び位相エラー推定を行う。これらはすべて制御部５７０で制御される。
【００１３】
等化及びデインターリーブ処理部６００は等化、デマッピング、デインターリーブ処理を順番に進む。このため、前記同期化部５４０を経て得られた基準パイロット信号とシンボルデータとを提供され、外部のシンボルメモリ６２０とフィルター係数メモリ６１０及び第２複素数乗算部６３０を利用してチャンネル歪曲された信号を補償する等化が行われる。この後、等化されたシンボルをQAMデマッピングして元来のシンボルを決定してから、シンボルデインターリーブを行って、元のビットストリームを求めて外部のFECデコーダに提供する。
【００１４】
次いで、本発明の同期化過程と等化過程をその進行順序に従って図２乃至図１３を参照して詳細に説明する。
【００１５】
図２はFPGAで具現された前記同期化部５４０の全体構成図であって、同期化部５４０の多数の機能ブロックと各機能ブロック間の入出力配線関係及び外部のブロックとのデータ流れを簡略に紹介する。
【００１６】
FPGAは各同期化アルゴリズムの任意の論理関数を具現できる基本セル(basic cell)の配列とこれらセル間の経路選択領域(routing area)で構成され、論理回路ブロックとインターフェースブロックとに分けて説明する。
【００１７】
▲１▼ 論理回路ブロック
簡略時間同期化ブロック(CTIMEブロック）６０は簡略時間同期化のための推定値εCTIMEを計算する。簡略周波数同期化ブロック(CFREQブロック）６１は簡略周波数同期化のための推定値εCFREQを計算する。細密周波数同期化ブロック(FFREQブロック)６２は、細密周波数同期化のための推定値εFFREQを計算する。細密時間同期化ブロック(FTIMEブロック）６３は、細密時間同期化のための推定値εFTIMEを計算する。位相ノイズ推定ブロック(PNOISEブロック）６４は位相ノイズ推定及び補正のための推定値εPNOISEを計算する。
【００１８】
▲２▼ インターフェースブロック
第１メモリ(FIFO#１)６９Aは、CTIMEブロック６０の入出力データを臨時貯蔵する先入先出バッファである。第２メモリ(FIFO#２)６９Bは、CFREQブロック６１及びFFREQブロック６２の入出力データを臨時貯蔵する先入先出バッファである。第３メモリ(DPRAM)６９Cは、CFREQブロック６１、FFREQブロック６２、FTIMEブロック６３及びPNOISEブロック６４の入出力データ及び外部の制御部５７０の入出力データを貯蔵するデュアルポートRAMである。タイミング調整ブロック(TADJブロック）６５は、CTIMEブロック６０及びFTIMEブロック６３から提供された信号に応じて時間領域シンボルの開始時点を知らせる制御信号を外部のパイロット信号デコーディング部７００に伝達する。第１スイッチングブロック(SWCFFFブロック）６６は、簡略周波数同期と細密周波数同期のためのものであり、CFREQブロック６１及びFFREQブロック６２が時分割的に共同使用する第２メモリ(FIFO#２)６９Bとのインターフェースの役割を担う。第２スイッチングブロック(SWDPRAMブロック）６７は、CFREQブロック６１、FFREQブロック６２、FTIMEブロック６３及びPNOISEブロック６４が時分割的に共同使用する第３メモリ(DPRAM)６９Cのためのインターフェースの役割を担う。第３スイッチングブロック(SWMULTブロック）６８は、CTIMEブロック６０、CFREQブロック６１、FFREQブロック６２、及びFTIMEブロック６３が外部の第１複素数乗算部５５０を時分割的に共有するためのインターフェースの役割を担う。
【００１９】
説明していない外部の位相メモリ５６０は図１に示されている位相メモリと同じであり、パイロット信号デコーディング部７００は図１のFFT処理部７１０と再配列メモリ７２０の機能を行うことであって、その構成及び作用を後述する。
【００２０】
次いで、各種同期化に対する基本的なアルゴリズム及びその作用を発生する順序通り説明する。
【００２１】
(1) 簡略時間同期化アルゴリズム(COARSE TIME SYNC ALGORITHM、CTIME)
簡略時間同期化(CTIME)は全ての同期化過程のうち最初に行われることであって、OFDMシンボルが始まる基準開始位置、即ちシンボルが始まる最初のサンプルを得ることである。受信側でチャンネルを通じて伝送されたOFDM変調信号が受信され下向周波数に変換された後、低域通過アナログ信号がデジタル信号に変換され、複素サンプル直列ストリームが得られる。ここで、デジタル信号複素サンプル直列ストリームにおいて保護区間は削除され、有効区間だけ並列処理されFFT処理部７１０に入力されなければならない。従って、FFT処理の前段階で有効区間が始まる位置(即ち、最初サンプル)を得るために保護区間の特性を利用する。
【００２２】
FFTを行う前段階の時間領域(time domain)上でサンプル間の相関性を利用して簡略時間同期化を行う。例えば、シンボル内の有効区間と保護区間との相関性を考慮する。
【００２３】
簡略時間同期化のために評価される推定値εCTIME(=εi）は下記数式１の通りである。
【００２４】
【数１】
Figure 0003988017
数式１において、変数Nuは有効区間内の有効なサンプルの総個数であり、Ngは保護区間内のサンプルの総個数である。Xiは時間領域上の受信された複素サンプルであり、Xi dはNuサンプル数ほど遅延された受信複素サンプルであって、Xi d=Xi-Nuを意味する。kは(Ng/q)個のサンプル個数(ウインドサイズ)をカウンティングするためのインデックス、iは設定されたウインドの最初サンプル位置を示すインデックス、εiはi番目ウインドで計算された簡略時間推定値である。argは時間領域の複素サンプルに対する位相関数(argument)である。そして、変数qはOFDMモードにより'１'、'２'、'４'の３種の定数値を持つ。下記のようにq値を固定させる理由は、ウインド内の合算演算のために割当てられたメモリ使用の制約によることであり、q値は変更可能である。
【００２５】
図３は、図２の同期化部５４０の簡略時間同期化を行う構成ブロック間の入出力データ流れを示す図面であって、一部構成ブロックの参照符号は図２と同一である。CTIME同期化は前記数式１により具現される。
【００２６】
位相関数arg計算は第１複素数乗算部５５０でローテータ５１０から出力された信号(複素数、Xi)をSWMULTブロック６８を通じて提供され、パイロット信号デコーディング部７００内の再配列メモリ７２０から決まった'１+0j'が提供され、複素数乗算された結果を位相メモリ５６０に出力する。位相メモリ５６０は入力に対する位相関数arg(Xi)をCTIMEブロック６０に出力する。
【００２７】
Xi dサンプルは、パイロット信号デコーディング部７００の再配列メモリ７２０を通じ先入先出方式で、有効区間NuサンプルによりXiサンプルを遅延させることによって得ることができる。即ち、CTIME同期化過程ではパイロット信号デコーディング部７００のデータ再配列過程は不要であり、パイロット信号デコーディング部７００内の再配列メモリ７２０は単純なFIFOとして使われる。
【００２８】
CTIMEブロック６０は、前記パイロット信号デコーディング部７００を通じ現在の隣接サンプル間の差値Ak及びサンプル数(Nu)に応じて遅延された隣接サンプル間の差値Bkを求める。かつ、前記第１メモリ(FIFO#１)６９Aを通じ設定されたウインドサイズ範囲内で現在の隣接サンプル間の差値Akと、サンプル数(Nu)に応じて遅延された隣接サンプル間の差値Bkを引き算演算し、その結果を累積してi番目ウインド合算値、即ち推定値εCTIME(=εi)を求める。
【００２９】
第１メモリ(FIFO#１)６９Aを利用してウインド合算が行われるが、２EAB's FIFOで具現する場合、ウインド合算に利用されたNg/q値は下記の通り決まる。
【００３０】
a. q='１'の場合: 保護区間サイズに関係なく全ての２Kモード、及び１/３２あるいは１/１６保護区間サイズを有する８Kモード
b. q='２'の場合:１/８保護区間サイズを有する８Kモード
c. q='４'の場合:１/４保護区間サイズを有する８Kモード
簡略時間同期化が進む時期はタイミング調整ブロック(TADJ)６５により制御される。
【００３１】
一方、シンボル開始位置獲得は簡単な臨界値検出で具現される。即ち、(Xi+k、Xi+k-1）が保護区間GI内に存在する場合と、(Xi+k、Xi+k-1）が保護区間GI内に存在しない場合によって推定値の存在範囲が違う。ウインドがOFDMシンボルの有効区間内に存在した時、推定値εiは所定の値を維持し、ウインド摺動(sliding)により保護区間に接近するほど推定値は次第に小さくなり始めて、ウインドと保護区間が同一に設定された時、推定値は'０'に収斂する。従って、臨界値を設定し推定値を比較してシンボルの開始位置を決定でき、これは制御部５７０で行う。
【００３２】
▲２▼ 簡略周波数同期化アルゴリズム(COARSE FREQUENCY SYNC. ALGORITHM: CFREQ)
通常、副搬送波間間隔±１/２範囲内に入れば、細密周波数同期追跡が可能だと知られているが、実際は搬送波間干渉によってこれを保障できないため、これより小さな範囲まで簡略周波数同期化過程で周波数同期を追跡しなければならない。
【００３３】
簡略周波数同期化CFREQは直接オフセットを求めず、但し時間領域のサンプルデータに影響を及ぼす周波数オフセットに該当する整形波を発生させ、その整形波によりローテーションされた信号をFFT処理して周波数領域に変換させる。これは、FFT処理されたサンプルデータから簡略周波数オフセットを除去するための基準搬送波位置を選択するためである。
【００３４】
OFDMフレーム周波数領域において前記基準搬送波は連続パイロット搬送波(Continual pilot carriers、以下、CPCと称する)を利用する。CPCはOFDMシンボル内に固定された位置に存在するBPSK変調された基準信号であって、実際の情報を載せたデータ信号より高い電力を持つ。
【００３５】
従って、下記数式２のように隣接したシンボルの同一位置に存在するCPC基準搬送波を微分デコーディングして周波数オフセットによる二つのシンボル間の相関性を定量的に表現できる。簡略周波数同期化のために評価される推定値εCFREQ(=ε）は下記数式２の通りである。
【００３６】
【数２】
Figure 0003988017
数式２において、変数Cu,vはv番目の搬送波のうち、u番目シンボルに該当するサンプルの複素数値である。Lは単一シンボル内の基準搬送波の総個数、P(j）はフレーム内のj番目基準搬送波の位置である。Re( )、Im( )は各々複素数の実数部と虚数部を意味する。*は共役複素数である。即ち、推定値は連続した二つのシンボルのうち、同一位置のCPC搬送波間の微分デコーディング値の絶対値を合算して求める。
【００３７】
ローテータ５１０で発生される整形波が[-S、S、Sは整数]の場合、数式２により得た２S+１個の候補オフセット値は[ε-S、εS]であり、各候補オフセットは一定したクロックに応じて単位クロック毎に一つずつ順次に計算される。
【００３８】
最後に、前記候補オフセットの中から最初のピーク値と２番目のピーク値を検出して二つのピーク値の位置に応じて最適の簡略周波数同期を得る。
【００３９】
図４は図２の同期化部５４０を通じて簡略周波数同期化を行うブロック間のデータ流れを示す図面であって、一部構成ブロックの参照符号は図２と同一である。CFREQブロックは前記数式２により具現される。
【００４０】
受信信号はローテータ５１０を経て与えられた整形波(既設定された周波数オフセット)に適用された後、FFT処理部７１０を通じてFFT処理され再配列メモリ７２０に貯蔵される。CFREQブロック６１は、再配列メモリ７２０から現在のCPCサンプルを受信し、SWCFFFブロック６６を通して第２メモリ(FIFO#2)６９Bに貯蔵した後、前記第２メモリ(FIFO#2)６９Bから１シンボル遅延された過去のCPCサンプルを提供される。また、CFREQブロック６１は、過去のCPCサンプルを共役複素数に変換させた後SWMULTブロック６８を通して第１複素数乗算部５５０に提供する。前記第１複素数乗算部５５０は、前記再配列メモリ７２０の現在のCPCサンプル複素数と過去のCPCサンプルの共役複素数を乗算処理して、再びCFREQブロック６１に伝送する。CFREQブロック６１は１シンボル周期中前記第１複素数乗算部５５０の出力を受信し、実数部と虚数部を各々累積して数式２のように推定値εCFREQを求める。前記推定値はSWDPRAMブロック６７を通して第３メモリ(DPRAM)６９Cに貯蔵される。
【００４１】
制御部５７０は前記第３メモリ(DPRAM)６９Cから推定値を受信し、与えられた範囲内で調べられた候補オフセット値のピーク値を検出して最適の周波数オフセットを決めると同時に、ローテータ５１０をフィードバック制御する。
【００４２】
具体的には、本実施例の簡略周波数同期化は二段階でなされ、最初の段階は搬送波間隔の±１/２範囲内で周波数オフセットを追跡する第１ピーク検出を行い、２番目の段階はさらに細密に搬送波間隔を狭めて追跡する第２ピーク検出を行う。第１ピーク値と第２ピーク値が存在する位置に応じて最適の周波数オフセットを計算する。即ち、周波数同期は、搬送波間帯域の１/k(k>２の整数)以下に追跡することにより精密でかつ効率よく達成される。
【００４３】
▲３▼ フレーム同期化アルゴリズム(FRAME SYNC. ALGORITHM)
フレーム同期化はフレーム内に挿入された伝送パラメータシグナル(Transmission Parameters Signaling: 以下、TPSと称する)パイロットを利用して行う。OFDMフレームがN個のシンボル(S0〜SN-1)で構成されており、各シンボルはシンボルデータと多様なパイロット信号とから構成される。多様なパイロットのうちTPSパイロットは、１シンボル内で固定された搬送波位置にT個ずつ存在し、一つのOFDMフレームはN個のシンボルで構成されるので、並列に配列されたNビットのTPSパイロットが一つのTPSブロックを構成するようになる。そして、各シンボルのTPSビットは、差分二進位相変調(D-BPSK)により符号化する。各シンボルのTPSパイロットは特定の情報を持つので識別可能である。TPSパイロットは多様な特定パラメータを伝送するためのことであって、このような情報はフレーム同期ワード、データ変調モード、階層、内部コードレート、フレーム数等に関する。特に、フレーム同期ワードは連続するフレーム間に完全反転されたビットで構成されるので、フレーム同期ワードを用いたフレーム同期化を行うことが可能である。
【００４４】
フレーム同期化は三つの段階よりなされるが、第１段階はT+１個のTPSパイロットブロックを読出し、０番目パイロットブロックとT番目パイロットブロックとの位相差を求めてD-BPSK復調を行う。第２段階は１シンボル期間中に第１段階で復調されたT個のTPSビットを比較して全て同一かを調べる。第３段階は前記第２段階をN+１シンボル(フレーム+１シンボル)期間中行いながらフレーム同期ワードを検索する。即ち、前記第２段階で復調されたTPSビットが全て同一でない場合は、第１段階から再開して新たなTPSパイロットブロックからフレーム同期ワードを追跡する。
【００４５】
図５は、図２の同期化部５４０を通じフレーム同期化を行うブロック間のデータ流れを示す図面であって、一部構成ブロックの参照符号は図２と同一である。
【００４６】
簡略時間同期化及び簡略周波数同期化が行われた後、フレーム同期化が行われる。フレーム同期化は前述したTPSパイロットの特性により制御部５７０で処理される。
【００４７】
受信信号はFFT処理部７１０を通じてFFT変換された後再配列メモリ７２０に貯蔵される。フレーム同期化のために再配列メモリ７２０からTPSパイロットの位置に基づく所定の出力規則によって該当サンプルを読出し、読み出されたサンプルを同期化部５４０のSWDPRAMブロック６７を経て第３メモリ(DPRAM)６９Cに貯蔵する。制御部５７０は、所定の時間遅延されたサンプルと第３メモリ(DPRAM)６９Cからの出力を受信し、フレーム同期ワードの特性を用いたフレーム同期獲得アルゴリズムを行う。
【００４８】
時間領域信号に存在するタイミングエラーは、FFT処理されれば周波数移動として現れるので、D-BPSK変調されたTPSパイロット信号を復調させればタイミングエラーを除去することができ、フレーム毎に反転されるTPSフレーム同期ワードを利用すれば効率的なフレーム同期獲得が可能になる。
【００４９】
▲４▼細密密周波数同期化アルゴリズム(FINE FREQUENCY SYNC. ALGORITHM: FFREQ)
細密周波数同期化の原理は二つの連続するOFDMシンボル間の全域的な位相移動程度を推定することである。細密周波数同期化は、シンボルの同じ固定された位置に存在するCPCを利用して、簡略周波数同期化と類似した方式で行われる。但し、簡略周波数同期化はCPCの微分デコーディング値に対する大小(magnitude)を使用したが、細密周波数同期化はCPCの微分デコーディング値に対する位相(phase)を使用する。
【００５０】
細密周波数同期化のために評価される推定値εFFREQ(=ε）は下記数式３の通りである。
【００５１】
【数３】
Figure 0003988017
数式３において変数Cn、p(j)はn番目搬送波のうちp(j)番目シンボルの該当サンプルの複素数値である。P(j）はフレーム内のj番目基準搬送波(CPC）の位置である。Lは単一シンボル内の基準搬送波(CPC)の総個数、Arg(X）は微分デコーディングされた値(X）の位相因子であり、*は共役複素数である。即ち、推定値は連続する二つのシンボルのうち、同一位置のCPC搬送波間の微分デコーディング値の位相値を合算して求める。
【００５２】
細密周波数同期化は簡略周波数同期化方式とほとんど同じ方式で進行されるので、重複説明は省略する。ただし細密な推定のため、ルックアップテーブルに貯蔵された位相因子を積分して推定値を求め、推定値のビット幅を増やす。そして、推定値をループフィルタリングさせ、前記ローテータ５１０を調整するのに使用する。
【００５３】
図６は、図２の同期化部５４０を通じ細密周波数同期化を行うブロック間のデータ流れを示す図面であって、一部構成ブロックの参照符号は図２と同一である。
【００５４】
受信信号はA/D変換器５００及びローテータ５１０を経て初期回転因子により変換された後、FFT処理部７１０を通じFFT処理され再配列メモリ７２０に貯蔵される。FFREQブロック６２は、再配列メモリ７２０から現在のCPCサンプルを受信し、SWCFFFブロック６６を通して第２メモリ(FIFO#２)６９Bに貯蔵した後、前記第２メモリ(FIFO#２)６９Bから１シンボル遅延された過去のCPCサンプルを受信する。また、FFREQブロック６２は、過去のCPCサンプルを共役複素数に変換させた後、SWMULTブロック６８を通して第１複素数乗算部５５０に提供する。前記第１複素数乗算部５５０は、前記再配列メモリ７２０の現在のCPCサンプル複素数と過去のCPCサンプルの共役複素数を乗算処理し、その結果(微分デコーディングされた値)を位相メモリ５６０に提供する。位相メモリ５６０は入力に該当する位相値を出力してFFREQブロック６２に提供する。FFREQブロック６２は、前記位相メモリ５６０の出力を受信し、積分して数式３を用いて推定値εFFREQを求める。前記推定値はSWDPRAMブロック６７を通して第３メモリ(DPRAM)６９Cに貯蔵される。制御部５７０は前記第３メモリ(DPRAM)６９Cから推定値を受信し、ループフィルタリング処理して平均値を求め、前記ローテータ５１０の回転因子を再調整することによりフィードバック制御を行う。
【００５５】
▲５▼ 細密時間同期化アルゴリズム(FINE TIME SYNC. ALGORITHM: FTIME)
細密時間同期化は、チャンネル及びその他受信機の前段の歪曲により変移された位相を推定し、これを復旧するためにパイロット信号のうち一つの散乱パイロットセル(scattered pilot cell : 以下、SPCと称する)を基準搬送波として使用する。
【００５６】
細密時間同期化推定は、下記数式４のように連続する二つのSPC間の位相回転量を推定することであって、一つのSPCとそのSPCに対する参照値と次のSPCとそのSPCに対する参照値間の相関性を考慮して位相遷移を求める。
【００５７】
【数４】
Figure 0003988017
PC信号は伝送側からBPSKに変調して送り、受信機ではこのSPCの元来値(-1+j0、1+j0)を参照値(R、前記数式４において)として使用する。この元来のSPC信号はチャンネル状況と受信機の前段の回路により歪曲を持ち、前記数式４においてこの歪んだ信号をC(=X+jY)と表記した。
【００５８】
前記数式４において、Cn、p(j)はn番目OFDMシンボルのp(j)番目基準搬送波SPCに対する複素数値である。Rn、p(j)はn番目OFDMシンボルのp(j)番目基準搬送波(SPC)に対する参照値であって、１あるいは-１を持つ。Lは単一シンボル内の基準搬送波(SPC）の総個数、P(j）は単一シンボル内のj番目基準搬送波(SPC）の位置である。そして、φj=Arg(Cn、p(j)R* n、p(j))であり、*は共役複素数である。従って、前記数式4により１シンボル内の連続的な二つのSPC信号間の位相差をその基準信号の全体個数(１シンボル基準)に合せて積分することにより細密時間同期化の推定値が求められる。
【００５９】
OFDMフレーム構造においてSPC位置を図７を参照して説明すれば次の通りだ。
【００６０】
OFDMフレームは６８個のOFDMシンボルS0〜S67でなされ、それぞれのシンボルは８Kモードの場合はK=６８１７(K:副搬送波数)または２Kモードの場合はK=１７０５でなされる。０(kmin)〜１７０４(kmax)は２Kモードのサンプル数(=副搬送波数)を示し、S0、S1、S2、S3、…S67は各々シンボルを表す。そして、"data"は実際情報を載せた有効データを表し、"SPC"はブーズト(boosted)された散乱パイロットセルである。１シンボル内のSPCは１２サンプル毎に反復され、１シンボル内のSPCと隣接した他のシンボル内のSPCは３サンプルずつ差が出るように分布されている。また、シンボル順序に基づき"モジューラ４"操作が遂行され、演算してその値が"０"になるシンボル、即ち４番目シンボル(S64、S0、S4、…）の最後サンプルkmax毎に散乱パイロットセル(SPC）が分布されている。
【００６１】
図８は図２の同期化部５４０を通じて細密時間同期化を行うブロック間のデータ流れを示す図面である。
【００６２】
受信信号はA/D変換器５００を経てFFT処理部７１０を通じFFT処理され再配列メモリ７２０に貯蔵される。FTIMEブロック６３は再配列メモリ７２０からj番目SPCサンプルを受信し、SWMULTブロック６８を通して第１複素数乗算部５５０に提供する。また、FTIMEブロック６３は、j+１番目SPCサンプルを共役複素数に変換させた後、SWMULTブロック６８を通して第１複素数乗算部５５０に提供する。第１複素数乗算部５５０は、前記再配列メモリ７２０のj番目SPCサンプル複素数とj+１番目SPCサンプルの共役複素数を乗算処理し、その結果を位相メモリ５６０に提供する。位相メモリ５６０は入力に該当する位相値を出力してFTIMEブロック６３に提供する。FTIMEブロック６３は、前記位相メモリ５６０の出力を受信し、積分して数式４のように推定値εFTIMEを求める。前記推定値はSWDPRAMブロック６７を通して第３メモリ(DPRAM)６９Cに貯蔵される。制御部５７０は前記第３メモリ(DPRAM)６９Cから提供された推定値を適当に変換してTADJブロック６５に提供すると同時に、前記
A/D変換部５００の利得をフィードバック調節する。
【００６３】
FTIMEブロック６３の推定値が直接TADJブロック６５に提供されず、制御部５７０を通して変換された後提供されるようにしたのは、ハードウェアの追加負担を軽減するためである。即ち、位相メモリ５６０に貯蔵された推定値は前記全ての推定値(CTIME、FTIME、PNOISE、FFREQ)を求めるのに使用するようにし、特にFTIME推定値に対しては整数倍サンプルに表さなければならないため、制御部５７０を通してサンプルインデックスと一致するように調整される。
【００６４】
パイロット信号デコーディング部７００で受信信号サンプルCn、p(j)をFFT変換するようになれば、受信信号サンプルのうちSPC信号は"０"と"１"に参照され、これがBPSKにコーディングされることで、"０"は-1+j0、"１"は1+j0になる。従って、FFT変換された信号のうち"０"によりRn、p(j)=-１に、"１"によりRn、p(j)=１に参照値がデコーディングされる。そして、位相を計算するためのメモリ５６０の出力R* n、p(j)・Rn、p(j+1) は‘１’あるいは'-１'なので、位相メモリ５６０の出力がこの結果値に基づき反転されたり、それともそのまま出力される。
【００６５】
制御部５７０で変換された推定値は第３メモリ(DPRAM)６９Cに貯蔵された後SWDPRAM６７を通してTADJブロック６５に提供される。すると、TADJブロック６５はパイロット信号デコーディング部７００で細密時間同期化が進行される時期を指示する。
【００６６】
この際、前記数式４の連続する二つの基準SPCサンプル間の位相回転絶対値はπ以下になるように調節されてこそ有効な推定がなされる。実際、このような制約条件下で本実施例はオフセットNu/２４に対して対処でる。結局細密時間同期は、２Kモードの場合正確な開始シンボル位置から８５サンプル距離内で達成され、８Kモードの場合３４０サンプル内で達成される。
【００６７】
▲６▼ 位相雑音推定及び訂正アルゴリズム(PHASE NOISE ESTIMATION ＆ CORRECTION ALGORITHM: PNOISE)
グローバル(global)位相雑音推定は、基準副搬送波(SPCサンプル)位置で受信されたサンプルの絶対値位相を比較して行う。前記基準副搬送波の参照値は受信側が既に知っており、全体基準搬送波の位置にかけて平均値を求めて比較する。
【００６８】
位相雑音推定式は下記数式５の通りであり、使われた変数は前記数式４の場合と同一である。
【００６９】
【数５】
Figure 0003988017
位相雑音は細密周波数推定ブロック(FFREQ)６２の出力値を利用して再合成される。
【００７０】
前記数式５の推定式は変数φ0が初期位相(伝送されたものである。細密周波数推定ブロック(FFREQ)６２から提供されない)、変数Φjを細密周波数推定ブロック６２から伝送された位相と定義すれば、下記数式６の通りである。Lはシンボル内の基準搬送波(SPCサンプル)の総個数である。
【００７１】
【数６】
Figure 0003988017
前記数式６により推定された位相雑音は前記細密時間同期化ブロック(FTIME)６３に提供され位相雑音を訂正するのに使われる。
【００７２】
図９を参照すれば、再配列メモリ７２０に貯蔵されたFFT処理された信号のうち基準搬送波(SPCサンプル)が前記FFREQブロック６２に提供され、FFREQブロック６２は前記数式５のように基準搬送波とその基準搬送波の参照値の共役複素数を掛け算して各基準搬送波に対する位相雑音を出力する。PNOISEブロック６４は、前記FFREQブロック６２の出力を受信し、前記数式６のように１シンボル全体にかけて存在する位相雑音を推定する。そして、PNOISEブロック６４の推定された位相雑音は、FTIMEブロック６３で実際データの位相雑音を訂正するために変換され、SWMULTブロック６８を通して第１複素数乗算部５５０に提供される。そして、第１複素数乗算部５５０は、再配列メモリ７２０に貯蔵されたデータサンプルを提供され、推定された位相雑音と複素数乗算演算して位相雑音が除去されたデータサンプルを次の等化及びデインターリーブ処理部６００(FPGA#２)に提供する。
【００７３】
次いで、本発明の核心のパイロット信号デコーディング部７００でFFT処理されたデータを再配列により各同期化過程で必要とするパイロット信号を抽出する方法及びその具現ハードウェアを図１０及び図１１に基づき説明する。
【００７４】
図１０はパイロット信号デコーディング部７００に対する細部ブロック図であって、受信信号をFFT変換するFFT処理部８００、パイロット信号とデータを区別して貯蔵するための順序を記憶している再配列テーブル８２０、前記再配列テーブル８２０の貯蔵順序に基づき前記FFT処理された信号のうちパイロット信号とデータを区別して貯蔵するデュアルポートRAM８３０とから構成される。そして、前記デュアルポートRAM８３０の入力端にラッチ８１０と出力端にバッファ８４０が追加され入出力タイミングを調整する。再配列制御部８５０は入出力タイミング及び入出力メモリのアドレスを提供してラッチ８１０、デュアルポートRAM８３０、及びバッファ８４０を制御する。
【００７５】
図１１は図１０に示したパイロット信号デコーディング部７００を通じ１シンボルにおけるパイロット信号及びデータ信号が再配列されたことを示すデータスペクトル図であって、２Kモードの場合に１シンボルが処理される過程であり、入力データがFFT後ビットリバース(bit reverse)されたという仮定に基づいている。
【００７６】
図１１において、(a）はFFT処理部８００の出力信号サンプルストリームであって、S0、S1024、S1536、S512、S768の順序である。(b）は１シンボル遅延後(a)に対するビットリバースされた出力信号サンプルストリームであって、S0、S1、S2、S3、S4の順序である。(c）は前記(b)に相応するスペクトルであって、パイロット信号を含んだ有効データサンプル１７０５個が１シンボルの０〜２０４７個搬送波の中間に挿入されている形態を持つ。(c)のようにFFT処理された後パイロット信号と有効データが混ざっているため、特定パイロット信号の位置を探して利用し難い点もあった。従って、パイロット信号を一カ所に集めて処理しこれを利用すれば、パイロット信号が必要なブロックで効率よく使用できる。
【００７７】
このように再配列を通じて得たサンプルデータスペクトルは、(d)及び(e)に示されているように、SPC、TPS、CPC、有効搬送波の順に貯蔵される。従って、パイロット信号デコーディング部によりDVBスペックが定まったパイロット順序をカウンターとROMを使用して(d)のように抽出でき、各同期ブロックで容易に抽出できる。
【００７８】
次いで、本実施例の等化処理について説明する。
【００７９】
▲７▼ 等化アルゴリズム(EQUALIZATION ALGORITHM)
等化アルゴリズムは二段階でなされる。まず、基準搬送波(SPCサンプル)を基準にして時間軸方向に補間を行った後、その結果を持って周波数軸方向に再び補間を行う。このように得た補間されたサンプルを利用して歪んだ受信信号を等化させる。
【００８０】
さて、本実施例で用いられた変数を定義すれば次の通りである。
【００８１】
Xn,k : チャンネル歪曲を含んだn番目シンボルのk番目搬送波に対するFFT出力サンプル
Hn,k : n番目シンボルのk番目搬送波に対するチャンネル伝達関数サンプル
H'n,k: n番目シンボルのk番目搬送波に対する推定されたチャンネル伝達関数サンプル(時間軸補間及び周波数補間処理後獲得される)
Rn,k : n番目シンボルのk番目搬送波に位置したSPCの参照値(これらSPC参照値はただ１あるいは-１だけを持つ)
R'n,k: SPC位置で受信したサンプル(R'n,k=Xn,k、for {k=kmin+3×(n mod4)+12p｜ここで、pは整数、p≧0、k∈[kmin ; kmax]}
rhn,k: SPC位置で"raw"伝達関数(rhn,k=R'n,k/Rn,k)
In,k: rhn,kにより時間軸補間後得たサンプル
H'n,k: In,kにより周波数軸補間後得たサンプル
Yn,k : n番目シンボルのk番目搬送波に対してチャンネル等化されたサンプル(Y n,k=Xn,k/H'n,k)
図１２は、本発明に係る等化アルゴリズムで適用された時間軸補間及び周波数軸補間を説明するためのフレーム構造図である。等化の基準搬送波として用いられるSPCサンプルが存在する位置は既に図７で説明した通りである。
【００８２】
図１２を参照すれば、時間軸補間は４シンボルを周期に同じ搬送波位置に存在するSPCを基準にしてなされる。チャンネル歪曲を含んだ受信サンプルXn,kを貯蔵したメモリにおいて、搬送波k=０、k=３、k=６、k=９、…の位置に挿入されたSPCを抽出して時間軸に同一搬送波位置に存在する三つのサンプル値を補間して求める。例えば、k=６において基準搬送波SPC１とSPC２との間に存在する三つのサンプルは基準搬送波SPC１とSPC２の伝達関数rhn,kにより補間される。
【００８３】
その補間式は受信シンボルXn,kがSPCの場合、シンボルインデックスによって下記数式７のように決定される。
【００８４】
【数７】
Figure 0003988017
前記数式７において基準SPC１のインターポラントIn,k(=rhn,k)と基準SPC２のインターポラントIn-4,k(=rhn-4,k）の成分比により三つのデータサンプルに対するインターポラントを求める。即ち、シンボルインデックスnをモジューラ-４計算して得た０、１、２、３により前記数式７のうち該当条件に適合に選択され、時間的に近接した基準SPCにさらに大きな加重値を与えてインターポラントを求める。
【００８５】
周波数軸補間は３サンプルを周期に同じ搬送波位置に存在するSPCを基準にしてなされる。また、時間軸補間が行われた後得た時間軸インターポラントIn,kにより周波数軸補間を求めれば、その結果値がまさに各サンプルに対する推定されたチャンネル伝達関数に該当する。この推定されたチャンネル伝達関数により実際受信されたサンプルを等化させる。
【００８６】
時間軸インターポラントIn,kを貯蔵したメモリにおいて、搬送波k=０、k=３、k=６、k=９、…の位置の基準SPCインターポラントを抽出して周波数軸に存在する二つのサンプル値を補間する。例えば、基準SPC３とSPC４との間に存在する二つのサンプルは基準SPC３の時間軸インターポラントIn,kとSPC４の時間軸インターポラント(In,k-3)により補間される。その補間式はシンボルインデックスによって下記数式８のように決定される。
【００８７】
【数８】
Figure 0003988017
前記数式８のように基準SPC１のインターポラントH'n,k(= In,k)と基準SPC2のインターポラントH'n,k-3(=In,k-3）の成分比により2個のデータサンプルに対するインターポラントを求める。即ち、搬送波インデックスkはモジューラ-３-計算をすることにより得られ、０、１、２に対応する前記数式８による結果のうち該当条件に合うインターポラントが選択される。二つのデータサンプルに対する周波数軸インターポラント(H'n,k-1、H'n,k-2）は、自分の位置とさらに近接な基準SPCにさらに大きな加重値を与えて計算され、この値が推定されたチャンネル伝達関数である。
【００８８】
以上のように等化アルゴリズムは受信されたSPCとSPC参照値により時間軸インターポラントIn,kを求め、時間軸インターポラントIn,kにより再び周波数軸に補間して各サンプルに対する推定されたチャンネル伝達関数H'n,kを求めることにより、チャンネル歪んだ信号を等化させる。即ち、等化されたサンプルYn,k(=Xn,k/H'n,k)を得る。
【００８９】
図１３は図１の等化及びデインターリーブ処理部６００を通じて等化アルゴリズムを行う構成ブロック間の入出力データ流れを示す図面である。
【００９０】
チャンネル歪曲された受信サンプルデータ(DATA、位相雑音除去された受信サンプル、図１２参照)を外部のシンボルメモリ６２０に貯蔵しておく。FPGA#2チップで具現された等化及びデインターリーブ処理部６００内のチャンネル等化部６４０では、受信されたSPCと、該当SPC位置でのSPC参照値REFを前記パイロット信号デコーディング部７００の再配列メモリ７２０から提供され、前記数式７あるいは数式８のうち該当条件によってチャンネル等化を行う。即ち、外部の係数メモリ６１０は、前記チャンネル等化部６４０の出力を該当係数倍した後、前記第２複素数乗算部６３０に提供する。前記第２複素数乗算部６３０は、前記シンボルメモリ６２０に貯蔵された歪んだデータサンプルと、前記データシンボルの基準になるSPCにより得たチャンネル伝達関数を複素数掛け算して等化されたデータサンプルを出力する。
【００９１】
以上のようにQAM-OFDM変調された信号に対するOFDM復調過程を進めた後は、QAM変調信号に対してデマッピング及びデインターリーブを行うことにより完全復元された信号を得る。
【００９２】
【発明の効果】
以上述べた通り、本発明は制御部を使用して同期化プロセシングにともなう適切な制御を容易に進行させることができる。また、シンボル毎に各種構成要素の動作が制御部により制御されるので、シンボル速度に基づきデータを操作する必要もない。
【００９３】
また、再配列メモリを含んだパイロット信号デコーディング部は、FFT処理されたデータをパイロット信号とデータ信号とに区分し、再配列して同期化モードに基づきそれぞれ必要な該当パイロットを簡単に抽出するので、別のパイロット抽出ブロックが不要である。
【００９４】
そして、各種同期化ブロックと等化及びデインターリーブブロックはFPGAチップによって実現されるので、設計、開発、具現及び検証のための時間が短縮され、論理回路の最適化が達成される。
【００９５】
また、本発明によれば時間的推移に基づき順序通り進む復調過程において必要なメモリを最小化し、重複する資源を共有することにより最適化した復調システムを具現できる。
【図面の簡単な説明】
【図１】 本発明に係るOFDM受信システムの構造の概略を示すブロック図である。
【図２】 図１に示した同期化部の細部の構成を示すブロック図である。
【図３】 図２に示した同期化部において、簡略時間同期化を行う構成ブロック間の入出力データ流れを示すブロック図である。
【図４】 図２に示した同期化部において、簡略周波数同期化を行う構成ブロック間の入出力データ流れを示すブロック図である。
【図５】 図２に示した同期化部において、フレーム同期化を行う構成ブロック間の入出力データの流れを示すブロック図である。
【図６】 図２に示した同期化部において、細密周波数同期化を行う構成ブロック間の入出力データの流れを示すブロック図である。
【図７】 OFDM構造において、SPCの位置を説明する図である。
【図８】 図２に示した同期化部において、細密時間同期化を行う構成ブロック間の入出力データの流れを示すブロック図である。
【図９】 図２に示した同期化部において、位相雑音推定及び訂正を行う構成ブロック間の入出力データの流れを示すブロック図である。
【図１０】 図１において、パイロット信号デコーディング部の細部の構成を示すブロック図である。
【図１１】 図１０に示したパイロット信号デコーディング部を通じて１シンボルにおけるパイロット信号及びデータ信号が再配列されたことを示すデータスペクトル図である。
【図１２】 本発明に係る等化アルゴリズムにおいて適用された時間軸補間及び周波数軸補間を説明するためのフレーム構造図である。
【図１３】 図１に示した等化及びデインターリーブ処理部を通じ、等化アルゴリズムを行う構成ブロック間の入出力データの流れを示すブロック図である。

Claims (18)

  1. 直交周波数分割多重(OFDM)信号を受信し、受信したOFDM信号をデジタル信号に変換し、デジタル化されたOFDM信号の位相エラー及び周波数エラーを補償する受信部と、
    前記受信部の出力をFFT変換した後、再配列ルールに従って、パイロット信号とデータとを区別して貯蔵するパイロット信号デコーディング部と、
    前記パイロット信号デコーディング部の出力を受信し、簡略時間同期化、簡略周波数同期化、フレーム同期化、細密周波数同期化、及び細密時間同期化を順次に進行させ、位相雑音を推定し訂正するための同期化部と、
    前記同期化部の基準パイロット信号を利用して前記パイロット信号デコーディング部の出力に対するチャンネル等化アルゴリズムを行って、等化された元のシンボルに復元した後、元のシンボル順の通り再配列する等化及びデインターリーブ処理部と、
    前記パイロット信号デコーディング部のデータ再配列タイミングを制御し、前記同期化部の各種同期化処理結果に基づき、前記受信部をフィードバック制御する制御部と、
    前記同期化部における各種同期化処理を支援するための第１複素数乗算部と、
    前記第１複素数乗算部の出力に対する位相オフセットを前記同期化部に提供する位相メモリと、
    前記チャンネル等化アルゴリズムを支援するためのフィルター係数を貯蔵する係数メモリと、
    前記同期化部から提供された受信データサンプルを貯蔵するシンボルメモリと、
    前記係数メモリの出力と前記シンボルメモリの出力を複素数掛け算して得た OFDM 復調されたサンプルを、前記等化及びデインターリーブ処理部に提供する第２複素数乗算部とを含み、
    前記同期化部が、
    簡略時間同期化のための推定値を計算する簡略時間同期化ブロックと、
    簡略周波数同期化のための推定値を計算する簡略周波数同期化ブロックと、
    細密周波数同期化のための推定値を計算する細密周波数同期化ブロックと、
    細密時間同期化のための推定値を計算する細密時間同期化ブロックと、
    位相ノイズ推定及び補正のための推定値を計算する位相ノイズ推定ブロックと、
    前記簡略時間同期化ブロックの入出力データを臨時的に貯蔵する第１メモリと、
    前記簡略周波数同期化ブロック及び前記細密周波数同期化ブロックの入出力データを臨時的に貯蔵する第２メモリと、
    前記簡略周波数同期化ブロック、前記細密周波数同期化ブロック、前記細密時間同期化ブロック、前記位相ノイズ推定ブロックの入出力データ及び前記制御部の入出力データを貯蔵する第３メモリと、
    前記簡略時間同期化ブロック及び前記細密時間同期化ブロックから提供された信号に基づき、時間領域シンボルの開始時点を知らせる制御信号を外部のパイロット信号デコーディング部に伝達するタイミング調整ブロックと、
    前記簡略周波数同期化ブロックと前記細密周波数同期化ブロックが時分割的に共同使用する前記第２メモリとのインターフェースの役割を担う第１スイッチングブロックと、
    前記簡略周波数同期化ブロック、前記細密周波数同期化ブロック、前記細密時間同期化ブロック及び前記位相ノイズブロックが時分割的に共同使用する前記第３メモリのためのインターフェースの役割を担う第２スイッチングブロックと、
    前記簡略時間同期化ブロック、前記簡略周波数同期化ブロック、前記細密周波数同期化ブロック、及び前記細密時間同期化ブロックが、外部の前記第１複素数乗算部を時分割的に共有するためのインターフェースの役割を担う第３スイッチングブロックとを含むことを特徴とする直交周波数分割多重受信システム。
  2. 前記パイロット信号デコーディング部は、
    入力信号をFFT変換するFFT処理部と、
    パイロット信号とデータとを区別して貯蔵するための順序を覚えている再配列テーブルと、
    前記再配列テーブルの貯蔵順序に応じて、FFT処理された信号のうちパイロット信号とデータとを区別して貯蔵するメモリと、
    入出力タイミング及び入出力メモリのアドレスを提供してメモリを制御する再配列制御部とを含むことを特徴とする請求項１に記載の直交周波数分割多重受信システム。
  3. 前記同期化部では、前記第１複素数乗算部で前記受信部から出力された信号が第３スイッチングブロックを介して提供され、前記パイロット信号デコーディング部から '１+０j'が提供され、二つの複素数を乗算し、前記位相メモリで前記複素数乗算された結果が入力され、それに相応する位相関数を発生し、前記位相メモリの位相関数が提供され、現在の隣接サンプル間の差値(Ak)及び、有効区間内のサンプル数(Nu個)に応じて遅延した隣接サンプル間の差値(Bk)を求めると同時に、前記第１メモリを通じ設定されたウインドサイズ範囲内の差値(Bk)を引き算演算し、その結果を累積してi番目ウインド合算する前記簡略時間同期化ブロックを通じて、簡略時間同期化推定値を求めることを特徴とする請求項１に記載の直交周波数分割多重受信システム。
  4. 前記簡略時間同期化が進む時期は前記タイミング調整ブロックにより制御され、シンボルの開始位置は臨界値検出により前記制御部で行われることを特徴とする請求項３に記載の直交周波数分割多重受信システム。
  5. 前記同期化部では、前記受信部を通じ既設定された周波数オフセットに受信信号を適用させた後、前記パイロット信号デコーディング部を通じFFT処理された信号のうち該当パイロット信号(CPCサンプル)を利用して簡略周波数同期化推定値を求める際に、現在のCPCサンプルを受信し第１スイッチングブロックを通じ第２メモリに貯蔵した後、前記第２メモリから１シンボル遅延された過去のCPCサンプルを受信する一方、前記第１複素数乗算部を通じ共役複素数変換された過去のCPCサンプルと現在のCPCサンプル複素数を乗算処理した結果を１シンボル周期中受信し、実数部と虚数部を各々累積して簡略周波数同期化推定値を求めることを特徴とする請求項１に記載の直交周波数分割多重受信システム。
  6. 前記簡略周波数同期化推定値は、第３スイッチングブロックを通じ第３メモリに貯蔵された後前記制御部により前記貯蔵された推定値のうちピーク検出して最適の周波数オフセットを決定し、その決定された周波数オフセット値に基づき前記受信部がフィードバック制御されることを特徴とする請求項５に記載の直交周波数分割多重受信システム。
  7. 前記ピーク検出は、搬送波間隔の±１/２範囲内で周波数オフセットを追跡する第１ピーク検出過程と、前記第１ピーク検出の搬送波間隔を狭めてさらに細密に追跡する第２ピーク検出過程とを通して、周波数同期を搬送波間帯域の１/k(k>２である整数)以下に追跡することを特徴とする請求項６に記載の直交周波数分割多重受信システム。
  8. 前記同期化部では、前記パイロット信号デコーディング部を通じFFT変換された後、再配列メモリに保存された該当パイロット信号(TPSサンプル)を読み出し、前記読み出されたTPSサンプルを、第３スイッチングブロックを経て第３メモリに貯蔵し、前記第３メモリから所定の遅延後読み出されたTPSサンプルが前記制御部から提供され、フレーム毎に反転されるTPSフレーム同期ワードを利用してフレーム同期獲得が行われることを特徴とする請求項１に記載の直交周波数分割多重受信システム。
  9. 前記細密周波数同期化推定は、前記受信部を経て初期回転因子により受信信号を変換させた後、前記パイロット信号デコーディング部を通してFFT処理された信号のうち該当パイロット信号(CPCサンプル)を利用して細密周波数同期化推定値を求める際に、前記細密周波数同期化ブロックは現在のCPCサンプルを受信し、前記第２スイッチングブロックを通じ第２メモリに貯蔵した後、前記第２メモリから１シンボル遅延された過去のCPCサンプルを受信し、共役複素数に変換させた後前記第２スイッチングブロックを通じ前記第１複素数乗算部に提供し、前記第１複素数乗算部は前記現在のCPCサンプル複素数と過去のCPCサンプルの共役複素数を乗算処理して、その結果を前記位相メモリに提供し、それに該当する位相値を前記細密周波数同期化ブロックに提供し、前記細密周波数同期化ブロックは前記位相メモリの出力を受信し、細密周波数同期化推定値を求めることを特徴とする請求項１に記載の直交周波数分割多重受信システム。
  10. 前記細密周波数同期化推定値は、第３スイッチングブロックを通じ第３メモリに貯蔵された後前記制御部に提供され、ループフィルタリング処理された後、その平均値を求めて前記受信部の回転因子を再調整してフィードバック制御が行われることを特徴とする請求項９に記載の直交周波数分割多重受信システム。
  11. 前記同期化部は、前記パイロット信号デコーディング部を通じFFT処理された後、前記再配列メモリに貯蔵された該当パイロット信号(SPCサンプル)を利用して細密時間同期化ブロックで行われ、細密時間同期化ブロックはj+１番目のSPCサンプルを共役複素数に変換させ、前記第２スイッチングブロックを通じ前記第１複素数乗算部に提供し、前記第１複素数乗算部は前記再配列メモリのj番目のSPCサンプル複素数とj+１番目のSPCサンプルの共役複素数を乗算処理して、その結果を位相メモリに提供し、前記位相メモリは入力に該当する位相値を出力して再び前記細密時間同期化ブロックに提供し、前記細密時間同期化ブロックは、前記位相メモリから出力された位相を積分して細密時間同期化推定値を求めることを特徴とする請求項１に記載の直交周波数分割多重受信システム。
  12. 前記細密時間同期化推定値は、前記第３スイッチングブロックを通じ前記第３メモリに貯蔵された後前記制御部に提供され、制御部による前記タイミング調整ブロック及び前記受信部のA/D変換利得をフィードバック調節することを特徴とする請求項１１に記載の直交周波数分割多重受信システム。
  13. 前記位相雑音推定及び訂正は、前記パイロット信号デコーディング部でFFT処理された信号のうち基準搬送波(SPCサンプル)が前記細密周波数同期化ブロックに提供され、前記細密周波数同期化ブロックは、基準搬送波とその基準搬送波の参照値の共役複素数を掛け算して各基準搬送波に対する位相雑音を出力し、前記位相ノイズ推定ブロックは前記細密周波数同期化ブロックの出力を受信し、１シンボル全体にかけて存在する位相雑音を推定することを特徴とする請求項１に記載の直交周波数分割多重受信システム。
  14. 前記推定された位相雑音は、前記細密時間同期化ブロックで実際のデータの位相雑音を訂正するために変換され、前記第２スインチングブロックを通じ前記第１複素数乗算部に提供され、前記第１複素数乗算部は前記パイロット信号デコーディング部に貯蔵されたデータサンプルを受信し、推定された位相雑音と複素数乗算演算して位相雑音が除去されたデータサンプルを前記等化及びデインターリーブ処理部に提供することを特徴とする請求項１３に記載の直交周波数分割多重受信システム。
  15. 前記等化及びデインターリーブ処理部は、チャンネル歪曲された受信サンプルデータで位相雑音除去された受信サンプルを外部のシンボルメモリに貯蔵しておき、前記等化及びデインターリーブ処理部では受信されたSPCと、該当SPC位置におけるSPC参照値を前記パイロット信号デコーディング部から受信し、時間軸補間を行ってから周波数軸補間を行ってチャンネル伝達関数を求めて等化されたサンプルを得ることを特徴とする請求項１に記載の直交周波数分割多重受信システム。
  16. 前記制御部はDSPで具現されることを特徴とする請求項１に記載の直交周波数分割多重受信システム。
  17. 前記同期化部はFPGAで具現されることを特徴とする請求項１に記載の直交周波数分割多重受信システム。
  18. 前記等化及びデインターリーブ処理部はFPGAで具現されることを特徴とする請求項１に記載の直交周波数分割多重受信システム。
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