KR101193936B1 - 신호 처리 회로 - Google Patents

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Abstract

SDR(software defined radio) 기반의 신호 처리 회로가 개시된다. 본 발명에 의한 신호 처리 회로는 신호 처리 회로의 외부로부터 입력되는 입력 신호를 변조하는 제 1 FPGA(field programmable gate array)와 변조된 입력 신호를 중간 주파수 신호로 변환하고, 변환된 주파수 신호를 디지털-아날로그 변환하여 출력하는 적어도 하나의 제 2 FGPA를 포함한다.

Description

신호 처리 회로 { SIGNAL PROCESSING CIRCUIT }
본 발명은 신호 처리 회로에 관한 것으로, 더욱 상세하게는 SDR(software defined radio) 기반의 다채널 신호 처리 회로에 관한 것이다.
재설정가능 반도체(FPGA : Field-Programmable Gate Array)는 프로그램이 가능한 로직 칩의 한 형태이다. 재설정가능 반도체는 PLD(Plogrmmable Logic Device)와 비슷하지만, PLD가 일반적으로 수백 개의 게이트에 제한되는 데 반하여 재설정가능 반도체는 수천 개의 게이트를 지원한다. 재설정가능 반도체는 집적회로 설계의 프로토타입 제작용으로 인기가 높으며 특히 설계가 확정되면 성능을 높이기 위해 영구 전자회로를 가진 칩들로 생산된다.
FPGA는 특히, 디지털 RF/IF 기술을 기초로 한다. 디지털 RF/IF 기술은 디지털 영역으로 변환된 RF/IF 신호에 대해 디지털 업/다운 컨버전 및 샘플링 변환을 수행하는 것을 주목적으로 하는 것으로, RF/IF 신호가 디지털 영역에서 처리되는 것을 의미한다.
이러한 디지털 RF/IF 기술은 SDR(Software Defined Radio)의 일종으로 프로그래머블(Programmable)하고 고속 처리가 가능해야 하며 또한 구현되는 기기의 사이즈가 작아야 한다.
한편, 도 1은 종래의 SDR 기반의 다채널 신호 처리 회로를 나타낸 블록도이다. 도 1에 도시된 신호 처리 회로는 4개의 채널을 운용할 수 있는 것으로 상정하기로 한다.
도 1에 도시된 바와 같이, 신호 처리 회로는 채널 1 및 2를 운용하는 대용량 FPGA(110) 및 채널 3 및 4를 운용하는 대용량 FPGA(120)을 포함한다. 여기에서 대용량 FPGA는, 500만개 이상의 게이트를 포함하는 것을 의미할 수 있으며, 대용량 FPGA의 크기는 35mm x 35mm일 수 있다.
아울러, 대용량 FPGA(110)는 채널 1을 운용하는 아날로그-디지털 변환기(ADC : analog to digital converter)(111) 및 디지털-아날로그 변환기(DAC : digital to analog converter)(112)와 채널 2를 운용하는 ADC(113) 및 DAC(114)가 전기적으로 연결되며, 대용량 FPGA(120)는 채널 3을 운용하는 ADC(121) 및 DAC(122)와 채널 4를 운용하는 ADC(123) 및 DAC(124)가 전기적으로 연결된다.
대용량 FPGA(110,120)은 ADC 또는 DAC로 입/출력되는 신호를 중간 주파수 신호로 변환하는 등의 중간 주파수 변환 작업을 수행할 수 있다.
하지만 대용량 FPGA에 연결된 ADC 또는 DAC가 다수인 경우에는, DAC 또는 ADC로부터 입/출력되는 중간 주파수 신호가 다수일 수 있으며, 다수의 중간 주파수 신호를 처리함에 있어서, 대용량 FPGA 내에서 다수의 중간 주파수 신호 간의 간섭현상이 발생될 수 있다.
본 발명은 상술한 문제점을 해결하기 위하여 중간 주파수 신호 간의 간섭현상을 최소화할 수 있는 SDR 기반의 신호 처리 회로를 제공한다.
상술한 바를 달성하기 위해 본 발명은 SDR(software defined radio) 기반의 신호 처리 회로에 있어서, 상기 신호 처리 회로의 외부로부터 입력되는 입력 신호를 변조하는 제 1 FPGA(field programmable gate array)와 상기 변조된 입력 신호를 중간 주파수 신호로 변환하고, 상기 변환된 주파수 신호를 디지털-아날로그 변환하여 출력하는 적어도 하나의 제 2 FGPA를 포함할 수 있다.
또한, 상술한 바를 달성하기 위해 본 발명은 SDR(software defined radio) 기반의 신호 처리 회로에 있어서, 상기 신호 처리 회로의 외부로부터 입력되는 중간 주파수 신호를 아날로그-디지털 변환하여, 상기 변환된 중간 주파수 신호를 기저대역 신호로 변환하는 적어도 하나의 제 2 FPGA(field programmable gate array)와 상기 적어도 하나의 제 2 FPGA로부터 입력된 상기 기저대역 신호를 복조하는 제 1 FGPA를 포함할 수 있다.
아울러, 상술한 바를 달성하기 위해 본 발명은 SDR(software defined radio) 기반의 신호 처리 회로에 있어서, 상기 신호 처리 회로의 외부로부터 입력된 입력 신호를 변조하는 제 1 FPGA(field programmable gate array)와 상기 변조된 입력 신호를 중간 주파수 신호로 변환하고 상기 주파수 신호를 디지털-아날로그 변환하여 출력하고, 상기 신호 처리 회로의 외부로부터 입력된 중간 주파수 신호를 아날로그-디지털 변환하여 상기 변환된 중간 주파수 신호를 기저대역 신호로 변환하는 적어도 하나의 제 2 FPGA(field programmable gate array)를 포함할 수 있으며, 상기 제 1 FPGA는 상기 적어도 하나의 제 2 FPGA로부터 입력된 기저대역 신호를 복조할 수 있다.
본 발명의 다양한 실시 예에 따라 제공되는 신호 처리 회로들에 의하여, 중간 주파수 신호 간의 간섭현상을 최소화할 수 있으며, 전력의 간섭 및 발열량을 감축할 수 있는 신호 처리 회로가 제공될 수 있다.
도 1은 종래 SDR 기반의 다채널 신호 처리 회로를 나타낸 블록도이다.
도 2는 본 발명의 실시 예에 따른 SDR 기반의 다채널 신호 처리 회로를 나타낸 블록도이다.
도 3은 본 발명의 실시 예에 따른 SDR 기반의 다채널 신호 처리 회로의 내부 구성도이다.
이하에서는, 본 발명의 바람직한 실시 예를 첨부한 도면을 참조하여 더욱 상세하게 설명하도록 한다. 도면들 중 동일한 구성 요소들은 가능한 한 어느 곳에서든지 동일한 부호들로 나타내고 있음에 유의하여야 한다. 하기 설명 및 첨부 도면에서 본 발명의 요지를 불필요하게 흐릴 수 있는 공지 기능 및 구성에 대한 상세한 설명은 생략한다.
도 2는 본 발명의 실시 예에 따른 SDR 기반의 다채널 신호 처리 회로의 대략적인 블록도이다. 도 2의 실시 예에서는 신호 처리 회로가 4개의 채널을 운용할 수 있다고 상정하도록 한다. 하지만 4개의 채널을 운용하는 것은 임의적인 것이며, 당업자는 채널의 개수를 용이하게 변경 설계할 수 있을 것이다.
도 2에 도시된 바와 같이, 신호 처리 회로는 제 1 FPGA(200)와 채널 1을 운용하는 제 2 FPGA(250), 채널 2를 운용하는 제 2 FPGA(251), 채널 3을 운용하는 제 2 FPGA(252) 및 채널 4를 운용하는 제 2 FPGA(253)를 포함할 수 있다. 본 발명의 바람직한 실시 예에 따른 신호 처리 회로는, 제 1 FPGA(200)를 main board에 장착하며, 제 2 FPGA(250)를 daughter board에 장착할 수 있다.
제 1 FPGA(200)는 각각의 제 2 FPGA(250,251,252,253)와 전기적으로 연결될 수 있다.
제 1 FPGA(200)는 SDR의 일종으로 제작될 수 있으며, 신호 처리 회로의 외부로부터 입력 신호를 입력받아, 입력 신호를 변조하여 제 2 FPGA(250,251,252,253)로 출력할 수 있다.
입력 신호의 변조는 QPSK, OQP나 DQPSK 등이 적용될 수 있으며, 변조된 입력 신호는 I 및 Q 채널 신호로 출력될 수도 있다.
한편, 도 1의 종래의 신호 처리 회로의 대용량 FPGA(도 1의 110,120)가 중간 주파수 변환 작업을 대용량 FPGA 내부에서 수행한 것과 상이하게, 제 1 FPGA(200)는 외부로부터 입력받은 입력 신호를 변조하여, 제 2 FPGA(250,251,252,253)로 출력할 뿐, 중간 주파수 변환 작업을 수행하지는 않는다.
제 1 FPGA(200) 내부에서 복수 개의 채널에 대한 중간 주파수 신호를 처리하지 않음에 따라서, 제 1 FPGA(200) 내부에서는 복수 개의 중간 주파수 신호에 의한 간섭 현상이 방지될 수 있다.
제 1 FPGA(200)는 상술한 바와 같이, 입력 신호를 변조하여 제 2 FPGA(250,251,252,253)로 출력할 수 있다. 한편, 변조된 입력 신호는 I 및 Q 채널신호와 각종 다운로드 파라미터를 포함할 수 있다. 여기에서 I 및 Q 채널신호는 바람직하게는 32bit일 수 있으며, 다운로드 파라미터는, 제 2 FPGA(250,251,252,253)에서 수행되는 ADC 또는 DAC의 초기 리셋 신호 및 파워 설정 또는 내부 클럭 등에 관한 것일 수 있다.
제 2 FPGA(250,251,252,253)는 제 1 FPGA(200)로부터 출력된 I 및 Q채널신호에 중간 주파수 변환 작업을 수행하여, 입력 신호를 중간 주파수 신호로 변환할 수 있다. I 및 Q 채널신호를 중간 주파수 신호로 변환하는 구성에 대하여서는 더욱 상세하게 후술하도록 한다.
제 2 FPGA(250,251,252,253)는 변환된 중간 주파수 신호에 디지털-아날로그 변환 작업을 수행하여, 아날로그 신호로 변환하여 외부로 출력할 수 있다.
한편 제 1 FPGA(200)는 복수 개의 제 2 FPGA(250,251,252,253) 중 채널을 활성화할 하나를 선택할 수 있으며, 제 1 FPGA(200)에 의하여 선택된 제 2 FPGA(250,251,252,253) 중 하나는 중간 주파수 변환 작업 및 DAC작업을 수행할 수 있다.
제 1 FPGA(200) 및 제 2 FPGA(250,251,252,253)는 도 1에 도시된 대용량 FPGA에 비하여 소용량일 수 있다. 여기에서 소용량 FPGA는 100만 게이트 이하를 의미하며, 사이즈 또한 17mm x 17mm로 결정될 수 있다.
한편, 상술한 실시 예는 제 1 FPGA(200)가 외부로부터 입력 신호를 입력받으며, 입력 신호를 변조하여 제 2 FPGA(250,251,252,253)로 출력하고, 제 2 FPGA(250,251,252,253)는 이에 대응하여 입력 신호에 대하여 중간 주파수 변환 작업 및 DAC작업을 수행하는 것에 대하여 설명이 되었지만, 그 역의 과정도 수행될 수 있다.
즉, 본 발명의 다른 실시 예에 따른 제 2 FPGA(250,251,252,253)는 외부로부터 아날로그 신호를 수신할 수 있다. 제 2 FPGA(250,251,252,253)는 수신한 아날로그 신호에 대하여 ADC 작업을 수행하여 디지털 신호 형태의 중간 주파수 신호로 변환할 수 있다.
제 2 FPGA(250,251,252,253)는 중간 주파수 신호에 중간 주파수 변환 작업을 수행하여 기저대역 신호로 변환할 수 있다. 중간 주파수 신호에 중간 주파수 변환 작업을 수행하여 기저대역 신호로 변환하는 구성은 더욱 상세하게 후술하도록 한다.
제 2 FPGA(250,251,252,253)는 변환된 기저대역 신호를 제 1 FPGA(200)으로 출력할 수 있다.
제 1 FPGA(200)는 입력된 기저대역 신호를 복조하여 외부로 출력할 수 있다.
즉, 상술한 바와 같이, 본 발명에 의한 신호 처리 장치는, 중간 주파수 변환 작업이 이격적으로 수행되기 때문에, 중간 주파수 신호 간 간섭 발생이 억제될 수 있다. 또한 대용량 FPGA를 소용량 FPGA로 대체함으로써 전력 감소를 기대할 수 있음과 동시에 사이즈를 감축하여 직접화 및 경량화 등의 효과가 창출될 수 있다.
이하에서는 도 3을 참조하여, 도 2의 실시 예 즉, 제 1 FPGA(200)가 외부로부터 입력 신호를 수신하여 제 2 FPGA(250,251,252,253)로 출력하는 실시 예와 제 2 FPGA(250,251,252,253)가 외부로부터 입력 신호를 수신하여 제 1 FPGA(200)로 출력하는 실시 예를 더욱 상세하게 설명하도록 한다.
도 3은 본 발명의 실시 예에 따른 SDR 기반의 다채널 신호 처리 회로의 내부 구성도이다.
본 발명의 실시 예에 따른 SDR 기반의 다채널 신호 처리 회로는 적어도 2개 이상의 daughter board로 구성되며, 채널 수에 따라 가변적으로 daughter board를 구성할 수 있다. 각각의 daughter board는 채널의 중간 주파수 신호 변환 기능 및 ADC/DAC 기능이 적용될 수 있다. 도 3은 이러한 하나의 daughter board에서의 중간 주파수 변환 작업이 수행되는 소용량 FPGA의 내부 구성도를 나타낸 도면이다.
도 3에 도시된 바와 같이, 제 1 FPGA(200)는 인터페이스(201) 및 모듈레이터(202) 및 디모듈레이터(203)를 포함할 수 있다. 제 2 FPGA(250)는, 아날로그-디지털 변환기(ADC : analog to digital converter)(272), 디지털-아날로그 변환기(DAC : digital to analot converter)(271), 프로그래머블 다운 컨버터(PDC : programmable down converter)(260) 및 프로그래머블 업 컨버터(PUC : programmable up converter)(251)를 포함할 수 있다.
도 3의 제 1 FPGA는 모듈레이터(202) 및 디모듈레이터(203)가 이격적으로 배치된 것과 같이 도시되었지만, 모듈레이터(202) 및 디모듈레이터(203)가 하나의 하드웨어 즉 모뎀으로 구현될 수 있다는 것은 당업자에게 자명할 것이다. 아울러, 도 3의 제 1 FPGA(100)는 모듈레이터(202) 및 디모듈레이터(203) 양자를 모두 포함한 것과 같이 도시되었지만, 신호 처리 회로가 송신회로로 이용될지 수신회로로 이용될지 여부에 따라서, 모듈레이터(202)만을 또는 디모듈레이터(203)을 포함할 수 있음도 당업자에게 자명할 것이다.
상술한 바와 같은 맥락으로, 도 3의 제 2 FPGA는 ADC(272) 및 DAC(271)이 이격적으로 배치된 것과 같이 도시되었지만, ADC(272)과 DAC(271)이 하나의 하드웨어로 구현될 수 있는 것과, 제 2 FPGA(200)가 송신회로 또는 수신회로로 이용될지 여부에 따라서, DAC(271) 또는 ADC(272)만을 포함할 수 있다는 점도 당업자에게 자명할 것이다.
도 3과 관련하여서는, 우선 제 1 FPGA(100)가 외부로부터 입력 신호를 수신하여, 제 2 FPGA(200)이 출력하는 구성, 즉 제 1 FPGA(100) 및 제 2 FPGA(200)를 포함하는 신호 처리 회로가 송신회로로 이용되는 경우에 대하여 설명하도록 한다.
도 3에 도시된 바와 같이, 제 1 FPGA(100) 내부의 인터페이스(110)는 외부로부터 입력 신호를 입력받을 수 있다. 인터페이스(110)는 입력된 입력 신호를 모듈레이터(202)로 출력할 수 있다.
모듈레이터(202)는 인터페이스(110)로부터 입력받은 입력 신호에 대하여 변조 작업을 수행할 수 있다. 변조 작업은 상술한 바와 같이, QPSK, OQPSK, DQPSK 방법이 적용될 수 있으며, QPSK, OQPSK, DQPSK 방법과 관련하여서는 본 발명의 본질적인 사상이 아니기 때문에 상세한 설명은 생략하도록 한다.
모듈레이터(202)는 상술한 방법들에 의하여 변조된 입력 신호를 출력할 수 있으며, 모듈레이터(202)에 의하여 I 및 Q 채널신호가 생성될 수 있다. 변조된 입력 신호는 제 2 FPGA(200) 내의 LPF(252,253)로 출력될 수 있다.
LPF(252,253)는 각각 I 및 Q 채널신호를 필터링하여, 믹서(243,244)로 출력할 수 있다. 믹서(254,255)는 DDFS(direct digital frequency synthesizer)(256)로부터 출력되는 신호를 LPF(252,253)로부터 출력되는 신호와 믹싱하여 중간 주파수 변환 작업을 수행할 수 있다. 특히, DDFS는 피드백 루프를 포함하지 않기 때문에 고속으로 중간 주파수 변환 작업을 수행할 수 있다. 한편, 도시되지는 않았으나, LPF(252,253)로부터 출력되는 신호는 일정한 주기(Ts)로 샘플링될 수도 있다.
DDFS(256)는 일반적으로 롬-테이블(ROM table) 및 위상 축적기(phase accumulator)를 포함한다. DDFS(256)로부터 출력되는 출력값은 0, 1, -1일 수 있으며, DDFS(256)로부터 출력되는 출력값의 형태를 수학식으로 나타내면 수학식 1과 같이 표현될 수 있다.
Figure 112011015992181-pat00001
여기에서, fDDFS는 DDFS로부터 출력되는 출력값의 주파수이며, fs는 샘플링 주파수, 즉 Ts의 역수이다.
또한 LPF(252,253)로부터 출력되는 출력값의 형태를 수학식으로 나타내면 수학식 2와 같이 표현될 수 있다.
Figure 112011015992181-pat00002
수학식 2의 fLPF는 LPF(252,253)로부터 출력되는 신호의 주파수이다.
이에 따라, 믹서(254,255)를 통과한 후 두 믹서(254,255)로부터 출력되는 출력값의 형태는 수학식 1 및 2의 곱의 형태로 주어질 수 있으며, 제작자가 적절한 값을 선택함에 따라서 중간 주파수 변환 작업이 수행될 수 있다.
PUC(251)에 의하여 변조된 신호는 중간 주파수 신호로 변환될 수 있으며, PUC(251)는 변환된 중간 주파수 신호를 DAC(271)로 출력할 수 있다.
DAC(271)는 입력된 중간 주파수 신호를 아날로그 신호의 형태로 변환하여 외부로 출력할 수 있다.
비록 도시되지는 않았으나, DAC(271)에 의하여 아날로그 신호의 형태로 변환된 신호가 RF 증폭기(RF-amplifier)를 통하여 증폭되는 구성과, 증폭된 아날로그 신호가 듀플렉서(duplexer)를 거쳐 안테나로 송신되는 구성은 당업자에 자명할 것이다.
상술한 바와 같이, 제작자는 적절한 파라미터 값을 선택하여 제 2 FPGA(200) 내에서 중간 주파수 변환 작업을 수행함에 따라서, 중간 주파수 신호 간의 간섭에 의한 문제점이 해결될 수 있다.
이하에서는, 본 발명의 다른 실시 예에 의한 제 2 FPGA(200)가 외부로부터 입력 신호를 수신하여, 제 1 FPGA(100)이 출력하는 구성, 즉 제 1 FPGA(100) 및 제 2 FPGA(200)를 포함하는 신호 처리 회로가 수신회로로 이용되는 경우에 대하여 설명하도록 한다.
도 3에 도시된 바와 같이, 제 2 FPGA(200)의 ADC(272)는 외부로부터 아날로그 신호 형태의 입력 신호를 입력받을 수 있다. ADC(272)는 아날로그 신호 형태의 입력 신호에 아날로그-디지털 변환 작업을 수행하여 디지털 신호 형태의 입력 신호로 변환할 수 있다.
ADC(272)에 의하여 디지털 신호 형태로 변환된 입력 신호는 믹서(263,264)로 출력될 수 있다.
믹서는 DDFS(265)로부터 출력된 출력 신호와 ADC(272)에 의하여 출력된 신호를 믹싱하여 중간 주파수 변환 작업을 수행할 수 있다. 여기에서 ADC(272)로부터 출력된 출력 신호는 수학식 3과 같이 표현될 수 있다.
Figure 112011015992181-pat00003
여기에서, fs는 샘플링 주파수이며, fIF는 중간 주파수 신호의 주파수이다.
한편, DDFS(265)로부터 출력되는 출력 신호는 수학식 4와 같이 표현될 수 있다.
Figure 112011015992181-pat00004
이에 따라 믹서(263,264)로부터 출력되는 출력 값은 수학식 3 및 4의 곱의 형태로 표현될 수 있다.
믹서(263,264)로부터 출력되는 출력 신호는 LPF(261,262)로 출력될 수 있다. LPF(261,262)는 출력 신호를 필터링하여 디모듈레이터(203)로 출력할 수 있다.
PDC(260)는 아날로그-디지털 변환 작업이 수행된 이후의 디지털 중간 주파수 신호의 주파수를 기저대역으로 강하시킬 수 있으며, 기저대역의 전송률 변환 작업도 수행할 수도 있다.
PDC(260)으로부터 출력된 기저대역 신호는 디모듈레이터(203)로 출력될 수 있다. 디모듈레이터(203)는 기저대역 신호에 대하여 복조 작업을 수행할 수 있으며, 여기에서 복조 작업은 상술한 바와 같이 QPSK, OQP나 DQPSK 등이 적용될 수 있다.
디모듈레이터(203)로부터 출력되는 복조된 신호는 인터페이스(110)로 출력될 수 있으며, 인터페이스(110)는 복조된 신호를 외부로 출력할 수 있다.
상술한 바와 같이, 제작자는 적절한 파라미터 값을 선택하여 제 2 FPGA(200) 내에서 중간 주파수 변환 작업을 수행함에 따라서, 중간 주파수 신호 간의 간섭에 의한 문제점들이 해결될 수 있다.
100 : 제 1 FPGA 200 : 제 2 FPGS
110 : 인터페이스 120 : 모듈레이터
130 : 디모듈레이터 210 : ADC
220 : DAC 230 : PDC
240 : PUC

Claims (9)

  1. SDR(software defined radio) 기반의 신호 처리 회로에 있어서,
    상기 신호 처리 회로의 외부로부터 입력되는 입력 신호를 변조하는 제 1 FPGA(field programmable gate array)와
    상기 변조된 입력 신호를 중간 주파수 신호로 변환하고, 상기 변환된 주파수 신호를 디지털-아날로그 변환하여 출력하는 적어도 하나의 제 2 FGPA를 포함하고,
    상기 적어도 하나의 제 2 FPGA는 상기 변조된 입력 신호를 상기 중간 주파수 신호로 변환하는 PUC(programmable up converter)를 포함하며,
    상기 PUC는 상기 제 1 FPGA로부터 I 및 Q 채널신호를 입력받으며,
    상기 PUC는,
    상기 입력된 I 및 Q 채널신호에 대하여 저역통과필터링을 수행하는 LPF(low pass filter),
    기설정된 주파수를 가지는 신호를 출력하는 DDFS(direct digital frequency synthesizer)와
    상기 저역통과필터링된 상기 I 및 Q 채널신호와, 상기 DDFS로부터 출력되는 신호를 믹싱하여 상기 중간 주파수 신호를 생성하는 믹서를 포함하는 것을 특징으로 하는 신호 처리 회로.
  2. 제 1 항에 있어서 상기 제 1 FPGA는,
    상기 적어도 하나의 제 2 FPGA 중 활성화할 제 2 FPGA를 선택하고, 상기 변조된 입력 신호를 출력하는 신호 처리 회로.
  3. 삭제
  4. 제 1 항에 있어서,
    상기 제 1 FPGA 및 상기 제 2 FPGA는 106개 이하의 게이트를 가지는 소용량 FPGA인 것을 특징으로 하는 신호 처리 회로.
  5. SDR(software defined radio) 기반의 신호 처리 회로에 있어서,
    상기 신호 처리 회로의 외부로부터 입력되는 중간 주파수 신호를 아날로그-디지털 변환하여, 상기 변환된 중간 주파수 신호를 기저대역 신호로 변환하는 적어도 하나의 제 2 FPGA(field programmable gate array)와
    상기 적어도 하나의 제 2 FPGA로부터 입력된 상기 기저대역 신호를 복조하는 제 1 FGPA를 포함하고,
    상기 제 2 FPGA는 변조된 입력 신호를 상기 중간 주파수 신호로 변환하는 PUC(programmable up converter)를 포함하며,
    상기 PUC는 상기 제 1 FPGA로부터 I 및 Q 채널신호를 입력받으며,
    상기 PUC는,
    상기 입력된 I 및 Q 채널신호에 대하여 저역통과필터링을 수행하는 LPF(low pass filter),
    기설정된 주파수를 가지는 신호를 출력하는 DDFS(direct digital frequency synthesizer)와
    상기 저역통과필터링된 상기 I 및 Q 채널신호와, 상기 DDFS로부터 출력되는 신호를 믹싱하여 상기 중간 주파수 신호를 생성하는 믹서를 포함하는 것을 특징으로 하는 신호 처리 회로.
  6. 제 5 항에 있어서 상기 제 1 FPGA는,
    상기 적어도 하나의 제 2 FPGA 중 활성화할 제 2 FPGA를 선택하여 상기 기저대역 신호를 입력받는 신호 처리 회로.
  7. 제 5 항에 있어서,
    상기 제 2 FPGA는 상기 변환된 중간 주파수 신호를 상기 기저대역 신호로 변환하는 PDC(programmable down converter)를 포함하며,
    상기 PDC는,
    기설정된 주파수를 가지는 신호를 출력하는 DDFS(direct digital frequency synthesizer),
    상기 변환된 중간 주파수 신호와 상기 DDFS로부터 출력되는 신호를 믹싱하여 상기 기저대역 신호를 생성하는 믹서와
    상기 믹서로부터 출력되는 상기 기저대역 신호에 대하여 저역통과필터링을 수행하는 LPF(low pass filter)를 포함하는 신호 처리 회로.
  8. 제 5 항에 있어서,
    상기 제 1 FPGA 및 상기 제 2 FPGA는 106개 이하의 게이트를 가지는 소용량 FPGA인 것을 특징으로 하는 신호 처리 회로.
  9. SDR(software defined radio) 기반의 신호 처리 회로에 있어서,
    상기 신호 처리 회로의 외부로부터 입력된 입력 신호를 변조하는 제 1 FPGA(field programmable gate array)와
    상기 변조된 입력 신호를 중간 주파수 신호로 변환하고 상기 주파수 신호를 디지털-아날로그 변환하여 출력하고, 상기 신호 처리 회로의 외부로부터 입력된 중간 주파수 신호를 아날로그-디지털 변환하여 상기 변환된 중간 주파수 신호를 기저대역 신호로 변환하는 적어도 하나의 제 2 FPGA(field programmable gate array);를 포함하며,
    상기 제 1 FPGA는 상기 적어도 하나의 제 2 FPGA로부터 입력된 기저대역 신호를 복조하고,
    상기 제 2 FPGA는 변조된 입력 신호를 상기 중간 주파수 신호로 변환하는 PUC(programmable up converter)를 포함하며,
    상기 PUC는 상기 제 1 FPGA로부터 I 및 Q 채널신호를 입력받으며,
    상기 PUC는,
    상기 입력된 I 및 Q 채널신호에 대하여 저역통과필터링을 수행하는 LPF(low pass filter),
    기설정된 주파수를 가지는 신호를 출력하는 DDFS(direct digital frequency synthesizer)와
    상기 저역통과필터링된 상기 I 및 Q 채널신호와, 상기 DDFS로부터 출력되는 신호를 믹싱하여 상기 중간 주파수 신호를 생성하는 믹서를 포함하는 것을 특징으로 하는 신호 처리 회로.
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